CN102473448B - 具有电阻性感测元件块擦除和单向写入的非易失性存储器阵列 - Google Patents

具有电阻性感测元件块擦除和单向写入的非易失性存储器阵列 Download PDF

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Abstract

公开了非易失性存储器单元(130)和相关联的使用方法。根据各个实施例，存储器单元包括串联在第一(138)和第二(141A)控制线之间的开关设备(132)以及电阻性感测元件(RSE)(110)。向第一控制线提供可变电压，并且将第二控制线维持在固定的参考电压。通过将第一控制线的可变电压降低到低于第二控制线的固定参考电压以使体-漏电流流过开关设备来编程RSE的第一阻态。通过将第一控制线的可变电压提高到高于固定参考电压以使体-漏电流流过开关设备来编程RSE的不同的第二阻态。

Description

具有电阻性感测元件块擦除和单向写入的非易失性存储器阵列
背景技术
数据存储设备可用于以快速且高效的方式存储和检索用户数据。一些数据存储设备利用固态存储器单元的半导体阵列来存储数据。存储器单元可以是易失性的或者非易失性的。一些非易失性存储器单元可设置有具有单个晶体管(“T”)和单个可编程电阻性感测元件(“R”)的1T1R配置。
电阻性感测元件可通过对存储器单元施加写电流而被编程至不同的阻态，并且这些不同的阻态可用于指示不同的逻辑状态(例如，逻辑0、1、10等)。通过使用感测放大器来检测由读电流通过存储器单元所产生的电压，可感测到电阻性感测元件的经编程状态。已知多个电阻性感测元件(RSE)构造，包括但不限于磁性随机存取存储器(MRAM)，自旋扭矩转移随机存取存储器(STRAM)，电阻性随机存取存储器(RRAM)，相变随机存取存储器(PCRAM)，以及可编程金属单元(PMC)。
存储器单元晶体管用作开关设备以便于在写和读操作期间对存储器单元的访问，并且用以在其它时间将存储器单元从相邻单元去耦合。单元晶体管可被实现为n沟道金属氧化物半导体场效应晶体管(NMOSFET)。
单元晶体管的大小将被调节成容纳用于将RSE编程至不同阻态的相对大的双向写电流，并且可比单元中的关联RSE要求实质上较大的半导体面积。因此单元晶体管的大小可在实现半导体阵列中的较大面积数据存储密度时充当限制因素。
发明内容
本发明的各个实施例通常涉及非易失性存储器单元及其使用方法。
根据一些实施例，存储器单元包括串联在第一和第二控制线之间的开关设备以及电阻性感测元件(RSE)。向第一控制线提供可变电压，并且将第二控制线维持在固定的参考电压。通过将第一控制线的可变电压降低到低于第二控制线的固定参考电压以使体-漏电流通过开关设备流至RSE来编程RSE的第一阻态。
表征本发明的多个实施例的这些和其它特征和优点可考虑以下具体讨论和所附附图来理解。
附图说明
图1是根据本发明的各个实施例构造和操作的示例性数据存储设备的概括功能示图。
图2示出根据一些实施例的图1的存储器阵列的电阻性感测元件(RSE)的示例性构造。
图3A-3B示出根据各个实施例的图1的设备的存储器单元的相应擦除和单向写入。
图4是图3A-3B的存储器单元的正视示图。
图5A-5C示出经受相应单列擦除、多列擦除以及多单元写操作的图4的存储器单元的阵列的示意图。
图6是根据各个实施例的数据访问例程的流程图。
具体实施方式
图1提供根据本发明各个实施例构造和操作的数据存储设备100的功能框图。
图1中设备100的顶层控制由控制器102执行，控制器102可以是可编程的或基于硬件的微控制器。控制器102经由控制器接口(I/F)电路104和主机设备通信。存储器空间106包括许多存储器阵列108。每个阵列108包括具有选定存储容量的半导体存储器块。在一些实施例中，该设备被表征为固态驱动器(SSD)。
图2示出在图1的存储器阵列108的各种存储器单元中用于存储数据的电阻性感测元件(RSE)110。RSE 110在图2中被表征为自旋扭矩转移随机存取存储器(STRAM)，但是可使用其它RSE构造。STRAM RSE包括具有固定参考层114、自由层116和隧穿阻挡层118的磁性隧穿结(MTJ)112。MTJ 112以电极120、122为界。在一些实施例中，电极包括自旋极化材料，该自旋极化材料均匀地确定通过RSE MTJ 112的电流的自旋方向。
参考层114具有在所选方向上的固定磁取向。可按多种方式来形成该固定磁取向，诸如藉由钉扎至单独磁体(未示出)。自由层116具有可选择地编程的磁取向，该磁取向可与参考层114的选定方向平行或反平行。可使用其它相应的磁化取向，诸如与图2中所示出的那些基本上垂直的取向。
当自由层116的磁化被定向成在与参考层114的磁化方向基本上相同的方向上(平行)时，获得MTJ 112的低阻态RL。为将MTJ 112定向在平行低阻态，写电流124通过MTJ 112，使得参考层114的磁化方向设置自由层116的磁取向。由于电子在与电流方向相反的方向上流动，因此写电流方向从自由层116传到参考层114，并且电子从参考层114传播到自由层116。
在反平行取向上形成MTJ 112的高阻态RH，其中自由层116的磁化方向与参考层114的磁化方向基本相反。为将MTJ 112定向在反平行阻态，写电流126通过MTJ 112从参考层114到自由层116，使得自旋极化电子在相反方向上流入自由层116。
对每种MTJ可编程电阻赋予不同的逻辑状态。在一些实施例中，低阻平行状态用来表示逻辑0，而高阻反平行状态用来表示逻辑1。当MTJ被配置成存储多个位时，可使用额外的编程状态。例如，可使用经编程的电阻R1＜R2＜R3＜R4来分别存储多位值“00”、“01”、“10”和“11”。
诸如110之类的RSE可具有不对称的写特性，即与一个方向相比，它可在另一方向上需要较大的写入努力来切换编程状态。例如，相对于图2中的MTJ112，已发现与写入平行低电阻RL状态相比，写入反平行高电阻RH状态可需要较高幅度的驱动电压和驱动电流。而且，存储器单元内的RSE和开关设备的相对排序能有助于不对称的写特性，因为当写电流的方向在通过RSE之前先通过晶体管时有效栅电压可较低。
因此，本发明的各种实施例通常涉及包括开关设备和电阻性感测元件(RSE)的存储器单元，其中RSE具有困难的编程方向和容易的编程方向。通过正向偏置开关设备的体-漏结执行擦除操作以在困难的编程方向上对RSE编程。通过将栅控制电压施加到开关设备上并且使写电流通过该设备的漏-源结来执行写操作以在容易的方向上对RSE编程。
如以下所解释的，这提供包括减少的金属化和控制电路需求的诸多优点。可利用具有减少的载流需求的较小开关设备，这促进较高的数据存储密度。存储器单元配置还支持较高吞吐量块级读和写方案，诸如页面模式读和写操作。
图3A-3B示出根据各种实施例构造和操作的示例性存储器单元130。存储器单元130包括与开关设备132串联的RSE 110。RSE 110可被表征为图2中的MTJ 112，但是可容易地使用其它RSE配置，包括但不限于RRAM、MRAM、PCRAM以及PMC。开关设备132可被表征为金属氧化物半导体场效应晶体管(MOSFET)，但是可使用包括可编程元件的其它开关配置。
存储器单元110内包括电极层134和通路136的支承结构将RSE 110和开关设备(晶体管)132互连。被表征为位线BL的第一控制线138连接至RSE 110的上部。被表征为参考线的第二控制线140经由参考源141被设置为固定控制(参考)电压VSS，诸如接地或一些其它参考电平。控制线140可采用任何数量的合适形式，诸如接地平面，在这种情况下参考源141可被表征为接地终端。
晶体管132包括相应的漏极、源极和栅极端子。如图所示，漏极端子连接至RSE 110(通过通路136和电极138)。晶体管132的源极端子连接至参考电压源141。晶体管132的栅极端子接收由字线WL 142提供的栅控制电压输入。
在图3A中示出将RSE 110写至诸如逻辑0之类的第一阻态的擦除操作。擦除操作在RSE 110的困难编程方向上执行，并且可通过将BL 138的电压VBL设置成低于固定电压VSS的电平(VBL＜VSS)以及将WL 142设置成固定参考电压VSS来发起。
当VBL电压足够低时，晶体管132的体-漏二极管结144将变成正向偏置并且允许第一写(编程)电流146从晶体管体流过漏极且流至RSE 110。在图3A中，体-漏PN结144被明确示为二极管，但是可以理解这仅出于说明的目的；结144是晶体管142的特性并且不表示额外的二极管电路元件。
在图3B中示出将RSE 110写至诸如逻辑1之类的第二阻态的写操作。写操作在RSE 110的容易编程方向上执行，并且通过向字线WL 142施加诸如VDD之类的合适的栅控制电压(VDD＞VSS)以及将BL 138的电压VBL设置成大于固定电压VSS的电平(VBL＞VSS)来发起。这允许第二写电流148从BL 138流经RSE 110并跨越晶体管132的漏-源结。
与第一写电流146相比，第二写电流148在相反方向上流过RSE 110，并且将RSE编程至不同的阻态。可构想体-漏二极管电流146可潜在地大于晶体管的常规漏-源电流148。因此可将晶体管132的大小调整成适应第二写电流148的较低电流需求，从而在给定的半导体面积中提供较小的整体单元尺寸和较大的单元密度。可消除用于形成第二控制线140的独立导体的驱动器电路和金属化处理，因为在设备操作期间单元130被连续地维持在固定参考电压VSS。
图4提供根据一些实施例的图3A-3B的存储器单元130的示例性正视半导体布局。可以容易地使用其他布局。在P衬底154中提供N+掺杂区150、152以形成单元晶体管132的相应源区和漏区。控制栅156耦合至字线WL 142并且横跨源区和漏区150、152以选择性地控制晶体管操作。
经由VSS源141A将源区150永久性地维持在电压VSS。如在图3A-3B中那样，漏区152耦合至RSE 110。在衬底154中形成P+接触区158以便于与第二VSS源141B(其可以是与141A相同的源)的永久连接。
图3A的正向偏置PN结144在图4中被表示为沿着衬底154的P材料和N+漏区152之间的边界。图3A中的擦除电流146从VSS源141B传递经过P+接触158、P衬底154和N+漏区152至RSE 110。该体-漏电流将在电压VBL被维持低于VSS且栅156被维持在VSS时流动。
图3B的写电流148将从位线BL 138传递经过RSE 110至N+漏区152、横跨单元晶体管沟道至N+源区150、以及传递至VSS源141A。该写电流将响应于VBL大于VSS且栅156被设置为VDD而流动。
图5A-5C示出存储器单元阵列130以说明对单元组的各种擦除和写操作。存储器单元130可对应于从图1选择的阵列108，并且被安排成一系列行和列。行被表示为160A-160C且列被表示为162A-162C。在示出3x3阵列时，可以理解可使用任何相应数量的行和列来形成MxN存储器块(诸如32行乘4096列等等)。沿每个行160A-160C的单元130连接至共用字线142(WL1-WL3)，且沿每个列162A-162C的单元130连接至共用位线138(BL1-BL3)。
图5A示出单列擦除操作。在图5A中，通过将字线WL1-WL3设置为合适的参考电压(例如，VWL＝VSS)以及将选定列的电压设置为较低电压VBL＜VSS来擦除列162C。非选定列162A和162B的位线138同样被设置为合适的参考(例如，VBL＝VSS)。该配置将选定列162C中的每个存储器单元130写至经擦除的阻态，在这种情况下是RL(逻辑0)。非选定列162A和162B中的存储器单元130的经编程状态将保持不受影响。其它列162A和162B可按类似方式分别擦除。
图5B示出多列擦除操作。在图5B中，全部三列162A-162C中的位线BL1-BL3被设置为较低电压VBL＜VSS，且字线WL1-WL3被设置为参考电压VSS。这将全部存储器单元130设置为低阻态(逻辑0)。
图5C示出选择性写操作，其中阵列108中的选定存储器单元130被写至第二阻态，比如高电阻RH(逻辑1)。图5C中逻辑1的写入是在单个单元的基础上执行的，以将逻辑1写入沿选定行的各个单元或写入沿选定列的各个单元。
例如，通过将位线BL1和BL3设置为高(VBL＞VSS)、将位线BL2设置为参考电平(VBL＝VSS)、将字线WL1设置为高(VDD)、以及将字线WL2和WL3设置为参考电平(例如，VBL＝VSS)，可将第一行160A中的第一和第三存储器单元130写至高阻态。这用于沿着第一行160A存储位序列“101”。通过将相关联的位线设置为高且单独地为将沿着选定列写入的单元选择字线可以类似地写入沿选定列的单元。
随后可按多种方式来读取沿选定行或列的数据。在一些实施例中，执行页面模式操作，其中由每个位线向沿选定行的单元施加读电流。感测放大器电路(未示出)可感测横跨沿着选定行的每个存储器单元的电压降，并且锁存与沿着该行存储的字数据相对应的输出状态。
图6提供一般性地说明根据前述讨论执行的步骤的数据访问例程200。在步骤202，提供存储器单元的阵列，其中每个存储器单元具有诸如110之类的不对称RSE以及诸如132之类的开关设备。在一些实施例中，存储器单元被安排成行和列，其中每个存储器单元被连接在具有可变控制电压的第一控制线和处于固定参考电压的第二控制线(参考线)。
在步骤204，通过将存储器单元设置为第一阻态来擦除诸如一个选定列或多个选定列之类的存储器单元块。在一些实施例中，这通过将相关联的第一控制线的电压降低到低于固定参考电压以及使开关设备的体-漏结电流流过相关联的RSE来执行(图3A).
在步骤206，经擦除的存储器单元中的选定一些随后被写至第二阻态，比如通过将选定存储器单元的第一控制线的电压提高至高于固定参考电压的电压以及将栅控制电压施加到开关设备(图3B)。该例程随后在步骤208结束。
如本领域技术人员可以理解的，本文所示的各个实施例提供优于现有技术配置的诸多优点。通过单元晶体管的源-漏电流是单向的，因为它仅被用于在单个方向上写入，诸如在容易编程方向上的图2的示例性MTJ 112的低电阻平行状态。诸如图2中的MTJ 112的高电阻反平行状态之类的其它状态的写入使用体-漏二极管电流，该电流可以是与困难编程方向相符的较高电流。
本文包含的单元配置便于使用较高的自旋扭矩电流和/或使用较小的设备。同样，本文的各个实施例允许将NMOSFET的源直接连接到参考电压VSS的连接。这使得能够使用较小的位单元，并且消除了有源源线SL的连接和驱动器的需要，因为只有两个有源信号连接到每个单元(WL和BL)。这可提供比现有技术配置更加紧凑的布局。
本文包含的块擦除方法还允许将大量单元同时写至选定阻态(诸如逻辑0)，从而允许控制电路更紧密地遵循成熟的闪存控制技术。尽管本文包含了STRAM MTJ，但是可以理解可使各个实施例适于任何数量的不同类型的RSE和开关设备配置。
要理解，即使已在前面的描述中阐述了本发明各实施例的许多特征和优势以及本发明各种实施例的结构和功能的细节，然而该详细描述仅为解说性的，并可在细节上做出改变，尤其可在术语的宽泛意思所指示的全面范围对落入本发明原理内的部分的结构与安排做出改变，其中以术语来表达所附权利要求。

Claims (16)

1.一种非易失性存储器单元，包括串联在第一和第二控制线之间的开关设备以及电阻性感测元件(RSE)，其中所述第一控制线被供以可变电压且所述第二控制线被维持在固定参考电压，并且其中所述RSE的第一阻态是通过将所述第一控制线的所述可变电压降低到低于所述第二控制线的所述固定参考电压以使体-漏电流通过所述开关设备流至所述RSE来编程的，其中多个所述存储器单元被安排成所述存储器单元的阵列，所述存储器单元阵列被安排成多个行和多个列，其中沿选定列的存储单元中的每一个连接至所述第一控制线且当所述第一控制线的所述可变电压被降低到低于所述第二控制线的所述固定参考电压时被同时写至所述第一阻态。
2.如权利要求1所述的存储器单元，其特征在于，所述第一控制线被表征为与所述RSE连接的位线，并且其中所述第二控制线将所述开关设备的源极端子连接至参考电压源，所述参考电压源在对所述存储器单元进行读和写操作期间持续地维持所述存储器单元上的所述固定参考电压。
3.如权利要求1所述的存储器单元，其特征在于，所述开关设备还包括栅极端子，并且其中通过将所述第一控制线的所述可变电压提高到高于所述固定参考电压以及向所述栅极端子施加栅控制电压以提供穿过所述开关设备的漏-源导电路径来将所述RSE编程至第二阻态。
4.如权利要求3所述的存储器单元，其特征在于，所述RSE是不对称RSE，所述不对称RSE具有其中电流流动以将所述RSE写至所述第一阻态的困难编程方向以及其中电流流动以将所述RSE写至所述第二阻态的容易编程方向，其中所述困难编程方向与所述容易编程方向相反。
5.如权利要求1所述的存储器单元，其特征在于，所述RSE被表征为磁性隧穿结(MTJ),所述磁性隧穿结包括具有固定方向上的磁取向的固定参考层以及具有选择性可变方向上的磁取向的自由层，并且其中所述第一阻态将所述自由层的磁取向定向成与所述固定参考层的磁取向平行。
6.如权利要求1所述的存储器单元，其特征在于，沿选定列的比全部存储器单元少的存储器单元随后被写至第二阻态。
7.如权利要求1所述的存储器单元，其特征在于，所述开关设备被表征为具有相应的漏极、源极和栅极端子的金属氧化物半导体场效应晶体管(MOSFET)，其中所述漏极端子与所述RSE串联，所述源极端子经由所述第二控制线连接至固定参考电压源，并且其中所述栅极端子连接至字线，并且其中在所述字线的电压被设置为所述固定参考电压时写入所述第一阻态。
8.如权利要求1所述的存储器单元，其特征在于，所述固定参考电压是电气接地的。
9.如权利要求1所述的存储器单元，其特征在于，所述RSE具有其中电流在第一方向上流动以将所述RSE写至所述第一阻态的困难编程方向以及其中电流在与所述第一方向相反的第二方向上流动以将所述RSE写至所述第二阻态的容易编程方向，并且其中在所述困难编程方向上对所述RSE编程所需的电流大小比在所述容易编程方向上对所述RSE编程所需的电流大小要大。
10.一种用于数据存储的装置，包括被安排成多个行和多个列的非易失性存储器单元阵列，所述阵列中的每个存储器单元包括开关设备和电阻性感测元件(RSE)，其中选定列中的存储器单元中的每一个连接至被供以可变电压的第一控制线以及被维持在固定参考电压的第二控制线，并且其中通过将所述第一控制线的所述可变电压降低到低于所述第二控制线的所述固定参考电压以及使相应的体-漏电流流过选定列的相关联的开关设备，将选定列中的存储器单元同时编程至第一阻态，其中所述阵列的选定行中的每个存储器单元连接在相应的位线和所述第二控制线之间，并且通过将大于所述固定参考电压的电压选择性地施加到相关联的位线，将沿选定行的少于全部存储器单元的存储器单元同时编程至第二阻态。
11.一种用于数据存储的方法，包括：
将非易失性存储器单元连接在第一和第二控制线之间，其中所述存储器单元包括与电阻性感测元件(RSE)串联的开关设备，并且其中将固定参考电压持续地施加到所述第二控制线；
第一编程步骤，通过将低于所述固定参考电压的第一电压施加到所述第一控制线，将所述RSE编程至第一阻态；以及
第二编程步骤，通过将高于所述固定参考电压的第二电压施加到所述第一控制线，将所述RSE编程至不同的第二阻态，
其中所述连接步骤包括将多个存储器单元提供为行和列的阵列，其中沿选定列的存储器单元中的每一个连接至所述第一控制线并且在所述第一编程步骤期间被同时写至所述第一阻态，并且其中所述第二编程步骤包括将少于沿选定列的全部存储器单元的沿选定列的多个存储器单元同时编程至所述第二阻态，使得在所述第一和第二编程状态结束时，沿选定列的所述存储器单元的第一部分被编程至所述第一阻态且沿选定列的所述存储器单元的剩余部分被编程至所述第二阻态。
12.如权利要求11所述的方法，其特征在于，所述第一控制线被表征为与所述RSE连接的位线，并且其中所述连接步骤还包括将所述第二控制线连接在所述开关设备的源极端子和参考电压源之间，所述参考电压源在对所述存储器单元进行读和写操作期间持续地维持所述存储器单元上的所述固定参考电压。
13.如权利要求11所述的方法，其特征在于，所述第一编程步骤包括使体-漏电流通过所述开关设备流至所述RSE以编程所述第一阻态，并且其中所述第二编程步骤包括断言所述开关设备的栅极上的电压使电流流过所述开关设备的漏-源导电路径以编程所述第二阻态。
14.如权利要求11所述的方法，其特征在于，所述RSE是不对称RSE，所述不对称RSE具有其中电流流动以将所述RSE写至所述第一阻态的困难编程方向以及其中电流流动以将所述RSE写至所述第二阻态的容易编程方向，其中所述困难编程方向与所述容易编程方向相反。
15.如权利要求11所述的方法，其特征在于，所述RSE被表征为磁性隧穿结(MTJ),所述磁性隧穿结包括具有固定方向上的磁取向的固定参考层以及具有选择性可变方向上的磁取向的自由层，并且其中所述第一阻态将所述自由层的磁取向定向成与所述固定参考层的磁取向平行。
16.如权利要求11所述的方法，其特征在于，所述连接步骤的所述开关设备被表征为具有相应的漏极、源极和栅极端子的金属氧化物半导体场效应晶体管(MOSFET)，其中所述漏极端子与所述RSE串联，所述源极端子经由所述第二控制线连接至固定参考电压源，并且其中所述栅极端子连接至字线，并且其中在所述字线的电压被设置为所述固定参考电压时写入所述第一阻态，并且其中在所述字线的电压被设置为高于所述固定参考电压的电平时写入所述第二阻态。
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