KR101717798B1 - 수직의 비트 라인들 및 이중 전역 비트 라인 아키텍처를 가지는 재프로그래밍 가능한 메모리 요소들의 3차원 어레이 - Google Patents

수직의 비트 라인들 및 이중 전역 비트 라인 아키텍처를 가지는 재프로그래밍 가능한 메모리 요소들의 3차원 어레이 Download PDF

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Abstract

본 발명은 메모리 요소들에 인가되는 전압 차에 응답하여 전기적 전도성의 레벨을 역으로 변환하는 메모리 요소들에 특별히 적용되는 3차원 어레이를 제공한다. 메모리 요소들은 반도체 기판 상에 다른 거리에 위치된 복수의 평면들에 교차되어 형성된다. 모든 평면들의 메모리 요소들이 연결되는 비트 라인들의 2차원 어레이는 기판으로부터 복수의 평면들을 통하여 수직으로 지향된다. 이중 전역 비트 라인 아키텍처는, 병렬에서 메모리 요소들의 열에 접속하기 위하여 각 비트 라인들에 한 쌍의 전역 비트 라인을 제공한다. 각 쌍의 제2 쌍이 인접한 열에서 지역 비트 라인들이 지역 비트 라인들의 인접한 열들 사이에 누출 전류를 제거하기 위한 정확한 전압을 설정하는 것을 허용하는 동안 각 쌍의 제1 쌍은 상기 열의 지역 비트 라인들이 감지되도록 한다.

Description

수직의 비트 라인들 및 이중 전역 비트 라인 아키텍처를 가지는 재프로그래밍 가능한 메모리 요소들의 3차원 어레이{THREE-DIMENSIONAL ARRAY OF RE-PROGRAMMABLE NONVOLATILE MEMORY ELEMENTS HAVING VERTICAL BIT LINES AND A DOUBLE-GLOBAL-BIT-LINE ARCHITECTURE}
본 발명은 재프로그래밍 가능한 비휘발성 메모리 셀 어레이의 구조, 사용 및 제조에 관한 것으로, 보다 상세하게는, 반도체 기판 상에 형성된 메모리 스토리지 요소의 3차원 어레이에 관한 것이다.
플래시 메모리를 이용하는 재프로그래밍 가능한 비휘발성 대형 데이터 스토리지 시스템의 사용은 호스트들의 다른 형태에 의해 및/또는 호스트들의 다른 형태에 의해 사용되어지는 데이터, 카메라 사진 및 컴퓨터 파일들의 데이터를 저장하기 위하여 널리 확산되어 있다. 플래시 메모리의 유명한 형태는 카드 형태이며, 이는 커넥터를 통해 호스트와 탈착 가능하게 연결되어 있다. 많은 수의 서로 다른 상업적으로 판매 가능한 메모리 카드가 존재하며, 예컨대, 다음의 상표 하에서 판매되고 있다. 이는 컴팩트플래시(CF, CompactFlash), (MMC, MultiMediaCard), 에스디(SD, Secure Digital), 미니에스디(miniSD), 마이크로에스디(microSD), 메모리스틱(Memory Stick), 메모리스틱 마이크로(Memory Stick Micro), 엑스티픽쳐 카드(xD-Picture Card), 스마트미디어(SmartMedia) 및 트랜스플래시(TransFlash) 등이다. 이러한 카드들은 그들의 스펙에 따른 유일한 기계적 플러그 및/또는 전기적 인터페이스를 가지고 있으며, 이러한 카드들은 호스트와 연결되거나, 호스트의 일부로 제공되는 플러그와 짝이 되는 리셉터클(receptacles, 매립형 콘센트)에 플러그 인된다.
널리 사용되는 플래시 메모리 시스템의 다른 형태는 플래시 드라이브이며, 이는 호스트의 USB(Universal Serial Bus) 리셉터클에 플러그인에 의하여 호스와 연결을 할 수 있는 USB 플러그를 가지는 작고 가늘고 긴 패키지의 휴대용(hand held) 메모리 시스템이다. 양수인인, 샌디스크사는 이의 크루저, 울트라 및 익스트림 컨투어 상표를 통해 플래시 드라이브를 판매하고 있다. 플래시 메모리 시스템의 또 다른 형태에서, 일반적인 디스크 드라이브 대용량 데이터 스토리지 시스템 대신에 노트북 컴퓨터와 같은 호스트 시스템 내에 대용량의 메모리가 영구적으로 설치된다. 이러한 3가지 형태의 대용량 데이터 스트로지 시스템 각각은 일반적으로 동일한 형태의 플래시 메모리 어레이가 포함된다. 그들은 각각 또한, 일반적으로 그 자신의 메모리 제어기 및 드라이버를 포함한다. 하지만, 몇몇 메모리 시스템은 단지 대신에 메모리가 연결된 호스트에 의하여 실행되는 소프트웨어에 의해 적어도 일부가 제어된다. 플래시 메모리는 전형적으로 하나 이상의 집적된 회로 칩에 형성되며, 제어기는 다른 회로 칩에 형성된다. 하지만, 제어기를 포함하는 몇몇 메모리 시스템에서, 특히, 호스트, 메모리, 제어기 및 드라이버에 내장된 플래시 메모리는 단일 집적 회로 칩에 형성되기도 한다.
데이터가 호스트와 플래시 메모리 시스템 간에 통신되는 것에 의하여 2개의 주요 기술이 있다. 그들 중 하나에서, 시스템에 의하여 수신되거나 생성되는 데이터 파일의 어드레스는 시스템을 위하여 설립되는 연속된 논리 어드레스 공간의 개별 범위에 매핑된다. 어드레스 공간의 확장은 전형적으로, 시스템이 조절 가능한 어드레스의 전체 범위를 커버하기 위하여 충분하다. 일예에 따르면, 자기 디스크 저장장치 드라이브는 논리 어드레스 공간 등을 통해 컴퓨터 또는 다른 호스트 시스템과 통신한다. 호스트 시스템은 파일 할당 테이블(FAT, file allocation table)에 의하여 이 파일들에 할당된 논리 어드레스들의 트랙을 유지하며, 메모리 시스템은 데이터가 저장된 물리 메모리 어드레스들에 대한 논리 어드레스들의 맵을 유지한다. 상업적으로 판매 가능한 대부분의 메모리 카드 및 플래시 드라이브는 이러한 형태의 인터페이스를 이용한다. 왜냐하면 이는 호스트에 공통으로 인터페이스되는 것과 함께 자기 디스크 드라이브의 메모리 시스템을 모방하기 때문이다.
2개의 기술 중 2번째에서, 전자 시스템에 의하여 생성되는 데이터 파일은 유일하게 식별된다. 그리고 그들의 데이터는 논리적으로 파일 내의 오프셋에 의하여 어드레스(주소 할당)된다. 이러한 파일 식별자는 메모리 시스템의 물리 메모리 위치에 직접 매핑된다. 호스트/메모리 시스템 인터페이스의 2가지 모든 형태는 특허 공개 공보 번호 US 2006/0184720 A1와 같은 곳에서 기술되며, 대조된다.
전형적인 플래시 메모리 시스템은 메모리 셀에 저장된 데이터에 따른 메모리 셀의 임계 레벨을 제어하는 각각 전하를 저장하는 메모리 셀 어레이을 가지는 집적 회로를 이용한다. 전기 전도성의 플로팅 게이트는 가장 일반적으로 전하를 저장하기 위하여 메모리 셀의 일부로써 제공된다. 하지만 유전체의 전하를 트래핑(trapping)하는 물질이 대안적으로 사용되기도 한다. NAND 아키텍쳐는 일반적으로 대용량 대형 스토리지 시스템에 사용되는 메모리 셀 어레이에서 사용됨이 바람직하다. NOR와 같은 다른 아키텍쳐는 전형적으로, 작은 용량의 메모리 대신에 사용된다. 플래시 메모리 시스템의 일부로써 NAND 플래시 어레이의 동작 및 NAND 플래시 메모리 어레이의 예는 미국 특허 번호 5,570,315, 5,774,397, 6,046,935, 6,373,746, 6,456,528, 6,522,580, 6,643,188, 6,771,536, 6,781,877 및 7,342,279에 대한 참조에 의해 가질 수 있다.
메모리 셀 어레이에 저장된 데이터의 비트 각각이 필요한 집적 회로 영역은 수년간 상당히 감소되었고, 그 목표는 이를 더욱 줄이는 것이다. 그러므로 플래시 메모리 시스템의 가격 및 크기는 결과적으로 줄어들고 있다. NAND 어레이 아키텍처의 사용은 이(가격 및 크기의 감소)에 공헌하지만, 다른 접근들이 메모리 셀 어레이의 크기를 줄이기 위해 채택되었다. 이러한 다른 접근 중 하나는 반도체 기판 상에, 더 전형적인 단일 어레이 대신, 서로 다른 평면에서 다른 것의 위에 하나의 다중 2차원 메모리 셀 어레이를 형성하는 것이다. 다중 스택 NAND 플래시 메모리 셀 어레이 평면을 가지는 집적 회로의 예는 미국 특허 번호 7,023,739 및 7,177,191에서 나타나있다.
재프로그래밍 가능한 비휘발성 메모리 셀의 다른 형태는 도전 또는 비도전 상태(또는, 대안적으로, 각각 낮은 또는 높은 저항 상태)로 설정되거나, 추가로, 부분적으로 도전 상태로 설정된 후, 최초 상태로 리셋(re-set)될 때까지 그 상태를 유지하는 가변 저항 메모리 요소로 사용된다. 가변 저항 요소는 2개의 직교하고 확장된 컨덕터(전형적으로 비트 및 워드 라인) 사이에 개별적으로 연결된다. 그들은 2차원 어레이에서 상호간에 교차한다. 이러한 요소의 상태는 전형적으로 교차하는 컨덕터 상에 놓이는 적절한 전압에 의하여 변화된다. 또한, 이러한 전압들은 동일한 컨덕터를 따라 프로그래밍되거나 또는 판독되는 선택된 요소들의 상태로서 연결되기 때문에, 이러한 전압들은 필연적으로 많은 수의 다른 선택되지 않은 저항 요소에 적용되며, 다이오드들은 그들을 통하여 흐를 수 있는 누출 전류를 감소시키기 위하여 공통으로 가변 저항 요소에 직렬로 연결된다. 큰 수의 메모리 셀에서 데이터 판독 및 프로그래밍 동작을 수행하기 위해 요구되는 것은 매우 큰 수의 다른 메모리 셀에 적용되는 판독 또는 프로그래밍 전압을 야기한다. 다이오드와 관련된 가변 저항 메모리 요소의 어레이의 예는 미국 공개 특허 문헌 US 2009/0001344 A1에 나타나있다.
본 발명의 목적은 수직의 비트 라인들 및 이중 전역 비트 라인 아키텍처를 가지는 재프로그래밍 가능한 메모리 요소들의 3차원 어레이를 제공함에 있다.
본 발명은 비트 라인의 어레이가 수직으로 배향된 메모리 요소의 3차원 어레이를 제공한다. 즉, 자신의 비트라인을 가지는 각각의 2차원의 어레이가 단지 일반적인 반도체 기판 상에 쌓여 있는 복수의 기존의 2차원 어레이 대신, 비트라인 없는 다중의 2차원 어레이가 분리된 평면에서 서로의 윗부분에 쌓이되, 평면을 통해 확장되는 공통 비트 라인을 공유한다. 이러한 비트 라인은 메모리로부터 판독되거나 메모리에 프로그래밍되는 데이터에 따른 전압 또는 전류를 가진다.
3차원 어레이에서 사용되는 메모리 요소는 가변 저항 메모리 요소임이 바람직하다. 즉, 개별 메모리 요소의 저항(resistance)(및 따라서 역으로 컨덕턴스)은 상기 요소에 연결된 직교하여 교차하는 컨덕터에 가로질러 놓이는 전압에 결과로서 전형적으로 변경된다. 가변 저항 요소의 형태에 따라, 상태는 이것에 적용되는 열의 레벨, 이것을 가로지는 전기장의 양, 이것을 통해 흐르는 전류의 레벨, 이것을 가로지는 전압 등에 응답하여, 변경될 수 있다. 몇몇 가변 저항 요소 물질과 함께, 이는 전압, 전류, 전기장, 열, 등이 이의 도전 상태가 변화되는 때 및 변화가 발생하는 방향을 결정하는 요소에 적용되는 시간의 양이다. 이러한 상태 변화 동작 사이에서, 메모리 요소의 저항은 변화하지 않은 상태를 유지하며, 그래서, 비휘발성이라 한다. 앞서 정리한 3차원 어레이 아키텍처는 다른 특질 및 동작 특성을 가지는 매우 다양한 물질로부터 선택된 메모리 요소 물질로 구현된다.
메모리 요소의 저항, 따라서, 이의 검출 가능한 스토리지 상태는 각각 최초 레벨로부터 다른 레벨로 설정될 수 있고, 그런 다음, 최초 레벨로 리셋될 수 있다. 몇몇 물질에서, 어느 하나의 방향에서 이의 상태를 변화하기 위해 적용되는 열, 전기장, 전류, 전압 등의 지속 기간 또는 양은 다른 방향에서 상태를 변경하기 위해 적용되는 것과 (비대칭적으로) 다르다. 각 메모리 요소는 2개의 검출 가능한 상태와 함께, 1 비트의 데이터를 저장한다. 몇몇 물질의 사용과 함께, 데이터의 1 비트 이상은 메모리 요소의 검출 가능한 상태로서 2개의 상태 레벨 이상을 지정하는 것에 의하여 각 메모리 요소에 저장될 수 있다. 여기서, 3차원 어레이 아키텍처는 동작될 수 있는 방법에서 상당히 다용도이다.
이 3차원 아키텍처 또한, 다른 어드레스된(선택된) 메모리 요소들에 대한 판독 및 프로그래밍 동작이 수행되는 동안에 전압의 원하지 않은 레벨이 인가되는 어드레스되지 않은(선택되지 않은) 저항 메모리 요소의 수 및 정도를 제한하는 것을 허용한다. 어드레스되지 않은 메모리 요소의 상태를 방해하는 것의 위험 요소 및 어드레스되지 않은 요소를 통해 흐르는 누설 전류의 레벨은 동일한 메모리 요소 물질을 이용하는 다른 어레이에서의 경험된 바에 의하여 상당히 감소될 수 있다. 누설 전류는 어드레스된 메모리 요소로부터 판독되는 것으로 여겨지는 전류를 변경할 수 있기 때문에 원치 않는다. 그것 때문에 어드레스된(선택된) 메모리 요소의 상태의 정확한 판독을 어렵게 한다. 또한, 누설 전류는 어레이에 의하여 전체 파워 드로우에 더해져서 요구되는 것보다 더 크게 만들어져야만 하는 원치 않게 발생되는 전원 공급을 유발함으로 원치 않는다. 어드레스된 메모리 요소의 판독 및 프로그래밍 동안 적용되는 전압을 가지는 어드레스되지 않은 메모리 요소의 비교적 작은 확장으로 인하여, 3차원 아키텍처를 가지는 어레이는 합리적인 파워 공급 능력을 초과하고, 판독하는 것에서 에러의 도입 없는 매우 큰 수의 메모리 요소를 포함하도록 만들어질 수 있다.
여기서, 추가적으로, 3차원 아키텍처는 가변 저항 요소에 직렬로 연결되는 다른 비선형 요소 또는 다이오드에 대한 필요 없이 직교하고 가로지는 비트 및 워드 라인 컨덕터에 연결하기 위하여 가변 저항 메모리 요소를 허용한다. 기존의 가변 저항 메모리 요소의 어레이에서, 다이오드가 선택되지 않았지만 전압 차가 다이오드를 가로질러 인가될 때, 요소를 통해 흐르는 누설 전류를 감소시키기 위하여 공통으로 각 메모리 요소에 직렬로 연결된다. 예를 들어, 이는 선택되지 않은 메모리 요소가 동일한 라인에 연결된 선택된 메모리 요소에 전압을 전달하는 비트 또는 워드 라인에 연결될 때 발생하는 것과 같다. 다이오드에 대한 요구의 부재는 어레이의 복잡도와 이를 제조하기 위해 요구되는 프로세싱 절차의 수를 상당히 감소시킨다.
게다가, 메모리 요소의 3차원 어레이의 제조는 동일한 형태의 메모리 요소를 이용하는 다른 3차원 어레이 보다 더욱 간단해진다. 특히, 보다 적은 수의 마스크가 어레이의 각 평면의 요소를 형성하기 위해 요구된다. 그러므로 3차원 어레이를 가지는 집적 회로를 형성하기 위해 요구되는 프로세싱 절차의 총수는 감소된다. 이 결과로 초래된 집적 회로의 비용 또한 감소된다.
이중-전역-비트-라인 아키텍처
본 발명의 일 측면에 따르면, 3차원 메모리는 z 방향에서 복수의 병렬 평면들을 가지며, x, y 및 z 방향을 가지는 직교 좌표에 의해 정의되는 3차원 패턴으로 정렬된 메모리 요소들을 포함한다. 각 평면의 메모리 요소들은 복수의 전역 비트 라인들과 협력하여 지역 비트 라인들 및 복수의 워드 라인들에 의해 접속된다. 복수의 지역 비트 라인들은 복수의 평면들을 z 방향에 있으며, x 방향의 열과 y 방향의 행의 2차원 직각 어레이로 정렬된다. 각 평면의 복수의 워드 라인들은 x 방향으로 길게 형성되며, 개별 평면들의 복수의 지역 비트 라인들로부터 이격되며, 그들 사이에서 y 방향으로 이격되어 공간을 차지한다. 비휘발성, 재프로그래밍 가능한 메모리 요소는 지역 비트 라인 및 워드 라인 간에 교차하는 근처에 위치되며, 워드 라인 및 비트 라인에 의해 접근할 수 있다. 여기서, 메모리 요소들의 그룹은 공통 워드 라인 및 지역 비트 라인들의 열에 의하여 병렬로 접속할 수 있다. 3차원 메모리는 y 방향에서 비트라인들의 행의 짝수 및 홀수 지역 비트 라인들 각각에 서빙하는 2개의 전역 비트 라인들을 가지는 이중 전역 비트 라인 아키텍처를 더 포함한다. 이 아키텍처는 하나의 전역 비트 라인이, y 방향의 선택된 지역 비트 라인에 인접한 선택되지 않은 지역 비트 라인들에 접속하기 위해 사용되어지는 선택된 지역 비트 라인 및 다른 전역 비트 라인에 접속하기 위한 감지 증폭기에 의해 사용되어지는 것을 허용한다. 이러한 방법으로, 인접하고, 선택되지 않은 지역 비트 라인들은 인접한 비트 라인들 간의 누출 전류들을 제거하기 위하여, 선택된 지역 비트 라인의 전압과 동일한 레퍼런스 전압으로 정확히 설정될 수 있다.
단면 워드 라인 아키텍처
본 발명의 다른 실시예에 따르면, 3차원 메모리는 z 방향으로 적층되는 복수의 병렬 평면들을 가지며, x, y 및 z 방향을 가지는 직교 좌표에 의해 정의되는 3차원 패턴으로 정렬된 메모리 요소들을 포함한다. 각 평면의 메모리 요소들은 복수의 전역 비트 라인들과 협력하여 지역 비트 라인들 및 복수의 워드 라인들에 의해 접속된다. 복수의 지역 비트 라인들은 복수의 평면들을 z 방향에 있으며, x 방향의 열과 y 방향의 행의 2차원 직각 어레이로 정렬된다. 각 평면의 복수의 워드 라인들은 x 방향으로 길게 형성되며, 개별 평면들의 복수의 지역 비트 라인들로부터 이격되며, 그들 사이에서 y 방향으로 이격되어 공간을 차지한다. 비휘발성, 재프로그래밍 가능한 메모리 요소는 지역 비트 라인 및 워드 라인 간에 교차하는 근처에 위치되며, 워드 라인 및 비트 라인에 의해 접근할 수 있다. 여기서, 메모리 요소들의 그룹은 공통 워드 라인 및 지역 비트 라인들의 열에 의하여 병렬로 접속할 수 있다. 3차원 메모리는 각 워드 라인이 오직 하나의 메모리 요소들의 열과 연결되는 단면 워드 라인 아키텍처를 가진다. 이는 워드 라인들을 가로지는 어레이들을 가로지는 메모리 요소를 연결하는 것과 메모리 요소들의 2개의 열 사이의 하나의 워드 라인을 공유하는 대신 메모리 요소들의 각 열에 대한 하나의 워드 라인을 제공하는 것에 의하여 이루어진다. 단면 워드 라인 아키텍처는 메모리 요소들의 2개의 열 사이의 하나의 워드 라인을 공유하는 대신 메모리 요소들의 각 열을 대해 오직 하나의 워드 라인을 제공하며, 그렇게 함으로써, 워드 라인들을 가로지는 어레이를 가로지르는 메모리 요소를 연결하는 것을 피할 수 있다. 메모리 요소들의 열은 또한, 지역 비트 라인들의 대응하는 열에 의하여 접속되며, 지역 비트 라인들의 인접한 열들 간의 결합의 확장이 없으며, 그러므로 누출 전류들은 워드 라인 이상이다.
단면 워드 라인 아키텍처는 y 방향에서 복수의 워드 라인들에 걸쳐 결합되는 지역 비트 라인과 지역 비트 라인을 감결합(decoupling)하는 이점이 있다. 따라서 지역 비트 라인들 사이의 누출 전류는 제거된다.
혁신적인 3차원 가변 저항 요소 메모리 시스템의 다양한 태양, 이득, 구성 및 세부 사항이 하기에 본 발명의 실시예에 따른 상세한 설명에 도면과 함께 포함된다.
모든 특허, 특허 출원서, 문서, 다른 공개 공보, 서류 및 여기에 참조된 것은 모든 용도에 대해 그들의 전체가 이 참조에 의해 이 문서에 포함된다. 통화된 공개공보, 문서 또는 물건 및 본 발명 사이에서의 용어의 사용 또는 정의에 있어서의 어떠한 충돌 또는 모순이 있는 경우에는, 본 발명의 것들이 우선한다.
상술한 바와 같은 본 발명에 따르면, 공정 수를 감소시켜 비용을 절감할 수 있으며, 누출 전류를 감소시킬 수 있다.
도 1은 가변 저항 메모리 요소들의 3차원 어레이의 부분의 등가 회로이며, 상기 어레이는 수직 비트 라인들을 가진다.
도 2는 도 1의 메모리 셀 어레이를 사용하는 재프로그래밍 가능한 비휘발성 메모리 시스템의 블록도이며, 이는 호스트 시스템과 메모리 시스템을 연결을 나타낸다.
도 3은 몇몇 구조가 포함된 도 1의 3차원 어레이의 기판 및 2개의 평면들의 배치도를 제공한다.
도 4는 프로그래밍 데이터의 효과를 보여주는 주석과 함께 도 3의 평면들 중 하나의 부분을 확대한 도면이다.
도 5는 판독 데이터의 효과를 보여주는 주석과 함께 도 3의 평면들 중 하나의 부분을 확대한 도면이다.
도 6은 메모리 저장 요소의 예를 도시한다.
도 7은 구현된 제1 실시예에 따른 도 1에 보인 3차원 어레이의 부분의 등측도이다.
도 8은 구현된 제2 실시예에 따른 도 1에서 보인 3차원 어레이의 부분의 단면도이다.
도 9 내지 도 14는 도 8의 3차원 어레이의 예를 형성하는 절차를 도시한다.
도 15는 구현된 제3 실시예에 따른 도 1에 보인 3차원 어레이 부분의 평면도이다.
도 16은 도 1 및 도 3에 도시된 3차원 메모리의 다중 평면에 걸리는 판독 바이어스 전압들 및 전류 누출을 도시한다.
도 17은 지역 비트 라인들의 세트에 향상된 접속을 위한 이중 전역 비트 라인 아키텍처를 가지는 3차원 메모리를 도시한다.
도 18은 도 17의 이중 전역 비트 라인 아키텍처 3차원 어레이에서 누출 전류의 제거를 도시한다.
도 19는 단면 워드 라인 아키텍처를 개략적으로 도시한다.
도 20은 단면 워드 라인 아키텍처를 가지는 3차원 어레이의 기판 및 하나의 평면을 도시한다.
도 21은 도 19 및 도 20의 단면 워드 라인 구조 3차원 어레이에서 누출 전류의 제거를 도시한다.
도 22는 도 19에 도시된 단면 워드 라인 아키텍처를 가지는 3차원 어레이의 부분의 등측도이다.
먼저, 도 1을 참조하면, 3차원 메모리(10)의 아키텍처는 그러한 메모리의 부분의 등가 회로의 형식에서 개략적 및 일반적으로 도시되었다. 이는 앞서 요약한 바와 같은 3차원 어레이의 특정 예이다. 표준 3차원 직교좌표계(rectangular coordinate system, 11)가 참조를 위하여 사용되었다. 벡터 x, y 및 y의 각각의 방향은 다른 2개에 대해 직교한다.
내부 메모리 요소들을 외부 데이터 회로들에 선택적으로 연결하기 위한 회로는 반도체 기판(13)에 형성됨이 바람직하다. 이 특정 예에서, 선택 또는 스위칭 장치(Qxy)의 2차원 어레이가 사용된다. 여기서, x는 x 방향에 대한 장치의 위치를 나타내며, y는 y 방향에 대한 장치의 위치를 나타낸다. 개별 장치들(Qxy)은 예시한 바와 같이, 선택 게이트 또는 선택 트랜지스터가 될 수 있다. 전역 비트 라인(GBLx)은 y 방향으로 길게 형성되며, 하첨자(x)에 의해 나타내어지는 x 방향에서 대응하는 위치를 가진다. 특정 전역 비트 라인과 연결된 오직 하나의 선택 디바이스를 전형적으로 프로그래밍하고 판독하는 그 시간 동안에 켜져 있어야 하지만, 전역 비트 라인(GBLx)은 각각 x 방향에서 동일한 위치를 가지는 선택 디바이스(Q)의 소스 또는 드레인에 연결가능하다. 개별 선택 디바이스(Q)의 소스 또는 드레인 중 다른 것은 지역 비트 라인(LBLxy) 중 하나에 연결된다. 지역 비트 라인은 수직, z 방향으로 길게 형성되어 있으며, x(열, row) 및 y(행, column) 방향에서 규칙적인 2차원 어레이를 형성한다.
지역 비트 라인의 하나의 세트(이 실시예에서는, 열로써 지정된 것)를 대응하는 전역 비트 라인에 연결하기 위해, 제어 게이트 라인(SGy)은 x 방향으로 길게 형성되고, y 방향에서 공통된 위치를 가지는 선택 디바이스(Qxy)의 단일 열의 제어 터미널(게이트)에 연결된다. 그러므로 제어 게이트 라인(SGy)이 이것에 연결된 선택 디바이스를 켜는 전압을 수신하였는지 여부에 의해, 선택 디바이스(Qxy)는 대응하는 전역 비트 라인(GBLx) 중 하나에 x 방향(y 방향에서 동일한 위치를 가지는)을 가로질러 지역 비트 라인(LBLxy) 중 하나의 열을 동시에 연결한다. 남아있는 제어 게이트 라인은 연결된 선택 디바이스와 분리되도록 하는 전압을 수신한다. 오직 하나의 선택 디바이스(Qxy)가 각 지역 비트 라인(LBLxy)과 함께 사용됨을 주목할 수 있다. x 및 y 방향 양쪽에서 반도체 기판을 가로지는 어레이의 피치는 매우 작게 만들어 질 수 있으며, 그러므로, 메모리 스토리지 요소는 밀도는 커진다.
메모리 스토리지 요소(Mzxy)는 기판(13) 상의 z 방향에서 다른 거리로 복수의 평면에 형성된다. 2개의 평면 1 및 평면 2가 도 1에 도시되었지만, 전형적으로, 4, 6 또는 그 이상의 평면이 될 수 있다. 거리 z의 각 평면에서, 워드 라인(WLzy)은 x 방향으로 길게 형성되며, 지역 비트 라인(LBLxy) 사이에 y 방향으로 이격된다. 각 평면의 워드 라인(WLzy)은 각각 워드 라인의 양쪽의 지역 비트 라인(LBLxy) 중 인접한 2개를 가로지른다. 메모리 스토리지 요소(Mzxy) 각각은 하나의 지역 비트 라인(LBLxy)과 이러한 개별적인 교차점에 인접한 하나의 워드 라인(WLzy) 사이에 연결된다. 개별 메모리 요소(Mzxy)는 그러므로, 메모리 요소가 연결된 사이에, 지역 비트 라인(LBLxy) 및 워드 라인(WLzy)에 적합한 전압을 인가함에 의하여 어드레스 가능하다. 전압은 메모리 요소의 상태를 기존의 상태에서 요구되는 새로운 상태로 변환시키는 것을 유발할 수 있도록 하는 전기 자극을 공급하기 위하여 선택된다. 이러한 전압의 레벨, 기간 및 다른 특징은 메모리 요소에 사용되는 물질에 따른다.
3차원 메모리 셀 구조의 각 "평면"은 도전성의 워드 라인들(WLzy)이 위치하는 하나 및 전기적으로 평면들 서로를 분리시키는 유전 물질의 다른 하나인, 적어도 2개의 층으로 전형적으로 형성된다. 예컨대, 메모리 요소들(Mzxy)의 구조에 따라, 추가적인 층이 각 평면에 제공될 수 있다. 평면들은 지역 비트 라인들이 확장되는 것을 통해 각 평면의 저장 요소들(Mzxy)에 연결되는 지역 비트 라인들(LBLxy)을 가지는 반도체 기판 상의 서로의 윗부분에 적층된다.
도 2는 도 1의 3차원 메모리(10)를 사용할 수 있는 메모리 시스템의 예를 도시한 블록도이다. 데이터 입출력 회로(21)는 아날로그 전기량(전류, 전압 등)을 (프로그래밍 동안) 제공하고 (판독 동안) 수신하기 위해 어드레스된 저장 요소(Mzxy)에 저장된 데이터를 나타내는 도 1의 전역 비트 라인(GBLx)에 걸쳐 병렬로 연결된다. 데이터 입출력 회로(21)는 판독하는 동안 이러한 전기량을 디지털 데이터 값으로 변환하는 감지 증폭기를 전형적으로 포함하며, 그러면, 이러한 디지털 데이터 값은 데이터 입출력 라인(23)을 통해 메모리 시스템 제어기(25)로 전달된다. 역으로, 메모리 셀 어레이(10)에 프로그래밍하기 위한 데이터는 제어기(25)에 의해 입출력 회로(21)에 전송되어지며, 그런 다음, 어드레스된 메모리 요소 내의 데이터를 전역 비트 라인(GBLx)에 적절한 전압을 인가하여 프로그래밍한다. 이진 연산을 위하여, 1 전압 레벨은 이진 "1"을 표현하기 위하여 전역 비트 라인에 전형적으로 인가되며, 다른 전압 레벨이 이진 "0"을 표현하기 위하여 인가된다. 메모리 요소는 워드 라인에 전압을 인가함에 의하여 판독 또는 프로그래밍을 위하여 어드레스되고, 지역 비트 라인 선택 회로(29) 및 워드 라인 선택 회로(27) 각각에 의해 게이트 제어 라인(SGy)을 선택한다. 전역 비트 라인(GBLx)에 선택 디바이스(Qxy)를 통해 연결된 지역 비트 라인(LBLxy) 중 어느 것과 선택된 워드 라인 사이에 배치된 메모리 요소는 선택 회로(27 및 29)를 통해 적용되는 적절한 전압에 의해 프로그래밍 또는 판독을 위해 어드레스될 수 있다.
메모리 시스템 제어기(25)는 전형적으로 호스트 시스템(31)으로부터 데이터를 수신하고, 호스트 시스템(31)에 데이터를 전송한다. 제어기(25)는 데이터 및 운영 정보(operating information)와 같은 것을 임시적으로 저장하기 위한 양의 RAM(random-access-memory, 34)을 일반적으로 포함한다. 판독 또는 프로그래밍되는 명령, 상태 신호 및 데이터의 어드레스 또한 제어기(25) 및 호스트(31)간에 교환된다. 메모리 시스템은 호스트 시스템의 다양한 형태에서 작동한다. 그들은 퍼스널 컴퓨터(PCs), 랩탑 및 다른 휴대용 컴퓨터, 셀룰러 폰, PDA(personal digital assistants), 디지털 스틸 카메라, 디지털 무비 카메라 및 휴대용 오디오 재생기를 포함한다. 호스트는 전형적으로 메모리 시스템의 (리셉터클과) 짝이 되는 메모리 시스템 플러그(35)를 수용하는 플래시 메모리 또는 메모리 카드의 하나 이상의 형태를 위한 내장된 리셉터클(33)을 포함한다. 하지만, 어떤 호스트는 그 안에 메모리 카드가 플그러되는 어답터의 사용을 요구한다. 그리고 다른 호스트는 그들 사이에 케이블의 사용을 요구한다. 또한, 메모리 시스템은 호스트 시스템의 필수 부분으로 호스트 시스템 내에 구현될 수 있다.
메모리 시스템 제어기(25)는 디코더/드라이버 회로(37)에 호스트로부터 수신한 명령을 전달한다. 유사하게, 메모리 시스템에 의하여 생성된 상태 신호는 디코더/드라이버 회로(37)에서 제어기(25)에 전송된다. 디코더/드라이버 회로(37)는 제어기가 메모리 동작의 거의 모든 것을 제어하는 경우 간단한 논리 회로가 될 수 있다. 또는, 디코더/드라이버 회로(37)는 주어진 명령을 전달하기 위해 필요한 반복되는 메모리 동작의 적어도 일부를 제어하기 위한 상태 머신을 포함할 수 있다. 디코딩 명령에 따른 결과인 제어 신호는 디코더/드라이버 회로(37)로부터 데이터 입출력 회로(21), 지역 비트 라인 선택 회로(29) 및 워드 라인 선택 회로(27)에 대해 적용된다. 또한, 제어기로부터 어드레스 라인(39)을 통해 지역 비트 라인 선택 회로(29) 및 워드 라인 선택 회로(27)에 연결된다. 어드레스 라인(39)은 호스트로부터 명령을 전달하기 위하여 어레이(10) 내에 접속되는 메모리 요소의 물리 어드레스를 전달한다. 호스트 시스템(31)로부터 수신된 논리 어드레스에 대응하는 물리 어드레스의 전환은 제어기(25) 및/또는 디코더/드라이버 회로(27)에 의하여 만들어진다. 결과적으로, 지역 비트 라인 선택 회로(29)는 전역 비트 라인(GBLx)과 함께 선택된 지역 비트 라인(LBLxy)에 연결하기 위해 선택 디바이스(Qxy)의 제어 요소 상에 적절한 전압이 인가되어 지정된 어레이(10) 내의 저장 요소를 부분적으로 어드레스한다. 이러한 어드레싱은 어레이의 워드 라인(WLzy)에 적절한 전압을 인가하는 디코더/드라이버 회로(27)에 의해 완성된다.
도 2의 메모리 시스템이 도 1의 3차원 메모리 요소 어레이(10)를 사용할지라도, 시스템은 어레이 아키텍처만을 사용하는 것이 제한되지 않는다. 주어진 메모리 시스템은 이 형태의 메모리와 NAND 메모리 셀을 가지는 플래시, 자기 디스크 드라이브, 또는, 어떤 다른 형태의 메모리와 같은, 플래시 메모리를 포함하는 다른 형태의 메모리를 합성할 수 있다. 다른 형태의 메모리는 그 자신의 제어기를 가질 수 있다. 또는, 몇몇의 경우에서, 특히, 동작 레벨에서 2가지 형태의 메모리 간에 어떤 호환성이 있으면, 제어기(25)를 3차원 메모리 셀 어레이(10)와 공유할 수 있다.
도 1의 어레이에서 메모리 요소(Mzxy) 각각은 기존의 이의 저장 상태를 판독하기 위해 또는 들어오는 데이터에 따른 메모리 요소의 상태를 변경하기 위해 개별적으로 어드레스될 수 있을지라도, 이는 다중 메모리 요소의 유닛에서 어레이를 병렬로 프로그래밍 및 판독하는 것이 분명히 바람직하다. 도 1의 3차원 어레이에서, 하나의 평면상의 메모리 요소의 하나의 열은 병렬로 프로그래밍되고 판독될 수 있다. 병렬로 동작하는 메모리 요소의 수는 선택된 워드 라인에 연결된 메모리 요소의 수에 따른다. 몇몇 어레이에서, 워드 라인은 병렬 동작을 위해 그들의 길이를 따라 연결된 메모리 요소의 총수 중 오직 일부를 어드레스하기 위하여 분할된다(도 1에 도시되지 않음). 즉, 분할된 것 중 선택된 하나에 연결된 메모리 요소에 어드레스 한다.
그 데이터가 쓸모 없게 된 앞서 프로그래밍된 메모리 요소들은 앞서 프로그래밍된 상태로부터 어드레스되고, 재프로그래밍될 수 있다. 그러므로 병렬로 재-프로그래밍된 메모리 요소들의 상태는 대단히 자주 그들 사이에서 다른 시작 상태를 가진다. 이는 많은 메모리 요소 물질들의 경우에 수용할 수 있지만, 이는 그들이 재-프로그래밍되기 전에 메모리 요소들의 그룹을 일반 상태로 리셋하는 것이 바람직하다. 이러한 목적을 위하여, 메모리 요소들은 블록들로 그룹화 될 수 있고, 이어지는 그들을 프로그래밍하기 위한 준비에 있어서, 각 블록의 메모리 요소들은 동시에 일반 상태로, 바람직하게는 프로그램된 상태 중 하나로 리셋된다. 사용 중인 메모리 요소 물질이 제2 상태에서 제1 상태로 다시 돌아오는 데에 걸리는 시간 보다 상당히 적은 시간에 제1 상태에서 제2 상태로 전환됨에 따라 특정지어지면, 리셋 동작은 실행되기 위해 보다 많은 시간이 소요되는 이행을 발생시키도록 선택되는 것이 바람직하다. 프로그래밍은 리셋 보다 더 빨리 이루어진다. 긴 리셋 시간은 아무것도 포함하지 않은 메모리 요소의 블록들을 리셋하기 때문에 일반적으로 문제가 아니다. 하지만, 쓸모없는 데이터는 전형적으로 백그라운드에서 사례들의 높은 비율로 완결된다. 그러므로 메모리 시스템의 프로그래밍 성능에 불리한 영향을 미치지 않는다.
메모리 요소들의 블록 리셋의 사용과 함께, 가변 저항 메모리 요소들의 3차원 어레이는 전류 플래시 메모리 셀 어레이들과 유사한 방식으로 동작될 수 있다. 메모리 요소들의 블록을 리셋하는 것은 플래시 메모리 셀의 블록을 소거 상태로 소거하는 것에 대응한다. 메모리 요소들의 개별 블록들은 복수의 저장 요소들의 페이지로 더 분할될 수 있다. 페이지의 메모리 요소들은 함께 프로그래밍되고 판독된다. 이는 플래시 메모리들에서 페이지들의 사용과 같다. 개별 페이지의 메모리 요소들은 함께 프로그래밍되고 판독된다. 물론, 프로그래밍될 때, 이러한 메모리 요소들은 리셋 상태로부터 변경되지 않은 리셋 상태에 의하여 나타내어지는 데이터를 저장하기 위한 것이다. 그들에 저장되어 있는 데이터를 나타내기 위해 다른 상태로의 변경을 위하여 필요한 페이지의 메모리 요소들은 프로그래밍 동작에 의해 그들의 상태를 변경한다.
블록 및 페이지의 사용의 예가 도 3에 도시되었다. 이는 도 1의 어레이의 평면 1 및 평면 2의 배치의 개략적인 도면을 제공한다. 평면들을 통해 확장되어 형성된 지역 비트 라인들(LBLxy) 및 평면들의 각각을 가로질러 확장되어 형성된 다른 워드 라인들(WLzy)이 2차원으로 보인다. 개별 블록들은 평면들의 하나에서, 워드라인이 세그먼트로 분할되어 있다면, 워드 라인의 하나의 세그먼트 또는 하나의 워드 라인의 양 측에 연결된 메모리 요소들로 구성된다. 그러므로 어레이의 각 평면에서 매우 많은 수의 그러한 블록들이 존재한다. 도 3에 도시된 블록에서, 하나의 워드 라인(WL12)의 양측에 연결된 메모리 요소들 M114, M124, M134, Mu5, M125 및 M135 각각은 블록을 형성한다. 물론, 워드 라인의 길이를 따라 연결된 더 많은 메모리 요소들이 존재할 수 있지만, 간략화를 위하여 그들 중 몇 개만 도시하였다. 각 블록의 메모리 요소들은 단일 워드 라인 및 지역 비트 라인들 중 다른 것들 사이에 연결된다. 즉, 도 3에 도시된 블록에 대해, 각 블록의 메모리 요소들은 워드 라인(WL12) 및 지역 비트 라인들 LBL12, LBL22, LBL32, LBL13, LBL23 및 LBL33 각각 사이에 연결된다.
페이지 또한 도 3에 도시되었다. 기술된 특정 실시예에서, 블록 당 2개의 페이지들이 있다. 어느 하나의 페이지는 블록의 워드 라인의 일 측을 따라 메모리 요소들에 의해 형성되며, 다른 페이지는 워드 라인의 다른 측을 따라 메모리 요소들에 의해 형성된다. 도 3에 기호로 표시된 페이지의 예는 메모리 요소들 M114, M124 및 M134에 의해 형성된다. 물론, 하나의 페이지는 전형적으로 동시에 많은 량을 판독하고 프로그래밍하기 위하여 매우 많은 수의 메모리 요소들을 가진다. 도 3에는 설명의 간략화를 위하여 페이지의 저장 요소들의 오직 몇 개만 포함되어 있다.
도 2의 메모리 시스템에서 어레이(10)로 동작할 때, 도 1 및 도 3의 메모리 어레이의 리셋, 프로그래밍 및 판독 동작의 예가 이제 설명될 것이다. 이러한 예들에 대해, 메모리 요소들(Mzxy)은 동일한 극성이지만 다른 크기 및/또는 지속 기간을 가지는 전압, 또는, 메모리 요소를 가로질러 다른 극성의 전압(또는 전류)을 인가하는 것에 의해 다른 저항 레벨의 2개의 안정적인 상태 사이에 스위치 될 수 있는 비휘발성 메모리 물질을 포함하기 위하여 취해진다. 예컨대, 하나의 종류의 물질은 요소를 한 방향으로 지나가는 전류에 의하여 높은 저항 상태에 놓일 수 있고, 요소를 다른 방향으로 지나가는 전류에 의하여 낮은 저항 상태에 놓일 수 있다. 또는, 동일한 전압 극성을 이용하는 스위칭의 경우, 하나의 요소는 높은 저항 상태로 스위칭하기 위해 높은 전압 및 짧은 시간이 필요할 수 있으며, 낮은 저항 상태로 스위치하기 위해 낮은 전압 및 긴 시간이 필요할 수 있다. 각 메모리 요소들의 이러한 2가지 메모리 상태는 데이터의 하나의 비트의 저장을 나타낸다. 이는 메모리 요소 상태에 따라, "0" 또는 "1" 중 어느 하나이다.
메모리 요소들의 블록을 리셋(소거)하기 위하여, 블록 내의 메모리 요소들은 그들의 높은 저항 상태에 놓인다. 이 상태는 전류 플래시 메모리 어레이에서 사용되는 관례에 따라, 논리 데이터 상태 "1"로 지정될 수 있다. 하지만 이는 논리 데이터 상태 "0"로 지정될 수도 있다. 도 3의 예에서 의하여 보인 바와 같이, 하나의 블록은 하나의 워드 라인(WL) 또는 그것의 세그먼트에 전기적으로 연결된 모든 메모리 요소들을 포함한다. 하나의 블록은 함께 리셋 되는 어레이에서 메모리 요소들의 가장 작은 유닛이다. 이는 수천 메모리 요소들을 포함할 수 있다. 워드 라인의 일 측의 메모리 요소들의 하나의 열은 1000개의 메모리 요소들을 포함한다. 예컨대, 블록은 워드 라인의 양쪽 측면의 2개의 열로부터 2000개의 메모리 요소들을 가질 수 있다.
다음의 단계는, 예로써 도 3에 도시된 블록을 통해, 블록의 모든 메모리 요소들을 리셋하는 것을 취한다.
1. 도 2의 데이터 입출력 회로(21)에 의하여, 모든 전역 비트 라인들(도 1 및 도 3의 어레이에서 GBL1, GBL2 및 GBL3)을 0 볼트로 설정한다.
2. 블록의 하나의 워드 라인의 양측면의 적어도 2개의 선택 게이트 라인들을 H' 볼트로 설정한다. 그래서 y 방향에서 워드 라인의 각 측면의 지역 비트 라인들은 그들(지역 비트 라인들)의 선택 디바이스들을 통해 그들(지역 비트 라인들) 각각의 전역 비트 라인들에 연결되고, 그러므로, 0 볼트로 유도된다. 전압 H'는 전형적으로 2 볼트이고, 1 내지 3 볼트 범위에서, 선택 디바이스들(Qxy)을 충분히 켤 수 있을 만큼 높게 만들어진다. 도 3에 도시된 블록은 워드 라인(WL12)을 포함하며, 선택 디바이스들(Q12, Q22, Q32, Q13, Q23 및 Q33)을 켜기 위하여 도 2의 지역 비트 라인 선택 회로(29)에 의하여 워드 라인의 양 측의 선택 게이트 라인들(SG2 및 SG3, 도 1)은 H' 볼트로 설정된다. 이는 2개의 인접한 열에서 x 방향으로 확장된 지역 비트 라인들(LBL12, LBL22, LBL32, LBL13, LBL23 및 LBL33) 각각을 전역 비트 라인들(GBLl, GBL2 및 GBL3) 중 각각의 것들에 연결시키도록 한다. y 방향에서 서로 인접한 지역 비트 라인들 중 2개는 단일 전역 비트 라인에 연결된다. 그런 다음, 이러한 지역 비트 라인들은 전역 비트 라인들의 0 볼트로 설정된다. 나머지 지역 비트 라인들은 연결되지 않고 그들의 전압은 플로팅(floating) 상태로 남겨짐이 바람직하다.
3. 블록의 워드 라인을 H 볼트로 리셋되도록 설정한다. 리셋 전압 값은 메모리 요소의 스위칭 물질에 따르며, 몇 분의 1 볼트에서 몇 볼트 사이의 값이 될 수 있다. 선택된 평면 1의 다른 워드 라인들 및 선택되지 않은 평면의 모든 워드 라인들을 포함하는 어레이의 모든 다른 워드 라인들은 0 볼트로 설정된다. 도 1 및 도 3의 어레이에서, 어레이의 모든 다른 워드 라인들이 도 2의 워드 라인 선택 회로(27)에 의하여 0 볼트가 인가되는 반면, 워드 라인(WL12)은 H 볼트가 인가된다.
그 결과는 블록의 각 메모리 요소들에 H 볼트가 인가된다. 이는 도 3의 블록의 예에서, 메모리 요소들(M114, M124, M134, M11S, M125 및 M135)을 포함한다. 예로써 사용되는 메모리 물질의 형식에 대해, 메모리 요소들을 통해 결과로 출력된 전류들은, 그들 중 어떤 것이라도 높은 저항 상태에 있지 않은 것은, 리셋 상태에 놓인다.
이는 오직 하나의 워드 라인만이 0이 아닌 전압을 가지기 때문에 제 위치에서 벗어나지 않은 전류만이 흐르는 것을 언급할 수 있다. 블록의 하나의 워드 라인 상의 전압은 오직 블록의 메모리 요소들을 통하여 접지(ground)로 흐르는 전류를 유발할 수 있다. 또한, 선택되지 않고 전기적으로 플로팅 상태인 지역 비트 라인들 중 어떤 것이라도 H 볼트로 유도할 수 있는 있는 것은 없다. 따라서 어떤 전압 차도 블록의 어레이의 바깥쪽의 어떤 다른 메모리 요소들을 가로질러 존재하지 않는다. 그러므로 어떤 전압들도 리셋 또는 우연히 장애를 유발할 수 있는 다른 블록들에서 선택되지 않은 메모리 요소들에 인가되지 않는다.
다중 블록들은 워드 라인들 및 인접한 선택 게이트들을 H 또는 H' 볼트로 각각 설정함에 의하여 함께 리셋될 수 있음을 언급할 수 있다. 이러한 경우, 그렇게 함으로써 얻는 불이익은 오직 증가된 수의 메모리 요소들을 동시에 리셋하기 위하여 요구되는 전류의 양의 증가이다. 이는 요구되는 파워 서플라이의 크기에 영향을 미친다.
페이지의 메모리 요소들은 메모리 시스템 동작의 유사성(parallelism)을 증가시키기 위하여, 함께 프로그래밍되는 것이 바람직하다. 도 3에 나타난 바와 같은 페이지의 확장된 버전이 프로그래밍 동작을 설명하기 위하여 추가된 주석과 함께 도 4에 제공된다. 이 블록의 모든 메모리 요소들은 앞서 리셋되었기 때문에, 페이지의 개별 메모리 요소들은 처음엔 리셋 상태이다. 리셋 상태는 논리 데이터 "1"을 나타내기 위해 취해진다. 페이지에 프로그래밍된 입력되는 데이터에 따라 논리 데이터 "0"을 저장하는 이러한 메모리 요소들 중 어떤 것에 대해, 이러한 메모리 요소들은 그들의 셋 상태, 그들의 낮은 저항 상태로 스위치된다. 반면, 페이지의 남겨진 메모리 요소들은 리셋 상태로 남겨진다.
페이지를 프로그래밍하기 위하여, 선택 디바이스들의 오직 하나의 열이 켜지며, 이에 따라, 지역 비트 라인들의 오직 하나의 열이 전역 비트 라인들에 연결된다. 이 연결은 대안적으로 블록의 양 페이지들의 메모리 요소들이 2개의 연속된 프로그래밍 사이클에서 프로그래밍되는 것을 허용한다. 이는 리셋 및 프로그래밍된 유닛의 메모리 요소들의 수를 같게 한다.
도 3 및 도 4를 참조하면, 메모리 요소들(M114, M124 및 M134)의 나타내어진 하나의 페이지 내에서 프로그래밍 동작의 예를 설명하면 다음과 같다.
1. 전역 비트 라인들에 인가된 전압들은 프로그래밍을 위해 메모리 시스템에 의해 수신된 데이터의 패턴에 따른다. 도 4의 예에서, GBL1은 논리 데이터 비트 "1"을 전달하고, GBL2는 논리 데이터 비트 "0"을 전달하며, GBL3은 논리 데이터 비트 "1"을 전달한다. 비트 라인들은 도시된 바와 같이, 각각 대응하는 전압 M, H 및 M으로 설정된다. 여기서, M 레벨 전압은 높지만, 메모리 요소를 프로그래밍하기 위해서는 충분하지 않으며, H 레벨의 전압은 메모리 요소를 프로그래밍된 상태로 만들기에 충분히 높다. M 레벨 전압은 0과 H 볼트 사이에서, H 레벨의 전압의 약 1/2이 될 수 있다. 예컨대, M 레벨은 0.7 볼트가 될 수 있고, H 레벨은 1.5 볼트가 될 수 있다. 프로그래밍을 위해 사용되는 H 레벨은 리셋 또는 판독을 위해 사용되는 H 레벨과 동일할 필요는 없다. 이러한 경우, 수신된 데이터에 따라, 메모리 요소(M124)가 프로그래밍되는 동안 메모리 요소들(M114 및 M134)은 그들의 리셋 상태를 유지한다. 그러므로 프로그래밍 전압들은 오직 다음의 단계들에 의하여 이 페이지의 메모리 요소(M124)에 인가된다.
2. 선택된 워드 라인(WL12)의 경우에, 0 볼트로 프로그래밍된 페이지의 워드 라인을 설정한다. 이는 페이지의 메모리 요소들에 연결되는 유일한 워드 라인이다. 모든 평면상의 다른 워드 라인들 각각은 M 레벨로 설정된다. 이러한 워드 라인 전압들은 도 2의 워드 라인 선택 회로(27)에 의해 인가된다.
3. 프로그래밍을 위한 페이지를 선택하기 위하여, 선택된 워드 라인 중 하나의 측면 상 및 아래의 선택 게이트 라인들 중 하나를 H' 볼트 레벨로 설정한다. 도 3 및 도 4에서 나타내어진 페이지에 대해, 선택 디바이스들(Q12, Q22 및 Q32, 도 1)을 켜기 위하여, H' 전압이 선택 게이트 라인(SG2)에 인가된다. 그들의 선택 디바이스들을 오프 상태로 유지하기 위하여, 모든 다른 선택 게이트 라인들, 즉, 이 예에서 라인들(SG1 및 SG3)은 0 볼트로 설정된다. 선택 게이트 라인 전압들은 도 2의 지역 비트 라인 선택 회로(29)에 의하여 인가된다. 이 연결은 지역 비트 라인들의 하나의 열을 전역 비트 라인들에 연결하고, 모든 다른 지역 비트 라인들을 플로팅 상태로 놓는다. 이 예에서, 어레이의 모든 다른 지역 비트 라인들(LBLs)이 플로팅 상태로 남겨지는 동안, 지역 비트 라인들(LBL12, LBL22 및 LBL32)의 열은 켜진(turn on) 선택 디바이스들을 통해 전역 비트 라인들(GBL1, GBL2 및 GBL3) 각각에 연결된다.
앞서 언급된 메모리 요소 물질을 예로 들면, 이 동작의 결과는 프로그래밍 전류(IPROG)는 메모리 요소(M123)를 통해 전송되는 것이다. 이에 의하여, 메모리 요소를 리셋 상태에서 프로그래밍(셋) 상태로 변환하도록 한다. 이와 동일한 것이 프로그래밍 전압 레벨 H가 인가된 지역 비트 라인(LBL)과 선택된 워드 라인(WL12) 사이에 연결된 다른 메모리 요소(도시되지 않음)에 발생할 것이다.
앞서 열거된 프로그래밍 전압들을 인가하는 것에 관계된 타이밍의 예는 모든 전역 비트 라인들(GBLs), 선택된 선택 게이트 라인(SG), 선택된 워드 라인 및 하나의 페이지 상의 선택된 워드 라인의 양 측 상의 2개의 인접한 워드 라인들을 전압 레벨 M으로 최초 설정하기 위한 것이다. 다음으로, 프로그래밍 사이클의 지속 기간 동안 선택된 워드 라인의 전압을 0 볼트로 동시에 강하시키는 데에 반해, 모든 전역 비트 라인들(GBLs) 중 선택된 것들은 프로그래밍된 데이터에 따라 전압 레벨 H로 상승한다. 도 2의 회로(27)의 일부인 워드 라인 드라이버에 의하여 인도되어야만 하는 파워를 감소시키기 위하여, 선택된 워드 라인(WL12)을 제외한 평면 1의 워드 라인들 및 선택되지 않은 다른 평면들의 모든 워드 라인은, M 레벨, 어떤 낮은 전압으로 약화되거나, 또는, 플로트 상태로 될 수 있다.
선택된 열을 제외한 모든 지역 비트 라인들(이 예에서는, LBL12, LBL22 및 LBL32 외에 모두)을 플로팅(floating, 유동상태로 만듦)하는 것에 의하여, 전압들은 선택된 평면 1의 바깥쪽 워드 라인 및 다른 평면의 워드 라인에 느슨하게 연결(coupled)된다. 이는 메모리 요소들을 통해 그들의 낮은 저항 상태(프로그래밍된)에서 플로팅을 허용하며, 이는 플로팅 지역 비트 라인들 및 인접한 워드 라인들 사이에 연결된다. 선택된 평면의 이러한 바깥쪽 워드 라인들과 선택되지 않은 워드 라인들은, 플로팅이 허용될지라도, 프로그래밍된 메모리 요소들의 조합을 통해 결국 전압 레벨 M으로 상승 유도될 수 있다.
선택된 워드 라인 및 전역 비트 라인들을 통해 공급되어야만 하는 전류를 증가시킬 수 있는 프로그래밍 동작 동안 전형적인 기생 전류들이 존재한다. 프로그래밍 동안, 기생 전류의 2개의 소스들이 존재한다. 하나는 다른 블록에서 인접한 페이지이며, 다른 하나는 동일한 블록에서 인접한 페이지이다. 처음의 예는 도 4에 도시된, 프로그래밍동안 전압 레벨 H로 상승된 지역 비트 라인(LBL22)으로부터의 기생 전류(Ip1)이다. 메모리 요소(M123)는 워드 라인(WL11) 상의 전압 레벨 M과 그것의 전압 사이에 연결된다. 이러한 전압 차는 기생 전류(Ip1)를 흐르게 한다. 지역 비트 라인들(LBL12 또는 LBL32)과 워드 라인(WL11) 사이의 그러한 전압 차이가 없기 때문에, 그러한 기생 전류는 메모리 요소들(M113 또는 M133)의 양쪽을 통해 흐르지 않는다. 이에 따라, 프로그래밍된 데이터에 따라 이러한 메모리 요소들은 리셋 상태로 남겨진다.
다른 기생 전류들은 동일한 지역 비트 라인(LBL22)로부터 다른 평면들에서 인접한 워드 라인으로 유사하게 흐를 수 있다. 이러한 기생 전류의 발생은 전체 전류가 평면들의 수와 함께 증가되기 때문에 메모리 시스템에 포함될 수 있는 평면의 수를 제한할 수 있다. 프로그래밍을 위한 제한은 메모리 파워 서플라이의 전류 용량 이내이다. 그래서 평면들의 최대 수는 파워 서플라이의 크기와 평면들의 수의 사이에서 트레이드오프(tradeoff) 관계에 있다. 대부분의 경우에서 4 내지 8개의 평면들의 수가 이용될 수 있다.
프로그래밍 동안 기생 전류들의 다른 소스는 동일한 블록에서 인접한 페이지에 있다. 플로팅 상태로 남겨진 지역 비트 라인들(프로그래밍된 메모리 요소들의 열에 연결된 것을 제외한 모두)은 어떤 평면상의 어떤 프로그래밍된 메모리 요소를 통해 선택되지 않은 워드 라인들의 전압 레벨 M으로 유도되는 경향이 있다. 이는 결국 선택된 평면에서 M 전압 레벨인 이것들의 비트 라인들로부터 0 볼트인 선택된 워드 라인으로 기생 전류들이 흐르는 것을 유발할 수 있다. 이것의 예는 도 4에 도시된 전류들(Ip2, Ip3 및 Ip4)에 의하여 제공된다. 일반적으로, 이러한 전류들은 앞서 언급된 다른 기생 전류(Ip1) 보다 작다. 왜냐하면, 이러한 전류들은 오직 선택된 평면의 선택된 워드 라인에 인접한 그들의 도전 상태에서 메모리 요소들을 통해서만 흐르기 때문이다.
앞서 기술된 프로그래밍 기술은 선택된 페이지가 (지역 비트 라인들은 H로, 선택된 워드 라인은 0으로) 프로그래밍되고, 인접한 선택되지 않은 워드 라인들은 M 레벨이 되도록 한다. 앞서 언급한 바와 같이, 다른 선택되지 않은 워드 라인들은 M 레벨로 약화되거나, M 레벨로 최초 유도되고, 그런 다음, 플로팅 상태로 남겨진다. 또한, 어떤 평면에서 선택된 워드 라인으로부터 이격되어 있는 워드 라인들(예컨대, 5개의 워드 라인들 이상 이격된)은 충전되지 않은 상태(접지 상태) 또는 플로팅 상태로 남겨질 수 있다. 이는 그들로 흐르는 기생 전류들은 식별되는 기생 전류들에 비해 무시할 수 있을 정도로 너무 낮기 때문이며, 그들은 반드시 (낮은 저항 상태에서의 디바이스들) 5개 또는 그 이상의 ON 디바이스의 직렬 조합을 통해 흐르기 때문이다. 이는 워드 라인들의 많은 수의 충전에 의하여 유발되는 파워 소실을 감소시킬 수 있다.
상술한 설명은 프로그래밍된 페이지의 각 메모리 요소는 프로그래밍 펄스의 하나의 어플리케이션과 함께 이의 요구되는 ON 값에 도달할 것이라고 가정할 때, NOR 또는 NAND 플래시 메모리 기술에 사용되는 프로그램-검증 기술이 대안적으로 사용될 수 있다. 이 프로세스에서, 주어진 페이지에 대한 완벽한 프로그래밍 동작은 각 프로그래밍 동작 내에서 ON 저항에서 보다 작은 변화가 발생하는 개별 프로그래밍 동작들의 시리즈들을 포함한다. 각 프로그래밍 동작 사이에 배치되는 것은 검증(판독) 동작이다. 이 동작은 개별 메모리 요소가 메모리 요소에 프로그래밍된 데이터에 일치하는 저항 또는 전도도의 요구되는 프로그래밍 레벨에 도달하였는지 여부를 판별하는 것이다. 프로그래밍/검증의 시퀀스는 각 메모리 요소에 대해 저항 또는 전도도의 요구되는 값에 도달하였는지 검증함으로써 종료된다. 프로그래밍된 모든 메모리 요소들이 그들의 요구되는 프로그래밍 값에 도달한 것을 검증한 후, 메모리 요소들의 페이지의 프로그래밍이 완료된다. 이러한 기술의 예는 미국 특허 번호 5,172,338에서 설명되고 있다.
앞선 도 5를 참조하면, 메모리 요소들(M114, M124 및 M134)과 같은, 메모리 요소들의 페이지의 상태의 병렬 판독이 설명된다. 판독 과정 실시예의 단계들은 다음과 같다.
1. 모든 전역 비트 라인들(GBLs) 및 모든 워드 라인들(WL)을 전압 VR로 설정한다. 전압(VR)은 단순히 편리하게 참조하기 위한 전압이며, 어떤 수의 값이라도 될 수 있으나, 0과 1 볼트 사이의 값이 될 수 있다. 일반적으로, 반복적으로 판독이 발생하는 동작 모드 동안, 이것이 모든 워드 라인들의 충전을 요구한다고 할지라도, 기생 판독 전류를 줄이기 위하여, 어레이의 모든 워드 라인을 VR로 설정하는 것이 편리하다. 하지만, 대안적으로, 단순히 선택된 워드 라인(WL12, 도 5), 선택된 워드 라인과 동일한 위치에 있는 다른 평면들의 각각의 워드 라인 및 모든 평면의 바로 인접한 워드 라인들을 VR로 상승시키는 것이 요구된다.
2. 판독되는 페이지를 정의하기 위하여 선택된 워드 라인에 인접한 제어 라인에 전압을 인가하여 선택 디바이스의 하나의 열을 켠(turn on)다. 도 1 및 도 5의 예에서, 전압은 선택 디바이스(Q12, Q22 및 Q32)를 켜기 위하여 제어 라인(SG2)에 인가된다. 이는 지역 비트 라인들(LBL12, LBL22 및 LBL32)의 하나의 열을 그들 각각의 전역 비트 라인들(GBL1, GBL2 및 GBL3)에 연결한다. 그런 다음, 이러한 지역 비트 라인들은 도 2의 데이터 입출력 회로(21)에 존재하는 개별 감지 증폭기들(SA)에 연결되고, 전역 비트 라인들의 퍼텐셜 VR에 연결된 것으로 추정한다. 모든 다른 지역 비트 라인들(LBLs)은 플로팅이 되도록 허용한다.
3. 선택된 워드 라인(WL12)을 전압 VR ㅁ Vsense로 설정한다. Vsense의 사인은 감지 증폭기에 기초하여 선택되며, 약 0.5 볼트의 크기를 가진다. 모든 다른 워드 라인들에 전압은 동일하게 유지된다.
4. 센스 전류는 각 감지 증폭기에 시간 T 동안 유입(VR + Vsense)되거나, 또는 유출(VR - Vsense)된다. 이것들은 도 5의 예에서, 어드레스된 메모리 요소들을 통해 흐르고 있는 것이 보이는 전류들(IR1, IR2 및 IR3)이다. 이들은 각 메모리 요소들(M114, M124 및 M134)의 프로그래밍된 상태에 따라 비례한다. 메모리 요소들(M114, M124 및 M134)의 상태는 데이터 입출력 회로(21) 내의 감지 증폭기의 이진 출력에 의하여 주어지며, 그것들은 각 전역 비트 라인들(GBL1, GBL2 및 GBL3)에 연결된다. 그 다음, 이러한 감지 증폭기의 출력은 데이터 입출력 라인(23, 도 2)을 통해 제어기(25)에 전송된다. 그런 다음, 제어기는 판독 데이터를 호스트(31)에 제공한다.
5. 전역 비트 라인들로부터 지역 비트 라인들의 연결을 해제하기 위하여, 선택 게이트 라인(SG2)로부터 전압을 제거함으로써 선택 디바이스들(Q12, Q22 and Q32)을 끈다(turn off). 그리고 선택된 워드 라인(WL12)을 전압(VR)로 되돌린다.
그러한 판독 동작 동안의 기생 전류들은 2가지 원치 않는 효과를 나타낸다. 프로그래밍 동작과 함께함으로, 기생 전류들은 메모리 시스템 파워 서플라이에 대해 증가된 요구를 주문한다. 또한, 판독되고 있는 어드레스된 메모리 요소들을 통한 전류들에 잘못 포함되는 기생 전류들이 존재할 수 도 있다. 그러므로 이는 그러한 기생 전류들이 충분히 크다면, 잘못된 판독 결과들을 낳을 수 있다.
프로그래밍의 경우에서와 같이, 선택된 열(도 5의 예에서 LBL12, LBL22 및 LBL32)을 제외한 모든 지역 비트 라인들은 플로팅 상태이다. 하지만, 플로팅된 지역 비트 라인들의 퍼텐셜은, 이의 프로그램된(낮은 저항) 상태에 있는 어떤 메모리 요소에 의하여 VR로 유도될 수 있으며, 어떤 평면에서도, 플로팅된 지역 비트 라인 및 워드 라인 사이에 VR로 연결될 수 있다. 프로그래밍의 경우(도 4)의 기생 전류(Ip1)와 비교하여 (판독의 경우) 기생 전류는 데이터 판독 동안에는 발생하지 않는다. 이는 선택된 지역 비트 라인들 및 인접한 선택되지 않은 워드 라인들 모두 VR이 인가되어 있기 때문이다. 하지만, 기생 전류들은 플로팅된 지역 비트 라인들 및 선택된 워드 라인 사이에 연결된 낮은 저항 메모리 요소들을 통해 흐를 수 있다. 이것들은 프로그래밍 동안(도 4)의 전류들(Ip2, Ip3, 및 Ip4)과 유사(대응)하며, 도 5에서, Ips, Ip6 및 Ip7을 나타낸다. 이러한 전류들 각각은 어드레스된 메모리 요소를 통한 최대 판독 전류와 크기가 같을 수 있다. 하지만, 이러한 기생 전류들은 감지 증폭기를 통한 흐름 없이, 전압 VR에서 워드 라인들로부터 유출되며, 전압 VR ㅁ Vsense에서 선택된 워드 라인에 유입된다. 이러한 기생 전류들은 감지 증폭기가 연결된 선택된 지역 비트 라인들(도 5에서, LBL12, LBL22 및 LBL32)을 통해서 흐르지 않을 것이다. 그들이 파워 손실에 기여한다고 할지라도, 그러므로, 이러한 기생 전류들은 감지 에러를 발생시키지는 못한다.
이웃하는 워드 라인들이 전압 VR에서 기생 전류를 최소로 할 수 있다고 할지라도, 프로그래밍의 경우와 같이, 이러한 워드 라인들 약화시키거나, 그들을 플로팅 상태가 되도록 허용하는 것이 요구될 수 있다. 어느 한 변형 예에 있어서, 선택된 워드 라인 및 이웃하는 워드 라인들을 전압 VR로 선-충전되고, 그런 다음, 플로팅 상태가 되도록 허용될 수 있다. 감지 증폭기에 동력이 공급되었을 때, 감지 증폭기는 그들을 VR로 충전할 수 있다. 이는 이들 라인들의 퍼텐셜을 정확히 (워드 라인 드라이버로부터의 참조 전압에 반대되는 것으로) 감지 증폭기의 참조 전압에 의해 설정하기 위한 것이다. 이는 선택된 워드 라인이 VR ㅁ Vsense으로 변경되기 전에 발생될 수 있다. 하지만, 감지 증폭기 전류는 이러한 임시 충전이 완료되기 전까지 측정되지 않는다.
참조 셀들은 어떤 또는 모든 일반 데이터 동작들(소거, 프로그래밍 또는 판독)을 할 수 있도록 메모리 어레이(10)에 포함될 수 있다. 참조 셀은 구조적으로 데이터 셀과 가능한 거의 동일한 셀이다. 이것의 저항은 특정 값으로 설정된다. 그들은 메모리의 동작 동안 달라질 수 있는 온도, 균일하지 않은 프로세스, 반복되는 프로그래밍, 시간 또는 다른 셀 특성에 관련된 데이터 셀의 저항 이동(resistance drift)을 추적하거나, 취소하는 것이 유용하다. 전형적으로 그들은 어느 하나의 데이터 상태(ON 저항과 같은)에서 메모리 요소의 최고로 수용할 수 있는 낮은 저항 값 위 그리고 다른 데이터 상태(OFF 저항과 같은)에서 메모리 요소의 최저로 수용할 수 있는 높은 저항 값 아래의 저항을 가지도록 설정된다. 참조 셀들은 평면 또는 전체 어레이에 대해 "전역"이 될 수 있거나, 또는, 각 블록 또는 페이지 내에 포함될 수 있다.
실시예에서, 다중 참조 셀들이 각 페이지에 포함될 수 있다. 그러한 셀들의 수는 오직 몇 개(10개 보다 적은)이거나, 또는, 각 페이지 내의 셀들의 전체 수의 몇 퍼센트 까지 될 수 있다. 이 경우에서, 참조 셀들은 전형적으로 리셋되고, 페이지 내의 데이터와 관계없이 분리된 동작으로 기록된다. 예컨대, 그들은 공장 내에서 하나의 시간에 설정될 수 있거나, 그들은 메모리 어레이의 동작 동안 한번 또는 복수번 설정될 수 있다. 상술한 리셋 동작 동안, 모든 전역 비트 라인들은 낮은 (전압으로) 설정되지만, 이는 낮은 값으로 리셋된 메모리 요소들과 관계된 전역 비트 라인들만 설정하도록 조작될 수 있다. 반면, 레퍼런스 셀들과 관련된 전역 비트 라인들은 중간 값으로 설정된다. 따라서 리셋으로부터 그들을 억제할 수 있다. 또한, 주어진 블록 내의 레퍼런스 셀들을 리셋하기 위하여, 레퍼런스 셀들과 관련된 전역 비트 라인들을 낮은 값으로 설정한다. 반면, 데이터 셀들과 관계된 전역 비트 라인들은 중간 값으로 설정된다. 프로그래밍 동안, 이 프로세스는 역으로 진행된다. 그리고 레퍼런스 셀들과 관련된 전역 비트 라인들은 레퍼런스 셀들을 요구되는 ON 저항으로 설정하기 위하여 하이 값으로 상승한다. 반면, 메모리 요소들은 리셋 상태로 남겨진다. 전형적으로 프로그래밍 전압들 또는 시간들은 메모리 요소들을 프로그래밍 할 때 보다 높은 ON 저항으로 레퍼런스 셀들을 포그래밍하기 위하여 변경될 수 있다.
만약, 예컨대, 각 페이지의 레퍼런스 셀들의 수는 데이터 자장 메모리 요소들의 수의 1%로 선택된다. 그 다음, 그들은 100개의 데이터 셀에 의하여 각 레퍼런스 셀이 이의 이웃으로부터 분리될 정도로 각 워드 라인을 따라 물리적으로 정렬된다. 판독 레퍼런스 셀과 관련된 감지 증폭기는 데이터를 판독하는 감지 증폭기들간에 이의 레퍼런스 정보를 공유할 수 있다. 레퍼런스 셀들은 충분한 마진(margin)을 가지고 데이터가 프로그래밍되는 것이 보장되도록 프로그래밍 동안 사용될 수 있다. 페이지 내에서 레퍼런스 셀의 사용에 관한 더 많은 정보는 미국 특허 번호 6,222,762, 6,538,922, 6,678,192 및 7,237,074에 나타나 있다.
특정 실시예에서, 레퍼런스 셀들은 그 어레이에서 기생 전류들을 거의 소거시키기 위하여 사용될 수 있다. 이러한 경우, 레퍼런스 셀(들)의 저항 값은 앞서 설명된 바와 같은 데이터 상태와 리셋 상태 사이의 값을 제외한 그것의 리셋 상태로 설정된다. 각 레퍼런스 셀에서 전류는 관련된 감지 증폭기에 의하여 측정될 수 있으며, 그리고 이러한 전류는 이웃하는 데이터 셀들로부터 추출될 수 있다. 이러한 경우, 레퍼런스 셀은 메모리 어레이의 영역에 흐르는 기생 전류들에 근사하며, 데이터 동작 동안 어레이 영역 내의 기생 전류들의 흐름과 유사하고, 그것을 추적한다. 이러한 교정은 2개의 단계 동작(레퍼런스 셀들에서 기생 전류의 측정 및 연속하여 데이터 동작 동안 얻어지는 것들로부터 이것의 값의 추출)에 적용되거나, 데이터 동작에 동시에 적용될 수 있다. 동시 동작에서 하나의 방법은 인접한 데이터 감지 증폭기의 레퍼런스 레벨 또는 타이밍을 조절하기 위하여 레퍼런스 셀을 사용하는 것이 가능하다. 이러한 예는 미국 특허 7,324,393에 나타나 있다.
기존의 가변 저항 메모리 요소들의 2차원 어레이들에서, 다이오드는 일반적으로 교차하는 비트 및 워드 라인들 사이의 메모리 요소에 직렬로 포함된다. 다이오드들의 주요 목적은 메모리 요소들을 리셋(소거), 프로그래밍 및 판독하는 동안 기생 전류의 크기 및 수를 감소시키기 위한 것이다. 본 발명의 3차원 어레이 주요한 이점은 발현된 기생 전류들이 적고, 그러므로, 다른 형태의 어레이들 보다 어레이의 동작에서 감소된 부정적 영향을 가진다는 것이다.
다이오드들은 가변 저항 메모리 요소들의 다른 어레이에서 현재 그렇게 하는 것처럼, 3차원 어레이의 개별 메모리 요소들과 직렬로 연결될 수 있다. 이는 기생 전류들의 수를 더욱 감소시키기 위한 것이나, 그렇게 함으로써 난점을 가진다. 우선, 제조 공정이 더욱 복잡해진다. 그러면, 추가 마스크들 및 추가 제조 단계가 필요하다. 실리콘 p-n 다이오드의 형성에서는 적어도 하나의 높은 온도의 공정 단계가 빈번하게 요구되나, 그러면, 워드 라인들 및 지역 비트 라인들은 집적 회로 제조에 널리 사용되고 있는 알루미늄과 같은 녹는점이 낮은 금속으로 만들어질 수 없다. 왜냐하면, 연속되는 높은 오도의 공정 동안 이것(알루미늄)이 녹아버릴 수 있기 때문이다. 이는 그러한 높은 온도에 노출되는 경우에 비트 및 워드 라인들로 전형적으로 사용되는 전도성으로 도핑된 폴리실리콘 물질 보다 높은 전도도를 갖기 때문에, 금속 또는 금속을 포함하는 합성 물질의 사용이 바람직하다. 개별 메모리 요소들의 일부로써 형성된 다이오드를 가지는 저항 스위칭 메모리 요소들의 어레이의 예가 미국공개특허 문헌번호 US 2009/0001344 A1에 주어진다.
본 발명의 3차원 어레이에서, 감소된 수의 기생 전류들로 인하여, 그러한 다이오드들의 사용 없이도 기생 전류들의 총 크기는 관리될 수 있다. 제조 절차들이 단순화될 뿐만 아니라, 다이오드의 부재는 양-극(bi-polar) 동작을 허용한다. 즉, 전압 극성을 메모리 요소의 제1 메모리 상태로부터 제2 메모리 상태로 스위칭하기 위한 동작은 전압 극성을 메모리 요소의 제2 메모리 상태에서 제1 메모리 상태로 스위칭하는 것과 반대이다. (제2에서 제1 메모리 상태로 스위칭하는 것과 같이, 제1에서 제2 메모리 상태로 메모리 요소를 스위칭하는 데에 동일한 극성의 전압이 사용되는) 단극 동작에 대한 양-극 동작의 이점은 메모리 요소를 스위칭하기 위한 파워를 감소시킬 수 있으며, 메모리 요소의 신뢰도를 향상시킬 수 있는 점이다. 이러한 양극 동작의 이점들이 메모리 요소들에 보인다. 고체전해질(solid electrolyte) 물질 및 금속 산화물(metal oxide)로 만들어진 메모리 요소들에서와 같이, 전도성의 필라멘트(filament)의 이것의 형성 및 파괴는 스위칭을 위한 물리적인 방법(mechanism)이다.
기생 전류들의 레벨은 평면들의 수 및 각 평면 내의 개별 워드 라인을 따라 연결된 메모리 요소들의 수와 함께 증가한다. 하지만, 각 평면에 있는 워드 라인들의 수는 기생 전류의 양에 중요한 영향을 미치지 않는다. 평면들은 개별적으로 수많은 워드 라인들을 포함할 수 있다. 개별 워드 라인들의 길이를 따라 연결된 메모리 요소들의 많은 수에 따른 결과로 발현된 기생 전류들은 워드 라인들을 메모리 요소들의 더 적은 수들의 부분으로 분할(segmenting)함으로써 더 관리될 수 있다. 그러면, 소거, 프로그래밍 및 판독 동작은 워드 라인의 전체 길이를 따라 연결된 메모리 요소들의 전체 수 대신 각 워드 라인의 하나의 분할된 부분을 따라 연결된 메모리 요소들에서 수행된다.
본 발명에서 설명된 재프로그래밍 가능한 비휘발성 메모리 어레이는 많은 이점을 가진다. 반도체 기판 영역의 유닛 당 저장될 수 있는 디지털 데이터의 양이 많아진다. 데이터의 비트 당 저장 비용이 낮게 제조될 수 있다. 각 평면에 대한 마스크들의 분리된 세트가 요청되겠지만, 평면의 전체 스택에 대해 단지 적은 마스크들이 필요하다. 기판에 연결된 지역 비트 라인의 수는 수직 지역 비트 라인을 이용하지 않는 다른 다중 평면 구조에 비해 상당히 감소한다. 아키텍처는 저항 메모리 요소에 직렬인 다이오드를 가지기 위한 각 메모리 셀에 대한 요구를 없앤다. 이에 의하여, 제조 절차가 더 간소화되며, 금속 도전 라인들을 사용할 수 있게 된다. 또한, 어레이를 동작시키기 위해 필요한 전압은 현재 상업용 플래시 메모리들에서 사용되는 것 보다 훨씬 적다.
각 전류 경로의 적어도 1/2이 수직임으로, 큰 교차-점 어레이들에서 발생하는 전압 강하는 상당히 감소된다. 짧은 수직 컴포넌트로 인하여 전류 경로의 감소된 길이는 각 전류 경로에 약 1/2의 수 메모리 셀들이 존재함을 의미하며, 그러므로 누출 전류들은 데이터 프로그래밍 또는 판독 동작 동안 선택되지 않은 셀들의 수가 분산되는 것에 의해 감소된다. 예컨대, 기존의 어레이와 동일한 길이의 비트 라인과 관련된 N 셀들과 워드 라인과 관련된 N 셀들이 있다면, 모든 데이터 동작에 관련되거나, "건드리는" 2N 셀들이 있다. 본 발명에서 설명된 수직의 비트 라인 아키텍처에서, 비트라인과 관련된 n 셀들 (n은 평면들의 수이며, n은 4 내지 8과 같이 전형적으로 적은 수이다.)이 있으며, N+n 셀들만이 데이터 동작에 관여된다. N이 큰 경우, 이는 기존의 3차원 어레이의 약 1/2의 수의 셀들만이 데이터 동작에 영향을 미치게 됨을 의미한다.
메모리 저장 요소들에 유용한 물질
도 1의 어레이에서 비휘발성 메모리 저장 요소들(Mzxy)에 사용되는 물질은 칼코겐 화합물(chalcogenide), 금속 산화물, 또는, 물질을 통해 전류가 흐르는 전류 또는 물질에 적용되는 외부 전압에 대한 저항에서 되돌릴 수 있는 시프트(shift)를 가지거나, 안정성을 보이는 복수의 물질 중 어느 하나가 될 수 있다.
금속 산화물들은 최초 증착될 시, 절연에 의해 특성이 결정된다. 어느 하나의 적절한 금속 산화물은 산화티타늄(TiOx)이다. 이러한 물질을 사용하는 앞서 보고된 메모리 요소가 도 6에 도시되었다. 이러한 경우, 화학량적으로 근사한(near-stoichiometric) TiO2 벌크 물질은 바닥 전극 부근에서 산화 결핍층(또는 산소가 공핍된 층)을 생성하기 위하여 어닐링 프로세스에서 변경된다. 이의 높은 일함수(work function)와 함께 꼭대기 백금(platinum) 전극은 전극들에 대한 높은 퍼텐셜의 PVTiO2 장벽을 생성한다. 결과적으로, 중간 전압(1 볼트 아래)에서, 매우 낮은 전류가 구조를 통해 흐를 것이다. 바닥의 Pt/TiO2-x 장벽은 산소 결핍(
Figure 112011086561912-pct00001
)의 존재에 의하여 낮아지며, 낮은 저항 접촉(ohmic contact, 저항 접촉)과 같이 동작한다. (TiO2에서 산소 결핍은 n-형 불순물에 의한 동작으로 알려져 있으며, 전기적으로 전도성 도핑된 반도체에서 절연 산화물을 변형시킨다.) 도출된 합성 구조는 비-도전성(높은 저항) 상태에 있다.
하지만, 구조에 걸쳐 큰 음의 전압(1.5 볼트와 같은)이 인가될 때, 산소 결핍은 꼭대기 전극으로 이동하며, 결과적으로, 퍼텐셜 장벽 Pt/TiO2는 감소된다. 그리고 비교적 높은 전류가 구조를 통해 흐른다. 그러면, 디바이스는 낮은 저항(도전) 상태에 있게 된다. 다른 것에 의해 보고된 실험은 전도가, 입자(grain) 경계들을 따라, TiO2의 필라멘트와 같은 영역에서 발생됨을 보인다.
전도성 경로는 도 6의 구조에 걸쳐 큰 양의 전압이 인가됨에 따라 깨지게 된다. 이러한 양의 바이어스(bias) 하에서, 산소 결핍은 꼭대기 Pt/TiO2 장벽부분 바깥으로 이동하며, 필라멘트를 "깬다". 디바이스는 이의 높은 저항 상태로 되돌아온다. 전도 및 비전도 상태 모두는 비휘발성이다. 약 0.5 볼트의 전압이 인가됨에 의한 메모리 저장 요소의 전도를 감지하는 것은 메모리 요소의 상태를 간단하게 결정할 수 있다.
이러한 특정 전도 메커니즘은 모든 금속 산화물들에 적용되는 것은 아닌 반면, 그룹으로써, 그들은 유사한 동작을 가진다. 적절한 전압이 인가되었을 때, 낮은 전도 상태로부터 높은 도전 상태로의 변이가 일어난다. 2개의 상태는 비휘발성이다. 다른 물질의 예들은 HfOx, ZrOx, WOx, NiOx, CoOx, CoalOx, MnOx, ZnMn2O4, ZnOx, TaOx, NbOx, HfSiOx, HfAlOx 등을 포함한다. 적합한 꼭대기 전극들은 접촉지점(콘택)에서 산소 결핍을 생성하기 위해 금속 산화물과의 접속된 산소를 게터(getter)할 수 있는 높은 일함수(work function)(일함수 > 4.5 eV)를 가지는 금속을 포함한다. 이러한 것들의 몇몇 예들은 TaCN, TiCN, Ru, RuO, Pt, Ti rich TiOx, TiAlN, TaAlN, TiSiN, TaSiN, IrO2 등이다. 바닥 전극에 대한 적합한 물질들은 Ti(O)N, Ta(O)N, TiN 및 TaN과 같은 전도성 산소가 풍부한 물질(conducting oxygen rich material)이다. 전극들의 두께는 전형적으로 1nm 또는 그 이상이다. 금속 산화물의 두께는 일반적으로 5 nm 내지 50 nm의 범위에 있다.
메모리 저장 요소들에 적합한 물질들의 다른 종류는 고체전해질(Solid electrolytes)들이다. 하지만, 그들은 적층되었을 때, 전기적으로 전도성을 가짐으로, 개별 메모리 요소들은 형성되고, 서로로부터 분리되는 것이 필요하다. 고체전해질은 금속 산화물과 다소 유사하며, 전도 메커니즘은 꼭대기 및 바닥 전극 사이의 금속성의 필라멘트의 형성된 형태로 추정된다. 이러한 구조에서, 필라멘트는 하나의 전극(산화성(oxidizable)의 전극)에서 셀의 바디(고체전해질)로 금속들을 용해시킴에 의하여 형성된다. 한 예에서, 고체전해질은 은 금속들 또는 구리 금속들을 포함하며, 산화성 전극은 Ax(MBl)1-x와 같은 셀렌화물 금속(selenide material) 또는 전이 메탈 황화물(transition metal sulfide)에 개재된 금속임이 바람직하다. 여기서, A는 Ag 또는 Cu, B는 S 또는 Se이다. 또한, M은 Ta, V 또는 Ti와 같은 전이 금속이며, x의 범위는 약 0.1 내지 약 0.7이다. 이러한 구성은 불필요한 물질(unwanted material)이 고체전해질로 산화(oxidizing)하는 것을 최소로 한다. 그러한 구성의 한 예는 Agx(TaS2)1-x이다. 다른 구성 물질들은 α-AgI을 포함한다. 고체전해질 물질에서 불용성을 가지는 동안, 다른 전극(기준 전극(indifferent electrode) 또는 중간 전극(neutral electrode))은 특성이 좋은 전기적 전도체(conductor, 컨덕터)이다. 이러한 예들은 W, Ni, Mo, Pt, 금속 규화물(metal silicides), 등과 같은 화합물 및 금속들을 포함한다.
고체전해질 물질들의 예들은 TaO, GeSe 또는 GeS이다. 고체전해질 셀들로서 사용되기 위해 적합한 다른 시스템들은 Cu/TaO/W, Ag/GeSe/W, Cu/GeSe/W, Cu/GeS/W, and Ag/GeS/W 등이 있다. 여기서, 첫 번째 물질은 산화성 전극이고, 중간의 물질은 고체전해질이며, 3번째 물질은 기준 전극(indifferent electrode) 또는 중간 전극(neutral electrode)이다. 고체전해질의 전형적인 두께는 30nm 내지 100 nm이다.
최근에, 카본은 비휘발성 메모리 물질로서 광범위한 연구가 진행되어 왔다. 비휘발성 메모리 요소로써, 카본은 일반적으로 2가지 형태, 전도성 형태(또는 그래핑 카본 유사(grapheme like-carbon)) 및 절연 형태(비결정성탄소, amorphous carbon)로 사용된다. 카본 물질의 2가지 형태의 차이는 카본 화학 결합의 함량(content), 소위, sp2 및 sp3 교배(hybridization)이다. sp3 형태에서, 카본 원자가 전자는 강력한 공유 결합을 유지하고, 결과적으로 sp 교배는 비전도성이 된다. sp3 구성이 지배적인 카본 막(film)들은 일반적으로, 4면체-무정형(tetrahedral-amorphous)의 카본 또는 다이아몬드와 같은 것을 나타낸다. sp2 구성에서, 모든 카본 원자가 전자가 공유 결합을 유지하는 것은 아니다. 단단함이 약한 전자들(파이 결합, phi bonds)은 대부분의 sp2 구성을 전도성 카본 물질로 만듦으로써, 전기 전도에 기여한다. 비휘발성 메모리들을 스위칭하는 카본 저항의 동작은, 적절한 전류(또는 전압) 펄스를 카본 구조에 인가함으로써, sp3 구성을 sp2 구성으로 전환하는 것이 가능하다는 사실에 기초한다. 예컨대, 매우 짧게(1 내지 5 ns) 높은 진폭 전압 펄스를 물질에 걸쳐 인가하였을 때, 컨덕턴스(conductance)는 물질 sp2가 sp3 형태("리셋" 상태)로 변환됨으로써 엄청나게 감소한다. 이 펄스에 의한 높은 지역적 온도는 물질에 무질서를 유발한다는 이론이 제시되어 왔다. 만약, 펄스가 매우 짧다면, 카본은 무정형의 상태(sp3 교배)에서 급랭("quenches")시킨다. 다른 한편, 리셋 상태일 때, 긴 시간(~300 nsec) 동안 낮은 전압을 적용하는 것은 물질의 일부를 sp2 형태("셋" 상태)로 변화하도록 한다. 카본 저항이 비휘발성 메모리 요소들을 스위칭한 것은 꼭대기 및 바닥 전극은 W, Pd, Pt and TaN와 같은 녹는점이 높은 온도를 가지는 금속으로 만들어지는 커패시터와 같은 구성을 가진다.
최근에 비휘발성 메모리 물질로써 탄소나노튜브(CNT, carbon nanotube)의 응용에 대한 상당한 관심이 있어왔다. (단일벽, 관 하나로 이루어진) 탄소나노튜브는 카본의 중공 원통(hollow cylinder)이며, 전형적으로 압연(rolled) 및 자동 폐쇄식의 판(sheet) 단일 카본 원자 두께를 가지며, 전형적으로 약 1 내지 2 nm의 직경 및 수백배 더 긴 길이를 가진다. 이러한 나노튜브는 매우 높은 전도도를 보이며, 다양한 제안이 집적 회로 구조물과 함께 호환성(compatibility)에 관하여 만들어져왔다. "짧은" 탄소나노튜브를 비활성의 바인더 매트릭스로 캡슐화(encapsulate)하는 것이 제안되었다. 이러한 것들은 스핀-온(spin-on) 또는 스프레이 코팅을 이용하여, 실리콘 웨이퍼 상에 증착될 수 있다. 그리고 서로에 대해 임의의 방향을 가지는 탄소나노튜브가 적용될 수 있다. 전기장이 이 탄소나노튜브 구조(fabric)에 걸쳐 인가될 때, 탄소나노튜브의 자체로 휘어지고(flex) 또는 조절하는 경향으로 그 구조의 전도성은 변화된다. 낮은 저항에서 높은 저항으로 스위칭하는 메커니즘 및 그 반대의 경우는 잘 이해되지 않는다. 다른 카본 기반 저항 스위칭 비휘발성 메모리들에서와 같이, 카본나노튜브 기반 메모리들은 앞서 언급한 바와 같은 녹는점이 높은 온도를 가지는 금속으로 만들어지는 꼭대기 및 바닥 전극을 가지는 커패시터와 같은 구성을 가진다.
그렇지만, 메모리 저장 요소들에 적합한 물질의 다른 클래스는 상변화(phase-change) 물질들이다. 상변화 물질들의 바람직한 그룹은, 빈번한 구성 GexSbyTez, 칼로켄 화합물(chalcogenide) 클래스들을 포함한다. 여기서, 바람직하게, x=2, y=2 및 z=5이다. 또한, GeSb는 유용하게 발견된다. 다른 물질들은 AgInSbTe, GeTe, GaSb, BaSbTe, InSbTe 등과 이러한 기본 요소들의 다양한 다른 조합을 포함한다. 두께는 일반적으로 1 nm 내지 500 nm의 범위이다. 스위칭 메커니즘에 대해 일반적으로 수용되는 설명은 물질의 영역을 녹이기 위하여 매우 짧은 시간 동안 높은 에너지 펄스가 인가될 때, 물질은 무정형의 상태에서 급랭("quenches")한다. 여기서, 무정형의 상태는 낮은 전도성 상태이다. 긴 시간 동안 낮은 에너지 펄스가 적용될 때, 높은 전도도의 다결정질(poly-crystal) 상을 형성하기 위하여, 결정화온도(crystallization temperature) 위이지만, 용융 온도(melting temperature) 아래에 온도로 유지된다. 이들 디바이스들은 히터 전극들에 통합되는, 부-리소그라픽(sub-lithographic) 기둥(pillars)을 이용하여 조작될 수 있다. 종종, 상변화를 겪은 지역화된 영역은 물질이 낮은 열 전도 물질에서 식각된 슬롯 상에 교차하는 영역 또는 스텝 상에 전이(transition)에 대응하여 설계될 수 있다. 접촉 전극들은 두께가 1 nm 내지 500 nm에서, TiN, W, WN and TaN와 같은 높은 용융 온도 금속이다.
앞서 말한 예들의 대부분에서 메모리 물질들은 그것들의 양 측의 전극들을 활용하는 것이 언급될 것이다. 그것들의 구성들은 특별히 선택된다. 메모리 물질과 직접 접촉에 의하여, 워드 라인들(WL) 및/또는 지역 비트 라인들(LBL)이 전극들을 형성하는 본 발명의 실시에에 따른 3차원 메모리 어레이에서, 이러한 라인들은 상술한 바와 같은 전도성 물질들로 형성함이 바람직하다. 2개의 메모리 요소 전들들 중 적어도 하나를 위한 추가적인 전도성 세그먼트들을 이용하는 실시예에서, 이러한 세그먼트들은 메모리 요소 전극들에 대해 앞서 설명한 바와 같은 물질로 만들어진다.
스티어링 요소들은 일반적으로 메모리 저장 요소들의 제어 가능한 저항 형태들에 포함된다. 스티어링 요소들은 트랜지스터 또는 다이오드가 될 수 있다. 본 발명에 기술된 3차원 아키텍처의 이점이 스티어링 요소들이 필요하지 않다고 할지라도, 스티어링 요소들을 포함하는 것이 바람직한 특정한 구성이 있을 수 있다. 다이오드는 p-n 접합(실리콘이 필요하지 않은), MIIM(금속/절연재/절연재/금속) 또는 쇼트키(Schottky) 형태의 금속/반도체 접촉이 될 수 있다. 하지만, 대안적으로, 고체전해질 요소가 될 수도 있다. 이러한 형태의 다이오드의 특징은 메모리 어레이에서 정확한 동작에 대한 것이다. 이는 각 어드레스 동작 동안 "온" 또는 "오프"를 스위칭하는 것이 필요하다. 메모리 요소가 어드레스될 때까지, 다이오드는 높은 저항 상태(오프 상태)이고, 저항 메모리 요소를 불안한(disturb) 전압들로부터 보호("shields")한다. 저항 메모리 요소에 접속하기 위하여, 3개의 다른 동작이 필요하다. a) 다이오드를 높은 저항으로부터 낮은 저항으로 전환하는 것, b) 메모리 요소를 다이오드를 통한 전류들 또는 걸리는 적합한 전압들의 응용에 의해서 프로그래밍, 판독 또는 리셋(소거)하는 것 및 c) 다이오드를 리셋(소거)하는 것이다. 어떤 실시예에서, 이러한 동작들의 하나 이상은 동일한 단계로 통합될 수 있다. 다이오드를 리셋하는 것은 다이오드를 포함하는 메모리 요소에 역 전압을 인가함으로써 성취될 수 있다. 이는 다이오들 필라멘트가 붕괴되는 것을 유발하고, 다이오가 높은 저항 상태로 되돌아가는 것을 유발한다.
단순화를 위하여, 상기한 기술은 각 셀 내에서 하나의 데이터 값을 저장하는 것의 가장 단순한 경우를 고려한다. 각 셀은 리셋 또는 셋 중 어느 하나이며, 데이터 하나의 비트를 수용한다. 하지만, 본 발명의 실시예에 따른 기술들은 이러한 단순한 경우에 한정되지 않는다. 몇몇 그러한 값들 간을 식별할 수 있는 감지 증폭기를 설계하고, ON 저항의 다양한 값을 이용함에 의하여, 각 메모리 요소는 다중-레벨 셀(MLC)에서 데이터의 다중-비트들을 수용할 수 있다. 이러한 동작의 원리는 앞서 참조된 미국특허 5,172,338에 나타나 있다. 메모리 요소들의 3차원 어레이 적용된 MLC 기술의 예들은 저자 Kozicki 등에 의한 "Multi-bit Memory Using Programmable Metallization Cell Technology" 제목의 문서, 프랑스, 그래노블에서 2005년 6월 12-17일 열린, 전기 디바이스 및 메모리에 관한 국제 컨퍼런스 회의록 페이지 48-53, 및 저자 Schrogmeier 등에 의한 "Time Discrete Voltage Sensing and Iterative Programming Control for a 4F2 Multilevel CBRAM"이라는 제목의 문서(2007년 VLSI 회로에 대한 심포지움)에 포함되어있다.
3차원 어레이의 특정 구조적 예들
도 1의 3차원 메모리 요소 어레이를 구현하기 위한 3가지 대안적 반도체 구조들이 이제 설명된다.
도 7에 도시된, 제1 실시예는 메모리 요소(NVM) 물질의 사용을 위하여 구성된다. 처음 증착할 때, 그것은 비전도성이다. 앞서 설명된 금속 산화물의 형태는 이 특성을 가진다. 도 6을 참조하여 설명하면, 전도성 필라멘트는 이러한 전극들에 인가된 적절한 전압에 따른 물질의 반대 측면들 상의 전극들 사이에 형성된다. 이러한 전극들은 어레이에서 비트 라인 및 워드 라인이다. 물질이 그렇게 하지 않으면 비전도성이 됨으로, 워드 라인과 비트 라인의 교차점의 메모리 요소를 서로 분리하는 것이 필요하다. 몇몇 메모리 요소들 물질의 단알의 연속된 층으로 구현된다. 이는 도 7의 경우에서, 모든 평면들을 통해서 위쪽 방향으로 확장되며, y 방향의 수직 비트 라인들의 반대 측면들을 따라 수직으로 지향된 NVM 물질의 스트립이다. 도 7의 구조의 상당한 이득은 평면들의 그룹에서, 그들 어레이의 절연체의 스트립들 및 모든 워드 라인들은 단일 마스트의 사용에 의해 동시에 정의되어질 수 있다는 것이다. 그러므로 제조 공정이 상당히 단순화될 수 있다.
도 7을 참조하면, 3차원 어레이의 4개의 평면들 101, 103, 105 및 107의 적은 부분을 보인다. 도 1의 그것들의 등가 회로에 대응하는 도 7 에러이의 요소들은 동일한 참조 번호들에 의해 식별된다. 도 7이 그들의 꼭대기 상에 2개의 추가된 평면들을 더한 도 1의 2개의 평면 1 및 평면 2를 보이는 것이 언급될 것이다. 모든 평면들은 게이트, 유전체 및 메모리 저장 요소(NVM) 물질의 동일한 가로 패턴을 가진다. 각 평면에서, 금속 워드 라인들(WL)은 x 방향으로 길게 형성되며, y 방향으로 (각 평면 간에) 이격된다. 각 평면은 그 아래의 평면의 워드 라인들로부터, 또는, 평면(101)의 경우에, 그 아래의 기판 회로 컴포넌트들의 워드라인들로부터, 워드 라인을 분리시키는 절연된 유전체 층을 포함한다. 각 평면을 통한 확장은 수직의 z 방향으로 길게 형성되는 금속 지역 비트 라인(LBL) 기둥("pillars")이며, x-y 방향에서 규칙적으로 형성된다.
각 비트 라인 기둥은 그 기둥이 기판에 형성된 선택 디바이스들(Qxy)을 통해 공간을 차지하는 것과 같이, 동일한 피치에서 y 방향으로 이어지는 실리콘 기판의 전역 비트 라인들(GBL)의 세트 중 하나에 연결된다. 기둥들의 게이트들은 x 방향으로 길게 형성된 선택 게이트 라인들(SG)에 의하여 구동되며, 이들은, 또한, 기판에 형성된다. 스위칭 디바이스들(Qxy)은 기존의 CMOS 트랜지스터들(또는 수직의 npn 트랜지스터들)이 될 수 있으며, 다른 기존의 회로들을 형성하기 위해 사용되는 것과 동일한 프로세스를 이용하여 가공될 수 있다. MOS 트랜지스터 대신 npn 트랜지스터들을 사용하는 경우, 선택 게이트(SG) 라인들은 x 방향으로 길게 형성된 베이스 접속 전극 라인들로 대체될 수 있다. 또한, 도 7에 도시되지는 않았지만 기판에 형성되는 것은 감지 증폭기, 입출력 회로, 제어 회로 및 어떤 다른 필요한 주변 회로들이 있다. x 방향에서 지역 비트 라인 기둥들의 각 열에 대해 하나의 선택 게이트 라인(SG)이 존재하며, 개별 지역 비트 라인(LBL) 각각에 대해 하나의 선택 디바이스(Q)가 존재한다.
비휘발성 메모리 요소(NVM) 물질의 각 수직 스트립은 수직 지역 비트 라인들(LBL) 및 모든 평면들에서 수직으로 쌓이는 복수의 워드 라인들(WL) 사이에 샌드위치(sandwiched)된다. 바람직하게, NVM 물질은 x 방향의 지역 비트 라인들(LBL) 사이에 개재된다. 메모리 저장 요소(M)는 지역 비트 라인(LBL) 및 워드 라인(WL)의 각 교차지점에 위치한다. 메모리 저장 요소 물질을 위한 앞서 설명된 금속 산화물의 경우에, 워드 라인(WL) 및 지역 비트 라인(LBL)의 교차점 사이의 NVM 물질의 작은 영역은 적절한 전압이 교차 라인들에 인가됨에 의하여, 전도(셋) 및 비전도(리셋) 상태들 간에 제어가능하게 교체된다. (전도 상태 또는 비전도 상태가 되도록 제어된다.)
또한, 평면들 사이의 유전체 및 LBL 사이에 형성된 기생 NVM 요소가 존재할 수 있다. NVM 물질 층의 두께와 비교하여 유전체 스트립들의 두께를 크게 선택함에 의하여, (즉, 지역 비트 라인들 및 워드 라이들 사이에 공간을 차지한다.) 동일한 수직 워드 라인 스택에 있는 워드 라인들 사이의 다른 전압들에 의하여 발생된 필드는 기생 요소가 절대 상당한 량의 전류를 전도할 수 없을 만큼 충분히 작게 만들어 질 수 있다. 유사하게, 다른 실시예에서, 인접한 LBL들 사이의 동작 전압들이 프로그래밍 문턱(threshold) 아래로 남겨진다면, 비전도 NVM 물질은 인접한 지역 비트 라인들 사이에 공간에 남겨질 수 있다.
도 7의 구조를 가공하기 위한 프로세스의 개요는 다음과 같다.
1. 선택 디바이스들(Q), 전역 비트 라인들(GBL), 선택 게이트 라인들(SG) 및 어레이 주변의 다른 회로들을 포함하는 지원 회로는 기존의 방식으로 실리콘 기판에 형성되며, 회로 전체에 걸쳐 위치된 식각 방지 물질(etch stop material)의 층을 사용하여 식각한 것에 의해, 이 회로의 꼭대기 표면은 평면이다.
2. 유전체(절연체)의 층들 및 금속이 번갈아 나오는 것은 선택 디바이스들(Q)이 형성된 기판의 적어도 일부 영역 위 및 서로의 꼭대기 위에 시트들(sheets)로써 형성된다. 도 7의 예에서, 그러한 4개의 시트들이 형성되었다.
3. 그 다음, 이러한 시트들은 x 방향으로 길게 형성된 슬릿을 가지며, 그들의 꼭대기에 형성된 마스크를 이용하여 식각(분리)되며, y 방향으로 일정 공간 서로 이격된다. 도 7에 도시된 트렌치들(trenches)을 형성하기 위하여, 모든 물질은 식각 방지막까지 아래로 제거된다. 지역 비트 라인(LBL) 기둥들 및 NVM 물질은 나중에 형성된다. 또한 콘택 홀들(Contact holes)은 연속으로 형성된 기둥들의 위치에서 선택 디바이스들(Q)이 드레인들에 접속하는 것을 허용하기 위하여 트렌치들의 바닥에서 식각 방지 물질 층을 통해 식각된다. 또한, 트렌치들의 형태는 워드 라인들(WL)의 y 방향에서 그 폭이 정의된다.
4. 비휘발성 메모리(NVM) 물질은 이러한 트렌치들의 측벽들을 따라 박막(thin layers)에서 증착되고, 트렌치들 위의 구조를 가로지른다. 이는 각 트렌치들의 대응하는 측벽들을 따라 NVM 물질을 배치하며, 트렌치들 내부를 노출시키는 워드 라인(WL) 표면들에 접속한다.
5. 그 다음, 금속은 비휘발성 메모리(NVM) 물질과 접속하기 위하여 이러한 트렌치에 증착된다. 금속은 y 방향에서 슬릿들을 가지는 마스크를 이용하여 패터닝된다. 이 마스크를 통한 식각에 의한 금속 물질의 제거는 지역 비트 라인(LBL) 기둥들을 형성한다. x 방향의 비휘발성 메모리(NVM) 물질은 기둥들 사이에서 제거될 수 있다. 그 다음 x 방향에서 기둥 사이의 공간은 유전체 물질로 채워지며, 그 구조의 꼭대기는 평탄화(planarized back)된다.
도 7의 구성의 중요한 이점은 한번에 평면들의 물질의 모든 층을 통해 트렌치들을 형성하는 데에 있어 오직 하나의 마스크에 의하여 오직 한 번의 식각 공정만이 요구된다는 것이다. 하지만, 이러한 방식에서, 공정 제한이 함께 식각될 수 있는 평면의 수를 제한할 수 도 있다. 만약 모든 층들의 총 두께가 매우 두껍다면, 트렌치는 순차적인 단계들에서 형성되어야 할지도 모른다. 첫 번째 수의 층들이 식각되며, 그 다음, 트렌치가 형성된 첫 번째 수의 층들의 꼭대기에 두 번째 수의 층들이 형성된다. 꼭대기 층들은 바닥 층들의 트렌치들에 정렬되도록 꼭대기 층들에 형성되는 트렌치들을 형성하기 위한 두 번째 식각 단계에 종속된다. 이 연속된 절차는 매우 많은 수의 층들을 가지는 구현을 위해서 여러 번 반복될 수 있다.
도 1의 3차원 메모리 셀 어레이를 구현하는 제2 실시예가 도 8에 도시되었다. 그리고 이 구조를 형성하는 프로세스는 도 8 내지 도 14에 그 개요가 나타나 있다. 이 구조는 상술한 바와 같이, 구조상에 적층되었을 때, 전기적으로 도전성 또는 비도전성인, 비휘발성 메모리 저장 요소들을 위한 어떤 형태의 물질을 사용하기 위하여 구성된다. NVM 요소는 LBL로부터 구분되며, 바닥 금속 전극 및 워드 라인 사이에 샌드위치(sandwiched)된다. 워드 라인이 전기적으로 절연체를 통해 LBL로부터 분리될 때, 바닥 전극은 LBL과 전기적 접속을 이룬다. 지역 비트 라인들(LBL) 및 워드 라인들(WL)의 교차점의 NVM 요소들은 x 및 z 방향에서 서로 전기적으로 분리된다.
도 8은 지역 비트 라인(LBL)의 오직 하나의 측면 상의 제2 실시예의 구조의 3 평면들(111, 113 및 115) 각각의 부분을 보인다. 워드 라인들(WL) 및 메모리 저장 요소들(Mxy)은 2개의 마스킹 단계를 이용하여 평면이 형성되는 것과 같이 각 평면에 정의된다. z 방향에서 그룹의 각 평면을 가로지는 지역 비트 라인들은 그룹에서 마지막 평면이 정의된 후, 전역적으로 정의된다. 도 8의 구조의 중요한 특징은 저장 요소들(Mxy)은 도 7의 예에서 하는 것과 같이 수직 지역 비트 라인들(LBL) 및 워드 라인들 사이에서 절연체로써 동작하는 대신에 그들 각각의 워드 라인들 아래에 위치한다. 더욱이, 바닥 전극은 각 저장 요소(Mxy)의 낮은 표면에 접촉하며, y 방향에서 지역 비트 라인으로 비스듬히 확장된다. 메모리 셀들 중 하나를 통한 전도는 바닥 전극을 따라 비스듬히, 저장 요소들(Mxy)의 스위칭 물질을 통해 z 방향에서 수직으로, (그리고 만약 존재한다면, 선택적인, 장벽 금속 층으로) 및 선택된 워드 라인(WL)으로, 비트 라인을 통해 이루어진다. 이는 저장 요소들(Mzxy)에 대해 의 사용을 허용한다. 저장 요소들(Mzxy)은 도 7의 실시예에서 서로 위에 수직으로 배치된 다른 평면들에 전기적으로 짧은 워드 라인들이다. 도 8에 보인 바와 같이, 워드 라인들(WL)은 지역 비트 라인들(LBL)의 y 방향에서 짧게 정지하며, 도 7의 예의 경우에서와 같이, 동일한 z 위치에서 지역 비트 라인들 및 워드 라인들 사이에 샌드위치된 비휘발성 메모리(NVM) 물질을 가지지 않는다. 저장 요소들(Mxy)은 지역 비트 라인들(LBL)로부터 유사하게 이격된다.
x-y 방향에서 규칙적으로 저장 요소들(Mzxy)을 가지는 도 8의 3차원 구조의 하나의 평면을 형성하기 위한 프로세스의 개요는 다음과 같다. a. 연속된 유전체(절연체) 층 위에 바닥 전극, 스위칭 물질 및 (선택적으로) 장벽 금속(장벽 물질)의 스트립을 포함하는 스택들의 병렬 세트들을 형성한다. 여기서, 스택들은 y 방향으로 길게 형성되며, x 방향으로 이격된다. 이 중간 구조는 도 9에 도시되었다. 이 구조를 형성하는 과정은, 감광막(photoresist) 물질의 제1 층을 따라, 바닥 절연체 층들 (층(111)의 기판 및 층(113 및 115)의 낮은 평면으로부터 디바이스를 절연하기 위하여), 전기적 전도 물질의 바닥 전극(예, 티타늄), 스위칭 NVM 물질 층, 꼭대기 전극 장벽 금속(예, 백금)을 연속으로 적층하는 것을 포함한다. y 방향으로 이어지는 수평 라인들 및 공간들의 세트로 감광막을 패터닝한다. 마스크 물질의 라인들의 폭을 감소시키기 위하여 감광막 라인들의 폭은 줄어든다(감광막은 "얇아"진다). 따라서 스택들 사이의 공간은 라인들의 폭 보다 넓어진다. 이는 다른 평면 사이의 스위칭 요소들의 열에서 이어서 발생할 수 있는 오정렬(misalignment)을 보상하기 위한 것이며, 공통의 수직 지역 비트 라인을 모든 평면들에서 동시에 바닥 전극과 접촉시키는 것을 허용하기 위한 것이다. 이는 또한 스위칭 요소들의 크기(그러므로, 전류)를 감소시킨다. 마스크로 감광막을 사용하여, 스택이 식각되며, 바닥 절연체 층 위에서 멈춘다. 그런 다음, 감광막이 제거되며, 열 사이의 갭은 다른 절연체(도 9에 보이지 않음)로 채워지고, 이 결과 초래된 구조는 평면이다. b. 도 10 내지 도 12를 참조하면, 스택들은 개별 메모리 요소들의 x-y 어레이를 형성하기 위하여 분할되며, 각각은 y 방향에서 2개의 인접한 메모리 요소에 합쳐지는 바닥 전극을 포함한다.
1. 구조에 걸쳐 유전체(절연체) 층을 적층한다.
2. x 방향으로 이어지는 감광막의 라인들을 병렬로 패터닝하고, 꼭대기 절연체 층을 식각하여 이 절연체 층으로부터 도 10에 보이는 절연체(I1)의 병렬의 스트립들을 형성한다. 이 식각은 장벽 금속(또는, 장벽 금속이 존재하지 않는 경우 메모리 물질) 상에서 정지되며, 절연체는 스택들(도시되지 않음) 사이의 갭을 채운다.
3. 어레이의 영역을 노출시켜, 노출로 형성된 영역을 절연체(I1)와는 다른 식각 특성을 가지는 제2 절연체(I2)로 채운다. 그런 다음 이 영역은 평탄화된다. 이 결과가 도 11에 도시되었다.
4. 그런 후에, 나머지 절연체(I1) 모두는 마스크로써 노출된 I2를 이용하는 선택적 식각에 의하여 제거된다. 그런 다음, 스페이서는 도 12에 도시된 I2의 에지들을 따라 형성된다.
5. 마스크로써 I2 스트립들 및 스페이서를 이용하여, 바닥 전극 스트립을 포함하는 병렬의 스택이 전체로 식각된다. 이에 의하여, 그들 사이의 트렌치들에 의하여 바닥 전극 스트립들이 분리괴고, 이에 따라, 각 스트립은 오직 두 개의 인접한 메모리 요소들(Mzxy)과 접촉된다. 식각 마스크의 일부로 사용하기 위한 스페이서 형성의 대책으로서, 감광막 마스크가 대신 형성될 수 있다. 하지만, 감광막 마스크와 같은 오정렬이 잠재적으로 존재하며, 이것의 피치는 스페이서들의 사용으로써 얻어질 수 있을 것과 같이 작지 않을 수 있다.
6. 그 다음, 제3 절연체 층은 구조 전체에 걸쳐 적층되며, 식각된 트렌치 내에 형성된다. 그리고 제3 절연체 층은 노출된 스위칭 물질의 높이 조금 위에 에치백(etched back)되며, 이에 의하여, 제3 절연체(I3)가 남겨진다. 이 결과가 하나의 바닥 전극 라인을 따라 y 방향에서 단면도인 도 12에 도시되었다. c. 노출된 영역에 워드 라인들이 형성되며, 2개의 인접한 메모리 요소들에 저항 접속을 형성한다(이는 다마신(Damascene) 프로세스이다).
1. 처음, 스페이서가 제거된다. 이 결과가 도 13에 도시되었다. 메모리 스택들의 직각의 x-y 어레이(앞선 대응하는 기둥들과 같이), y 방향의 각각 두 개의 인접한 스택들은 공동의 바닥 전극에 의하여 연결된다. 기둥들 사이의 바닥 전극에 걸친 영역을 채우는 절연체(I2) 및 인접한 기둥들 및 바닥 전극들이 분리된 갭들 사이에 트렌치를 채우는 절연체(I3)는 요지를 명확히 하기 위하여 도시하지 않았다.
2. 그 다음, 전도성의 워드 라인 물질이 적층되며, CMP에 의해 제거된다. 이에 따라, 워드 라인 물질은 노출된 트렌치를 채우며, 절연체(I3) 및 장벽 금속(만약 존재한다면), 또는, 메모리 물질 상에서 정지한다. 절연체(I2)는 도전성의 워드 라인 물질을 정의하는 트렌치를 형성함에 유의하라. (다마신 공정에 의하여). 워드 라인(WL)은 절연체(I3) 및 2개의 인접한 메모리 스택들(여기서는 장벽 금속과 함께 보임) 위에 놓여 있다. 이러한 결과에 따른 구조가 도 14에 도시되었다.
d. 앞서 설명한 프로세싱 단계는 평면들의 그룹에서 각 평면에 대해 반복된다. 포토리소그라피(photolithography) 공정의 오정렬로 인하여, 하나의 평면에 있는 메모리 요소들은 다른 평면에 있는 메모리 요소들과 정확히 정렬되지 않는 점을 유의하라. e. 모든 평면들의 회로 요소들이 형성된 후, 수직 지역 비트 라인들이 형성된다.
1. 꼭대기 절연체가 상위 평면의 워드 라인들 위에 적층된다.
2. 감광막 마스크를 이용하여, 개별 지역 비트 라인들에 대한 x-y "콘택(contact)" 패턴이 노출되며, 그런 다음, 기판에 대해 모든 방법으로 평면들의 그룹에 걸쳐 식각이 수행된다. 이러한 노출된 패턴의 열은 x 방향을 따라 워드 라인들에 대해 병렬로 정렬되지만, y 방향의 워드 라인들 사이의 갭들(gaps)의 중간에 이격된다. 이러한 노출된 패턴의 크기는 워드 라인들 사이의 공간 보다 작으며, 각 평면의 바닥 전극들을 통해 자르기 위하여 x 방향에서 정렬된다. 식각은 몇몇 평면들의 바닥 전극들의 각 층을 통해 이동함으로서, 이는 두 개의 세그먼트로 바닥 전극들을 분리하여, 각 세그먼트는 오직 하나의 메모리 요소 접속한다. 식각은 선택 디바이스(Qxy)에 대한 콘택을 노출시키도록 기판까지 계속된다.
3. 이러한 홀은 금속으로 채워지며 지역 비트 라인들을 형성한다. 그리고 각 지역 비트 라인이 다른 지역 비트 라인과 독립되도록(전기적으로 분리되도록) 꼭대기 표면은 평탄화된다. 장벽 금속은 선택적으로 이러한 공정의 일부로 증착될 수 있다. 이에 따른 결과를 나타내는 구조가 도 8의 단면도로 도시되었다.
4. 대안적으로, 지역 비트 라인을 위한 x-y "콘택" 패턴을 식각하는 대신 x 방향으로 길게 형성되며 y 방향으로 이격되는 슬릿(slit)들이 I2 산화물 영역에 식각될 수 있다. 이러한 식각은 평면들의 그룹에 걸쳐 수행되며, 기판 전면적으로 트렌치들을 형성한다. 이 트렌치들에는 나중에 지역 비트 라인 기둥이 형성된다.
5. 금속은 이러한 트렌치들을 채우기 위하여 적층된다. 적층된 금속은 모든 평면에서 메모리 요소의 바닥 전극과 접촉을 이룬다. 그 다음, 금속은 x 방향에서 슬릿들과 함께 마스크를 이용하여 패터닝된다. 마스크를 통한 식각에 의한 금속 물질의 제거는 지역 비트 라인 기둥들을 남긴다. x 방향에서 기둥들 사이의 공간은 유전체 물질로 채워지며, 구조의 꼭대기는 평탄화(planarized back) 된다.
제3 실시예에 따른 특정 구조를 도 15에 도시하였다. 이는 3개의 평면들(121, 123 및 125)의 작은 부분을 보인다. 또한, 메모리 저장 요소들(Mzxy)은 도전성의 스위칭 물질로부터 형성된다. 이는 제2 실시예의 변형이며, 도 15의 메모리 요소들은 각각 바닥 전극의 형상을 취하며, 수직의 지역 비트 라인(LBL)에 접촉한다. 도 8의 예에 따른 바닥 전극들은 도 15에 보인 층들로부터 사라졌다.
도 15에 보인 구조는 제2 실시예에 대해 앞서 설명한 바와 본질적으로 동일한 프로세스에 의해 만들어진다. 제2 실시예의 주요한 다른 점은 바닥 전극과 관련하여 제3 실시예에서 스위칭 물질로 대체된 점이다. 제2 실시예의 스위칭 물질에 관련하여 제3 실시예에서는 사용되지 않는다.
도 8의 제2 실시예의 구조는 절연체 또는 전기 전도체로써 적층되는 어느 스위칭 물질에 특히 적합하다. 도 15에 도시된 제3 실시예의 구조는 주로 전기 전도체(상전환 물질들, 카본 물질들, 카본나노튜브들, 기타 물질들)로써 적층되는 스위칭 물질에 적합하다. 스위칭 물질의 분리에 의하여, 이는 2개의 스택들 사이의 영역에 걸쳐있지 않아, 스위칭 요소들 사이의 전기적 쇼트(short)의 가능성이 제거된다.
감소된 누출 전류들의 실시예
종래에는, 다이오드들은 가변 저항 요소들을 통하여 흐르는 누출 전류들을 감소시키기 위하여 일반적으로 메모리 요소들의 가변 저항 요소들에 직렬로 연결되었다. 본 발명에서 설명되어지는 아주 콤팩트한 3차원 재프로그래밍 가능한 메모리는 누출 전류들의 감소를 유지하기 위해 각 메모리 요소에 직렬로 연결되는 다이오드가 필요하지 않은 아키텍처를 가진다. 이는 전역 비트 라인들의 세트에 선택적으로 결합되는 짧은 지역 수직 비트 라인들이 있어 가능하다. 이러한 방식에서, 3차원 메모리의 구조들은 반드시 세그먼트화(segmented)되어야 하며, 메시(mesh) 내의 개별 경로들 사이의 결합들은 감소되어야 한다.
3차원 재프로그래밍 가능한 메모리가 전류 누출을 감소시키는 것을 허용하는 아키텍처를 가질지라도, 전류 누출을 더 감소시키는 것이 요구된다. 도 5와 관련되어 앞서 설명된 바와 같이, 기생 전류들은 판독 동작 동안 존재하며, 이러한 전류들은 2개의 원치 않는 효과를 가진다. 첫째, 높은 파워 소비를 낳으며, 둘째, 더 심각하게도, 감지되는 메모리 요소의 감지 경로에 발생할 수 있어서, 감지된 전류의 잘못된 판독이 있을 수 있다.
도 16은 도 1 및 도 3에 도시된 3차원 메모리의 다중 평면에 걸리는 판독 바이어스 전압들 및 전류 누출을 도시한다. 도 16은 도 1에서 보인 메모리의 3차원 투시도의 일부의 x 방향을 따라 4개의 평면들에 걸친 단면도이다. 이는 도 1이 기판 및 2개의 평면들을 도시하는 데에 반해, 도 16이 하나의 평면에서 다른 평면으로 전류 누출의 효과를 더 잘 도시하기 위한 기판 및 4개의 평면들을 도시함으로써 명확해진다.
도 5와 관련되어 설명된 일반적인 원에 따라, 도 16의 메모리 요소(200)의 저항 상태가 결정되었을 때, 바이어스 전압이 메모리 요소에 인가되며, 이 요소 전류(IELEMENT)가 감지된다. 메모리 요소(200)는 평면 4에 위치하며, 워드 라인(210)(Sel-WLi) 및 지역 비트 라인(220)(Sel-LBLj)을 선택하는 것에 의해 접속할 수 있다. 예컨대, 바이어스 전압을 인가하기 위해서, 감지 증폭기(240)에 의해 켜진 선택 게이트(222)를 통해 선택된 워드 라인(210)(Sel-WLi)이 0V로 설정되고, 이에 대응하여 선택된 지역 비트 라인(220)(Sel-LBLj)이 0.5V와 같은 레퍼런스 전압으로 설정된다. 모든 평면에서 다른 모든 선택되지 않은 워드 라인이 레퍼런스 0.5V로 설정되고, 모든 선택되지 않은 지역 비트 라인들 또한 레퍼런스 0.5V로 설정되면, 감지 증폭기(240)에 의해 감지된 전류가 바로 메모리 요소(200)의 요소 전류(IELEMENT)가 될 것이다.
도 1 및 도 16에 도시된 아키텍처는 동일한 전역 비트 라인(250)(GBLi)을 감지 증폭기(240)와 공유하는 선택되지 않은 지역 비트 라인들(LBLj+ 1, LBLj+2, ...) 및 선택된 지역 비트 라인(SeI-LBLj) 모두를 가진다. 메모리 요소(200)를 감지하는 동안, 선택되지 않은 지역 비트 라인들은 게이트(232)와 같은 그들의 각 선택 게이트를 끄게 함으로써, 감지 증폭기(240)로부터 분리될 수 있다. 이러한 방법에서, 선택되지 않은 지역 비트 라인들은 플로팅이 되며, 0.5V인 인접한 노드들 덕분에 레퍼런스 0.5V로 결합될 것이다. 하지만, 인접한 노드들은 정확히 레퍼런스 0.5V가 아니다. 이는 각 워드 라인에서 한정된 저항에 기인한다(도 16의 평면에 수직). 이는 0.5V가 인가된 워드 라인의 한쪽 끝으로부터 점진적인 전압 강하가 일어나도록 한다. 이는 궁극적으로 플로팅되며, 인접한 선택되지 않은 지역 비트 라인들은 레퍼런스 0.5V와 다소 다른 전압에 결합된다. 이 예에서, 도 16에서 점선으로 도시된 것과 같은 선택된 것과 선택되지 않은 지역 비트 라인들 사이에 누출 전류들이 존재한다. 그러므로 감지된 전류는 단지 요소 전류(IELEMENT)가 아닌 요소 전류(IELEMENT)와 누출 전류들의 합이 된다. This problem becomes worse will increasing word line's length and resistivity. 이 문제는 워드 라인의 길이와 저항이 증가함에 따라 더 악화될 것이다.
이중 전역 비트 라인 아키텍처
본 발명의 일 측면에 따르면, 3차원 메모리는 z 방향에서 복수의 병렬 평면들을 가지며, x, y 및 z 방향을 가지는 직교 좌표에 의해 정의되는 3차원 패턴으로 정렬된 메모리 요소들을 포함한다. 각 평면의 메모리 요소들은 복수의 전역 비트 라인들과 협력하여 지역 비트 라인들 및 복수의 워드 라인들에 의해 접속된다. 복수의 지역 비트 라인들은 복수의 평면들을 z 방향에 있으며, x 방향의 열과 y 방향의 행의 2차원 직각 어레이로 정렬된다. 각 평면의 복수의 워드 라인들은 x 방향으로 길게 형성되며, 개별 평면들의 복수의 지역 비트 라인들로부터 이격되며, 그들 사이에서 y 방향으로 이격되어 공간을 차지한다. 비휘발성, 재프로그래밍 가능한 메모리 요소는 지역 비트 라인 및 워드 라인 간에 교차하는 근처에 위치되며, 워드 라인 및 비트 라인에 의해 접근할 수 있다. 여기서, 메모리 요소들의 그룹은 공통 워드 라인 및 지역 비트 라인들의 열에 의하여 병렬로 접속할 수 있다. 3차원 메모리는 y 방향에서 비트라인들의 행의 짝수 및 홀수 지역 비트 라인들 각각에 서빙하는 2개의 전역 비트 라인들을 가지는 이중 전역 비트 라인 아키텍처를 더 포함한다. 이 아키텍처는 하나의 전역 비트 라인이, y 방향의 선택된 지역 비트 라인에 인접한 선택되지 않은 지역 비트 라인들에 접속하기 위해 사용되어지는 선택된 지역 비트 라인 및 다른 전역 비트 라인에 접속하기 위한 감지 증폭기에 의해 사용되어지는 것을 허용한다. 이러한 방법으로, 인접하고, 선택되지 않은 지역 비트 라인들은 인접한 비트 라인들 간의 누출 전류들을 제거하기 위하여, 선택된 지역 비트 라인의 전압과 동일한 레퍼런스 전압으로 정확히 설정될 수 있다.
도 17은 지역 비트 라인들의 세트에 향상된 접속을 위한 이중 전역 비트 라인 아키텍처를 가지는 3차원 메모리를 도시한다. 3차원 메모리(10')의 아키텍처는 그러한 메모리의 일부의 등가 회로의 형태로 개략적으로 그리고 일반화하여 도시되었다. 이는 앞서 정리한 3차원 어레이의 특정 예이다. 표준 3차원 직교 좌표 시스템(11)이 레퍼런스를 위해 사용되며, 각 벡터 x, y, 및 z의 방향은 바람직하게 다른 2개와 직교하며, z 방향으로 적층된 복수의 병렬 평면들을 가진다. 지역 비트 라인들은, z 방향, 수직으로 길게 형성되며, x(열) 및 y(행) 방향으로 직각 2차원 어레이를 형성한다.
메모리 저장 요소들(Mzxy)은 기판(13) 상에 z 방향에서 다른 거리들에 위치된 복수의 평면들을 형성된다. 2개의 평면 1 및 2만이 도 17에 도시되었지만, 전형적으로 4, 6개 또는 그 이상의 평면들이 존재할 수 있다. z 거리의 각 평면에서, 워드 라인들(WLzy)은 x 방향으로 길게 형성되며, 지역 비트 라인들(LBLxy) 사이에서 y 방향으로 이격되어 공간을 차지한다. 각 평면의 지역 비트 라인들(LBLxy)의 각 열은 한 쌍의 워드 라인들(WLzy 및 WLzy+i)에 의하여 샌드위치(sandwiched)된다. 지역 비트 라인과 워드 라인 사이의 개별 교차점은 지역 비트 라인이 평면을 가로지르는 각 평면에서 발생된다. 개별 메모리 저장 요소들(Mzxy)은 이러한 개별 교차점에 인접한 하나의 워드 라인(WLzy) 및 하나의 지역 비트 라인(LBLxy) 사이에 연결된다. 그러므로 개별 메모리 요소(Mzxy)는 메모리 요소가 연결된 사이의 워드 라인(WLzy) 및 지역 비트 라인(LBLxy)에 적절한 전압들을 인가하여 어드레스할 수 있다. 전압들은 메모리 요소의 상태를 기존의 상태에서 원하는 새로운 상태로 변경하도록 하기 위해 필요한 전기 자극을 제공하기 위해 선택된다. 이 레벨들, 기간 및 이러한 전압들의 다른 특성들은 메모리 요소들에 사용되는 물질에 따른다.
3차원 메모리 셀 구조의 각 "평면"은 도전성의 워드 라인들(WLzy)이 위치하는 하나 및 전기적으로 평면들 서로를 분리시키는 유전 물질의 다른 하나인, 적어도 2개의 층으로 전형적으로 형성된다. 예컨대, 메모리 요소들(Mzxy)의 구조에 따라, 추가적인 층이 각 평면에 제공될 수 있다. 평면은 지역 비트 라인들이 확장되는 것을 통해 각 평면의 저장 요소들(Mzxy)에 연결되는 지역 비트 라인들(LBLxy)을 가지는 반도체 기판 상의 서로의 윗부분에 적층된다.
필수적으로, 도 17에 도시된 3차원 메모리(10')는 이중의 전역 비트 라인들을 가지는 전역 비트 라인들의 구조를 제외하면 도 1에 도시된 3차원 메모리(10)와 유사하다.
내부 메모리 요소들을 외부 데이터 회로들에 선택적으로 연결하기 위한 회로는 반도체 기판(13)에 형성됨이 바람직하다. 이 특정 예에서, 선택 또는 스위칭 장치(Qxy)의 2차원 어레이가 사용된다. 여기서, x는 x 방향에 대한 장치의 위치를 나타내며, y는 y 방향에 대한 장치의 위치를 나타낸다. 개별 장치들(Qxy)은 예시한 바와 같이, 선택 게이트 또는 선택 트랜지스터가 될 수 있다.
한 쌍의 전역 비트 라인들(GBLxA, GBLxB)은 y 방향으로 길게 형성되며, 아래 첨자에 의해 나타내어지는 x 방향에 관련된 위치를 가진다. 개별 장치들(Qxy)은 각각 지역 비트 라인과 하나의 전역 비트 라인을 결합한다. 필수적으로, 하나의 열의 각 지역 비트 라인은 전역 비트 라인들의 대응하는 쌍 중 하나와 결합될 수 있다. 지역 비트 라인들의 행을 따라, 홀수 지역 비트 라인들이 전역 비트 라인의 대응하는 쌍 중 제2 쌍과 결합되는 반면, 짝수의 지역 비트 라인들이 전역 비트 라인의 대응하는 쌍 중 제1 쌍과 결합될 수 있다.
그러므로 x' 위치의 전역 비트 라인들(GBLx'A, GBLx'B)은, y 방향을 따라 x' 위치에 있는 지역 비트 라인들(LBLx'y)이 한 쌍의 전역 비트 라인들(GBLx'A, GBLx'B)에 결합되는 방식으로, 선택 장치들(Q)의 소스 또는 드레인에 개별적으로 연결된다. 예컨대, x=1 위치에서 y 방향으로 행을 따라 형성된 홀수 지역 비트 라인들(LBL11, LBL13, ...)은 선택 장치들(Q11, Q13, ...)을 통해 x=1에서 전역 비트 라인의 쌍 중 제1 하나의 GBL1A에 각각 연결될 수 있다. 유사하게, x=1 위치에서 동일한 행을 따라 형성된 짝수 지역 비트 라인들(LBL12, LBL14, ...)은 선택 장치(Q12, Q14, ...)를 통해 x=1에서 전역 비트 라인의 쌍 중 제2 하나의 GBL1B에 각각 연결될 수 있다.
판독 및 전형적인 프로그래밍 동안, 각 전역 비트 라인은 대응하는 켜져있는 선택 장치를 통해 접속함에 의하여 하나의 지역 비트 라인에 전형적으로 결합된다. 이러한 방법에서, 감지 증폭기는 결합된 전역 비트 라인을 통해 지역 비트 라인에 접속할 수 있다.
지역 비트 라인의 하나의 세트(이 실시예에서는, 열로써 지정된 것)를 대응하는 전역 비트 라인의 세트에 연결하기 위해, 제어 게이트 라인(SGy)은 x 방향으로 길게 형성되고, y 방향에서 공동된 위치를 가지는 선택 디바이스(Qxy)의 단일 열의 제어 터미널(게이트)에 연결된다. 이러한 방법에서, 메모리 요소들의 페이지 또는 세트는 병렬로 접속될 수 있다. 그러므로 선택 장치(Qxy)는 제어 게이트 라인(SGy)이 연결된 선택 디바이스를 켜는 전압을 수신하였는지 여부에 따라, 전역 비트 라인들 중 대응하는 것들을 따로 따로 (y 방향에서 동일한 위치를 가지는) x 방향을 가로질러 지역 비트 라인들(LBLxy)의 하나의 열에 연결한다. 이중 전역 비트 라인 아키텍처에서, 각 x 위치 주변의 전역 비트 라인들의 쌍이 존재한다. x 방향을 따라 배열된 지역 비트 라인들의 열이 대응하는 전역 비트 라인들의 각 쌍 중 제1 쌍과 연결되면, 그러면, y 방향을 따라, 지역 비트 라인들의 인접한 열은 대응하는 전역 비트 라인들의 각 쌍 중 제2 쌍과 연결될 수 있다. x 방향을 따라 배열된 지역 비트 라인들(LBL11 LBL21, LBL31, ...)의 열은 제어 게이트 라인(SG1)을 통해 선택 장치들(Q11, Q21, Q31, ...)을 켜(turning on)는 것에 의해 대응하는 전역 비트 라인들(GBL1A, GBL2A, GBL3A, ...)의 각 쌍 중 제1 쌍과 결합된다. y 방향을 따라서, x 방향을 따라 배열된 지역 비트 라인들(LBL12, LBL22, LBL32, ...)의 (y 방향을 따라) 인접한 열은 제어 게이트 라인(SG2)을 통해 선택 장치들(Q12, Q22, Q32, ...)을 켜는 것에 의해 대응하는 전역 비트 라인들(GBL1B, GBL2B, GBL3B, ...)의 각 쌍 중 제2 쌍과 연결될 수 있다. 유사하게, 지역 비트 라인들(LBL13, LBL23, LBL33, ...)의 바로 인접한 열은 각 쌍의 제1 및 제2 쌍 사이에 번갈아서 대응하는 전역 비트 라인들(GBL1A, GBL2A, GBL3A, ...)의 각 쌍의 제1 쌍에 연결된다.
대응하는 전역 비트 라인들의 각쌍의 다른 것들을 이용한 인접한 열 및 지역 비트 라인들의 열에 접속함에 의하여, 지역 비트 라인들의 인접한 열 및 그 열은 동시에 독립적으로 접속될 수 있다. 이는 도 1에 도시된, 지역 비트 라인들이 열 및 이의 인접한 열 모두를 동일한 대응하는 전역 비트 라인들과 공유하는 단일 전역 비트 라인 아키텍처의 경우에 대비된다.
도 16과 관련되어 논의된 바와 같이, 인접한 열들에 기인한 누출 전류들은 인접한 비트 라인들이 전류 누출을 제거하기 위하여 레퍼런스 전압으로 독립적으로 설정되지 않았을 때, 제대로 제어되지 않는다.
도 18은 도 17의 이중 전역 비트 라인 아키텍처 3차원 어레이에서 누출 전류의 제거를 도시한다. 누출 전류의 분석은 도 16에 관련되어 설명된 것과 유사하다. 하지만, 이중 전역 비트 라인 아키텍처와 함께, 선택된 지역 비트 라인(220)(Sel-LBLy)은 메모리 요소(200)가 전역 비트 라인의 쌍 중 제1 쌍(GBLiA)을 통해 감지 증폭기(240)에 의해 감지되는 것을 허용한다. 이는 레퍼런스 전압(예, 0.5V)으로 유지된다. 동시에, 인접한 지역 비트 라인(230)은 전역 비트 라인의 쌍 중 제2 쌍(GBLiB)에 의해 독립적으로 접속될 수 있다. 이는 인접한 지역 비트 라인(230)이 동일한 레퍼런스 전압으로 설정되도록 한다. 선택된 지역 비트 라인(220) 및 (y 방향을 따라) 이에 인접한 지역 비트 라인 모두 동일한 레퍼런스 전압에 있기 때문에, 서로 인접한 2개의 지역 비트 라인들 사이에는 누출 전류들이 존재하지 않는다.
이중 전역 비트 라인 아키텍처는 도 1에 도시된 아키텍처와 비교했을 때, 메모리 어레이의 전역 비트 라인들의 수를 배로 한다. 하지만, 이러한 불이익은 메모리 어레이에 메모리 요소들 사이의 적은 누설 전류를 제공함으로써 상쇄된다.
단면 워드 라인 아키텍처
본 발명의 다른 실시예에 따르면, 3차원 메모리는 z 방향으로 적층되는 복수의 병렬 평면들을 가지며, x, y 및 z 방향을 가지는 직교 좌표에 의해 정의되는 3차원 패턴으로 정렬된 메모리 요소들을 포함한다. 각 평면의 메모리 요소들은 복수의 전역 비트 라인들과 협력하여 지역 비트 라인들 및 복수의 워드 라인들에 의해 접속된다. 복수의 지역 비트 라인들은 복수의 평면들을 z 방향에 있으며, x 방향의 열과 y 방향의 행의 2차원 직각 어레이로 정렬된다. 각 평면의 복수의 워드 라인들은 x 방향으로 길게 형성되며, 개별 평면들의 복수의 지역 비트 라인들로부터 이격되며, 그들 사이에서 y 방향으로 이격되어 공간을 차지한다. 비휘발성, 재프로그래밍 가능한 메모리 요소는 지역 비트 라인 및 워드 라인간에 교차하는 근처에 위치되며, 워드 라인 및 비트 라인에 의해 접근할 수 있다. 여기서, 메모리 요소들의 그룹은 공통 워드 라인 및 지역 비트 라인들의 열에 의하여 병렬로 접속할 수 있다. 3차원 메모리는 각 워드 라인이 오직 하나의 메모리 요소들의 열과 연결되는 단면 워드 라인 아키텍처를 가진다. 이는 워드 라인들을 가로지는 어레이들을 가로지는 메모리 요소를 연결하는 것과 메모리 요소들의 2개의 열 사이의 하나의 워드 라인을 공유하는 대신 메모리 요소들의 각 열에 대한 하나의 워드 라인을 제공하는 것에 의하여 이루어진다. 단면 워드 라인 아키텍처는 메모리 요소들의 2개의 열 사이의 하나의 워드 라인을 공유하는 대신 메모리 요소들의 각 열을 대해 오직 하나의 워드 라인을 제공하며, 그렇게 함으로써, 워드 라인들을 가로지는 어레이를 가로지르는 메모리 요소를 연결하는 것을 피할 수 있다. 메모리 요소들의 열은 또한, 지역 비트 라인들의 대응하는 열에 의하여 접속되며, 지역 비트 라인들의 인접한 열들 간의 결합의 확장이 없으며, 그러므로 누출 전류들은 워드 라인 이상이다.
앞서 양면 워드 라인 아키텍처가 각 워드 라인이 지역 비트 라인들의 2개의 대응하는 열들에 관계된 메모리 요소들의 2개의 인접한 열에 연결되는 것으로 설명되었다. 여기서, 어느 하나의 인접한 열은 워드 라인의 하나의 측면을 따라 배열되며, 다른 하나의 인접한 열은 워드 라인의 다른 하나의 측면을 따라 배열된다. 예컨대, 도 1 및 도 3에 도시된 바와 같이, 워드 라인(WL12)은 일측면이 지역 비트 라인들(LBL12, LBL22, LBL32, ...) 각각에 관련된 메모리 요소들(M114, M124, M134, ...)의 제1 열(또는 페이지)에 연결되며, 또한, 워드 라인(WL12)은 다른 측면이 지역 비트 라인들(LBL13, LBL23, LBL33, ...) 각각에 관련된 메모리 요소들(M115, M125, M135, ...)의 제2 열(또는 페이지)에 연결된다.
도 19는 단면 워드 라인 아키텍처를 개략적으로 도시한다. 각 워드 라인은 단지 일측면의 지역 비트 라인들의 하나의 열과 관련된 메모리 요소들의 인접한 열에 연결된다.
도 1에 도시된 양면 워드 라인 아키텍처를 가지는 3차원 메모리 어레이는 단면 워드 라인 아키텍처로 수정될 수 있다. 여기서, 어레이의 가장자리에 것들을 제외한 각 워드 라인은 워드 라인들의 쌍에 의하여 교체될 수 있다. 이러한 방법에서, 각 워드 라인 메모리 요소들의 하나의 열에 독점으로 연결된다. 따라서 도 1에 도시된 워드 라인(WL12)은 이제 도 19에서 워드 라인들(WL13 및 WL14)의 쌍에 의해 교체된다. WL13은 메모리 요소들(M114, M124, M134, ...)의 하나의 열에 연결되고, WL14는 메모리 요소들(M115, M125, M135, ...)의 하나의 열에 연결된다. 전에 설명된 바와 같이, 메모리 요소들의 열은 병렬로 판독되거나 기입된 페이지로 여겨진다.
도 20은 단면 워드 라인 아키텍처를 가지는 3차원 어레이의 기판 및 하나의 평면을 도시한다. 도 3의 양면 워드 라인 아키텍처로부터 옮겨온 것과 같이, 유사하게, 도 3의 WL12은 도 20의 WL13, WL14 쌍 등에 의하여 교체될 수 있다. 도 3에서, 전형적인 양면 워드 라인(예, WL12)은 (워드 라인의 양측 상의) 메모리 요소들의 2개의 열들에 연결된다. 도 20에서, 각 단면 워드 라인(예, WL13)은 오직 메모리 요소들의 하나의 열에 연결된다.
도 20은 또한, 지역 비트 라인들(예, LBL12, LBL22, LBL32, ...)의 동일한 열을 공유하는 2개의 열의 메모리 요소들(M113, M123, M133, ... 및 M114, M124, M134, ...)에 의해 정의되는 유닛으로서 소거될 수 있는 메모리 요소들의 최소 블록을 도시한다.
도 21은 도 19 및 도 20의 단면 워드 라인 구조 3차원 어레이에서 누출 전류의 제거를 도시한다. 누출 전류의 분석은 도 16에 관련된 설명과 유사하다. 하지만, 단면 워드 라인 아키텍처와 함께, 선택된 지역 비트 라인(220)(Sel-LBLj)은 분리된 워드 라인(210 및 212)을 가로지는 인접한 비트 라인(230)에 결합되지 않는다. 따라서 인접한 비트 라인들 사이에는 누출 전류가 존재하지 않는다. 그리고 전역 비트 라인(250) 및 지역 비트 라인(220)을 통한 감지 증폭기(240)의 감지 전류는 바로 메모리 요소의 전류(IELMENT)가 된다.
단면 워드 라인 아키텍처는 도 1에 도시된 아키텍처와 비교하였을 때 메모리 어레이에서 워드 라인들의 수가 배가된다. 하지만, 이러한 불이익은 메모리 어레이에 메모리 요소들 간에 적은 누출 전류를 제공함으로써 상쇄된다.
도 22는 도 19에 도시된 단면 워드 라인 아키텍처를 가지는 3차원 어레이의 부분의 등측도이다. 다시, 도 7에 도시된 양면 워드 라인 아키텍처에 대한 등측도와 유사하게, 도 22는 단면 워드 라인 아키텍처에 대한 구현의 특정 예 중 하나이다. 도 7과 비교하여 주요한 차이는 각 워드 라인은 하나의 측면이 메모리 요소들의 열에 연결된다는 것이다. 앞서 설명된 바와 같이, 이 아키텍처는 y 방향에서 복수의 워드 라인들을 가로질러 결합된 비트 라인과 비트라인을 감결합(decoupling)하는 이점을 가진다.
3차원 어레이는 처음 증착되었을 때, 비전도성인 메모리 요소(NVM) 물질의 사용을 위해 구성된다. 앞서 설명된 형식의 금속 산화물은 이러한 특징을 가진다. 도 6에 관련된 설명에 의하면, 전도성 필라멘트들은 이러한 전극들에 인가된 적절한 전압에 응답하여 물질의 반측 측면들 상에 전극들 사이에 형성된다. 이러한 전극들은 어레이에서 비트 라인 및 워드 라인이다. 물질이 비전도성이 아니라면, 서로로부터 비트 라인 및 워드 라인의 교차점에 있는 메모리 요소들을 분리할 필요가 없다. 몇몇 메모리 요소들은 물질의 단일 연속 층에 의하여 구현될 수 있다. 이는 도 22의 경우에서 모든 평면들을 통해 위쪽으로 확장 형성되고, 수직 비트 라인들의 반대 측면들을 따라 수직으로 배향되는 NVM 물질의 스트립들이다. 도 22의 구조의 상당한 이득은 평면들의 그룹에서 그들 아래의 절연의 스트립들 및 모든 워드 라인들이 단일 마스크의 사용에 의하여 동시에 정의될 수 도 있다는 것이다. 따라서 제조 과정이 상당히 간소화될 수 있다.
도 22를 참조하면, 3차원 어레이의 4개의 평면(101, 103, 105 및 107)의 작은 부분이 도시된다. 도 19의 등가 회로의 그것들에 대응하여 정렬되는 도 22의 요소들은 동일한 레퍼런스 번호에 의해 식별되어진다. 도 22는 도 19의 2개의 평면 1 및 2에 그들의 꼭대기에 2개의 추가 평면을 더한 것을 도시하는 것을 언급한다. 모든 평면들은 동일한 수평의 패턴의 워드 라인들, 유전체 및 메모리 저장 요소(NVM) 물질을 가진다. 각 평면에서, 금속 워드 라인들(WL)은 x 방향으로 길게 형성되며, y 방향으로 이격되어 공간을 차지한다. 각 평면은 절연을 위한 유전체의 층을 포함한다. 이 유전체의 층은 이것(유전체의 층)의 아래에 있는 평면의 워드 라인으로부터 이것의 워드 라인들을 분리하기 위한 것이며, 평면(101)의 경우 이것의 아래에 있는 기판 회로 컴포넌트로부터 이것의 워드 라인들을 분리하기 위한 것이다. 각 평면을 통한 확장은 x-y 방향으로 정기적인 어레가 형성되며, 수직의 z 방향으로 길게 형성된 금속 지역 비트 라인(LBL) "기둥"의 집합이다.
각 비트 라인 기둥은 그 기둥이 기판에 형성된 선택 디바이스들(Qxy)을 통해 공간을 차지하는 것과 같이, 동일한 피치에서 y 방향으로 이어지는 실리콘 기판의 전역 비트 라인들(GBL)의 세트 중 하나에 연결된다. 기둥들의 게이트들은 x 방향으로 길게 형성된 선택 게이트 라인들(SG)에 의하여 구동되며, 이들은, 또한, 기판에 형성된다. 스위칭 디바이스들(Qxy)은 기존의 CMOS 트랜지스터들(또는 수직의 npn 트랜지스터들)이 될 수 있으며, 다른 기존의 회로들을 형성하기 위해 사용되는 것과 동일한 프로세스를 이용하여 가공될 수 있다. MOS 트랜지스터 대신 npn 트랜지스터들을 사용하는 경우, 선택 게이트(SG) 라인들은 x 방향으로 길게 형성된 베이스 접속 전극 라인들로 대체될 수 있다. 또한, 도 22에 도시되지는 않았지만 기판에 형성되는 것은 감지 증폭기, 입출력 회로, 제어 회로 및 어떤 다른 필요한 주변 회로들이 있다. x 방향에서 지역 비트 라인 기둥들의 각 열에 대해 하나의 선택 게이트 라인(SG)이 존재하며, 개별 지역 비트 라인(LBL) 각각에 대해 하나의 선택 디바이스(Q)가 존재한다.
비휘발성 메모리 요소(NVM) 물질의 각 수직 스트립은 수직 지역 비트 라인들(LBL) 및 모든 평면들에서 수직으로 쌓이는 복수의 워드 라인들(WL) 사이에 샌드위치(sandwiched)된다. 바람직하게, NVM 물질은 x 방향의 지역 비트 라인들(LBL) 사이에 개재된다. 메모리 저장 요소(M)는 지역 비트 라인(LBL) 및 워드 라인(WL)의 각 교차지점에 위치한다. 메모리 저장 요소 물질을 위한 앞서 설명된 금속 산화물의 경우에, 워드 라인(WL) 및 지역 비트 라인(LBL)의 교차점 사이의 NVM 물질의 작은 영역은 적절한 전압이 교차 라인들에 인가됨에 의하여, 전도(셋) 및 비전도(리셋) 상태들 간에 제어가능하게 교체된다. (전도 상태 또는 비전도 상태가 되도록 제어된다.)
또한, 평면들 사이의 유전체 및 LBL 사이에 형성된 기생 NVM 요소가 존재할 수 있다. NVM 물질 층의 두께와 비교하여 유전체 스트립들의 두께를 크게 선택함에 의하여, (즉, 지역 비트 라인들 및 워드 라이들 사이에 공간을 차지한다.) 동일한 수직 워드 라인 스택에 있는 워드 라인들 사이의 다른 전압들에 의하여 발생된 필드는 기생 요소가 절대 상당한 량의 전류를 전도할 수 없을 만큼 충분히 작게 만들어 질 수 있다. 유사하게, 다른 실시예에서, 인접한 LBL들 사이의 동작 전압들이 프로그래밍 문턱(threshold) 아래로 남겨진다면, 비전도 NVM 물질은 인접한 지역 비트 라인들 사이에 공간에 남겨질 수 있다.
단면 워드 라인 아키텍처는 양면 워드 라인 아키텍처와 비교했을 때, 메모리 어레이에서 워드 라인의 수가 거의 두배이다. 이 불이익은 메모리 요소들 사이에 적은 누출 전류들을 가지는 더 많이 분할된 메모리 어레이를 제공함으로써 상쇄된다.
본 발명의 실시예는 바람직하게, 직교(orthogonal)하는 축들을 가지는 3차원 코디네이트(co-ordinate) 시스템을 이용하여 설명되었지만, 지역 비트 라인들(LBL), 워드 라인들(WL) 및 전역 비트 라인들(GBL)이 90 도와 다른 각도들에서 교차하는 다른 실시예 또한 가능하며, 고려될 수 있다.
결론
본 발명의 다양한 측면이 그것들의 각각의 실시예를 통하여 설명되었을 지라도, 본 발명의 권리범위는 첨부된 청구범위에 의하여 보호되어야 함을 이해하여야 한다.
LBL: 지역 비트 라인 GBL: 전역 비트 라인
WL: 워드 라인 Q: 선택 디바이스
M: 메모리 요소 NVM: 비휘발성 메모리 요소

Claims (18)

  1. x, y 및 z 방향들에 따른 직교좌표에 의하여 정의되는 3차원 패턴으로 정렬되는 메모리 요소들을 포함하고 반도체 기판 상에 상기 z 방향으로 적층된 복수의 평행한 평면을 포함하는 데이터 메모리로서,
    상기 복수의 평면들에 걸쳐 z 방향으로 길게 형성되며 x 방향의 열(row)들 및 y 방향의 행(column)들의 2차원 직사각형의 어레이에 정렬되는 복수의 제1 도전 라인들(LBL);
    각 평면들을 가로질러 x 방향으로 길게 형성되며 각 평면들의 상기 복수의 제1 도전 라인들로부터 분리되며 상기 제1 도전 라인들 사이에서 y 방향으로 이격되어 공간을 차지하는 복수의 제2 도전 라인들(WL) - 상기 제1 및 제2 도전 라인들은 각 평면들을 가로지는 복수의 영역에서 서로 인접하여 교차함 - ;
    상기 복수의 영역에서의 교차점들에 인접한 제1 및 제2 도전 라인들 간에 각각 연결되는 복수의 비휘발성 재프로그래밍 가능한 메모리 요소들(M); 및
    상기 복수의 비휘발성 재프로그래밍 가능한 메모리 요소들(M)의 판독 또는 기록 동작들을 제어하는 제어기(25) - 각각의 메모리 요소 및 인접한 메모리 요소는 서로 독립적으로 동작됨 -
    를 포함하며,
    상기 y 방향의 제1 도전 라인들(LBL)의 행은 대응하는 제3 도전 라인 쌍(GBLA, GBLB)에 의해 접속을 전환할 수 있게(switchably) 접속되며;
    상기 행에서 짝수의 제1 도전 라인들(LBL12, LBL22, LBL32, …) 각각은 대응하는 제3 도전 라인 쌍 중 하나의 라인(GBL1B)에 결합을 전환할 수 있게(switchably) 결합되고;
    상기 행에서 홀수의 제1 도전 라인들(LBL11, LBL21, LBL31) 각각은 대응하는 제3 도전 라인 쌍 중 상기 하나의 라인과 다른 라인(GBL1A)에 결합을 전환할 수 있게(switchably) 결합되는 것을 특징으로 하는, 데이터 메모리.
  2. 제1항에 있어서,
    상기 제3 도전 라인들은 y 방향으로 길게 형성되고,
    복수의 선택 장치들은 y 방향으로 정렬된 제1 도전 라인들의 그것이 복수의 제3 도전 라인들 중 선택된 것들에 연결되도록 정렬되며,
    복수의 제어 라인들은 x 방향으로 확장되어 형성되며, 복수의 제어 라인들 각각이, x 방향으로 정렬된 복수의 제1 도전 라인들이 제3 도전 라인들 중 상기 선택된 것들과 다른 것들에 연결될 수 있도록 하는 x 방향으로 정렬된 복수의 상기 선택 장치들에 연결되는 것을 특징으로 하는
    데이터 메모리.
  3. 제2항에 있어서,
    상기 복수의 선택 장치들 및 상기 복수의 제3 도전 라인들은 반도체 기판 상에 형성되며,
    상기 복수의 평면들은 상기 반도체 기판 상에 적층되어 형성되는 것을 특징으로 하는 데이터 메모리.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 메모리 요소들 각각은
    메모리 요소가 연결되는 사이인 제1 및 제2 도전 라인들을 통해 인가되는 전기적 자극에 응답하여
    적어도 제1 및 제2 안정 레벨들 사이에서 전기적 전도성의 레벨을 역으로 변환하는 물질을 포함하는 것을 특징으로 하는 데이터 메모리.
  5. 제1항에 있어서, 상기 메모리 요소들은
    제1 및 제2 도전 라인들의 교차점들 중 각각의 것들에 인접한 물질의 각각의 양을 포함하며, 상기 메모리 요소들은 x, y 및 z 방향 모두에서 서로 분리되는 것을 특징으로 하는 데이터 메모리.
  6. 제1항에 있어서, 상기 메모리 요소들은 추가적으로 y 방향에서 제1 도전 라인들과 접속을 위해 위치하는 것을 특징으로 하는 데이터 메모리.
  7. 제1항에 있어서,
    상기 메모리 요소들 각각은 인가되는 전기 자극에 응답하여 변화하는 전기 전도도의 레벨에 의하여 특성이 결정되는 것을 특징으로 하는 데이터 메모리.
  8. 제1항에 있어서, 상기 메모리 요소들은
    제1 제2 도전 라인들을 통해 인가되는 전기 자극에 의하여 선택되는 적어도 제1 및 제2 전기적으로 탐지 가능한 안정된 상태들을 가지는 것에 의해 특성 지어지는 것을 특징으로 하는 데이터 메모리.
  9. 제1항에 있어서,
    메모리 요소들 중 선택된 것들에 전기 자극을 인가하기 위하여 제1 및 제2 도전 라인들에 연결된 회로를 더 포함하며,
    상기 전기 자극은 선택된 메모리 요소들이 제1 안정 상태에서 제2 안정 상태로 스위칭하는 것을 유발하기 위하여 인가되며, 상기 전기 자극은 상기 메모리 요소들이 제2 안정 상태에서 제1 안정 상태로 스위칭하는 것을 유발하기 위해 인가되는 전기 자극과 동일한 크기이지만 다른 극성들을 가지는 것을 특징으로 하는 데이터 메모리.
  10. 제1항에 있어서,
    복수의 제3 도전 라인들에 연결되는 데이터 입출력 회로들을 더 포함하는 것을 특징으로 하는 데이터 메모리.
  11. 제10항에 있어서,
    상기 데이터 입출력 회로들은 상기 메모리로부터 데이터를 판독할 때,
    제3 도전 라인들에 의하여 전달되는 데이터의 2진 표현을 제공하기 위한 방법으로 상기 제3 도전 라인들 중 선택된 것들에 연결되는 복수의 감지 증폭기를 포함하는 것을 특징으로 하는 데이터 메모리.
  12. 제10항에 있어서, 상기 데이터 입출력 회로들은
    복수의 선택 디바이스들을 통해 연결된 메모리 요소들의 적어도 일부에 데이터를 프로그래밍하기 위한 상기 제3 도전 라인들 중 선택된 것들에 전압들을 인가하는 데이터 프로그래밍 회로들을 더 포함하는 것을 특징으로 하는 데이터 메모리.
  13. 재프로그래밍 가능한 비휘발성 메모리 시스템을 동작시키는 방법에 있어서,
    x, y 및 z 방향들에 따른 직교좌표에 의해 정의되는 메모리 요소들의 3차원 패턴을 포함하는 적어도 하나의 집적 회로를 이용하는 단계로서,
    상기 집적회로는
    반도체 기판 상에 z 방향으로 병렬로 적층된 복수의 평면들과,
    y 방향의 행들 및 x 방향의 열들의 2차원 직사각형의 어레이로 정렬되고 상기 복수의 평면들에 걸쳐 z 방향으로 길게 형성된 전도성의 복수의 지역 비트 라인들(LBL)과,
    각 평면들에서 복수의 지역 비트 라인들로부터 분리되고, 복수의 지역 비트 라인들 사이에서 y 방향으로 이격되어 공간을 차지하며, 각 평면들에 걸쳐 X 방향으로 길게 형성된 복수의 워드 라인들(WL) - 상기 지역 비트 라인들 및 상기 워드 라인들은 각 평면들이 교차하는 복수의 영역에서 서로 인접하여 교차함 - ,
    상기 복수의 영역에서의 교차점들에 인접한 상기 워드 라인들 및 상기 지역 비트 라인들 간에 각각 연결되는 복수의 재프로그래밍 가능한 비휘발성 메모리 요소들(M) - 지역 비트 라인들(y 방향의 (LBL11, LBL12, LBL13,...))의 행은 대응하는 전역 비트 라인 쌍(GBL1A, GBL1B)에 의해 접속을 전환할 수 있게(switchably) 접속되며, 상기 행에서 짝수의 지역 비트 라인들(LBL12, LBL14,...) 각각은 대응하는 전역 비트 라인 쌍의 하나의 지정된 라인(BBL1B)에 결합을 전환할 수 있게 결합되고, 상기 행에서 홀수의 지역 비트 라인들(LBL11, LBL13,...) 각각은 대응하는 전역 비트 라인 쌍의 다른 지정된 라인(GBL1A)에 결합을 전환할 수 있게 결합됨 - , ,
    제1 선택 제어 신호(SG1)에 응답하여 지역 비트 라인들(LBL11, LBL21, LBL31,...)의 선택된 열이 대응하는 전역 비트 라인 쌍들의 제1 지정된 라인들(GBL1A, GBL2A, GBL3A,...)에 각각 연결되도록 정렬되는 제1 복수의 선택 장치들(Q11, Q21, Q31,...)과,
    제2 선택 제어 신호(SG2)에 응답하여 지역 비트 라인들(LBL12, LBL22, LBL32)의 인접한 열이 대응하는 전역 비트 라인 쌍들의 제2 지정된 라인들(GBL1B, GBL2B, GBL3B, …)에 각각 연결되도록 정렬되는 제2 복수의 선택 장치들(Q12, Q22, Q32,...)을 포함하는, 상기 적어도 하나의 집적 회로를 이용하는 단계;
    지역 비트 라인들(LBL11, LBL21, LBL31,...)의 선택된 열을 대응하는 전역 비트 라인 쌍들의 제1 지정된 라인들(GBL1A, GBL2A, GBL3A,...)에 연결시키기 위하여, 상기 제1 선택 제어 신호(SG1)를 상기 제1 복수의 선택 장치들(Q11, Q21, Q31,...)에 인가하는 단계;
    지역 비트 라인들(LBL12, LBL22, LBL32)의 인접한 열을 대응하는 전역 비트 라인 쌍들의 상기 제2 지정된 라인들(GBL1B, GBL2B, GBL3B,...)에 연결시키기 위하여, 상기 제2 선택 제어 신호(SG2)를 상기 제2 복수의 선택 장치들(Q12, Q22, Q32,...)에 인가하는 단계;
    선택된 하나 이상의 복수의 메모리 요소들이 동작되게 연결되는 사이의 복수의 워드 라인들과 전역 비트 라인들 중 하나 이상을 통해 제1 및 제2 자극 중 하나가 적용됨에 의해 상기 선택된 하나 이상의 복수의 메모리 요소들이 적어도 제1 및 제2 상태들 사이에서 동시에 변화되도록 하는 단계; 및
    상기 복수의 재프로그래밍 가능한 비휘발성 메모리 요소들(M)에 대한 판독 또는 기록 동작들을 수행하는 단계 - 각각의 메모리 요소 및 인접한 메모리 요소는 서로 독립적으로 동작됨 -
    를 포함하는, 재프로그래밍 가능한 비휘발성 메모리 시스템을 동작시키는 방법.
  14. 제13항에 있어서, 상기 선택 제어 신호들을 인가하는 단계는
    x 방향으로 확장 형성된 지역 비트 라인들의 행을 전역 비트 라인들에 연결하기 위하여 선택 제어 신호들을 복수의 선택 디바이스들에 인가하는 단계를 포함하는 것을 특징으로 하는 재프로그래밍 가능한 비휘발성 메모리 시스템을 동작시키는 방법.
  15. 제14항에 있어서,
    상기 선택된 하나 이상의 복수의 메모리 요소들이 적어도 제1 및 제2 상태들 사이에서 동시에 변화되도록 하는 단계는,
    상기 메모리 요소들의 맞은편 상에 지역 비트 라인들의 선택된 열에 인접하는 2개의 워드 라인들 및 복수의 전역 비트 라인들에 제2 전기적 자극을 인가하여, y 방향에서 상기 메모리 요소들의 맞은편을 따라 그리고 지역 비트 라인들의 선택된 열에 연결된 메모리 요소들의 2개의 열을 제1 상태로 동시에 리셋시키는 단계를 포함하는 것을 특징으로 하는 재프로그래밍 가능한 비휘발성 메모리 시스템을 동작시키는 방법.
  16. 제14항에 있어서,
    상기 선택된 하나 이상의 복수의 메모리 요소들이 적어도 제1 및 제2 상태 사이에서 동시에 변화되도록 하는 단계는,
    프로그래밍된 메모리 요소들 중 하나의 열의 메모리 요소들의 측면 상의 지역 비트 라인들 중 선택된 열에 인접한 워드 라인들 중 하나 및 복수의 전역 비트 라인들에 제1 전기 자극을 인가하여, 데이터를 리셋 메모리 요소들의 2개의 로우들 중 하나로 프로그래밍하는 단계를 포함하는 것을 특징으로 하는 재프로그래밍 가능한 비휘발성 메모리 시스템을 동작시키는 방법.
  17. 제14항에 있어서,
    메모리 요소들의 상태들이 전역 비트 라인들 상에 나타나는 전기량으로부터 판독되도록 판독 전기 자극을 전역 비트 라인들 및 워드 라인들에 인가하여,
    지역 비트 라인들의 선택된 열의 y 방향에서 일 측을 따라 메모리 요소들의 열의 상태를 판독하는 단계를 더 포함하는 것을 특징으로 하는 재프로그래밍 가능한 비휘발성 메모리 시스템을 동작시키는 방법.
  18. 제14항에 있어서,
    상기 선택된 하나 이상의 복수의 메모리 요소들이 적어도 제1 및 제2 상태 사이에서 동시에 변화되도록 하는 단계는,
    상기 제1 및 제2 자극 중 하나의 복수의 펄스를 인가하는 단계; 및
    연속된 펄스 사이에서, 복수의 메모리 요소들 중 하나 이상의 상태를 검증하는 단계
    를 포함하는 것을 특징으로 하는 재프로그래밍 가능한 비휘발성 메모리 시스템을 동작시키는 방법.

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