CN102449698A - 具有垂直位线和双全局位线架构的可重编程非易失性存储器元件的三维阵列 - Google Patents

具有垂直位线和双全局位线架构的可重编程非易失性存储器元件的三维阵列 Download PDF

Info

Publication number
CN102449698A
CN102449698A CN2010800235755A CN201080023575A CN102449698A CN 102449698 A CN102449698 A CN 102449698A CN 2010800235755 A CN2010800235755 A CN 2010800235755A CN 201080023575 A CN201080023575 A CN 201080023575A CN 102449698 A CN102449698 A CN 102449698A
Authority
CN
China
Prior art keywords
memory
local bitline
word line
memory component
bit line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2010800235755A
Other languages
English (en)
Other versions
CN102449698B (zh
Inventor
G.萨马奇萨
L.法索利
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Delphi International Operations Luxembourg SARL
Original Assignee
SanDisk 3D LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US12/420,334 external-priority patent/US7983065B2/en
Priority claimed from US12/748,260 external-priority patent/US8351236B2/en
Priority claimed from US12/748,233 external-priority patent/US8199576B2/en
Application filed by SanDisk 3D LLC filed Critical SanDisk 3D LLC
Publication of CN102449698A publication Critical patent/CN102449698A/zh
Application granted granted Critical
Publication of CN102449698B publication Critical patent/CN102449698B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0064—Verifying circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H10B63/845—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays the switching components being connected to a common vertical conductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/884—Switching materials based on at least one element of group IIIA, IVA or VA, e.g. elemental or compound semiconductors
    • H10N70/8845—Carbon or carbides
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/32—Material having simple binary metal oxide structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/34—Material includes an oxide or a nitride
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/77—Array wherein the memory element being directly connected to the bit lines and word lines without any access device being used
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H10N70/235—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect between different crystalline phases, e.g. cubic and hexagonal
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/823—Device geometry adapted for essentially horizontal current flow, e.g. bridge type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8822—Sulfides, e.g. CuS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/884—Switching materials based on at least one element of group IIIA, IVA or VA, e.g. elemental or compound semiconductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

公开了一种三维阵列，其特别适合于响应于跨越存储器元件施加的电压差而可逆地改变电导的水平的存储器元件。跨越位于半导体基板以上不同距离处的多个平面形成存储器元件。所有平面的存储器元件连接到的位线的二维阵列与基板垂直地取向并穿过多个平面。双全局位线架构为每条位线提供了一对全局位线，用于并行访问一行存储器元件。每对中的第一个允许该行局部位线被感测，而每对中的第二个允许毗邻行中的局部位线被设置到确定的电压以便消除毗邻行局部位线之间的泄漏电流。

Description

具有垂直位线和双全局位线架构的可重编程非易失性存储器元件的三维阵列
技术领域
本申请的主题是可重编程非易失性存储器单元阵列的结构、使用和制造，更具体地是在半导体基板上形成的存储器存储元件的三维阵列。
背景技术
利用闪存的可重编程非易失性海量数据存储系统的使用广泛用于存储计算机文件数据、相机图片以及由其他类型的主机产生和/或使用的数据。闪存的流行形式是通过连接器可移除地连接到主机的卡。存在许多不同的商业上可得的闪存卡，例子是以商标CompactFlash(CF)、MultiMediaCard(MMC)、Secure Digital(SD)、miniSD、microSD、Memory Stick、Memory Stick Micro、xD-Picture Card、SmartMedia和TransFlash销售的那些闪存卡。这些卡根据其规范具有特有的机械插头和/或电接口，并且插入到被提供为主机的一部分或者与主机连接的配对插座中。
广泛使用的闪存系统的另一形式是闪存驱动(flash drive)，其是具有通过将其插入主机的USB插孔中而与主机连接的通用串行总线(USB)插头的小型延长包装中的手持存储器系统。本申请的受让人桑迪士克公司销售在其Cruzer、Ultra和Extreme Contour商标下的闪存驱动。在闪存系统的另一形式中，大量存储器被永久地安装在主机系统内，比如笔记本型计算机内，代替通常的盘驱动海量数据存储系统。这三种形式的海量数据存储系统中的每一种通常包括相同类型的闪存阵列。它们每个通常还包含其自己的存储器控制器和驱动器，但是也有一些代替地至少部分由存储器所连接到的主机执行的软件控制的唯存储器系统(memory only system)。闪存通常形成在一个或多个集成电路芯片上，并且控制器形成在另一电路芯片上。但是在包括控制器的某些存储器系统中、尤其是在嵌入在主机内的存储器系统中，存储器、控制器和驱动器通常形成在单个集成电路芯片上。
存在在主机和闪存系统之间传输数据的两种主要技术。在其之一中，由系统产生或接收的数据文件的地址被映射到为系统建立的连续逻辑地址空间的不同范围中。地址空间的广度通常足以覆盖系统能够处理的地址的全部范围。作为一个例子，磁盘存储驱动器通过这样的逻辑地址空间与计算机或其他主机系统通信。主机系统通过文件分配表(FAT)保持跟踪分配给其文件的逻辑地址，并且存储器系统维持那些逻辑地址到存储数据的物理存储器地址的映射。商业上可得的大多数存储卡和闪存盘利用这种类型的接口，因为其模仿主机普遍与之接口连接(interface)的磁盘驱动器的接口。
在这两种技术的第二种中，唯一地标识电子系统产生的数据文件，且其数据由文件内的偏移逻辑地寻址。然后在存储器系统内将这些文件标识符直接映射到物理存储器位置。在别处、比如专利申请公开no.US2006/0184720A1中描述和对比了这两种类型的主机/存储器系统接口。
闪存系统通常利用具有存储器单元(cell)的阵列的集成电路，该存储器单元根据存储在其中的数据个别地储存控制存储器单元的阈值水平的电荷。导电的浮置栅极最普遍地提供为存储器单元的用于存储电荷的一部分，但是替换地使用介电电荷俘获材料。对于用于大容量海量存储系统的存储器单元阵列，通常优选NAND架构。对于小容量存储器，代替地通常使用诸如NOR的其他架构。可以通过参考美国专利no.5570315，5774397，6046935，6373746，6456528，6522580，6643188，6771536，6781877和7342279来得到作为闪存系统的一部分的NAND闪存阵列及其操作的例子。
近年来，存储在存储器单元阵列中的数据的每位所需的集成电路面积量已经显著减小，并且目标仍是进一步将其降低。因此闪存系统的成本和尺寸正在减小。NAND阵列架构的使用有助于此，但是也已采用其他方法来减小存储器单元阵列的尺寸。这些其他方法之一是：在半导体基板上形成在不同平面上彼此叠加的多个二维存储器单元阵列，而不是更典型的单个阵列。在美国专利no.7023739和7177191中给出了具有多个堆叠的NAND闪存单元阵列平面的集成电路的例子。
另一类型的可再编程非易失性存储器单元使用可变电阻存储器元件，该可变电阻存储器元件可以被设置为导电或不导电状态(或者替换地，分别是低阻或高阻状态)，并且另外一些可以被设置到部分导电状态并且维持在该状态直到随后被复位到初始状况。可变电阻元件个别地连接在以二维阵列彼此交叉的两个正交延伸导体(通常是位线和字线)之间。通常通过置于相交导体上的适当电压来改变这种元件的状态。由于这些电压还必须施加到大量其他未选电阻元件----这是因为当所选元件的状态被编程或读取时，这些未选电阻元件沿着相同的导体连接----所以通常将二极管与可变电阻元件串联以便降低可流经其的泄漏电流。期望针对大量存储器单元并行地进行数据读取和编程操作导致读取或编程电压被施加到很大量的其他存储器单元。在专利申请公开no.US2009/0001344A1中给出了可变电阻存储器元件的阵列以及相关二极管的例子。
发明内容
本申请针对存储器元件的三维阵列，其中该阵列的位线垂直地定向。即，代替仅在公共的半导体基板上堆叠多个现有二维阵列(其中每个二维阵列具有其自己的位线)，在分开的平面中彼此叠加地堆叠多个无位线二维阵列，但该多个无位线二维阵列然后共享穿过平面向上延伸的公共位线。这些位线是其电压或电流依赖于正从存储器读取或正被编程到存储器中的数据的位线。
在该三维存储器阵列中使用的存储器元件优选是可变电阻存储器元件。即，个别存储器元件的电阻(以及因此相反的电导)通常因跨越该元件所连接到的正交相交导体所置放的电压而改变。依赖于可变电阻元件的类型，状态可以响应于跨越其的电压、经过其的电流水平、跨越其的电场量、施加到其的热度水平等而改变。对于一些可变电阻元件材料，正是电压、电流、电场、热度等施加到该元件的时间量确定其导电状态何时改变以及改变发生所沿的方向。在这些状态改变操作之间，存储器元件的电阻保持不变，因此是非易失性的。以上概括的三维阵列架构可以用从具有不同属性和工作特性的各种这样的材料中选择的存储器元件材料来实现。
可以重复地将存储器元件的电阻以及因此其可检测的存储状态从初始水平设置到另一水平然后复位回到初始水平。对于某些材料，施加以在一个方向上改变其状态的电压、电流、电场、热度等的量或持续时间不同于施加以在另一方向上改变的量或时间(不对称的)。利用两个可检测状态，每个存储器元件存储一位数据。利用某些材料，通过指定多于两个稳定电阻水平作为存储器元件的可检测状态，可将多于一位数据存储在每个存储器元件中。在此的三维阵列架构在其可以工作的方式方面非常通用。
此三维架构还允许限制未被寻址(未选择的)电阻存储器元件的广度和数量，其中在其他被寻址(选择的)存储器元件上进行读取和编程操作期间，跨越该未被寻址电阻存储器元件施加了不期望的电压水平。干扰未被寻址存储器元件的状态的风险以及经过未被寻址存储器元件的泄漏电流的水平可以从在使用相同存储器元件材料的其他阵列中已经历的那些显著减小。泄漏电流是不期望的，因为它们可以更改从被寻址存储器元件读取的表观电流，由此使得难以准确地读取被寻址(选择的)存储器元件的状态。泄漏电流是不期望的还因为它们增加了阵列汲取的整体功率，因此不期望地导致必须使得电力供应比所期望的更大。由于在被寻址存储器元件的编程和读取期间已经被施加了电压的未被寻址存储器元件的相对小的范围，因此具有本文的三维架构的阵列可制作为包括更大量的存储器元件而不在读取时引入误差以及超过合理的电力供应性能。
另外，本文的三维架构允许可变电阻存储器元件在位线和字线导体的正交交叉点处连接而不需要二极管或其他非线性元件与可变电阻元件串联。在可变电阻存储器元件的现有阵列中，二极管通常与每个存储器元件串联以便在该元件未被选择不过仍具有跨越其放置的电压差(比如这可能在未选存储器元件连接到位线或字线、该位线或字线携带用于与相同的这些线连接的所选存储器元件的电压时发生)时降低经过该元件的泄漏电流。不存在对二极管的需要显著降低了阵列的复杂性以及因此减少了制造其所需的处理步骤的数目。
实际上，本文的存储器元件的三维阵列的制造比使用相同类型的存储器元件的其他三维阵列简单得多。具体地，需要更少数量的掩膜(mask)来形成阵列的每个平面的元件。形成具有三维阵列的集成电路所需的处理步骤的总数因此减少，且得到的集成电路的成本也降低。
双全局位线架构
3D存储器包括按三维图案布置的存储器元件，并具有在z方向上堆叠的多个平行平面，该三维图案由具有x、y和z方向的矩形坐标定义。每个平面中的存储器元件由多个字线和与多个全局位线合作(tandem)的局部位线访问。多个局部位线在z方向上穿过多个平面并且按x方向上的行和y方向上的列的二维矩形阵列布置。每个平面中的多个字线在x方向上延长，并且在y方向上在个别平面中的多个局部位线之间间隔开并与该多个局部位线分离。非易失性重编程存储器元件位于字线和位线的交叉点附近并且可由该字线和该位线访问，其中一群组存储器元件可由公共字线和一行局部位线并行访问。3D存储器还包括双全局位线架构，其中两个全局位线分别服务于在y方向上的局部位线列中的偶局部位线和奇局部位线。此架构允许一个全局位线由感测放大器使用来访问所选局部位线，并允许另一全局位线被使用来访问在y方向上与所选局部位线毗邻的未选局部位线。以此方式，毗邻的、未选局部位线可以被精确地设置到与所选局部位线相同的基准电压以便消除毗邻位线之间的泄漏电流。
单侧字线架构
根据本发明的另一实施例，3D存储器包括按三维图案布置的存储器元件，并具有在z方向上堆叠的多个平行平面，该三维图案由具有x、y和z方向的矩形坐标定义。每个平面中的存储器元件由多个字线和与多个全局位线合作(tandem)的局部位线访问。多个局部位线在z方向上穿过多个平面并且按x方向上的行和y方向上的列的二维矩形阵列布置。每个平面中的多个字线在x方向上延长，并且在y方向上在个别平面中的多个局部位线之间间隔开并与该多个局部位线分离。非易失性重编程存储器元件位于字线和位线的交叉点附近并且可由该字线和该位线访问，其中一群组存储器元件可由公共字线和一行局部位线并行访问。3D存储器具有单侧字线架构，每个字线专门地(exclusively)连接到一行存储器元件。这通过为每行存储器元件提供一个字线来实现，而不是在两行存储器元件之间共享一个字线、并跨越该字线链接跨越阵列的存储器元件。单侧字线架构针对每行存储器元件专门地提供一个字线，而不是在两行存储器元件之间共享一个字线，因此避免跨越字线链接跨越阵列的存储器元件。尽管该存储器元件行也由相应行的局部位线访问，但不存在针对该字线以外的该行局部位线的耦合延伸。
单侧字线架构具有对在y方向上跨越多个字线的位线与位线耦合去耦合的优点。因此可以消除局部位线之间的泄漏电流。
创新的三维可变电阻元件存储器系统的各个方面、优点、特征和细节被包括在接下来的其示例例子的描述中，该描述应结合附图考虑。
为了所有目的将在此参考的所有专利、专利申请、论文、其他出版物、文献和事物通过对其全部引用合并于此。对于在任何所并入的出版物、文献或事物与本申请之间的术语的定义或使用的任何不一致或冲突的程度，应该以本申请的为准。
附图说明
图1是可变电阻存储器元件的三维阵列的一部分的等效电路，其中该阵列具有垂直位线，
图2是利用图1的存储器单元阵列的可重编程非易失性存储器系统的示意框图，并且其指示存储器系统与主机系统的连接；
图3提供图1的添加有某结构的三维阵列的两个平面和基板的平面图；
图4是图3的平面之一的一部分的放大图，经注释以示出在其中编程数据的影响；
图5是图3的平面之一的一部分的放大图，经注释以示出从其读取数据的影响；
图6例示示例的存储器存储元件；
图7是根据其实现方式的第一具体例子图1所示的三维阵列的一部分的等距视图；
图8是根据其实现方式的第二具体例子图1所示的三维阵列的一部分的截面；
图9-14例示形成图8的三维阵列例子的过程；以及
图15是根据其实现方式的第三具体例子图1所示的三维阵列的一部分的截面。
图16例示越过图1和图3中所示的3D存储器的多个平面的读取偏压和漏电流；
图17例示具有用于对一组局部位线的改进访问的双全局位线架构的三维存储器；
图18例示图17的双全局位线架构3D阵列中的泄漏电流的消除；
图19示意性例示单侧字线架构；
图20例示具有该单侧字线架构的3D阵列的一个平面和基板；
图21例示图19和20的单侧字线架构的3D阵列中的泄漏电流的消除；以及
图22是具有图19所示的单侧字线架构的3D阵列的一部分的等距视图。
具体实施方式
首先参考图1，三维存储器10的架构以这样的存储器的一部分的等效电路的形式示意并概括地例示。这是以上概述的三维阵列的具体例子。标准三维矩形坐标系统11用于参照，向量x、y和z的每个的方向与其他两个正交。
优选在半导体基板13中形成用于将内部存储器元件选择性地与外部数据电路连接的电路。在此具体例子中，利用选择或切换器件Qxy的二维阵列，其中x给出器件在x方向上的相对位置，y给出其在y方向上的相对位置。作为例子，个别器件Qxy可以是选择门或者选择晶体管。全局位线(GBLx)在y方向上延长，并且具有在x方向上的由下标指示的相对位置。全局位线(GBLx)可个别地与在x方向上具有相同位置的选择器件Q的源极或漏极连接，但在读取以及亦通常在编程期间，一次仅一个与特定全局位线连接的选择器件导通。个别选择器件Q的源极或漏极中的另一个与局部位线(LBLxy)之一连接。局部位线在z方向上垂直地延长，并且在x(行)和y(列)方向上形成规则的二维阵列。
为了将一组(在此例子中指定为一行)局部位线与相应的全局位线连接，控制栅极线SGy在x方向上延长并且与在y方向上具有共同位置的单个行的选择器件Qxy的控制端(栅极)连接。因此，依赖于哪个控制栅极线SGy接收将其连接到的选择器件导通的电压，选择器件Qxy一次将跨越x方向的(在Y方向上具有相同位置的)一行局部位线(LBLxy)连接到全局位线(GBLx)中的相应全局位线。其余的控制栅极线接收将其所连接的选择器件保持截止的电压。可以注意到，因为仅一个选择器件(Qxy)与每个局部位线(LBLxy)一起使用，因此可以使得该阵列跨越半导体基板的在x和y两个方向上的间距非常小，因此存储器存储元件的密度大。
在位于基板13以上在z方向上的不同距离处的多个平面中形成存储器存储元件Mzxy。在图1中例示了两个平面1和2，但是通常将存在更多的平面，比如4个、6个或甚至更多。在距离z处的每个平面中，字线WLzy在x方向上延长并且在y方向上在局部位线(LBLxy)之间间隔开。每个平面的字线WLzy个别地与字线的任一侧的局部位线LBLxy中的毗邻两个交叉。个别存储器存储元件Mzxy连接在与这些个别的交叉点毗邻的一个局部位线LBLxy和一个字线WLzy之间。因此个别存储器元件Mzxy可以通过在存储器元件连接于其间的局部位线LBLxy和字线WLzy上放置适当的电压来寻址。该电压被选择以提供致使存储器元件的状态从现有状态改变到期望的新状态所需的电刺激(electrical stimulus)。这些电压的电平、持续时间和其他特性依赖于对该存储器元件使用的材料。
三维存储器单元结构的每个“平面”通常由至少两层形成，其中定位有导电字线WLzy的一层，以及将平面彼此电隔离的电介质材料的另一层。依赖于例如存储器元件Mzxy的结构，每个平面中也可以存在另外的层。在半导体基板上一个在一个上地堆叠各平面，局部位线LBLxy与该局部位线延伸穿过的每个平面的存储元件Mzxy连接。
图2是可以使用图1的三维存储器10的示例存储器系统的框图。连接数据输入-输出电路21以在图1的全局位线GBLx上并行地提供(在编程期间)和接收(在读取期间)表示存储在被寻址的存储元件Mzxy中的数据的模拟电量。电路21通常包含感测放大器，用于在读取期间将这些电量转换成数字数据值，该数字数据值然后通过线路23传送到存储器系统控制器25。相反，要被编程到阵列10中的数据由控制器25发送到输入-输出电路21，然后该输入-输出电路21通过在全局位线GBLx上放置适当的电压来将该数据编程到被寻址的存储器元件中。对于二进制操作，一个电压电平通常被放置在全局位线GBLx上以表示二进制“1”，并且另一电压电平被放置在全局位线GBLx上以表示二进制“0”。存储器元件通过由相应的字线选择电路27和局部位线电路29放置在字线WLzy和选择栅极控制线SGy上的电压而被寻址以用于读取或编程。在图1的具体三维阵列中，位于所选字线和在一个实例中通过选择器件Qxy连接到全局位线GBLx的局部位线LBLxy中的任意一个之间的存储器元件可以由经过选择电路27和29施加的适当电压而被寻址以用于编程或读取。
存储器系统控制器25通常从主机系统31接收数据和向其发送数据。控制器25经常包含用于临时存储这样的数据和操作信息的若干随机存取存储器(RAM)34。还在控制器25和主机31之间交换命令、状态信号和正被读取或编程的数据的地址。存储器系统与各种主机系统一起工作。它们包括计算机(PC)、膝上型和其他便携计算机、蜂窝电话、个人数字助理(PDA)、数字相机、数字摄像机和便携式音频播放器。主机通常包括接受存储器系统的配合存储器系统插头35的用于一种或多种类型的存储卡或闪存盘的内置插座33，但是一些主机需要使用存储卡被插入到其中的适配器，并且其他的主机需要在其之间使用线缆。或者，存储器系统可以被置于主机系统中作为其集成部分。
存储器系统控制器25将从主机接收到的命令传送到解码器/驱动器电路37。类似地，将存储器系统产生的状态信号从电路37传输到控制器25。在控制器控制几乎所有存储器操作的情况下，电路37可以是简单的逻辑电路，或者电路37可以包括状态机，以控制实行给定命令所需的重复存储器操作中的至少一些。从电路37施加由解码命令得到的控制信号到字线选择电路27、局部位线选择电路29和数据输入-输出电路21。携带阵列10内的要被存取的存储器元件的物理地址的地址线39也自控制器连接到电路27和29以便实行来自主机的命令。该物理地址对应于从主机系统31接收的逻辑地址，由控制器25和/或解码器/驱动器37进行转换。结果，电路29通过在选择器件Qxy的控制元件上放置适当的电压以将所选的位线(LBLxy)与全局位线(GBLx)连接来部分地寻址阵列10内的指定的存储元件。寻址通过电路27向阵列的字线WLzy施加适当的电压而完成。
尽管图2的存储器系统利用图1的三维存储器元件阵列10，但是该系统不限于仅使用该阵列架构。给定的存储器系统可以替换地将此类型的存储器与包括闪存(比如具有NAND存储器单元阵列架构的闪存)、磁盘驱动器或者某些其他类型的存储器的另一其他类型相组合。其他类型的存储器可以具有其自己的控制器或者在某些情况下可以与三维存储器单元阵列10共享控制器25，特别是如果处于一操作级的两种类型的存储器之间存在兼容性。
尽管图1的阵列中的每个存储器元件Mzxy可以个别被寻址用于根据到来的数据改变其状态或者用于读取其现有的存储状态，但是当然优选以多个存储器元件为单位并行编程和读取该阵列。在图1的三维阵列中，在一个平面上的一行存储器元件可以并行被编程和读取。并行操作的存储器元件的数量依赖于连接到所选字线的存储器元件的数量。在一些阵列中，字线可以被分段(未在图1中示出)以使得沿着存储器元件的长度连接的存储器元件的总数量中的仅一部分——即连接到所选一段的存储器元件——可以被寻址用于并行操作。
其数据已变为废弃(obsolete)的先前编程的存储器元件可以被寻址和从其中它们先前被编程的状态重新编程。因此，正被并行地重新编程的存储器元件的状态将通常在其之间具有不同的开始状态。这对于许多存储器元件材料是可接受的，但是通常优选地在重新编程一群组存储器元件之前将其复位到共同状态。出于此目的，可以将存储器元件分组为块，其中每块存储器元件同时被复位到公共状态、优选是被编程状态之一，以准备随后用于对每块存储器元件编程。如果正使用的存储器元件材料特征在于从第一状态改变到第二状态的时间比其从第二状态改变回第一状态花费的时间少得多，则优选选择复位操作以致使进行花费更长时间的转变。然后编程比复位进行得快。更长的复位时间通常不是问题，因为复位除了废弃的数据什么都不包含的存储器元件的块在较高比例的情况下通常在后台中完成，因此不会不利地影响存储器系统的编程性能。
通过使用存储器元件的块复位，可以以与当前闪存单元阵列类似的方式操作可变电阻存储器元件的三维阵列。将存储器元件的块复位到共同状态对应于将闪存单元的块擦除到已擦除状态。本文中存储器元件的个别块可以进一步被划分为多页存储器元件，其中一页存储器元件被一起编程和读取。这类似于闪存中页的使用。个别页的存储器元件被一起编程和读取。当然，当编程时，要存储由复位状态表示的数据的那些存储器元件不从复位状态改变。一页中需要改变到另一状态以便表示正存储的数据的那些存储器元件通过编程操作来改变其状态。
在图3中例示了使用这种块和页的例子，图3提供了图1的阵列的平面1和2的平面示意图。以二维示出跨越每个平面延伸的不同字线WLzy和穿过各平面延伸的局部位线LBLxy。个别块由在这些平面的单个平面中连接到一个字线或者如果字线被分割则是字线的一段的两侧的存储器元件构成。因此在阵列的每个平面中存在非常大量的这种块。在图3所示的块中，连接到一个字线WL12的两侧的每个存储器元件M114、M124、M134、M115、M125和M135形成该块。当然，将存在沿着字线的长度连接的更多的存储器元件，但是为了简化仅例示了其中的一些。每个块的存储器元件连接在单个字线和不同的局部位线之间，即，对于图3所示的块，连接在字线WL12和各自的局部位线LBL12、LBL22、LBL32、LBL13、LBL23和LBL33之间。
还在图3中例示了页。在所述的具体实施例中，每个块存在两页。一页由沿着该块的字线的一侧的存储器元件形成，另一页由沿着字线的相对侧的存储器元件形成。在图3中标记的示例页由存储器元件M114、M124和M134形成。当然，一页通常将具有非常大数量的存储器元件以便能够一次编程和读取大量的数据。为了说明的简化，仅包括了图3的页的存储器元件中的一些。
现在将描述当作为图2的存储器系统中的阵列10工作时图1和3的存储器阵列的示例复位、编程和读取操作。对于这些例子，每个存储器元件Mzxy被认为包括非易失性存储器材料，非易失性存储器材料可以通过跨越存储器元件施加不同极性的电压(或电流)或者具有相同极性但不同量值和/或持续时间的电压来在不同电阻水平的两个稳定状态之间切换。例如可以通过使电流在一个方向上流经元件而将一类材料置于高阻状态，并且通过使电流在另一方向上流经元件而将其置于低阻状态。或者，在使用相同的电压极性切换的情况下，一个元件可能需要较高电压和较短时间来切换到高阻状态，并需要较低电压和较长时间来切换到较低电阻状态。这些是指示一位数据的存储的个别存储器元件的两个存储器状态，依赖于存储器元件的状态，其是“0”或“1”。
为了复位(擦除)一块存储器元件，该块中的存储器元件被置于其高阻状态。遵循在当前闪存阵列中使用的惯例，该状态将被指定为逻辑数据状态“1”，但是替换地其可以被指定为“0”。如图3中的例子所示，一块包括电连接到一个字线WL或其片段的所有存储器元件。块是阵列中被一起复位的存储器元件的最小单位。其可以包括数千个存储器元件。如果在字线的一侧上的一行存储器元件包括其中的例如1000个存储器元件，则一块将具有来自字线的任一侧的两行的2000个存储器元件。
使用图3所示的块作为例子，可以采取以下步骤来复位一块的所有存储器元件：
1.通过图2的电路21将所有全局位线(图1和3的阵列中的GBL1、GBL2和GBL3)设置到0伏。
2.将该块的一个字线的任一侧上的至少两个选择栅极线设置到H’伏，使得y方向上的字线的每侧上的局部位线通过其选择器件连接到其各自的全局位线并因此达到0伏。使得电压H’足够高——像在1-3伏的范围中的某个电压，通常是2伏——以导通选择器件Qxy。图3所示的块包括字线WL12，使得该字线的任一侧上的选择栅极线SG2和SG3(图1)被图2的电路29设置到H’伏，以便导通选择器件Q12、Q22、Q32、Q13、Q23和Q33。这致使在x方向上延伸的两个毗邻行中的局部位线LBL12、LBL22、LBL32、LBL13、LBL23和LBL33中的每个连接到全局位线GBL1、GBL2和GBL3中的相应全局位线。在y方向上彼此毗邻的局部位线中的两个连接到单个全局位线。那些局部位线然后被设置到全局位线的0伏。其余的局部位线优选保持未连接并且其电压浮置。
3.将正被复位的块的字线设置到H伏。此复位电压值依赖于存储器元件中的切换材料，并且可以在一伏的一小部分到几伏之间。该阵列的所有其他字线——包括所选平面1的其他字线和其他未选平面上的所有字线——被设置到0伏。在图1和3的阵列中，字线WL12被置于H伏，而阵列中的所有其他字线全部通过图2的电路27被置于0伏。
结果是跨越该块的每个存储器元件放置H伏。在图3的示例块中，这包括存储器元件M114、M124、M134、M115、M125和M135。对于正被用作例子的存储器材料类型，经过这些存储器元件的得到的电流将还没有处于高阻状态的其任意一个置于该复位状态。
可以注意到，因为仅一个字线具有非0电压，所以将没有杂散电流流动。该块的该一个字线上的电压可以致使电流仅经过该块的存储器元件流到地。也没有可以将任何未选和电浮置的局部位线驱动到H伏的任何东西，因此将不存在跨越该块以外的阵列的任何其他存储器元件的电压差。因此，没有跨越其他块中的未选存储器元件施加可以致使它们被不注意地干扰或复位的电压。
还可以注意到，可以通过将字线和毗邻选择栅极的任意组合分别设置到H或者H’来同时复位多个块。在此情况下，这样做的唯一代价是同时复位增加的数量的存储器元件所需的电流量增加。这影响了所需的电力供应的大小。
优选同时编程一页存储器元件以便增加存储器系统操作的并行性。在图4中提供了图3所示的页的扩展版本，其添加注释以例示编程操作。该页的各个存储器元件初始处于其复位状态，这是因为其块的所有存储器元件先前已经被复位。在此采用该复位状态来表示逻辑数据“1”。对于根据正被编程到该页中的到来的数据而要存储逻辑数据“0”的这些存储器元件中的任意存储器元件，这些存储器元件被切换到其低阻状态即其设置状态(set state)，而该页的其余的存储器元件保持在复位状态。
为了编程一页，仅导通一行选择器件，导致仅一行局部位线连接到全局位线。该连接交替地允许该块的两页的存储器元件在两个相继的编程周期中被编程，然后这使得在复位和编程单元中的存储器元件的数量相等。
参考图3和图4，描述在所指示的一页存储器元件M114、M124和M134内的示例编程操作，如下：
1.置于全局位线上的电压是根据存储器系统接收的用于编程的数据的样式。在图4的例子中，GBL1携带逻辑数据位“1”，GBL2携带逻辑位“0”，GBL3携带逻辑位“1”。这些位线分别被设置到相应的电压M、H和M，如所示，其中M电平电压高但不足以编程存储器元件，H电平足够高以使存储器元件进入编程状态。M电平电压可以是在0伏和H之间约为H电平电压的一半。例如，M电平可以是0.7伏，H电平可以是1.5伏。用于编程的H电平不必与用于复位或读取的H电平相同。在此情况下，根据接收的数据，存储器元件M114和M134将仍处于其复位状态，而存储器元件M124正被编程。因此，通过以下步骤，编程电压仅施加到此页的存储器元件M124。
2.将正被编程的页的字线设置到0伏，在此情况下是所选字线WL12。这是该页的存储器元件连接到的唯一字线。所有平面上的其他字线的每个被设置到M电平。通过图2的电路27施加这些字线电压。
3.将在所选字线以下以及任一侧的选择栅极线之一设置到H电压电平，以便选择一页用于编程。对于图3和图4所示的页，H电压被置于选择栅极线SG2上以便导通选择器件Q12、Q22和Q32(图1)。所有其他选择栅极线、此例子中即线SG1和SG3被设置到0伏以便保持其选择器件截止。通过图2的电路29施加选择栅极线电压。这将一行局部位线连接到全局位线，并且使所有其他局部位线浮置。在此例子中，该行局部位线LBL12、LBL22和LBL32通过被导通的选择器件连接到各自的全局位线GBL1、GBL2和GBL3，而该阵列的所有其他局部位线(LBL)被保持浮置。
对于上述的示例存储器元件材料，此操作的结果是，发送编程电流IPROG通过(through)存储器元件M124，由此致使该存储器元件从复位改变到设置(编程)状态。相同情形将发生于连接在所选字线WL12和已被施加了编程电压电平H的局部位线(LBL)之间的其他存储器元件(未示出)。
施加以上列出的编程电压的相对时序的例子是：首先将在一页上的所有全局位线(GBL)、所选的选择栅极线(SG)、所选字线和在所选字线的任一侧的两个毗邻字线全部设置到电压电平M。在此之后，在编程周期(cycle)的持续时间，根据被编程的数据，所选的GBL升高到电压电平H，而同时所选字线的电压降到0伏。平面1中的除了所选字线WL12以外的字线以及未选的其他平面中的所有字线可以被弱驱动到M、某个较低电压或者被允许浮置以便降低必须由作为图2的电路27的部分的字线驱动器所传递的电力。
通过使除了所选行之外的所有局部位线(在此例子中除了LBL12、LBL22和LBL32之外的所有局部位线)浮置，可以通过连接在浮置位线和毗邻字线之间的处于其低阻状态的(编程的)存储器元件将电压松散地耦合到被允许浮置的所选平面1的靠外侧的字线以及其他平面的字线。这些所选平面的靠外侧的字线和未选平面中的字线尽管被允许浮置，但是可以最终通过编程的存储器元件的组合被驱动上升至电压M。
在编程操作期间通常存在寄生电流，该寄生电流可以增加必须通过所选字线和全局位线提供的电流。在编程期间，存在两个寄生电流源，一个到不同块中的毗邻页，另一个到相同块中的毗邻页。第一个的例子是图4所示的来自在编程期间已经升高到电压电平H的局部位线LBL22的寄生电流IP1。存储器元件M123连接在该电压和在其字线WL11上的电压电平M之间。该电压差可以致使寄生电流-IP1流动。因为在局部位线LBL12或者LBL32与字线WL11之间没有这样的电压差，所以没有这样的寄生电流流经存储元件M113或M133的任一个，结果这些存储器元件根据正被编程的数据保持在复位状态。
其他寄生电流可以类似地从相同的局部位线LBL22流到其他平面中的毗邻字线。这些电流的存在可能限制在存储器系统中可以包括的平面的数量，这是因为总电流可能随着平面的数量而增加。对于编程的限制是在存储器电力供应的电流容量，因此平面的最大数量是电力供应的大小和平面的数量之间的折衷。在大多数情况下通常可以使用4-8个平面的数量。
在编程期间的另一寄生电流源是到相同块中的毗邻页。被使得浮置的局部位线(除了连接到被编程的行的存储器元件的局部位线之外的所有局部位线)将趋向于通过任意平面上的任意编程的存储器元件被驱动到未选字线的电平电压M。这又可以致使寄生电流在所选平面中从处于M电压电平的这些局部位线流到处于0伏的所选字线。对于此的例子由图4中所示的电流IP2、IP3和IP4给出。通常，这些电流将比以上讨论的另一寄生电流IP1小得多，这是因为这些电流仅流经处于其导电状态的与所选平面中的所选字线毗邻的那些存储器元件。
上述编程技术确保所选页被编程(局部位线处于H，所选字线处于0)，并且毗邻的未选字线处于M。如之前所述，其他未选字线可以被弱驱动到M或者初始被驱动到M然后使其浮置。或者，也可以使在远离所选字线(例如离开5个字线以上)的任意平面中的字线未充电(处于地)或者浮置，这是因为流向它们的寄生电流是如此低以致与已识别的寄生电流相比可以忽略，因为它们必须流经五个或更多导通的器件(处于其低阻状态的器件)的一串联组合。这可以降低通过对大量字线充电引起的电力消耗。
尽管以上描述假设被编程的页的每个存储器元件将藉助编程脉冲的一次施加而达到其期望的导通值，但是替换地也可以使用在NOR或NAND闪存技术中常用的编程-验证技术。在此过程中，对于给定页的完整编程操作包括一系列个别的编程操作，其中在每个编程操作内出现导通电阻方面的较小改变。在每个编程操作之间散布的是验证(读取)操作，其确定各个存储器元件是否已经达到与正在存储器元件中被编程的数据一致的电阻或电导(conductance)的期望的编程水平。对于每个存储器元件，当其被验证达到电阻或电导的期望值时，针对其的编程/验证的序列终止。在所有被编程的存储器元件被验证已经达到其期望的编程值时，则该页存储器元件的编程完成。在美国专利No.5172338中描述了此技术的例子。
主要参考图5，描述对一页存储器元件、比如存储器元件M114、M124和M134的状态的并行读取。示例的读取过程的步骤如下：
1.将所有全局位线GBL和所有字线WL设置到电压VR。电压VR仅是方便的基准电压，并且可以是任意数量的值，但是通常将在0和1伏之间。通常，对于发生重复读取的操作模式，将阵列中的所有字线设置到VR以便降低寄生读取电流是方便的，即使这需要对所有字线充电。但是，作为替换，仅需要将所选字线(图5中的WL12)、处于与所选字线相同位置的每个其他平面中的字线以及所有平面中紧接毗邻的字线升高到VR。
2.通过在与所选字线毗邻的控制线上放置电压来导通一行选择器件以便界定要读取的页。在图1和图5的例子中，电压被施加到控制线SG2以便导通选择器件Q12、Q22和Q32。这将一行局部位线LBL12、LBL22和LBL32连接到其各自的全局位线GBL1、GBL2和GBL3。这些局部位线然后连接到存在于图2的电路21中的各个感测放大器(SA)，并且采取它们连接到的全局位线的电势VR。允许所有其他局部位线LBL浮置。
3.将所选字线(WL12)设置到电压VR±Vsense。基于感测放大器选择Vsense的符号(sign)，并且其具有大约0.5伏的量值。所有其他字线上的电压保持相同。
4.对于时间T，感测流入(VR+Vsense)或流出(VR-Vsense)每个感测放大器的电流。这些是示出为正流经图5的例子的被寻址的存储器元件的电流IR1、IR2和IR3，它们与各个存储器元件M114、M124和M134的编程状态成比例。然后通过连接到相应的全局位线GBL1、GBL2和GBL3的电路21内的感测放大器的二进制输出给出存储器元件M114、M124和M134的状态。然后这些感测放大器输出经过线23(图2)发送到控制器25，控制器25然后将读取的数据提供给主机31。
5.通过从选择栅极线(SG2)移除电压来截止选择器件(Q12、Q22和Q32)，以便将局部位线与全局位线断开，并且将所选字线(WL12)返回到电压VR。
在这样的读操作期间的寄生电流具有两个不期望的效果。如像编程那样，寄生电流使得对存储器系统电力供应的需求增加。另外，可能存在寄生电流，其错误地包含于经过正被读取的寻址的存储器元件的电流中。因此，如果这样的寄生电流足够大，则这可能导致错误的读取结果。
如在编程情况中那样，除了所选行(图5的例子中的LB12、LB22和LB32)之外的所有局部位线是浮置的。但是浮置的局部位线的电势可能通过任意平面中的处于其编程(低阻)状态并连接在浮置位线和处于VR的字线之间的任意存储器元件驱动到VR。在数据读取期间不存在与编程情况下(图4)的IP1相当的寄生电流，这是因为所选局部位线和毗邻的未选择的字线两者都处于VR。但是，寄生电流可能流经连接在浮置局部位线和所选字线之间的低电阻存储器元件。这些电流可与编程期间的电流IP2、IP3和IP4(图4)相当，在图5中示出为IP5、IP6和IP7。这些电流的每个可以在量值上等于经过寻址的存储器元件的最大读取电流。但是，这些寄生电流正从处于电压VR的字线流到处于电压VR±Vsense的所选字线而不流经感测放大器。这些寄生电流将不流经感测放大器所连接到的所选局部位线(图5中的LB12、LB22和LB32)。尽管它们对功率消耗有贡献，但是这些寄生电流并不因此引入感测误差。
尽管邻近的字线应该处于VR以最小化寄生电流，但是如在编程情况下那样，可期望弱驱动这些字线或甚至允许它们浮置。在一个变型中，所选字线和邻近字线可以被预充电到VR然后被允许浮置。当感测放大器被通电(energized)时，其可以将它们充电到VR使得这些线上的电势由来自感测放大器的基准电压(与来自字线驱动器的基准电压相反)准确地设置。这可以在将所选字线充电到VR±Vsense之前发生，但是直到此充电瞬变(transient)完成之前不测量感测放大器电流。
在存储器阵列10内还可以包括参考单元以促进任何或所有的公共数据操作(擦除、编程或读取)。参考单元是其中电阻被设置到特定值的结构上几乎尽可能与数据单元一致的单元。它们可用于去除或跟踪与温度、工艺非均匀性、重复编程、时间或者在存储器的操作期间可能变化的其他单元属性相关联的数据单元的电阻漂移。通常它们被设置为具有高于存储器元件在一个数据状态中的最高可接受低阻值(比如导通电阻)、以及低于存储器元件在另一数据状态中的最低可接受高阻值(比如截止电阻)的电阻。参考单元可以对于平面或者整个阵列是“全局的”，或者可以被包含在每个块或页内。
在一个实施例中，在每页内可以包含多个参考单元。这种单元的数量可以是仅几个(少于10个)，或者可以高达每页内的单元的总数的百分之几。在此情况下，通常在与页内的数据独立的单独操作中复位和写参考单元。例如，它们可以在工厂中被设置一次，或者可以在存储器阵列的操作期间被设置一次或多次。在上述的复位操作期间，所有的全局位线被设置为低，但是这可以修改为仅将与正被复位的存储器元件相关联的全局位线设置到低值，而将与参考单元相关联的全局位线设置到中间值，因此防止它们被复位。或者，为了复位给定块内的参考单元，与参考单元相关联的全局位线被设置为低值，而与数据单元相关联的全局位线被设置到中间值。在编程期间，反转此过程，并且将与参考单元相关联的全局位线升高到高值以将参考单元设置到期望的导通电阻，而存储器元件保持在复位状态。通常，将改变编程电压或次数以将参考单元编程到与编程存储器元件时相比较高的导通电阻。
例如，如果选择每页中的参考单元的数量为数据存储存储器元件的数量的1％，则可以将它们沿着每个字线物理地布置，使得每个参考单元与其相邻者相隔100个数据单元，并且与读取参考单元相关的感测放大器可以将其参考信息与读取数据的居间的感测放大器共享。可以在编程期间使用参考单元以确保以足够的余量(margin)编程数据。关于在页内使用参考单元的进一步的信息可以在美国专利no.6222762、6538922、6678192和7237074中找到。
在一个具体实施例中，参考单元可以用于近似地消除阵列中的寄生电流。在此情况下，参考单元的电阻值被设置为复位状态的值而不是如之前所述的在复位状态和数据状态之间的值。每个参考单元中的电流可以通过其相关联的感测放大器来测量，并且从相邻数据单元中减去此电流。在此情况下，参考单元正逼近(approximate)在所跟踪的存储器阵列的区域中流动的且类似于在数据操作期间在阵列的该区域中流动的寄生电流的寄生电流。可以在两个步骤操作(测量参考单元中的寄生电流，随后从在数据操作期间获得的值中减去其值)中或者与数据操作同时应用此校正。其中能够进行同时操作的一种方式是使用参考单元来调整毗邻感测放大器的时序或参考电平。此例子在美国专利no.7324393中示出。
在可变电阻存储器元件的传统二维阵列中，通常包括与交叉的位线和字线之间的存储器元件串联的二级管。二极管的主要目的是降低在复位(擦除)、编程和读取存储器元件期间寄生电流的数量和量值。本文的三维阵列的显著优点是：与其他类型的阵列相比，得到的寄生电流较少，并且因此对阵列的操作具有降低的负面影响。
二极管还可以与三维阵列的个别存储器元件串联，就像目前在可变电阻存储器元件的其他阵列中进行的那样，以便进一步降低寄生电流的数量，但是这样做存在缺点。主要是，制造工艺变得更复杂。然后需要添加的掩膜和添加的制造步骤。此外，因为硅p-n二极管的形成通常需要至少一个高温步骤，则字线和位线不能由具有低熔点的金属、比如在集成电路制造中常用的铝制成，这是因为在随后的高温步骤期间，其可能熔化。使用金属或者包括金属的合成材料是优选的，这是因为其导电性比由于被暴露于这种高温而通常用于位线和字线的其导电掺杂的多晶硅材料高。具有作为个别存储器元件的部分形成的二极管的、电阻切换存储器元件的阵列的例子在专利申请公开no.US2009/0001344A1中给出。
由于本文中的三维阵列中的寄生电流数量降低，因此可以管理寄生电流的总量值而不用使用这样的二极管。除了更简单的制造工艺之外，不存在二极管允许双极性操作；即，其中用于将存储器元件从其第一状态切换到其第二存储器状态的电压极性与用于将存储器元件从其第二存储器状态切换到其第一存储器状态的电压极性相反的操作。双极性操作相比单极性操作(与从存储器元件的第二存储器状态切换到第一存储器状态相同极性的电压被用于将存储器元件从其第一存储器状态切换到第二存储器状态)的优点是用于切换存储器元件的电力的降低以及存储器元件的可靠性的改进。像在由金属氧化物和固体电解质材料制成的存储器元件中那样，在其中导电丝极的形成和破坏是用于切换的物理机制的存储器元件中可以见到双极性操作的这些优点。
寄生电流的水平随着平面的数量以及沿着每个平面内的个别字线连接的存储器元件的数量而增加。但是，因为每个平面上的字线的数量并不显著影响寄生电流量，所以平面可以个别地包括大量字线。可以通过将字线分段成更少数量的存储器元件的部分来进一步管理由于沿着个别字线的长度连接的大量存储器元件得到的寄生电流。然后，对沿着每个字线的一段连接的存储器元件而不是沿着字线的整个长度连接的存储器元件的总数进行擦除、编程和读取操作。
在此所述的可重编程的非易失性存储器阵列具有许多优点。每单位半导体基板面积可以存储的数字数据的量高。可以以每个存储的数据位的更低成本来制造。对于整个平面堆叠仅需要一些掩膜而不是对于每个平面需要单独的掩膜组。相比于不使用垂直局部位线的其他多平面结构，与基板的局部位线连接的数量显著减少。该架构消除了每个存储器单元具有与电阻存储器元件串联的二极管的需要，由此进一步简化了制造工艺并使能够使用金属导线。此外，操作该阵列所需的电压比在当前商业上的闪存中所使用的电压低得多。
因为每个电流路径的至少一半是垂直的，所以在大交叉点阵列中存在的电压降显著减小。由于更短的垂直组件引起的电流路径的减小的长度意味着在每个电流路径上存在近似一半数量的存储器单元，因此泄漏电流减少，且在数据编程或读取操作期间被干扰的未选单元的数量也减少。例如，如果在传统的阵列中存在与一字线相关联的N个单元以及与相等长度的位线相关联的N个单元，则存在与每个数据操作相关联的或者“接触的”2N个单元。在本文所述的垂直局部位线架构中，存在与位线相关联的n个单元(n是平面的数量并且通常是诸如4或8的小数字)，或者N+n个单元与一数据操作相关。对于大的N，这意味着受数据操作影响的单元的数量近似是传统三维阵列中的一半。
可用于存储器存储元件的材料
用于图1的阵列中的非易失性存储器储存元件Mzxy的材料可以是硫族化物、金属氧化物或者响应于施加的外部电压或者经过该材料的电流而呈现电阻的稳定、可逆转变(shift)的大量材料中的任意一种。
金属氧化物的特征在于当初始沉积时是绝缘的。一种合适的金属氧化物是氧化钛(TiOx)。先前报告的使用此材料的存储器元件在图6中例示。在此情况下，在退火过程中更改近似化学计量(near-stoichiometric)TiO2块材料以接近底部形成一缺氧层(或具有氧空位的层)。顶部铂电极，利用其高功函数(work function)，为电子创建高电势Pt/TiO2阻挡。结果，在适度电压(一伏以下)下，非常低的电流将流经此结构。底部Pt/TiO2-x阻挡通过氧空位(O+ 2)的存在而降低，并且表现为低电阻接触(欧姆接触(ohmic contact))。(已知TiO2中的氧空位担当n型掺杂物，从而变换经导电掺杂的半导体中的绝缘氧化物)。得到的复合结构(composite structure)处于不导电(高阻)状态。
但是当跨越该结构施加大的负电压(比如1.5伏)时，氧空位朝向顶部电极漂移，结果，电势阻挡Pt/TiO2减少，并且相对高的电流可以流经该结构。于是该器件处于其低阻(导电)状态。他人报告的实验已示出导电在TiO2的类似细丝的区域中发生(可能沿着颗粒边界)。
通过跨越图6的结构施加大的正电压来断开导电路径。在此正偏压下，氧空位移动远离顶部Pt/TiO2阻挡的附近，并且“断开”细丝。器件返回到其高阻状态。导电和不导电状态两者都是非易失性的。通过施加在0.5伏左右的电压来感测存储器存储元件的导电性可以容易地确定存储器元件的状态。
尽管此具体导电机制可能不适用于所有金属氧化物，但是作为一群组，它们具有类似的行为：当施加适当电压时发生从低导电状态到高导电状态的转变，并且两个状态是非易失性的。其他材料的例子包括HfOx、ZrOx、WOx、NiOx、CoOx、CoalOx、MnOx、ZnMn2O4、ZnOx、TaOx、NbOx、HfSiOx、HfAlOx。适合的顶部电极包括具有高功函数(通常＞4.5eV)、能够与金属氧化物接触吸取氧以在接触处形成氧空位的金属。一些例子是TaCN、TiCN、Ru、RuO、Pt、富Ti的TiOx、TiAlN、TaAlN、TiSiN、IrOn2。用于底部电极的合适的材料是任何导电富氧材料，比如Ti(O)N、Ta(O)N、TiN和TaN。电极的厚度通常是1nm或更大。金属氧化物的厚度通常在5nm到50nm的范围内。
适合于存储器存储元件的另一类材料是固体电解质，但是因为它们在沉积时导电，因此需要形成个别存储器元件并且使它们彼此隔离。固体电解质有些类似于金属氧化物，并且假设导电机制是在顶部和底部电极之间的金属细丝的形成。在此结构中，通过将来自一个电极(可氧化的电极)的离子溶解到单元的主体(固体电解质)中来形成该细丝。在一个例子中，固体电解质包含银离子或者铜离子，并且可氧化的电极优选是在过渡金属硫化物或者硒化物材料中添加的金属，比如Ax(MB2)1-x，其中A是Ag或者Cu，B是S或者Se，M是诸如Ta、V或者Ti的过渡金属，x范围从大约0.1到大约0.7。这样的化合物最小化将不需要的材料氧化到固体电解质中。这样的化合物的一个例子是Agx(TaS2)1-x。替换的化合物材料包括α-AgI。另一电极(惰性或者中性电极)应该是良好电导体，同时保持在固体电解质材料中不可溶解。例子包括诸如W、Ni、Mo、Pt、金属硅化物等的材料和化合物。
固体电解质材料的例子是：TaO、GeSe或者GeS。适合用作固体电解质单元的其他系统是：Cu/TaO/W、Ag/GeSe/W、Cu/GeSe/W、Cu/GeS/W和Ag/GeS/W，其中第一材料是可氧化的电极，中间的材料是固体电解质，第三个材料是惰性(中性)电极。固体电解质的典型厚度是在30nm和100nm之间。
近年来，碳已经作为非易失性存储器材料被广泛研究。作为非易失性存储器元件，碳通常以两种形式使用，导电的(类石墨碳，grapheme like-carbon)和绝缘的(非晶碳，amorphous carbon)。两种类型的碳材料的区别是碳化学键的内容，所谓的sp2和sp3杂化(hybridization)。在sp3组态中，碳价电子被保持在强共价键中，结果，sp3杂化是不导电的。其中sp3组态占主导的碳膜通常被称为四面体非晶碳，或者类金刚石碳。在sp2组态中，不是所有的碳价电子都保持在共价键中。弱紧束缚电子(phi键)有助于导电，使得大多数sp2组态成为导电碳材料。碳电阻切换非易失性存储器的操作是基于以下事实：可能通过向碳结构施加适当的电流(或电压)脉冲将sp3组态转变为sp2组态。例如，当跨越材料施加非常短(1-5ns)的高振幅电压脉冲时，电导在材料sp2改变为sp3形式(“复位”状态)中时大大降低。已经提出如下理论：由此脉冲产生的高的局部温度导致材料中的无序化，并且如果脉冲非常短，则碳在非晶状态(sp3杂化)中“淬火(quench)”。另一方面，当在复位状态下时，施加较低的电压达更长时间(～300nsec)导致材料的部分改变为sp2形式(“设置”状态)。碳电阻切换非易失性存储器元件具有类似电容器的配置，其中顶部和底部电极由像W、Pd、Pt和TaN的高温熔点金属制成。
近来已经明显注意到碳纳米管(CNT)作为非易失性存储器材料的应用。(单壁)碳纳米管是碳的空心柱形，通常是碳原子厚的卷曲式且自闭合的薄片，具有大约是1-2nm的典型直径以及几百倍大的长度。这样的纳米管可以展示出非常高的导电性，并且关于与集成电路制造的兼容性已经做出各种提议。已提出在在惰性结合混合料(binder matrix)中封装“短的”CNT以形成CNT构造。可以使用旋涂或喷涂将这些CNT构造沉积在硅晶片上，并且在应用时，CNT具有关于彼此的随机取向。当跨越此构造施加电场时，CNT趋向于弯曲(flex)或者使其自身对准，使得该构造的导电性改变。从低到高电阻以及相反的切换机制不好理解。如在其他基于碳的电阻切换非易失性存储器中那样，基于CNT的存储器具有类似电容器的配置，顶部和底部电极由诸如上述那些高熔点金属制成。
适合于存储器存储元件的另一类材料是相变材料。优选的相变材料群组包括硫属化物玻璃，通常是化合物GexSbyTez，其中优选x＝2，y＝2和z＝5。GeSb也被发现是有用的。其他材料包括AgInSbTe、GeTe、GaSb、BaSbTe、InSbTe和这些基本元素的各种其他组合。厚度通常在1nm到500nm的范围内。一般接受的对于切换机制的解释是：当施加高能量脉冲达非常短的时间以致使材料的一区域熔化时，材料在非晶状态(其是低导电状态)下“淬火”。当施加较低能量脉冲达更长时间使得温度维持在结晶温度以上但是在熔化温度以下时，该材料结晶以形成高导电性的多晶相。通常使用与热丝电极(heaterelectrode)集成的次石印柱(sub-lithographic pillar)制造这些器件。通常，经历了相变的局部区域可以被设计为对应于在步长边缘或者其中材料横过在低热导材料中蚀刻的槽的区域上的转变。接触电极可以是厚度从1nm到500nm的诸如TiN、W、WN和TaN的任意高熔点金属。
将注意到，大多数上述例子中的存储器材料利用在其任一侧上的电极(其组成经特别选择)。在其中字线(WL)和/或局部位线(LBL)也通过与存储器材料直接接触形成这些电极的本文中的三维存储器阵列的实施例中，这些线优选由上述导电材料制成。在对于两个存储器元件电极中的至少一个使用另外的导电区段的实施例中，这些区段因此由用于存储器元件电极的上述材料制成。
引导(steering)元件通常被并入可控制电阻型存储器存储元件中。引导元件可以是晶体管或者二极管。尽管本文所述的三维架构的一优点是这样的引导元件不是必需的，但是可以存在其中期望包括引导元件的特定配置。二极管可以是p-n结(不必有硅)、金属/绝缘体/绝缘体/金属(MIIM)或者肖特基(Schottky)型金属/半导体触点，但是替换地可以是固体电解质元件。此类型的二极管的特性是：对于存储器阵列中的校正操作，在每个地址操作期间，其需要被“接通”和“切断”。直到存储器元件被寻址，二极管才处于高阻状态(“截止”状态)，并且对电阻存储器元件“屏蔽”干扰电压。为了访问电阻存储器元件，需要三个不同的操作：a)将二极管从高电阻转换为低电阻，b)通过施加跨越二极管的电压或者经过二极管的电流来编程、读取或复位(擦除)存储器元件，以及c)复位(擦除)二极管。在一些实施例中，这些操作中的一个或多个可以组合成同一步骤。可以通过向包括二极管的存储器元件施加反向电压来实现复位该二极管，这可以致使二极管细丝崩溃并且二极管返回到高阻状态。
为了简化，以上描述考虑了在每个单元中存储一个数据值的最简单情况：每个单元被复位或者被设置，并且持有一位数据。但是，本申请的技术不限于此简单情况。通过使用导通电阻的各个值以及设计感测放大器以能够在几个这样的值之间进行区分，每个存储器元件可以在多级单元(MLC)中保持多位数据。这种操作的原理在之前参考的美国专利申请no.5172338中描述。应用于存储器元件的三维阵列的MLC技术的例子包括Kozicki等人的题为“Multi-bit Memory Using Programmable Metallization Cell Technology(使用可编程金属化单元技术的多位存储器)”的论文，Proceedings of the International/conference on Electronic Devices and Memory，法国格勒诺布尔，2005年6月12-17日，第48-53页以及Schrogmeier等人的“Time Discrete Voltage Sensingand Iterative Programming Control for a 4F2 Multilevel CBRAM”(2007年Symposium on VLSI Circuits)。
三维阵列的具体结构例子
现在描述用于实现图1的三维存储器元件阵列的三种替换的半导体结构。
图7中例示的第一例子被配置为使用当首先沉积时不导电的存储器元件(NVM)材料。以上讨论的类型的金属氧化物具有此特性。如关于图6说明的，响应于在材料的相对侧的电极上放置适当的电压，在那些电极之间形成导电细丝。这些电极是阵列中的位线和字线。另外，因为该材料是不导电的，所以不需要将字线和位线的交叉点处的存储器元件相互隔离。可以通过材料的单个连续层实现数个存储器元件，这在图7的情况中是y方向上沿着垂直位线的相对两侧垂直地取向并穿过所有平面向上延伸的NVM材料条带(strip)。图7的结构的显著优点是：可以通过使用单个掩膜同时界定一组平面中的所有字线和在其之下的绝缘条带，因此极大地简化了制造工艺。
参考图7，示出了三维阵列的四个平面101、103、105和107的一小部分。与图1的等效电路的那些对应的图7的阵列的元件由相同的附图标记标识。将注意到，图7示出图1的两个平面1和2加上在其顶部之上的另外两个平面。所有的平面具有相同水平栅极图案、电介质和存储器存储元件(NVM)材料。在每个平面中，金属字线(WL)在x方向上延长并且在y方向上间隔开。每个平面包括将其字线与在其以下的平面的字线(或在平面101的情形下，其下方的基板电路组件)隔离的绝缘电介质层。穿过每个平面延伸的是在垂直的z方向上延长并在x-y方向上形成规则阵列的金属局部位线(LBL)“柱”的集合。
每个位线柱连接到硅基板中的一组全局位线(GBL)之一，这些全局位线穿过在基板中形成的选择器件(Qxy)的、以与柱间隔相同的间距在y方向上伸展(run)，这些选择器件的栅极由在x方向上延长的选择栅极线(SG)驱动，这些选择栅极线也形成在基板中。切换器件Qxy可以是传统的CMOS晶体管(或者垂直npn晶体管)，并使用与用于形成其他传统电路相同的工艺来制造。在代替MOS晶体管使用npn晶体管的情况下，用在x方向上延长的基极接触电极线来替换选择栅极线(SG)。感测放大器、输入-输出(I-O)电路、控制电路和任何其他所需的外围电路也制造在基板中但是未在图7中示出。对于在x方向上的每行局部位线柱存在一个选择栅极线(SG)，对于每个单独的局部位线(LBL)存在一个选择器件(Q)。
非易失性存储器元件(NVM)材料的每个垂直条带被夹在垂直局部位线(LBL)和在所有平面中垂直地堆叠的多个字线(WL)之间。优选地，NVM材料在x方向上存在于局部位线(LBL)之间。存储器存储元件M位于字线(WL)和局部位线(LBL)的每个相交处。在上述金属氧化物用于存储器存储元件材料的情况下，在相交的局部位线(LBL)和字线(WL)之间的NVM材料的小区域通过施加到相交线的适当的电压在导电(设置)和不导电(复位)状态之间可控制地交替。
还可能存在在LBL和平面间的电介质之间形成的寄生NVM元件。通过将电介质条带的厚度选择为大(与NVM材料层的厚度(即局部位线和字线之间的间隔)相比)，可以使得通过使同一垂直字线堆叠中的字线之间的电压不同引起的场足够小，以使寄生元件永远不传导极大量的电流。类似地，在其他实施例中，如果毗邻LBL之间的操作电压保持在编程阈值以下，则可以使不导电的NVM材料位于毗邻局部位线之间之处。
用于制造图7的结构的工艺的概况如下：
1.按传统方式在硅基板上形成包括选择器件Q、全局位线GBL、选择栅极线SG和在该阵列外围的其他电路的支持电路，并且将此电路的顶部表面平坦化，比如通过利用置于该电路上方的蚀刻终止材料层来蚀刻。
2.交替的电介质(绝缘体)层和金属层形成为彼此叠加并且至少在其中形成有选择器件Q的基板区域上方的薄片。在图7的例子中，形成四个这样的薄片。
3.然后通过使用在这些薄片顶部上方形成的具有在x方向上延长的并且在y方向上间隔开的狭缝的掩膜来蚀刻(隔离)这些薄片。所有材料被向下移除到蚀刻终止，以便形成图7中的沟槽，其中稍后在该沟槽中形成局部位线(LBL)柱和NVM材料。在沟槽的底部还通过蚀刻终止材料层来蚀刻接触孔以允许对在随后形成的柱的位置处的选择器件Q的漏极的访问(access)。沟槽的形成还界定了字线(WL)在y方向上的宽度。
4.沿着这些沟槽的侧壁并跨越在沟槽以上的结构在薄层中沉积非易失性存储器(NVM)材料。这使得NVM材料沿着每个沟槽的相对侧壁并与暴露至沟槽中的字线(WL)表面相接触。
5.然后在这些沟槽中沉积金属以便与非易失性存储器(NVM)材料接触。使用在y方向上具有狭缝的掩膜来图案化(pattern)金属。通过经此掩膜的蚀刻移除金属材料而留下局部位线(LBL)柱。还可以移除在柱之间的x方向上的非易失性存储器(NVM)材料。然后用电介质材料填充在x方向上的柱之间的间隔并将其平坦化回到结构的顶部。
图7的构造的显著优点是：仅需要通过单个掩膜的一个蚀刻操作来一次形成穿过各平面的材料的所有层的沟槽。但是，工艺局限性可能限制以此方式可以一起被蚀刻的平面的数量。如果所有层的总厚度太大，则可能需要在连续的步骤中形成沟槽。蚀刻第一数量的层，在第一数量的刻成沟槽的层的顶部已形成第二数量的层之后，顶部层经历第二蚀刻步骤以在其之中形成与底部层中的沟槽对准的沟槽。对于具有非常大数量的层的实现方式，甚至可以将此序列重复更多次。
实现图1的三维存储器单元阵列的第二例子由图8例示，并且关于图9-14概括形成此结构的过程。此结构被配置为使用当沉积在该结构上时导电或不导电的用于非易失性存储器储存元件的任意类型的材料，比如上述的那些。NVM元件与LBL隔离并且被夹在底部金属电极和字线之间。底部电极与LBL电接触，而字线通过绝缘体与LBL电隔离。在局部位线(LBL)和字线(WL)的相交处的NVM元件在x和z方向上彼此电隔离。
图8示出仅在局部位线(LBL)的一侧的、此第二结构例子的三个平面111、113和115的每个的一部分。在形成平面时，使用两个掩膜化步骤在该平面中界定字线(WL)和存储器存储元件(Mxy)。在界定了群组中的最后的平面之后，全局地界定在z方向上与该群组的每个平面交叉的局部位线。图8的结构的重要特征在于，存储元件Mxy在其各自的字线以下，而不是像在图7的例子中那样用作字线(WL)和垂直局部位线(LBL)之间的绝缘体。此外，底部电极接触每个存储元件Mxy的下表面，并且在y方向上横向延伸到局部位线(LBL)。经过存储器单元之一的导电性经过位线，横向沿着底部电极，在z方向上垂直地经过存储元件Mxy的切换材料(以及可选地经过阻挡金属层，如果其存在的话)，并到达所选字线(WL)。这允许对存储元件Mzxy使用导电切换材料，这在图7的例子中将使垂直地彼此重叠的不同平面中的字线电短路。如图8所示，字线(WL)沿局部位线(LBL)的y方向突然停止，并且不具有像在图7的例子中的情况那样在相同的z位置处夹在字线和局部位线之间的非易失性存储器(NVM)材料。存储元件Mxy类似地与局部位线(LBL)间隔，通过底部电极电连接到其处。
用于形成存储元件Mzxy在x-y方向上处于规则的阵列中的图8的三维结构的一个平面的工艺的概况如下：
a.在连续的电介质(绝缘体)层上形成包含底部电极、切换材料和(可选地)阻挡金属的条带的堆叠的平行集合，其中各堆叠在y方向上延长并在x方向上间隔开。此中间结构示出在图9中。形成此结构的工艺包括：依次沉积底部绝缘体(以将器件与层111中的基板以及与层113和115中的下平面相隔离)、导电材料(例如钛)的底部电极、切换NVM材料层、顶部电极阻挡金属(例如铂)的层，之后是光致抗蚀剂材料的第一层。将光致抗蚀剂图案化为一组水平线和在y方向上伸展的间隔。减小光致抗蚀剂线的宽度(将光致抗蚀剂“变细”)以减小掩膜材料的线的宽度，以便堆叠之间的间隔大于线的宽度。这是为了补偿可能的随后的切换元件的行在不同平面之间的未对准，并且允许公共垂直局部位线在所有平面中同时与底部电极相接触。这还减小了切换元件的尺寸(及因此的电流)。使用光致抗蚀剂作为掩膜，蚀刻堆叠，在底部绝缘层上终止。然后移除光致抗蚀剂，并且用另一绝缘体填充行之间的空隙(未在图9中示出)并且将得到的结构平坦化。
括b.参考图10-12，堆叠被分离以形成各个存储器元件的x-y阵列，每个包含接合在y方向上的两个毗邻存储器元件的底部电极。
1.在该结构上方沉积电介质(绝缘体)层。
2.图案化在x方向上伸展的光致抗蚀剂的平行线，并蚀刻顶部绝缘体层以从此层形成图10所示的的平行隔离条带I1。该蚀刻终止在阻挡金属处(或者如果没有阻挡金属则终止在存储器材料处)，并且绝缘体填充堆叠之间的空隙(未示出)。
3.用具有与绝缘体I1不同的蚀刻特性的第二绝缘体(I2)填充因此形成的阵列的暴露区域，然后将其平坦化。结果例示在图11中。
4.其后，通过使用暴露的I2作为掩膜的选择性蚀刻来移除所有剩余的I1。然后沿着I2的边缘形成间隔物，如图12所示。
5.使用这些间隔物和I2条带作为掩膜，蚀刻透过平行的堆叠(包括底部电极条带)，由此通过底部电极条带之间的沟槽将底部电极条带隔离，以便每个条带仅接触两个毗邻的存储器元件Mzxy。作为对于形成用作蚀刻掩膜的一部分的间隔物的替换，代替地可以形成光致抗蚀剂掩膜。但是，存在这样的光致抗蚀剂掩膜未对准的可能性，并且其间距可能不能像利用间隔物获得的一样小。
6.然后第三绝缘体层被沉积在该结构上方并进入刚刚蚀刻的沟槽中，并且回蚀(etch back)第三绝缘体层以略微高于暴露的切换材料的高度，由此留下第三绝缘体I3。结果示出在图12(沿着一个底部电极线在y方向上绘制的截面图)中。
c.然后在暴露区域中形成字线，使得与两个毗邻的存储器元件电阻接触(欧姆接触，ohmic contact)(这是大马士革工艺)。
1.首先移除间隔物。结果示出为图13，存储器堆叠的矩形x-y阵列(类似面向上的柱)，y方向上的每两个毗邻的堆叠由公共底部电极连接。为了清楚，未示出填充柱之间的底部电极上方的区域的绝缘体I2以及填充在分离底部电极的空隙与和毗邻的柱之间的沟槽的绝缘体I3。
2.然后导电字线材料被沉积，并且通过CMP被移除，使得其填充暴露的沟槽，终止在绝缘体I3和阻挡金属(如果存在的话)或者存储器材料上。注意，绝缘体I2形成其中界定导电字线材料的沟槽(作为大马士革工艺)。字线(WL)坐于绝缘体I3和两个毗邻的存储器堆叠(在此示出具有阻挡金属)的上方。得到的结构示出在图14中。
d.对平面群组中的每个平面重复上述处理步骤。注意，由于光刻未对准，一个平面中的存储器元件将不与另一平面中的存储器元件准确地对准。
e.在已形成所有平面的电路元件之后，然后形成垂直局部位线：
1.在上部平面的字线之上沉积顶部绝缘体。
2.使用光致抗蚀剂掩膜，为各个局部位线打开x-y“接触”图案，并且进行蚀刻穿过平面群组一直到基板。这些开孔的行沿着x方向与字线平行地对准，但是在y方向上在字线之间的空隙中中途被间隔开。这些开孔的尺寸小于字线之间的间隔，并且在x方向上对准以穿透每个平面中的底部电极。随着蚀刻移动经过几个平面的底部电极的每层，其将底部电极分离成两段，使得每段仅接触一个存储器元件。蚀刻继续到基板，此处其暴露至选择器件Qxy的接触。
3.然后用金属填充这些孔以形成局部位线，并且将顶部表面平坦化使得每个局部位线与任何其他局部位线独立(电分离)。可选地可以沉积阻挡金属作为此工艺的一部分。得到的结构示出在图8的垂直截面部分中。
4.或者，代替为局部位线蚀刻x-y“接触”图案，在I2氧化物区域中蚀刻在x方向上延长并在y方向上分隔开的狭缝。进行蚀刻穿过平面组一直到基板，从而形成其中稍后形成局部位线柱的沟槽。
5.然后沉积金属以填充这些沟槽。沉积的金属与所有平面中的存储器元件的底部电极接触。然后使用在x方向上具有狭缝的掩膜图案化该金属。通过经过此掩膜的蚀刻移除金属材料留下局部位线柱。用电介质材料填充各柱之间在x方向上的间隔并将其平坦化回到结构的顶部。
图15示出第三具体结构例子，其示出三个平面121、123和125的一小部分。也从导电切换材料形成存储器存储元件Mzxy。这是第二例子的变型，其中图15的存储器元件个别地采取底部电极的形状，并与垂直局部位线(LBL)接触。图15所示的层缺少图8的例子的底部电极。
通过与以上对于第二例子所述的基本相同的工艺制造图15所示的结构。主要区别是，在第二例子中对底部电极的参照在此第三例子中被切换材料所替代，并且在此第三实施例中不使用第二实施例的对切换材料的参照。
图8的第二示例结构特别适合于被沉积作为绝缘体或电导体的任何切换材料。图15所示的第三示例结构主要适合于被沉积作为电导体的切换材料(相变材料、碳材料、碳纳米管等材料)。通过隔离切换材料使得其不跨过两个堆叠之间的区域，消除了切换元件之间的导电短路的可能性。
具有降低的泄漏电流的实施例
传统上，二极管通常与存储器阵列的各种电阻元件串联连接以便降低可流经其的泄漏电流。在本发明中描述的高致密3D可重编程存储器具有不需要与每个存储器元件串联的二极管而能够保持泄漏电流降低的架构。通过选择性地耦合到一组全局位线的短的局部垂直位线，这成为可能。以此方式，3D存储器的结构需要分段，并且在该网状(mesh)中的个别路径之间的耦合减少。
即使3D可重编程存储器具有允许降低的泄漏电流的架构，但也期望进一步降低它们。如之前结合图5所述，在读操作期间可能存在寄生电流，并且这些电流具有两个不期望的影响。首先，它们导致较高的功率消耗。第二，更严重地，它们可能发生在正被感测的存储器元件的感测路径中，导致所感测的电流的错误读取。
图16例示跨越图1和3中所示的3D存储器的多个平面的读取偏压电压和电流泄漏。图16是图1所示的存储器的透视3D图的一部分沿着x方向跨越4个平面的截面图。应该清楚，尽管图1示出基板和两个平面，图16示出基板和4个平面，以更好地例示从一个平面到另一平面的泄漏电流的影响。
根据结合图5所述的一般原理，当要确定图16中的存储器元件200的电阻状态时，跨越存储器元件两端偏压电压，并感测其元件电流IELEMENT。存储器元件200存在于平面4上，并且可通过选择字线210(Sel-WLi)和局部位线220(Sel-LBLj)来访问。例如，为了施加偏压电压，所选字线210(Sel-WLi)被设置到0v，并且相应的所选局部位线220(Sel-LBLj)经由导通的选择栅极222被感测放大器240设置到诸如0.5V的基准。通过把所有平面中的所有其他未选字线也设置到基准0.5V并且把所有未选局部位线也设置到基准0.5V，则由感测放大器240感测的电流将正好是存储器元件200的IELEMENT。
图1和16所示的架构具有未选局部位线(LBLj+1，LBLj+2，…)和选择的局部位线(Sel-LBLj)，它们全部共享通到感测放大器240的全局位线250(GBLi)。在存储器元件200的感测期间，未选局部位线只能通过使其诸如栅极232的相应选择栅极截止而与感测放大器240隔离。以此方式，使未选局部位线浮置，并且其将依靠处于0.5V的毗邻节点耦合到基准0.5V。但是，毗邻节点不是精确处于基准0.5V。这是由于每个字线(与图16中的平面垂直)中的有限电阻，其导致远离被施加0.5V的字线一端的渐进电压降。这最终导致浮置的毗邻的未选局部位线耦合到与基准0.5V稍微不同的电压。在此实例中，在所选和未选局部位线之间将存在泄漏电流，如图16中的虚线箭头所示。则感测的电流是IELEMENT+泄漏电流而不是仅IELEMENT。此问题随增加的字线长度和电阻而变得更糟。
双全局位线架构
根据本发明的一个方面，3D存储器包括按三维图案布置的存储器元件，并具有在z方向上堆叠的多个平行平面，该三维图案由具有x、y和z方向的矩形坐标定义。每个平面中的存储器元件由多个字线和与多个全局位线合作(tandem)的局部位线访问。多个局部位线在z方向上穿过多个平面并且按x方向上的行和y方向上的列的二维矩形阵列布置。每个平面中的多个字线在x方向上延长，并且在y方向上在个别平面中的多个局部位线之间间隔开并与该多个局部位线分离。非易失性重编程存储器元件位于字线和位线的交叉点附近并且可由该字线和该位线访问，其中一群组存储器元件可由公共字线和一行局部位线并行访问。3D存储器还包括双全局位线架构，其中两个全局位线分别服务于在y方向上的局部位线列中的偶局部位线和奇局部位线。此架构允许一个全局位线由感测放大器使用来访问所选局部位线，并允许另一全局位线被使用来访问在y方向上与所选局部位线毗邻的未选局部位线。以此方式，毗邻的、未选局部位线可以被精确地设置到与所选局部位线相同的基准电压以便消除毗邻位线之间的泄漏电流。
图17例示具有用于改进对一组局部位线的访问的双全局位线架构的三维存储器。三维存储器10’的架构示意并概括地以这样的存储器的一部分的等效电路的形式例示。这是以上概述的三维阵列的具体例子。标准三维矩形坐标系统11用于参考，向量x、y和z的每个的方向优选与其他两个正交并具有在z方向上堆叠的多个平面。局部位线在z方向上垂直地延长并形成在x(行)和y(列)方向上的规则二维阵列。
在位于基板13以上z方向上的不同距离处的多个平面中形成存储器存储元件Mzxy。在图17中例示了两个平面1和2，但是通常将存在更多，比如4个、6个或甚至更多。在距离z处的每个平面中，字线WLzy在x方向上延长并且在y方向上在局部位线(LBLxy)之间间隔开。每个平面的每行局部位线LBLxy夹在一对字线WLzy和WLzy+1之间。局部位线和字线之间的交叉个别地发生在每个平面的在局部位线与平面相交处。个别存储器存储元件Mzxy与这些个别交叉点毗邻连接在一个局部位线LBLxy和一个字线WLzy之间。因此个别存储器元件Mzxy可通过在其间连接有该存储器元件的局部位线LBLxy和字线WLzy上放置适当的电压来寻址。选择电压以提供致使存储器元件的状态从现有状态改变到期望的新状态所需的电刺激。这些电压的电平、持续时间和其他特性依赖于用于存储器元件的材料。
三维存储器单元结构的每个“平面”通常由至少两层形成，其中定位有导电字线WLzy的一层，以及将平面彼此电隔离的电介质材料的另一层。依赖于例如存储器元件Mzxy的结构，每个平面中也可以存在另外的层。在半导体基板上一个在一个上地堆叠各平面，局部位线LBLxy与该局部位线延伸穿过的每个平面的存储元件Mzxy连接。
除了具有全局位线的加倍的全局位线结构之外，图17所示的三维存储器10’基本类似于图1所示的3D存储器10。
用于选择性地将内部存储器元件与外部数据电路连接的电路优选形成在半导体基板13中。在此具体例子中，利用选择或切换器件Qxy的二维阵列，其中x给出该器件在x方向上的相对位置，y给出其在y方向上的相对位置。作为例子，个别器件Qxy可以是选择栅极或者选择晶体管。
全局位线对(GBLxA，GBLxB)在y方向上延长，并且在x方向上具有由下标指示的相对位置。该个别器件Qxy每个将局部位线耦合到一个全局位线。实际上，一行中的每个局部位线可耦合到相应对全局位线中的一个全局位线。沿着一列局部位线，偶局部位线可耦合到相应对的全局位线中的第一个，而奇局部位线可耦合到相应对的全局位线中的第二个。
因此，在大约x’位置处的一对全局位线(GBLx’A，GBLx’B)以这样的方式个别地可与选择器件Q的源极或漏极连接：在x’位置处并沿着y方向的局部位线(LBLx’y)交替地可耦合到该对全局位线(GBLx’A，GBLx’B)。例如，在x＝1位置处沿着y方向上的列的奇局部位线(LBL11，LBL13，…)可分别经由选择器件(Q11，Q13，…)耦合到在x＝1处的该对全局位线中的第一个GBL1A。类似地，在x＝1位置处沿着相同列的奇局部位线(LBL12，LBL14，…)可分别经由选择器件(Q12，Q14，…)耦合到在x＝1处的该对全局位线中的第二个GBL1B。
在读取以及通常亦在编程器件其间，每个全局位线通常籍由经过已经导通的相应选择器件访问而耦合到一个局部位线。以此方式，感测放大器可以经由耦合的全局位线访问局部位线。
为了将一组(在此例子中指定为一行)局部位线与相应组的全局位线连接，控制栅极线SGy在x方向上延长并且与在y方向上具有共同位置的单行选择器件Qxy的控制端(栅极)连接。以此方式，可以并行访问一组或一页存储器元件。因此，依赖于哪个控制栅极线SGy接收将其所连接的选择器件导通的电压，选择器件Qxy一次将跨越x方向(在y方向上具有相同位置)的一行局部位线(LBLxy)连接到全局位线中的相应全局位线。在双全局位线架构中，在大约每个x位置处存在一对全局位线。如果沿着x方向的一行局部位线可耦合到每对相应的全局位线中的第一个，则沿着y方向，毗邻行的局部位线将可耦合到每对相应的全局位线中的第二个。例如，沿着x方向的该行局部位线(LBL11，LBL21，LBL31，…)通过经由控制栅极线SG1导通选择器件(Q11，Q21，Q31，…)而耦合到每对相应的全局位线中的第一个(GBL1A，GBL2A，GBL3A，…)。沿着y方向，沿着x方向的毗邻行的局部位线(LBL12，LBL22，LBL32，…)通过经由控制栅极线SG2导通选择器件(Q12，Q22，Q32，…)耦合到每对相应的全局位线中的第二个(GBL1B，GBL2B，GBL3B，…)。类似地，按照在每对中的第一和第二个之间交替的方式，接下来的毗邻行局部位线(LBL13，LBL23，LBL33，…)耦合到每对相应的全局位线中的第一个(GBL1A，GBL2A，GBL3A，…)。
通过使用每对相应的全局位线中的不同全局位线访问一行局部位线和毗邻行，该行和毗邻行局部位线可以同时独立地被访问。这与图1所示的单个全局位线架构的情况相反，在该情况下一行及其毗邻行局部位线两者共享相同的相应全局位线。
如结合图16所述，当不能将毗邻位线独立地设置到基准电压以便消除电流泄漏时，由于毗邻行引起的泄漏电流未被很好地控制。
图18例示了在图17的双全局线架构3D阵列中消除泄漏电流。泄漏电流的分析类似于关于图16所述的。但是，利用双全局位线架构，所选局部位线220(Sel-LBLj)允许存储器元件200经由全局位线对的第一全局位线GBLiA被感测放大器240感测，其维持在基准电压(例如0.5V)。同时，毗邻局部位线230可以由全局位线对中的第二全局位线GBLiB独立地访问。这允许毗邻局部位线230被设置到相同的基准电压。因为所选局部位线220及其毗邻局部位线(沿方向)两者都处于相同的基准电压，因此在彼此毗邻的两个局部位线之间将不存在泄漏电流。
与图1所示的架构相比，双全局位线架构将存储器阵列中的全局位线的数量加倍。但是，此缺点被为存储器阵列提供在存储器元件之间的更少的泄漏电流所补偿。
单侧字线架构
根据本发明的另一实施例，3D存储器包括按三维图案布置的存储器元件，并具有在z方向上堆叠的多个平行平面，该三维图案由具有x、y和z方向的矩形坐标定义。每个平面中的存储器元件由多个字线和与多个全局位线合作(tandem)的局部位线访问。多个局部位线在z方向上穿过多个平面并且按x方向上的行和y方向上的列的二维矩形阵列布置。每个平面中的多个字线在x方向上延长，并且在y方向上在个别平面中的多个局部位线之间间隔开并与该多个局部位线分离。非易失性重编程存储器元件位于字线和位线的交叉点附近并且可由该字线和该位线访问，其中一群组存储器元件可由公共字线和一行局部位线并行访问。3D存储器具有单侧字线架构，每个字线专门地(exclusively)连接到一行存储器元件。这通过为每行存储器元件提供一个字线来实现，而不是在两行存储器元件之间共享一个字线、并跨越该字线链接跨越阵列的存储器元件。尽管该存储器元件行也由相应行的局部位线访问，但不存在针对该字线以外的该行局部位线的耦合延伸。
之前已经描述了双侧字线架构，其中每个字线连接到与两个相应行的局部位线相关联的两个毗邻行的存储器元件，一个毗邻行沿着字线的一侧，另一毗邻行沿着另一侧。例如，如图1和3所示，字线WL12在一侧连接到分别与局部位线(LBL12，LBL22，LBL32，…)相关联的第一行(或页)存储器元件(M114，M124，M134，…)，并且还在另一侧连接到分别与局部位线(LBL13，LBL23，LBL33，…)相关联的第二行(或页)存储器元件(M115，M125，M135，…)。
图19示意性例示单侧字线架构。每个字线仅在一侧上连接到与一行局部位线相关联的一毗邻行存储器元件。
图1所示的具有双侧字线架构的3D存储器阵列可以修改为单侧字线架构，其中除了在阵列的边缘处的字线之外的每个字线将被一对字线替代。以此方式，每个字线专门地连接到一行存储器元件。因此，图1所示的字线WL12现在在图19中被字线对WL13和WL14替换。将看到，WL13连接到一行存储器元件(M114，M124，M134，…)，WL14连接到一行存储器元件(M115，M125，M135，…)。如前所述，一行存储器元件构成被并行读取或写入的一页。
图20例示具有单侧字线架构的3D阵列的一个平面和基板。从图3的双侧字线架构开始，类似地，图3中的WL12将被图20中的对WL13、WL14替换，等等。在图3中，典型的双侧字线(例如WL12)连接到两行存储器元件(在字线两侧)。在图20中，每个单侧字线(例如WL13)仅连接到一行存储器元件。
图20还例示了存储器元件的最小块，其可作为要由共享相同行局部位线(例如LBL12，LBL22，LBL32，…)的两行存储器元件(M113，M123，M133，…)和(M114，M124，M134，…)界定的单位擦除。
图21例示了图19和20的单侧字线架构3-D阵列中的泄漏电流的消除。泄漏电流的分析类似于关于图16所述的。但是，利用单侧位线架构，所选局部位线220(Sel-LBLj)不跨越分离的字线210和212耦合到毗邻位线230。因此在毗邻局部位线之间不存在泄漏电流，并且经由全局位线250和局部位线220在感测放大器240中的感测电流将仅是来自存储器元件的电流IELEMENT的电流。
与图1所示的架构相比，单侧字线架构将存储器阵列中的字线的数量加倍。但是，此缺点被为存储器阵列提供在存储器元件之间的更少的泄漏电流所抵消。
图22是具有图19所示的单侧字线架构的3D阵列的一部分的等距视图。再次，类似于图7所示的双侧字线架构的等距视图，图22是单侧字线架构的实现方式的一个具体例子。与图7相比主要区别是每个字线连接到一行存储器元件的一侧。如之前所述，此架构具有对在y方向上跨越多个字线的位线与位线耦合去耦合的优点。
该3D阵列被配置为使用当初始沉积时不导电的存储器元件(NVM)材料。之前讨论的类型的金属氧化物具有此特征。如关于图6所述，响应于在材料的相对侧的电极上放置适当的电压，在那些电极之间形成导电细丝。这些电极是阵列中的位线和字线。另外，因为该材料是不导电的，所以不需要将字线和位线的交叉点处的存储器元件相互隔离。可以通过材料的单个连续层实现数个存储器元件，这在图22的情况下是在y方向上沿着垂直位线的相对侧垂直地取向并向上延伸穿过所有平面的NVM材料条带。图22的结构的显著优点是：可以通过使用单个掩膜同时界定一组平面中的所有字线和在其之下的绝缘条带，因此极大地简化了制造工艺。
参考图22，示出了三维阵列的四个平面101、103、105和107的一小部分。图22的阵列中与图19的等效电路的元件对应的元件由相同的参考标记标识。将注意到，图22示出图19的两个平面1和2加上在其之上的两个另外的平面。所有平面具有相同水平图案的字线、电介质和存储器存储元件(NVM)材料。在每个平面中，金属字线(WL)在x方向上延长，并且在y方向上间隔开。每个平面包括将其字线与在其以下的平面的字线(或在平面101的情形下，其下方的基板电路组件)隔离的绝缘电介质层。在垂直的z方向上延长的金属局部位线(LBL)“柱”的集合延伸穿过每个平面并形成x-y方向上的规则阵列。
每个位线柱连接到硅基板中的一组全局位线(GBL)之一，这些全局位线穿过在基板中形成的选择器件(Qxy)的、以与柱间隔相同的间距在y方向上伸展(run)，这些选择器件的栅极由在x方向上延长的选择栅极线(SG)驱动，这些选择栅极线也形成在基板中。切换器件Qxy可以是传统的CMOS晶体管(或者垂直npn晶体管)，并使用与用于形成其他传统电路相同的工艺来制造。在代替MOS晶体管使用npn晶体管的情况下，用在x方向上延长的基极接触电极线来替换选择栅极线(SG)。感测放大器、输入-输出(I-O)电路、控制电路和任何其他所需的外围电路也制造在基板中但是未在图22中示出。对于在x方向上的每行局部位线柱存在一个选择栅极线(SG)，对于每个单独的局部位线(LBL)存在一个选择器件(Q)。
非易失性存储器元件(NVM)材料的每个垂直条带被夹在垂直局部位线(LBL)和在所有平面中垂直地堆叠的多个字线(WL)之间。优选地，NVM材料存在于x方向上的局部位线(LBL)之间。存储器存储元件M位于字线(WL)和局部位线(LBL)的每个相交处。在上述金属氧化物用于存储器存储元件材料的情况下，在相交的局部位线(LBL)和字线(WL)之间的NVM材料的小区域通过施加到相交线的适当的电压可控制地在导电(设置)和不导电(复位)状态之间交替。
还可能存在在LBL和平面间的电介质之间形成的寄生NVM元件。通过将电介质条带的厚度选择为大(与NVM材料层的厚度(即局部位线和字线之间的间隔)相比)，可以使得通过使同一垂直字线堆叠中的字线之间的电压不同引起的场足够小，以使寄生元件永远不传导极大量的电流。类似地，在其他实施例中，如果毗邻LBL之间的操作电压保持在编程阈值以下，则可以使不导电的NVM材料位于毗邻局部位线之间之处。
与双侧字线架构相比，单侧字线架构几乎将存储器阵列中的字线的数量加倍。此缺点可以由为更多地划分的存储器阵列提供在存储器元件之间的更少的泄漏电流而补偿。
尽管已经使用优选具有正交轴的3D坐标系统描述了示例实施例，但是其中局部位线LBL、字线WL和全局位线GBL在不同于90度的角度处交叉的其他实施例也是可能并且预期的。
结论
尽管已经关于本发明的示例实施例描述了本发明的各个方面，但是将理解，本发明有权在所附权利要求的全部范围内进行保护。

Claims (18)

1.一种数据存储器，包括按三维图案布置的存储器元件，并具有在z方向上堆叠的多个平行平面，该三维图案由具有正交的x、y和z方向的矩形坐标定义，该存储器还包括：
多个第一导线，穿过多个平面在z方向上延长，并按x方向上的行和y方向上的列的二维矩形阵列布置，
多个第二导线，跨越个别平面在x方向上延长，并在y方向上在个别平面中的多个第一导线之间间隔开并与所述多个第一导线分离，其中第一和第二导线跨越该个别平面在多个位置处彼此毗邻地交叉，
多个非易失性可重编程存储器元件，与第一和第二导线在所述多个位置处的交叉点毗邻个别地连接在第一和第二导线之间，以及其中：
在y方向上的第一导线列由相应的第三导线对可切换地访问；
该列中的偶数编号的个别第一导线可切换地耦合到相应第三导线对中的一条线；以及
该列中的奇数编号的个别第一导线可切换地耦合到相应第三导线对中的另一条线。
2.如权利要求1的存储器，其中
第三导线在y方向上延长，
所述选择器件被布置为使得第一导线中在y方向上对准的第一导线可与多个第三导线中的所选导线连接，以及
多个控制线在x方向上延伸，并且各自与在x方向上对准的多个选择器件连接，以使得能够将在x方向上对准的多个第一导线与第三导线中的不同导线连接。
3.如权利要求1或2的任意一项的存储器，其中该多个选择器件和该多个第三导线形成在半导体基板中，并且多个平面形成为在半导体基板上方的堆叠。
4.如权利要求3的存储器，其中个别存储器元件特征在于包括：响应于经过其间连接有存储器元件的第一和第二导线施加的电刺激而在至少第一和第二稳定水平之间可逆地改变其电导水平的材料。
5.如权利要求1的存储器，其中该存储器元件包括与第一和第二导线的交叉点中的个别交叉点毗邻的个别量的材料，该存储器元件在所有的x、y和z方向上彼此分离。
6.如权利要求1的存储器，其中该存储器元件另外定位为在y方向上接触第一导线。
7.如权利要求1的存储器，其中该个别存储器元件特征在于响应于施加于其的电刺激而改变的电导水平。
8.如权利要求1的存储器，其中存储器元件特征在于具有由经过第一和第二导线施加于其的电刺激选择的至少第一和第二稳定的电学可检测状态。
9.如权利要求1的存储器，另外包括：连接到第一和第二导线以向存储器元件中的所选元件施加电刺激的电路，被施加以致使所选存储器元件从其第一稳定状态切换到第二稳定状态的电刺激具有与被施加以致使存储器元件从其第二稳定状态切换到第一稳定状态的电刺激基本相同的量值但是不同极性。
10.如权利要求1的存储器，另外包括连接到该多个第三导线的数据输入-输出电路。
11.如权利要求10的存储器，其中该数据输入-输出电路包括多个感测放大器，该多个感测放大器以如下方式与第三导线连接中的所选导线连接：当从存储器读取数据时，提供由第三导线携带的数据的二进制表示。
12.如权利要求10的存储器，其中该数据输入-输出电路另外包括数据编程电路，其向第三导线中的所选导线施加电压以用于将数据编程到通过该多个选择器件连接到其的存储器元件中的至少一些中。
13.一种操作可重编程非易失性存储器系统的方法，包括：
利用至少一个集成电路，该集成电路包括由具有x、y和z方向的矩形坐标定义的存储器元件的三维图案，该集成电路包括：
多个平行平面，其在z方向上堆叠于半导体基板的顶部，
多个导电局部位线，穿过多个平面在z方向上延长，并且按在x方向上的行和y方向上的列的二维矩形阵列布置，
多个字线，跨越个别平面在x方向上延长，并且在y方向上在该个别平面中的该多个局部位线之间间隔开并与该多个局部位线分离，其中局部位线和字线跨越该个别平面在多个位置处彼此毗邻地交叉，
多个可重编程非易失性存储器元件，其与局部位线和字线在所述多个位置处的交叉点毗邻个别地连接在局部位线和字线之间，以及其中：
在y方向上的局部位线列由相应的全局位线对可切换地访问；
该列中的偶数编号的个别局部位线可切换地耦合到相应全局位线对中的一条指定线；以及
该列中的奇数编号的个别局部位线可切换地耦合到相应全局位线对中的另一指定线；
第一多个选择器件，被布置为响应于选择控制信号，将所选行局部位线个别地耦合到相应全局位线对中的第一指定线；
第二多个选择器件，被布置为响应于所述选择控制信号，将毗邻行局部位线个别地耦合到相应全局位线对中的第二指定线；
向该第一多个选择器件施加选择控制信号，以便将所选行局部位线连接到相应全局位线对中的该第一指定线；
向该第二多个选择器件施加选择控制信号，以便将该毗邻行局部位线连接到相应全局位线对中的该第二指定线；以及
通过经过其间可操作地连接有该多个存储器元件中的所选一个或多个存储器元件的字线和全局位线施加第一和第二刺激之一而致使该多个存储器元件中的该所选一个或多个存储器元件在其至少第一和第二状态之间同时地改变。
14.如权利要求13的方法，其中施加选择控制信号包括：向该多个选择器件施加该选择控制信号，以将在x方向上延伸的一行局部位线连接到全局位线。
15.如权利要求14的方法，其中致使该多个存储器元件中的该所选一个或多个存储器元件在其至少第一和第二状态之间同时地改变包括：通过向多个全局位线和向在所选行局部位线的相对侧上与所选行局部位线毗邻的字线中的两个字线施加第二电刺激，来将连接到所选行局部位线的并在y方向上沿着所选行局部位线的相对侧的两行存储器元件同时复位到第一状态。
16.如权利要求14的方法，其中致使该多个存储器元件中的该所选一个或多个存储器元件在其至少第一和第二状态之间同时地改变还包括：随后通过向多个全局位线和正被编程的一行存储器元件的在该所选行局部位线侧上与该所选行局部位线毗邻的字线中的一个字线施加第一电刺激，来将数据编程到复位的两行存储器元件之一中。
17.如权利要求14的方法，另外包括通过向全局位线和字线施加读取电刺激以使得从显现在该全局位线上的电量来读取存储器元件的状态，来读取沿所选行局部位线在y方向上一侧的一行存储器元件的状态。
18.如权利要求14的方法，其中致使该多个存储器元件中的该所选一个或多个存储器元件在其至少第一和第二状态之间同时地改变还包括：施加第一和第二电刺激之一的多个脉冲，并且在连续脉冲之间，验证该多个存储器元件中的该一个或多个的状态。
CN201080023575.5A 2009-04-08 2010-04-02 具有垂直位线和双全局位线架构的可重编程非易失性存储器元件的三维阵列 Active CN102449698B (zh)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
US12/420,334 US7983065B2 (en) 2009-04-08 2009-04-08 Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines
US12/420,334 2009-04-08
US12/748,260 US8351236B2 (en) 2009-04-08 2010-03-26 Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines and a single-sided word line architecture
US12/748,233 2010-03-26
US12/748,233 US8199576B2 (en) 2009-04-08 2010-03-26 Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines and a double-global-bit-line architecture
US12/748,260 2010-03-26
PCT/US2010/029855 WO2010117912A1 (en) 2009-04-08 2010-04-02 Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines and a double-global-bit-line architecture

Publications (2)

Publication Number Publication Date
CN102449698A true CN102449698A (zh) 2012-05-09
CN102449698B CN102449698B (zh) 2015-07-29

Family

ID=42289471

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201080023575.5A Active CN102449698B (zh) 2009-04-08 2010-04-02 具有垂直位线和双全局位线架构的可重编程非易失性存储器元件的三维阵列
CN201080023539.9A Active CN102449699B (zh) 2009-04-08 2010-04-02 具有垂直位线和单侧字线架构的可重编程非易失性存储器元件的三维阵列

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201080023539.9A Active CN102449699B (zh) 2009-04-08 2010-04-02 具有垂直位线和单侧字线架构的可重编程非易失性存储器元件的三维阵列

Country Status (5)

Country Link
EP (2) EP2417599B1 (zh)
JP (2) JP2012523648A (zh)
KR (2) KR101793286B1 (zh)
CN (2) CN102449698B (zh)
WO (2) WO2010117912A1 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9466790B2 (en) 2009-04-08 2016-10-11 Sandisk Technologies Llc Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines
CN106170831A (zh) * 2014-03-28 2016-11-30 桑迪士克科技有限责任公司 具有单元‑可选择的字线译码的非易失性3d存储器
CN110235199A (zh) * 2017-01-30 2019-09-13 美光科技公司 包括多个存储器阵列叠组的集成存储器组合件
CN118155677A (zh) * 2024-03-13 2024-06-07 北京超弦存储器研究院 存储结构、存储器及电子设备

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9227456B2 (en) 2010-12-14 2016-01-05 Sandisk 3D Llc Memories with cylindrical read/write stacks
EP2731110B1 (en) * 2010-12-14 2016-09-07 SanDisk Technologies LLC Architecture for three dimensional non-volatile storage with vertical bit lines
CN103915113A (zh) 2010-12-14 2014-07-09 桑迪士克3D有限责任公司 具有双层选择器件的三维非易失性存储器
TWI473105B (zh) * 2011-01-18 2015-02-11 Macronix Int Co Ltd 具有錯誤自動檢查與更正位元之三維記憶體結構
KR20130127180A (ko) * 2012-05-14 2013-11-22 삼성전자주식회사 저항성 랜덤 액세스 메모리의 소거 방법
US9171584B2 (en) * 2012-05-15 2015-10-27 Sandisk 3D Llc Three dimensional non-volatile storage with interleaved vertical select devices above and below vertical bit lines
US8923050B2 (en) 2012-06-15 2014-12-30 Sandisk 3D Llc 3D memory with vertical bit lines and staircase word lines and vertical switches and methods thereof
US9281029B2 (en) 2012-06-15 2016-03-08 Sandisk 3D Llc Non-volatile memory having 3D array architecture with bit line voltage control and methods thereof
US9093152B2 (en) * 2012-10-26 2015-07-28 Micron Technology, Inc. Multiple data line memory and methods
KR20140063147A (ko) * 2012-11-16 2014-05-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102022419B1 (ko) * 2012-12-28 2019-11-04 에스케이하이닉스 주식회사 가변 저항 메모리 장치 및 그 동작 방법
US9202694B2 (en) 2013-03-04 2015-12-01 Sandisk 3D Llc Vertical bit line non-volatile memory systems and methods of fabrication
US9064547B2 (en) 2013-03-05 2015-06-23 Sandisk 3D Llc 3D non-volatile memory having low-current cells and methods
US9165933B2 (en) 2013-03-07 2015-10-20 Sandisk 3D Llc Vertical bit line TFT decoder for high voltage operation
JP6222690B2 (ja) * 2013-08-05 2017-11-01 マイクロンメモリジャパン株式会社 抵抗変化素子
US9105468B2 (en) 2013-09-06 2015-08-11 Sandisk 3D Llc Vertical bit line wide band gap TFT decoder
US9362338B2 (en) 2014-03-03 2016-06-07 Sandisk Technologies Inc. Vertical thin film transistors in non-volatile storage systems
US9379246B2 (en) 2014-03-05 2016-06-28 Sandisk Technologies Inc. Vertical thin film transistor selection devices and methods of fabrication
US9627009B2 (en) 2014-07-25 2017-04-18 Sandisk Technologies Llc Interleaved grouped word lines for three dimensional non-volatile storage
US9450023B1 (en) 2015-04-08 2016-09-20 Sandisk Technologies Llc Vertical bit line non-volatile memory with recessed word lines
KR20160133688A (ko) 2015-05-13 2016-11-23 삼성전자주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
US9893950B2 (en) 2016-01-27 2018-02-13 International Business Machines Corporation Switch-connected HyperX network
CN107086202A (zh) * 2016-02-14 2017-08-22 复旦大学 一种可抑制三维水平交叉点式电阻转换存储器漏电流的集成结构
US10032486B2 (en) * 2016-11-28 2018-07-24 Toshiba Memory Corporation Semiconductor memory device
JP6296464B2 (ja) * 2016-12-27 2018-03-20 国立研究開発法人物質・材料研究機構 多機能電気伝導素子の使用方法
JP2019054206A (ja) * 2017-09-19 2019-04-04 東芝メモリ株式会社 記憶装置
KR102009569B1 (ko) * 2017-10-25 2019-08-12 한양대학교 산학협력단 3차원 구조의 시냅스 소자 및 이의 제조 방법
US10707210B2 (en) * 2017-12-07 2020-07-07 Micron Technology, Inc. Devices having a transistor and a capacitor along a common horizontal level, and methods of forming devices
KR102577999B1 (ko) * 2018-05-31 2023-09-14 에스케이하이닉스 주식회사 집적 회로
US11508746B2 (en) 2019-10-25 2022-11-22 Micron Technology, Inc. Semiconductor device having a stack of data lines with conductive structures on both sides thereof
US11099784B2 (en) * 2019-12-17 2021-08-24 Sandisk Technologies Llc Crosspoint memory architecture for high bandwidth operation with small page buffer
US11605588B2 (en) 2019-12-20 2023-03-14 Micron Technology, Inc. Memory device including data lines on multiple device levels
WO2022082750A1 (en) * 2020-10-23 2022-04-28 Yangtze Advanced Memory Industrial Innovation Center Co., Ltd ARCITECTURE, STRUCTURE, METHOD AND MEMORY ARRAY FOR 3D FeRAM

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5453955A (en) * 1991-03-04 1995-09-26 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
US5894437A (en) * 1998-01-23 1999-04-13 Hyundai Elecronics America, Inc. Concurrent read/write architecture for a flash memory
US20040159868A1 (en) * 2002-08-02 2004-08-19 Darrell Rinerson Conductive memory device with barrier electrodes
CN1574076A (zh) * 2003-06-12 2005-02-02 夏普株式会社 非易失性半导体存储装置及其控制方法
US20050045919A1 (en) * 2003-08-27 2005-03-03 Nec Corporation Semiconductor device
CN1823418A (zh) * 2003-05-15 2006-08-23 微米技术有限公司 栈式1T－n存储单元结构
US20080175031A1 (en) * 2007-01-23 2008-07-24 Samsung Electronics Co., Ltd. Memory cell of a resistive semiconductor memory device, a resistive semiconductor memory device having a three-dimensional stack structure, and related methods

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5172338B1 (en) 1989-04-13 1997-07-08 Sandisk Corp Multi-state eeprom read and write circuits and techniques
US6222762B1 (en) 1992-01-14 2001-04-24 Sandisk Corporation Multi-state memory
US5555204A (en) 1993-06-29 1996-09-10 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
KR0169267B1 (ko) 1993-09-21 1999-02-01 사토 후미오 불휘발성 반도체 기억장치
US5903495A (en) 1996-03-18 1999-05-11 Kabushiki Kaisha Toshiba Semiconductor device and memory system
JP3863330B2 (ja) 1999-09-28 2006-12-27 株式会社東芝 不揮発性半導体メモリ
US6538922B1 (en) 2000-09-27 2003-03-25 Sandisk Corporation Writable tracking cells
JP3631463B2 (ja) 2001-12-27 2005-03-23 株式会社東芝 不揮発性半導体記憶装置
US6522580B2 (en) 2001-06-27 2003-02-18 Sandisk Corporation Operating techniques for reducing effects of coupling between storage elements of a non-volatile memory operated in multiple data states
US6456528B1 (en) 2001-09-17 2002-09-24 Sandisk Corporation Selective operation of a multi-state non-volatile memory system in a binary mode
US6925007B2 (en) 2001-10-31 2005-08-02 Sandisk Corporation Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements
US6678192B2 (en) 2001-11-02 2004-01-13 Sandisk Corporation Error management for writable tracking storage units
US6807086B2 (en) * 2001-11-30 2004-10-19 Kabushiki Kaisha Toshiba Magnetic random access memory
JP2003168785A (ja) * 2001-11-30 2003-06-13 Toshiba Corp 磁気ランダムアクセスメモリ
US6771536B2 (en) 2002-02-27 2004-08-03 Sandisk Corporation Operating techniques for reducing program and read disturbs of a non-volatile memory
AU2003201760A1 (en) * 2002-04-04 2003-10-20 Kabushiki Kaisha Toshiba Phase-change memory device
JP4103497B2 (ja) * 2002-04-18 2008-06-18 ソニー株式会社 記憶装置とその製造方法および使用方法、半導体装置とその製造方法
WO2003098636A2 (en) * 2002-05-16 2003-11-27 Micron Technology, Inc. STACKED 1T-nMEMORY CELL STRUCTURE
US6882553B2 (en) * 2002-08-08 2005-04-19 Micron Technology Inc. Stacked columnar resistive memory structure and its method of formation and operation
US6781877B2 (en) 2002-09-06 2004-08-24 Sandisk Corporation Techniques for reducing effects of coupling between storage elements of adjacent rows of memory cells
US7324393B2 (en) 2002-09-24 2008-01-29 Sandisk Corporation Method for compensated sensing in non-volatile memory
US6839263B2 (en) * 2003-02-05 2005-01-04 Hewlett-Packard Development Company, L.P. Memory array with continuous current path through multiple lines
US7606059B2 (en) * 2003-03-18 2009-10-20 Kabushiki Kaisha Toshiba Three-dimensional programmable resistance memory device with a read/write circuit stacked under a memory cell array
CN1764982B (zh) * 2003-03-18 2011-03-23 株式会社东芝 相变存储器装置及其制造方法
JP4445398B2 (ja) * 2003-04-03 2010-04-07 株式会社東芝 相変化メモリ装置
US7237074B2 (en) 2003-06-13 2007-06-26 Sandisk Corporation Tracking cells for a memory system
US7023739B2 (en) 2003-12-05 2006-04-04 Matrix Semiconductor, Inc. NAND memory array incorporating multiple write pulse programming of individual memory cells and method for operation of same
JP4529493B2 (ja) * 2004-03-12 2010-08-25 株式会社日立製作所 半導体装置
US7177191B2 (en) 2004-12-30 2007-02-13 Sandisk 3D Llc Integrated circuit including memory array incorporating multiple types of NAND string structures
US7877539B2 (en) 2005-02-16 2011-01-25 Sandisk Corporation Direct data file storage in flash memories
JP5091491B2 (ja) * 2007-01-23 2012-12-05 株式会社東芝 不揮発性半導体記憶装置
JP4157582B1 (ja) * 2007-03-26 2008-10-01 シャープ株式会社 半導体記憶装置
CN101548336B (zh) * 2007-06-22 2012-07-11 松下电器产业株式会社 电阻变化型非易失性存储装置
US7902537B2 (en) 2007-06-29 2011-03-08 Sandisk 3D Llc Memory cell that employs a selectively grown reversible resistance-switching element and methods of forming the same
JP4468414B2 (ja) * 2007-06-29 2010-05-26 株式会社東芝 抵抗変化メモリ装置
US7755935B2 (en) * 2007-07-26 2010-07-13 International Business Machines Corporation Block erase for phase change memory
JP2009004725A (ja) * 2007-09-25 2009-01-08 Panasonic Corp 抵抗変化型不揮発性記憶装置
US7983065B2 (en) * 2009-04-08 2011-07-19 Sandisk 3D Llc Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5453955A (en) * 1991-03-04 1995-09-26 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
US5894437A (en) * 1998-01-23 1999-04-13 Hyundai Elecronics America, Inc. Concurrent read/write architecture for a flash memory
US20040159868A1 (en) * 2002-08-02 2004-08-19 Darrell Rinerson Conductive memory device with barrier electrodes
CN1823418A (zh) * 2003-05-15 2006-08-23 微米技术有限公司 栈式1T－n存储单元结构
CN1574076A (zh) * 2003-06-12 2005-02-02 夏普株式会社 非易失性半导体存储装置及其控制方法
US20050045919A1 (en) * 2003-08-27 2005-03-03 Nec Corporation Semiconductor device
US20080175031A1 (en) * 2007-01-23 2008-07-24 Samsung Electronics Co., Ltd. Memory cell of a resistive semiconductor memory device, a resistive semiconductor memory device having a three-dimensional stack structure, and related methods

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9466790B2 (en) 2009-04-08 2016-10-11 Sandisk Technologies Llc Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines
US9721653B2 (en) 2009-04-08 2017-08-01 Sandisk Technologies Llc Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines and a single-sided word line architecture
CN106170831A (zh) * 2014-03-28 2016-11-30 桑迪士克科技有限责任公司 具有单元‑可选择的字线译码的非易失性3d存储器
CN106170831B (zh) * 2014-03-28 2018-11-30 桑迪士克科技有限责任公司 具有单元-可选择的字线译码的非易失性3d存储器
CN110235199A (zh) * 2017-01-30 2019-09-13 美光科技公司 包括多个存储器阵列叠组的集成存储器组合件
CN110235199B (zh) * 2017-01-30 2023-01-10 美光科技公司 包括多个存储器阵列叠组的集成存储器组合件
CN118155677A (zh) * 2024-03-13 2024-06-07 北京超弦存储器研究院 存储结构、存储器及电子设备

Also Published As

Publication number Publication date
CN102449699B (zh) 2015-09-02
WO2010117914A1 (en) 2010-10-14
CN102449698B (zh) 2015-07-29
JP5722874B2 (ja) 2015-05-27
EP2417598A1 (en) 2012-02-15
EP2417599B1 (en) 2016-09-28
KR101717798B1 (ko) 2017-03-17
EP2417598B1 (en) 2017-03-29
KR20120013971A (ko) 2012-02-15
CN102449699A (zh) 2012-05-09
KR101793286B1 (ko) 2017-11-02
KR20120013970A (ko) 2012-02-15
JP2012523648A (ja) 2012-10-04
WO2010117912A1 (en) 2010-10-14
JP2012523649A (ja) 2012-10-04
EP2417599A1 (en) 2012-02-15

Similar Documents

Publication Publication Date Title
CN102449699B (zh) 具有垂直位线和单侧字线架构的可重编程非易失性存储器元件的三维阵列
CN102449701B (zh) 具有垂直位线的可重编程非易失性存储器元件的三维阵列
CN102971798B (zh) 具有含垂直位线和字线的有效解码的读/写元件的3d阵列的非易失性存储器
CN103370745B (zh) 具有带有垂直位线和选择器件的读/写元件的3d阵列的非易失性存储器及其方法
CN104520995B (zh) 具有围绕栅极的垂直开关的三维存储器及其方法
CN103811516B (zh) 具有不对称垂直选择器件的三维非易失性存储器
CN106170831B (zh) 具有单元-可选择的字线译码的非易失性3d存储器
CN105393357A (zh) 具有低电流单元的3d非易失性存储器及方法
TW201106360A (en) Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines and a single-sided word line architecture

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20160520

Address after: texas

Patentee after: Sandisk Corp.

Address before: American California

Patentee before: Sandisk 3D. LLC

C56 Change in the name or address of the patentee
CP01 Change in the name or title of a patent holder

Address after: texas

Patentee after: DELPHI INT OPERATIONS LUX SRL

Address before: texas

Patentee before: Sandisk Corp.