KR102009569B1 - 3차원 구조의 시냅스 소자 및 이의 제조 방법 - Google Patents

3차원 구조의 시냅스 소자 및 이의 제조 방법 Download PDF

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Abstract

본 발명은 3차원 구조의 시냅스 소자를 개시한다. 본 발명의 실시예에 따른 3차원 구조의 시냅스 소자는 제1 방향으로 형성되는 하부 전극; 상기 하부 전극 상에 형성되고, 저농도 도핑층(lightly doped layer) 및 상기 저농도 도핑층보다 도펀트의 농도가 높은 고농도 도핑층(heavily doped layer)을 포함하는 활성층; 및 상기 활성층 상에 형성되고, 상기 제1 방향과 직교한 방향으로 교차되도록 형성되는 상부 전극이 순차적으로 형성된 시냅스 구조체를 포함하고, 상기 시냅스 구조체는 적어도 2층 이상 적층되는 것을 특징으로 한다.

Description

3차원 구조의 시냅스 소자 및 이의 제조 방법{A SYNAPSE DEVICE OF 3D STRUCTURE AND A METHOD FOR MANUFACTURING THE SAME}
본 발명은 3차원 구조의 시냅스 소자 및 이의 제조 방법 에 관한 것으로, 보다 상세하게는 상호연관 학습과 훈련 가능 기억 능력을 가진 3차원 구조의 플렉서블 저전력 시냅스 소자 및 이의 제조 방법에 관한 것이다.
인간의 뇌는 2L 이하의 공간만을 차지하고 전구보다 낮은 전력을 사용하지만, 인지(recognition), 평행 계산(parallel computation)과 같은 점에 있어서는 슈퍼 컴퓨터보다 더 뛰어난 점을 보인다. 이러한 우수한 특성은 1012 개의 뉴런(neuron)과 1015 개의 시냅스 연결로 구성된 고밀도 뉴럴 네트워크(neural network) 때문이다.
사람의 뇌에는 1013개의 뉴런과 1015개의 시냅스가 존재하기 때문에, 인공 시냅스 네트워크(Artificial synapse network; ASN)의 구성은 생물학적인(biological) 구성을 그대로 복제해낼 수 있어 많은 분야의 연구자들에게 연구되고 있으나, 3차원, 초병렬(massively-parallel) 및 대용량 기능을 가진 소형의 전자 시스템을 구축하는 기술은 생물의 시냅스를 완벽히 모방하는 것에 있어 큰 도전 과제로 남아 있다.
인공 시냅스 네트워크(Artificial synapse network; ASN)는 패턴 인식, 분류 또는 클러스터링 방식과 같은 방대한 양의 데이터 세트를 처리하는 효율적인 방법으로 알려진 병렬 컴퓨팅을 사용한다. 소프트웨어로 구현한 ASN은 이미 상용화되었지만, 복잡한 네트워크를 구동하기 위한 충분한 처리 속도를 갖추지는 못하기에, 아날로그와 디지털 기술을 이용하여 인공 뉴런과 인공 시냅스를 구현하여 소프트웨어에 기반을 둔 ASN보다 속도 측면과 대용량 및 저전력의 뛰어난 장점을 보이는 ASN이 연구되어 왔다.
최근 인트라칩 망을 통해 상호 연결된 4096개의 뉴로시냅틱 코어 54억개의 트랜지스터 칩으로 이루어진 모듈 식 뇌모방형 구조의 핵심 블록 구조 또는 사람의 뇌에서 이루어지는 방위 탐지(orientation detection)라 일컫는 시력 시스템을 모방하기 위한 1024개의 뉴런과 16438개의 산화물 기반 시냅스들로 이루어진 뇌모방형 시각계가 연구되었다. 게다가, 고집적, 수직 집적형, 멤리스터/CMOS 혼합체 시스템은 신경모방형 응용의 가능성을 보여주고 있다.
종래에는 전술한 바와 같이 시냅스 배열 기술에 몇몇 중요한 발전이 진행되어 왔으나, 기술적인 문제들이 여전히 존하였다. 보다 구체적으로, 시냅스들이 상호 연결된 수동 회로망을 구성하는 크로스바 시냅스 배열은 미래의 3차원 적층형 메모리와 로직 분야에 활용할 수 있는 뛰어난 후보이나, 수동형 배열은 소자 내의 메모리 상태를 잘못 해석하게 만드는 원치 않는 누설 전류 경로가 존재할 수 있다는 근본적인 문제점인 크로스토크 효과가 있다.
크로스토크 효과가 사라지려면, 크로스바 구조의 시냅스가 다이오드, 트랜지스터 또는 한계 선택 소자를 이용하여 전류 흐름을 제어해야 하나, 선택 소자의 존재가 시냅스 배열의 집적 정도를 감소시키고 제조상의 어려움을 증가시키기 때문에 고집적 3차원 적층 구조의 실현에 장애 요소(대부분의 저항 변화 소자는 높은 리셋 전류 때문에 많은 양의 에너지를 소비한다)가 된다.
따라서, 인체의 시냅스 기능에 가깝도록 소자의 시냅스 특성을 향상시키기 위해서는 새로운 소재나 새로운 전자 소자들이 필요하다.
또한, 플렉서블과 웨어러블 전자 소자는 신축성과 접히는 특성 때문에 과학계와 상업계에 영감을 주고 있기에, 신경모방형 소자를 플렉서블과 웨어러블 전자 소자에 적용하는 웨어러블 지능 시스템은 기존 방식대비 전력, 면적, 속도 측면에서 획기적인 변화를 가져올 것으로 전망되고 있다.
대한민국공개특허 제 10-2015-0047930호, "3단자 시냅스 소자 및 그 동작방법" 대한민국공개특허 제 10-2015-0014577호, "비휘발성 메모리 트랜지스터 및 이를 포함하는 소자" 대한민국공개특허 제 10-2015-0014577호, "3차원 구조의 인공 뉴런 반도체 소자 및 이를 이용한 인공 뉴런 반도체 시스템"
본 발명의 실시예들은 복수의 시냅스 구조체를 크로스 포인트 구조를 갖도록 수직으로 적층함으로써, 동작 전류를 감소시켜, 단일 동작 시, pJ 범위의 극저전력의 활성 에너지 소비가 가능한 저전력 및 대용량이 가능한 3차원 구조의 시냅스 소자를 제공하고자 한다.
본 발명의 실시예들은 격자형의 크로스바 형태로 형성된 시냅스 구조체를 3차원 구조로 적층함으로써, 각각의 교차점에 형성되는 외부 선택 소자를 제거하여 제조 공정을 단순화시키고, 저장 용량을 향상시키고자 한다.
본 발명의 실시예들은 격자형의 크로스바 형태로 형성된 시냅스 구조체를 3차원 구조로 적층함으로써, 단일 방향 전송이 가능하여 크로스토크 효과를 효율적으로 감소시키고자 한다.
본 발명의 실시예들은 뇌에 존재하는 시냅스 구조와 같은 격자형의 크로스바 형태로 형성된 시냅스 구조체를 3차원 구조로 적층함으로써, 상호 연관 학습과 훈련 가능 기억 능력을 가지는 인공 시냅스(e-synapses; electronic synapses)를 구현하고자 한다.
본 발명의 실시예들은 활성층으로 낮은 온도에서 형성 가능한 유기물을 사용함으로써, 플렉서블한 3차원 구조의 인공시냅스 배열 구조를 형성하고자 한다.
본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자는 제1 방향으로 형성되는 하부 전극; 상기 하부 전극 상에 형성되고, 저농도 도핑층(lightly doped layer) 및 상기 저농도 도핑층보다 도펀트의 농도가 높은 고농도 도핑층(heavily doped layer)을 포함하는 활성층; 및 상기 활성층 상에 형성되고, 상기 제1 방향과 직교한 방향으로 교차되도록 형성되는 상부 전극이 순차적으로 형성된 시냅스 구조체를 포함하고, 상기 시냅스층은 적어도 2층 이상 적층된다.
상기 도펀트의 농도를 조절하여 상기 활성층의 전기 전도도(electric conductance)가 제어될 수 있다.
상기 도펀트는 상기 활성층의 최고준위 점유 분자궤도(HOMO)의 에너지를 조절하여 정공 주입 장벽(hole injection barrier)의 높이를 제어할 수 있다.
상기 3차원 구조의 시냅스 소자는 양의 바이어스(positive bias) 또는 음의 바이어스(negative bias)에 의해 상기 도펀트가 상기 활성층과 상기 상부 전극 사이의 계면으로 이동될 수 있다.
상기 활성층은 상기 저농도 도핑층 및 고농도 도핑층 사이에 전류의 양을 조절하는 계면층을 더 포함할 수 있다.
상기 저농도 도핑층의 두께는 50 nm 내지 200 nm일 수 있다.
상기 고농도 도핑층의 두께는 50 nm 내지 200 nm일 수 있다.
상기 활성층은 마그네슘 산화물(MgOx), 실리콘 산질화물(SiOxNy), 하프늄 산화물(HfOx), 주석 산화물(SnOx), 구리 산화물(CuOx), 아연 산화물(ZnOx), 바나듐 산화물(VOx), 실리콘 산화물(SiOx), 티타늄 산화물(TiOx), 폴리메틸실세스퀴옥산(PMSSQ), 폴리에틸렌-디옥시티오펜:폴리스티렌-술포네이트 (PEDOT:PSS), 폴리(3-헥실티오펜)(P3HT), 폴리비닐피롤리돈(PVP), 폴리메타크릴산메틸(PMMA) 및 폴리이미드(PI) 중 적어도 어느 하나를 포함할 수 있다.
상기 도펀트는 구리(Cu), 알루미늄(Al) 및 은(Ag) 중 적어도 어느 하나를 포함할 수 있다.
상기 계면층은 인듐 아연 산화물(IZO), 아연 산화물(ZnO), 티타늄 산화물(TiO), 실리콘 산화물 (SiO2), 실리콘 질화물(Si3N4), 실리콘 산화질화물 (silicon oxynitride, SiOxNy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 산화물 (Al2O3) 및 지르코늄 산화물(ZrO2) 중 적어도 어느 하나를 포함할 수 있다.
상기 하부 전극 또는 상부 전극은 구리(Cu), 알루미늄(Al) 및 은(Ag) 중 적어도 어느 하나를 포함할 수 있다.
본 발명의 다른 실시예에 따른 3차원 구조의 시냅스 소자는 제1 방향으로 형성되는 하부 전극; 상기 하부 전극 상에 형성되고, p형의 활성층 및 n형의 활성층을 포함하는 활성층; 및 상기 활성층 상에 형성되고, 상기 제1 방향과 직교한 방향으로 교차되도록 형성되는 상부 전극이 순차적으로 형성된 시냅스 구조체를 포함하고, 상기 시냅스 구조체는 적어도 2층 이상 적층될 수 있다.
상기 활성층은 상기 p형의 활성층 및 n형의 활성층 사이에 전류의 양을 조절하는 계면층을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 제조 방법은 하부 전극을 제1 방향으로 형성하는 단계; 상기 하부 전극 상에 저농도 도핑층(lightly doped layer) 및 상기 저농도 도핑층보다 도펀트의 농도가 높은 고농도 도핑층(heavily doped layer)을 포함하는 활성층을 형성하는 단계; 및 상기 활성층 상에 상기 제1 방향과 직교한 방향으로 교차되도록 상부 전극을 형성하는 단계를 진행하여 형성된 시냅스 구조체를 포함하고, 상기 시냅스 구조체는 적어도 2층 이상 적층될 수 있다.
상기 활성층을 형성하는 단계는, 활성층 전구체 용액과 도펀트 용액이 제1 부피비로 혼합된 저농도 도핑층 용액을 이용하여 상기 하부 전극 상에 저농도 도핑층을 형성하는 단계; 및 상기 활성층 전구체 용액과 상기 도펀트 용액이 제2 부피비로 혼합된 고농도 도핑층 용액을 이용하여 상기 저농도 도핑층 상에 고농도 도핑층을 형성하는 단계를 포함할 수 있다.
상기 저농도 도핑층 용액은 상기 활성층 전구체 용액과 상기 도펀트 용액이 50:1~50:0.5의 제1 부피비로 혼합될 수 있다.
상기 고농도 도핑층 용액은 상기 활성층 전구체 용액과 상기 용액이 50:10 내지 50:15의 제2 부피비로 혼합될 수 있다.
본 발명의 실시예들을 따르면 복수의 시냅스 구조체를 크로스 포인트 구조를 갖도록 수직으로 적층함으로써, 동작 전류를 감소시켜, 단일 동작 시, pJ 범위의 극저전력의 활성 에너지 소비가 가능한 저전력 및 대용량이 가능한 3차원 구조의 시냅스 소자를 제공할 수 있다.
본 발명의 실시예들을 따르면 격자형의 크로스바 형태로 형성된 시냅스 구조체를 3차원 구조로 적층함으로써, 각각의 교차점에 형성되는 외부 선택 소자를 제거하여 제조 공정을 단순화시키고, 저장 용량을 향상시킬 수 있다.
본 발명의 실시예들을 따르면 격자형의 크로스바 형태로 형성된 시냅스 구조체를 3차원 구조로 적층함으로써, 단일 방향 전송이 가능하여 크로스토크 효과를 효율적으로 감소시킬 수 있다.
본 발명의 실시예들을 따르면 뇌에 존재하는 시냅스 구조와 같은 격자형의 크로스바 형태로 형성된 시냅스 구조체를 3차원 구조로 적층함으로써, 상호 연관 학습과 훈련 가능 기억 능력을 가지는 인공 시냅스를 구현하고자 한다.
본 발명의 실시예들을 따르면 활성층으로 낮은 온도에서 형성 가능한 유기물을 사용함으로써, 플렉서블한 3차원 구조의 인공시냅스 배열 구조를 형성할 수 있다.
도 1a 내지 도 1c를 참조하여 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자 및 시냅스 구조체에 대해 설명하기로 한다.
도 1d는 본 발명의 다른 실시예에 따른 3차원 구조의 시냅스 소자의 시냅스 구조체를 도시한 입체도이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 밴드다이어그램을 도시한 것이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 제조 방법을 도시한 흐름도이다.
도 4는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 시냅스 구조체를 도시한 전자주사현미경(SEM) 이미지이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 실제 이미지 및 입체도이다.
도 6은 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 전류-전압(I-V) 곡선을 도시한 그래프이다.
도 7a는 -3V에서 3V의 듀얼 전압 스윕(dual voltage weeping) 하에서의 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 전류-전압(I-V) 곡선을 도시한 그래프이다.
도 7b는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 연속되는 양전압 스윕(consecutive positive voltage sweeps) 하에서의 전류-전압(I-V) 곡선을 도시한 그래프이고, 도 7c는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 음전압 스윕(negative voltage sweeps) 이후의 연속되는 양전압 스윕(consecutive positive voltage sweeps) 하에서의 전류-전압(I-V) 곡선을 도시한 그래프이다.
도 7d는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 양전압 스윕(consecutive positive voltage sweeps) 이후의 음전하 스윕(negative voltage sweeps)이 인가되는 경우의 전류-전압(I-V) 곡선을 도시한 그래프이다.
도 8a는 25번의 일정한 양전압 펄스를 가한 후, 25번의 일정한 음전압 펄스를 가했을 때의 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 전압 또는 전류 특성을 도시한 그래프이고, 도 8b는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 단일 시냅스 구조체의 펄스수에 따른 에너지 소비량을 도시한 그래프이다.
도 9a는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 전기 전도도에 따른 전기 전도도 변화량(C)을 도시한 그래프이고, 도 9b는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 전기 전도도 또는 전기 전도도 변화량에 따른 펄스 수를 도시한 그래프이다.
도 10a는 평평한 상태의 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자와 곡률 반경이 10mm인 곡선 상태의 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 강화-약화 사이클링 스트레스(Potentiation-depression cycling stress)를 도시한 그래프이고, 도 10b는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 강화 과정 및 약화 과정에서의 펄스 당 에너지 소비량(±3 V, 0.1 ms)을 도시한 그래프이다.
도 11a는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 STDP(Spike-timing-dependent plasticity)를 측정하기 위한 전기적인 연결을 도시한 회로도이다.
도 11b는 STDP 증명(STDP demonstration)을 위한 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 스파이크 파형을 도시한 그래프이다.
도 11c는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 장기 강화현상(LTP; long-term potentiation)과 장기 약화현상(LTD; long-term depression)에 대한 스파이크 수에 따른 전류를 도시한 그래프이다.
도 11d는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 tpre-post 에 따른 전기 전도도 변화량(G)을 도시한 그래프이다.
도 12a는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 쌍펄스 촉진(paired-pulse facilitation)을 측정하기 위한 전기적인 연결을 도시한 회로도이다.
도 12b는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자에 자극되는 펄스의 파형을 도시한 그래프이다.
도 12c는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 접합도(degree of relevancy)와 쌍스파이크 수에 대한 전류변화를 도시한 그래프이다.
도 13a 내지 도 13d는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 훈련 가능한 성능 수행과정을 도시한 입체도이다.
도 13b는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 입체도 및 정보읽기 전류의 통계적 분포를 도시한 것이다.
도 13c는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 훈련과정을 도시한 개략도이다.
도 13d는 충분한 훈련과정을 끝낸 후의 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 훈련과정을 도시한 개략도이다.
이하 첨부 도면들 및 첨부 도면들에 기재된 내용들을 참조하여 본 발명의 실시예를 상세하게 설명하지만, 본 발명이 실시예에 의해 제한되거나 한정되는 것은 아니다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 사용되는 "실시예", "예", "측면", "예시" 등은 기술된 임의의 양상(aspect) 또는 설계가 다른 양상 또는 설계들보다 양호하다거나, 이점이 있는 것으로 해석되어야 하는 것은 아니다.
또한, '또는' 이라는 용어는 배타적 논리합 'exclusive or'이기보다는 포함적인 논리합 'inclusive or'를 의미한다. 즉, 달리 언급되지 않는 한 또는 문맥으로부터 명확하지 않는 한, 'x가 a 또는 b를 이용한다'라는 표현은 포함적인 자연 순열들(natural inclusive permutations) 중 어느 하나를 의미한다.
또한, 본 명세서 및 청구항들에서 사용되는 단수 표현("a" 또는 "an")은, 달리 언급하지 않는 한 또는 단수 형태에 관한 것이라고 문맥으로부터 명확하지 않는 한, 일반적으로 "하나 이상"을 의미하는 것으로 해석되어야 한다.
아래 설명에서 사용되는 용어는, 연관되는 기술 분야에서 일반적이고 보편적인 것으로 선택되었으나, 기술의 발달 및/또는 변화, 관례, 기술자의 선호 등에 따라 다른 용어가 있을 수 있다. 따라서, 아래 설명에서 사용되는 용어는 기술적 사상을 한정하는 것으로 이해되어서는 안 되며, 실시예들을 설명하기 위한 예시적 용어로 이해되어야 한다.
또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 설명 부분에서 상세한 그 의미를 기재할 것이다. 따라서 아래 설명에서 사용되는 용어는 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미와 명세서 전반에 걸친 내용을 토대로 이해되어야 한다.
한편, 제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 구성 요소들은 용어들에 의하여 한정되지 않는다. 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다.
또한, 막, 층, 영역, 구성 요청 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 층, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
한편, 본 발명을 설명함에 있어서, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는, 그 상세한 설명을 생략할 것이다. 그리고, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
이하에서는, 도 1a 내지 도 1c를 참조하여 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자에 대해 설명하기로 한다.
도 1a는 본 발명의 실시예에 따른 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자를 도시한 것이고, 도 1b는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 시냅스 구조체를 도시한 것이며, 도 1c는 계면층을 포함하는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 시냅스 구조체를 도시한 것으로, 본 발명의 실시예에 따른 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자(도 1a)는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 시냅스 구조체(도 1b) 및 계면층을 포함하는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 시냅스 구조체(도 1c)를 포함할 수 있다.
도 1a는 본 발명의 실시예에 따른 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자를 도시한 입체도이다.
본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자는 제1 방향으로 형성되는 하부 전극(110-1, 110-2, 110-3), 하부 전극(110-1, 110-2, 110-3) 상에 형성되고, 저농도 도핑층(lightly doped layer; 121-1, 121-2, 121-3) 및 저농도 도핑층(121-1, 121-2, 121-3)보다 도펀트의 농도가 높은 고농도 도핑층(heavily doped layer; 122-1, 122-2, 122-3)을 포함하는 활성층(120-1, 120-2, 120-3) 및 활성층(120-1, 120-2, 120-3) 상에 형성되고, 제1 방향과 직교한 방향으로 교차되도록 형성되는 상부 전극(110-1, 110-2, 110-3)이 순차적으로 형성된 시냅스 구조체(100-1, 100-2, 100-3)를 포함하고, 시냅스 구조체(100-1, 100-2, 100-3)은 적어도 2층 이상 적층된다.
예를 들면, 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자는 3개의 시냅스 구조체(100-1, 100-2, 100-3)가 적층된 네트워크 구조를 가질 수 있고, 보다 구체적으로, 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자는 제1 내지 제3의 시냅스 구조체(100-1, 100-2, 100-3)가 수직으로 적층되는 구조를 포함할 수 있다.
제1 시냅스 구조체(100-1)은 제1 하부 전극(110-1), 제1 저농도 도핑층(121-1) 및 제1 고농도 도핑층(122-1)을 포함하는 제1 활성층(120-1) 및 제1 상부 전극(130-1)을 포함하고, 제2 시냅스 구조체(100-2)은 제2 하부 전극(110-2), 제2 저농도 도핑층(121-2) 및 제2 고농도 도핑층(122-2)을 포함하는 제2 활성층(120-2) 및 제2 상부 전극(130-2)을 포함하고, 제3 시냅스 구조체(100-3)은 제3 하부 전극(110-3), 제3 저농도 도핑층(121-3) 및 제3 고농도 도핑층(122-3)을 포함하는 제3 활성층(120-3) 및 제3 상부 전극(130-3)을 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 제1 시냅스 구조체(100-1)의 상부 전극(130-1)은 제2 시냅스 구조체(100-2)의 하부 전극(110-2)으로 사용될 수 있고, 제2 시냅스 구조체(100-2)의 상부 전극(130-2)는 제3 시냅스 구조체(100-3)의 하부 전극(110-3)으로 사용될 수 있다.
또한, 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 시냅스 구조체(100-1, 100-2, 100-3)는 하부 전극(110-1, 110-2, 110-3) 및 상부 전극(130-1, 130-2, 130-3)이 서로 교차되는 격자형의 크로스 바(cross bar) 구조로 형성됨으로써, 외부 선택 소자를 제거하여 제조 공정을 단순화시킬 수 있다.
또한, 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자는 격자형의 크로스바 형태로 형성된 시냅스 구조체를 3차원 구조로 적층함으로써, 동작 전류를 감소시켜, 단일 동작 시, pJ 범위의 극저전력의 활성 에너지 소비가 가능해진다.
또한, 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자는 저농도 도핑층(lightly doped layer; 121-1, 121-2, 121-3) 및 저농도 도핑층(121-1, 121-2, 121-3)보다 도펀트의 농도가 높은 고농도 도핑층(heavily doped layer; 122-1, 122-2, 122-3)을 포함하는 활성층(120-1, 120-2, 120-3)을 포함할 수 있다.
따라서, 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자는 뇌에 존재하는 시냅스 구조와 같은 격자형의 크로스바 형태로 형성된 시냅스 구조체를 3차원 구조로 적층함으로써, 상호 연관 학습과 훈련 가능 기억 능력을 가지는 인공 시냅스를 구현할 수 있다.
또한, 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자는 격자형의 크로스바 형태로 형성된 시냅스 구조체를 3차원 구조로 적층함으로써, 인공 시냅스의 특징인 단일방향 전달성의 고유 장점을 통하여 추가적인 선택 소자(switching device) 없이도 크로스바 구조에서의 크로스토크(crosstalk) 현상을 방지할 수 있다.
또한, 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자는 격자형의 크로스바 형태로 형성된 시냅스 구조체를 3차원 구조로 적층함으로써, 저장 용량을 향상시킬 수 있다.
또한, 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자를 포함하는 3차원 멤리스티브 망(memristive network)은 잘 구부러지는 플렉서블 기판 상에 제1 시냅스 구조체(100-1)를 쌓고, 제1 시냅스 구조체(100-1) 상에 또 다른 시냅스 구조체인 제2 시냅스 구조체(100-2) 및 제3 시냅스 구조체(100-3를 수직 방향으로 적층하여, 각각의 하부 전극(110-1, 110-2, 110-3)과 상부 전극(130-1, 130-2, 130-3) 사이의 교차점에 존재하는 하부 전극(110-1, 110-2, 110-3)/활성층(120-1, 120-2, 120-3)/상부 전극(130-1, 130-2, 130-3)의 구조는 정보 전달의 단일방향성, 장기강화(신경 세포를 동시에 자극하는 것에 의하여 두 신경세포의 신호전달이 지속적으로 향상되는 현상), 장기억압(지속되는 자극에 대해 시냅스의 활성 효율이 감소하는 것), 단기강화(신경 세포를 동시에 자극하는 것에 의하여 두 신경세포의 신호전달이 단기적으로 향상되는 현상) 및 단기 억압(단기적인 자극에 대해 시냅스의 활성 효율이 감소하는 것) 기능을 가질 수 있고, pJ 범위의 극소전력만을 소비하기 때문에, 생물체의 시냅스의 주요 특징과 매우 유사하게 구현할 수 있다.
또한, 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자는 조건 반사 기능을 가질 수 있다.
시냅스 구조체(100-1, 100-2, 100-3)에 대해서는 도 1b 및 도 1c에서 보다 상세히 설명하기로 한다.
도 1b는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 시냅스 구조체를 도시한 입체도이다.
본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 시냅스 구조체는 제1 방향으로 형성되는 하부 전극(110), 하부 전극(110) 상에 형성되고, 저농도 도핑층(121) 및 저농도 도핑층(121)보다 도펀트의 농도가 높은 고농도 도핑층(122)을 포함하는 활성층(120) 및 활성층(120) 상에 형성되고, 제1 방향과 직교한 방향으로 교차되도록 형성되는 상부 전극(110)이 순차적으로 형성된다.
본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 시냅스 구조체는 제1 방향으로 형성되는 하부 전극(110)을 포함한다.
하부 전극(110)은 기판 상에 형성될 수 있고, 기판은 지지기판으로서 다양한 물질이 선택될 수 있다. 예를 들어, 기판(110)은 실리콘, SOI(Silicon on insulator), PET(polyethylene terephthlate), PES(polyethersulfone), PS(polystyrene), PC(polycarbonate), PI(polyimide), PEN(polyethylene naphthalate) 및 PAR(polyarylate) 중에서 선택되는 적어도 어느 하나를 포함할수 있다.
바람직하게, 기판은 플렉서블(flexible)한 성질을 가지는 PET(polyethylene terephthlate), PES(polyethersulfone), PS(polystyrene), PC(polycarbonate), PI(polyimide), PEN(polyethylene naphthalate) 및 PAR(polyarylate) 중에서 선택되는 적어도 어느 하나를 포함하는 플라스틱 기판이 사용될 수 있다.
하부 전극(110)은 전기 전도도를 가지는 금속 계열 또는 투명 전기 전도도 산화물(transparent conducting oxide)을 포함할 수 있다. 하부 전극(110)으로 사용되는 금속은 알루미늄(Al), 은(Ag), 구리(Cu), 백금(Pt), 루테늄(Ru), 이리듐(Ir), 텅스텐(W), 금(Au), 인듐(In), 갈륨(Ga), 아연(Zn) 및 몰리브덴(Mo) 및 중 선택되는 적어도 하나를 포함할 수 있고, 투명 전기 전도도 산화물은 TO(Tin oxide), ATO(Antimony doped Tin oxide), FTO(Fouorine doped Tin oxide), ITO(Indium Tin Oxide), FITO (Flu orinated Indium Tin oxide), FITO (Fouorine Indium Tin oxide), IZO(Indium doped Zinc oxide), AZO(Al-doped ZnO) 및 ZnO(zinc oxide) 중 선택되는 적어도 하나를 포함할 수 있다.
바람직하게, 하부 전극(110)은 구리(Cu), 알루미늄(Al) 및 은(Ag) 중 적어도 어느 하나를 포함할 수 있다.
하부 전극(110)은 기판 상에 하부 전극(110)의 형성을 위한 막을 형성한 다음, 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 마스크로 하여 기판 상에 제1 방향을 갖도록 패터닝함으로써 형성될 수 있다.
하부 전극(120)은 스퍼터링(sputtering), 펄스레이저 증착법(PLD, Pulsed Laser Deposition), 증발법(Thermal Evaporation), 전자빔 증발법(Electron-beam Evaporation), 물리기상증착법(PVD, Physical Vapor Deposition), 분자선 에피탁시 증착법(MBE, Molecular Beam Epitaxy), 화학기상증착법(CVD, Chemical Vapor Deposition) 및 용액공정법 중 적어도 어느 하나의 방법으로 형성될 수 있다.
하부 전극(110) 상에는 저농도 도핑층(121) 및 저농도 도핑층(121)보다 도펀트의 농도가 높은 고농도 도핑층(122)을 포함하는 활성층(120)이 형성된다.
저농도 도핑층(121) 및 고농도 도핑층(122)은 별도의 층으로 형성될 수 있고, 실시예에 따라, 동일한 층에서 상부 전극(130)의 방향으로 도펀트의 농도가 점진적으로 증가되도록 형성될 수 있다.
활성층(120)은 금속 필라멘트의 형성과 소멸에 따른 상태 변화(저항 변화)를 가진다. 금속 필라멘트는 후술하는 상부 전극(130)으로부터 침투된 금속이온의 산화환원 반응에 의해 형성 및 소멸될 수 있다.
또한, 활성층(120)은 임계 전압보다 낮은 전압을 인가 받을 때 절연체와 같은 고저항을 갖지만, 임계 전압보다 큰 전압을 인가 받으면 금속과 같은 저저항을 가질 수 있다. 따라서, 부도체-도체 전이(IMT) 특성을 갖는 활성층(120)은 반도체층 없이 전류가 흐를 수 있기 때문에 시냅스 소자에 사용했을 경우, 소자의 크기를 줄일 수 있어, 고집적화된 뉴로모픽 시스템 형성이 가능할 수 있다.
본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자는 하부 전극(110) 및 상부 전극(130) 사이에 문턱 전압 미만의 전압이 인가될 때는 저농도 도핑층(121) 및 고농도 도핑층(122)을 포함하는 활성층(120)에 의해 전자의 직접 터널링 (direct tunneling)을 감소시켜 오프 전류가 감소될 수 있다.
또한, 하부 전극(110) 및 상부 전극(130) 사이에 문턱 전압 이상의 전압이 인가될 때는 저농도 도핑층(121) 및 고농도 도핑층(122)을 포함하는 활성층(120)은 전자를 터널링, 구체적으로 F-N 터널링(Fowler-Nordheim tunneling)에 의해 전자를 터널링시킬 수 있다.
종래의 3차원 크로스바 수직 구조에서 필수적으로 선택 소자를 추가로 사용 시 단위 셀이 전체 3차원 수직구조에서 차지하는 단면적이 늘어나기 때문에 고집적화에 걸림돌이 될 수 있었다. 그러나, 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자는 수직 구조에 상보적 저항 스위칭 메모리 단위소자들을 사용함으로써, 별도의 선택소자가 필요 없이, 고집적화가 가능한 이점이 있다.
본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자는 도펀트의 농도를 조절하여 활성층(120)의 전기 전도도(electric conductance)가 제어될 수 있고, 도펀트는 활성층(120)의 최고준위 점유 분자궤도(HOMO)의 에너지를 조절하여 정공 주입 장벽(hole injection barrier)의 높이를 제어할 수 있다.
예를 들어, 활성층(120)으로 정공 주입의 재료로 사용되는 pMSSQ(Poly(methylsilsesquioxane))계 하이브리드 폴리머가 사용되는 경우, 절연체인 pMSSQ에 고농도의 구리 이온(이하에서는, 도펀트로 사용되는 '구리 이온'을'구리'로 지칭하기로 함)를 도핑함으로써, 반도체층으로 개질될 수 있다. 구리가 도핑된 pMSSQ는 구리의 농도가 증가할수록 에너지 갭이 감소하여, 구리가 도핑된 pMSSQ의 최고준위 점유 분자궤도(HOMO)의 에너지를 낮은 결합 에너지로 이동시킴으로써, 상부 전극(130)으로부터 활성층(120)으로의 정공 주입 장벽을 감소시킬 수 있다.
본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자는 양의 바이어스(positive bias) 또는 음의 바이어스(negative bias)에 의해 도펀트가 활성층(120)과 하부 전극(110) 또는 활성층(120)과 상부 전극(130) 사이의 계면으로 이동되어, 정공 주입 장벽(hole injection barrier)의 높이를 제어할 수 있다.
본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자는 정공 주입 장벽의 높이가 커지면 전류가 감소하여 전기 전도도를 감소시킨다.
도펀트에 따라 전기 전도도(electric conductance), 최고준위 점유 분자궤도(HOMO)의 에너지가 제어되는 기술 및 양의 바이어스(positive bias) 또는 음의 바이어스(negative bias)에 따른 도펀트의 이동에 대한 기술은 도 2a 내지 도 2c에서 보다 상세히 설명하기로 한다.
본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자는 전기 전도도의 변화가 입력 임펄스(input impulses)에 의해 유도되는 이온의 이동(migration)에 기인할 수 있다.
저농도 도핑층(121)의 두께는 50nm 내지 200nm일 수 있고, 저농도 도핑층(121)의 두께가 50nm 미만이면 두께가 너무 얇아 충분히 전기 전도도를 개선시키지 못하는 문제가 있고, 200nm를 초과하면 두께가 너무 두꺼워져 이온의 이동을 방해하는 문제가 있다.
고농도 도핑층(122)의 두께는 50 nm 내지 200 nm일 수 있고, 고농도 도핑층(122)의 두께가 50nm 미만이면 두께가 너무 얇아 충분히 전기 전도도를 개선시키지 못하는 문제가 있고, 200nm를 초과하면 두께가 너무 두꺼워져 이온의 이동을 방해하는 문제가 있다.
활성층(120)은 마그네슘 산화물(MgOx), 실리콘 산질화물(SiOxNy), 하프늄 산화물(HfOx), 주석 산화물(SnOx), 구리 산화물(CuOx), 아연 산화물(ZnOx), 바나듐 산화물(VOx), 실리콘 산화물(SiOx), 티타늄 산화물(TiOx), 폴리메틸실세스퀴옥산(PMSSQ), 폴리에틸렌-디옥시티오펜:폴리스티렌-술포네이트 (PEDOT:PSS), 폴리(3-헥실티오펜)(P3HT), 폴리비닐피롤리돈(PVP), 폴리메타크릴산메틸(PMMA) 및 폴리이미드(PI) 중 적어도 어느 하나를 포함할 수 있고, 바람직하게는, 활성층(120)은 폴리메틸실세스퀴옥산(PMSSQ), 폴리에틸렌-디옥시티오펜:폴리스티렌-술포네이트 (PEDOT:PSS), 폴리(3-헥실티오펜)(P3HT), 폴리비닐피롤리돈(PVP), 폴리메타크릴산메틸(PMMA) 및 폴리이미드(PI) 중 적어도 어느 하나를 포함하는 유기물이 사용될 수 있으며, 더욱 바람직하게는 활성층(120)은 폴리메틸실세스퀴옥산(PMSSQ)이 사용될 수 있다.
본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자는 활성층(120)으로 낮은 온도에서 형성 가능한 유기물을 사용함으로써, 플렉서블한 3차원 구조의 인공시냅스 배열 구조를 형성할 수 있다.
도펀트는 구리(Cu), 알루미늄(Al) 및 은(Ag) 중 적어도 어느 하나를 포함할 수 있고, 바람직하게, 도펀트로는 구리가 사용될 수 있다.
실시예에 따라, 하부 전극(110) 상에 활성층(120)의 형성을 위한 막을 형성한 다음, 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 마스크로 하여 하부 전극(110)과 상부 전극(130) 사이의 교차점에 대응되도록 패터닝함으로써 형성될 수 있다.
활성층(120)은 활성층(120)은 하부 전극(110) 상에 활성층(120)의 형성을 위한 막 및 상부 전극(130)을 형성하기 위한 막을 형성한 다음, 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 마스크로 상부 전극(130)을 패터닝할 때, 동시에 패터닝됨으로써, 형성될 수 있다.
활성층(120)은 스퍼터링(sputtering), 펄스레이저 증착법(PLD, Pulsed Laser Deposition), 증발법(Thermal Evaporation), 전자빔 증발법(Electron-beam Evaporation), 물리기상증착법(PVD, Physical Vapor Deposition), 분자선 에피탁시 증착법(MBE, Molecular Beam Epitaxy), 화학기상증착법(CVD, Chemical Vapor Deposition) 및 용액공정법 중 적어도 어느 하나의 방법으로 형성될 수 있다.
활성층(120) 상에는 제1 방향과 직교한 방향으로 교차되도록 상부 전극(130)이 형성된다.
상부 전극(130)은 전기 전도도를 가지는 것으로 금속 계열 또는 투명 전기 전도도 산화물(transparent conducting oxide)을 포함할 수 있다. 상부 전극(130)으로 사용되는 금속은 알루미늄(Al), 은(Ag), 구리(Cu), 백금(Pt), 루테늄(Ru), 이리듐(Ir), 텅스텐(W), 금(Au), 인듐(In), 갈륨(Ga), 아연(Zn) 및 몰리브덴(Mo) 및 중 선택되는 적어도 하나를 포함할 수 있고, 투명 전기 전도도 산화물은 TO(Tin oxide), ATO(Antimony doped Tin oxide), FTO(Fouorine doped Tin oxide), ITO(Indium Tin Oxide), FITO (Flu orinated Indium Tin oxide), FITO (Fouorine Indium Tin oxide), IZO(Indium doped Zinc oxide), AZO(Al-doped ZnO) 및 ZnO(zinc oxide) 중 선택되는 적어도 하나를 포함할 수 있다.
바람직하게, 상부 전극(130)은 구리(Cu), 알루미늄(Al) 및 은(Ag) 중 적어도 어느 하나를 포함할 수 있다.
상부 전극(130)은 활성층(120) 상에 상부 전극(130)의 형성을 위한 막을 형성한 다음, 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 마스크로 하여 제1 방향과 교차되도록 패터닝함으로써 형성될 수 있다.
상부 전극(130)은 스퍼터링(sputtering), 펄스레이저 증착법(PLD, Pulsed Laser Deposition), 증발법(Thermal Evaporation), 전자빔 증발법(Electron-beam Evaporation), 물리기상증착법(PVD, Physical Vapor Deposition), 분자선 에피탁시 증착법(MBE, Molecular Beam Epitaxy), 화학기상증착법(CVD, Chemical Vapor Deposition) 및 용액공정법 중 적어도 어느 하나의 방법으로 형성될 수 있다.
실시예에 따라, 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 시냅스 구조체는 저농도 도핑층(121) 및 고농도 도핑층(122) 사이에 계면층(130)을 더 포함할 수 있다.
계면층(130)을 포함하는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 시냅스 구조체는 도 1c에서 설명하기로 한다.
도 1c는 계면층을 포함하는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 시냅스 구조체를 도시한 입체도이다.
도 1c는 저농도 도핑층(121) 및 고농도 도핑층(122) 사이에 계면층(123)을 더 포함하는 것을 제외하면 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 시냅스 구조체(도 1b)와 동일한 구성을 포함하고 있으므로, 동일한 구성 요소에 대한 설명을 생략하기로 한다.
계면층을 포함하는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 시냅스 구조체는 제1 방향으로 형성되는 하부 전극(110), 하부 전극(110) 상에 형성되고, 저농도 도핑층(121), 저농도 도핑층(121)보다 도펀트의 농도가 높은 고농도 도핑층(122) 및 저농도 도핑층(121) 및 고농도 도핑층(122) 사이에 형성되는 계면층(130)을 포함하는 활성층(120) 및 활성층(120) 상에 형성되고, 제1 방향과 직교한 방향으로 교차되도록 형성되는 상부 전극(110)이 순차적으로 형성된다.
계면층(123)은 활성층(120)의 저농도 도핑층(121) 및 고농도 도핑층(122) 사이에 형성되어, 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 전류의 양을 조절할 수 있다.
계면층(123)은 아연 산화물(IZO), 아연 산화물(ZnO), 티타늄 산화물(TiO), 실리콘 산화물 (SiO2), 실리콘 질화물(Si3N4), 실리콘 산화질화물 (silicon oxynitride, SiOxNy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 산화물 (Al2O3) 및 지르코늄 산화물(ZrO2) 중 적어도 어느 하나를 포함할 수 있다.
계면층(123)은 저농도 도핑층(121) 상에 계면층(123)의 형성을 위한 막을 형성한 다음, 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 마스크로 하여 저농도 도핑층(121)과 대응되도록 패터닝함으로써 형성될 수 있다.
계면층(130)은 스퍼터링(sputtering), 펄스레이저 증착법(PLD, Pulsed Laser Deposition), 증발법(Thermal Evaporation), 전자빔 증발법(Electron-beam Evaporation), 물리기상증착법(PVD, Physical Vapor Deposition), 분자선 에피탁시 증착법(MBE, Molecular Beam Epitaxy), 화학기상증착법(CVD, Chemical Vapor Deposition) 및 용액공정법 중 적어도 어느 하나의 방법으로 형성될 수 있다.
도 1d는 본 발명의 다른 실시예에 따른 3차원 구조의 시냅스 소자의 시냅스 구조체를 도시한 입체도이다.
본 발명의 다른 실시예에 따른 3차원 구조의 시냅스 소자는 활성층(220)이 상이한 점으로 제외하면 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자와 동일한 구성을 포함하고 있으므로, 동일한 구성에 대해서는 생략하기로 한다.
도 1d에는 활성층(220)이 p형 도핑층(221) 및 n형 도핑층(222)이 순차적으로 형성된 구조를 도시하고 있으나, 이에 제한되지 않고, n형 도핑층(222) 및 p형 도핑층(221)이 순차적으로 형성될 수 도 있다.
본 발명의 다른 실시예에 따른 3차원 구조의 시냅스 소자의 시냅스 구조체는 제1 방향으로 형성되는 하부 전극(210), 하부 전극(210) 상에 형성되고, p형 도핑층(221) 및 n형 도핑층(222)을 포함하는 활성층(220) 및 활성층(220) 상에 형성되고, 제1 방향과 직교한 방향으로 교차되도록 형성되는 상부 전극(210)이 순차적으로 형성된다.
활성층(220)은 마그네슘 산화물(MgOx), 실리콘 산질화물(SiOxNy), 하프늄 산화물(HfOx), 주석 산화물(SnOx), 구리 산화물(CuOx), 아연 산화물(ZnOx), 바나듐 산화물(VOx), 실리콘 산화물(SiOx), 티타늄 산화물(TiOx), 폴리메틸실세스퀴옥산(PMSSQ), 폴리에틸렌-디옥시티오펜:폴리스티렌-술포네이트 (PEDOT:PSS), 폴리(3-헥실티오펜)(P3HT), 폴리비닐피롤리돈(PVP), 폴리메타크릴산메틸(PMMA) 및 폴리이미드(PI) 중 적어도 어느 하나를 포함할 수 있다.
활성층(220)은 하부 전극(210) 상에 활성층(220)의 형성을 위한 막을 형성한 다음, 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 마스크로 하여 하부 전극(210)과 상부 전극(230) 사이의 교차점에 대응되도록 패터닝함으로써 형성될 수 있다.
실시예에 따라, 활성층(220)은 하부 전극(210) 상에 활성층(220) 의 형성을 위한 막 및 상부 전극(230)을 형성하기 위한 막을 형성한 다음, 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 마스크로 상부 전극(130)을 패터닝할 때, 동시에 패터닝됨으로써, 형성될 수 있다.
활성층(220)은 스퍼터링(sputtering), 펄스레이저 증착법(PLD, Pulsed Laser Deposition), 증발법(Thermal Evaporation), 전자빔 증발법(Electron-beam Evaporation), 물리기상증착법(PVD, Physical Vapor Deposition), 분자선 에피탁시 증착법(MBE, Molecular Beam Epitaxy), 화학기상증착법(CVD, Chemical Vapor Deposition) 및 용액공정법 중 적어도 어느 하나의 방법으로 형성될 수 있다.
n형 도펀트는 실리콘(Si), 저마늄(Ge), 셀레늄(Se) 및 텔루륨(Te)중 적어도 어느 하나의 물질을 포함할 수 있다.
p형 도펀트는 마그네슘(Mg), 셀레늄(Se) 및 텔루륨(Te)중 적어도 어느 하나의 물질을 포함할 수 있다.
본 발명의 다른 실시예에 따른 3차원 구조의 시냅스 소자의 시냅스 구조체는 p형 도핑층(221) 및 n형 도핑층(222) 사이에 계면층(223)을 더 포함할 수 있다.
계면층(223)은 활성층(220)의 p형 도핑층(221) 및 n형 도핑층(221) 사이에 형성되어, 본 발명의 다른 실시예에 따른 3차원 구조의 시냅스 소자의 전류의 양을 조절할 수 있다.
계면층(223)은 아연 산화물(IZO), 아연 산화물(ZnO), 티타늄 산화물(TiO), 실리콘 산화물 (SiO2 ), 실리콘 질화물(Si3N4), 실리콘 산화질화물 (silicon oxynitride, SiOxNy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 산화물 (Al2O3) 및 지르코늄 산화물(ZrO2) 중 적어도 어느 하나를 포함할 수 있다.
계면층(223)은 p형 도핑층(221) 상에 계면층(223)의 형성을 위한 막을 형성한 다음, 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 마스크로 하여 p형 도핑층(221)과 대응되도록 패터닝함으로써 형성될 수 있다.
계면층(223)은 스퍼터링(sputtering), 펄스레이저 증착법(PLD, Pulsed Laser Deposition), 증발법(Thermal Evaporation), 전자빔 증발법(Electron-beam Evaporation), 물리기상증착법(PVD, Physical Vapor Deposition), 분자선 에피탁시 증착법(MBE, Molecular Beam Epitaxy), 화학기상증착법(CVD, Chemical Vapor Deposition) 및 용액공정법 중 적어도 어느 하나의 방법으로 형성될 수 있다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 밴드다이어그램을 도시한 것이다.
도 2a를 참조하면, 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자는 하부 전극(110), 저농도 도핑층(121), 고농도 도핑층(122) 및 상부 전극(130)이 순차적으로 형성된다.
도 2b에서와 같이 양의 바이어스(positive bias)를 인가하면, F-N 터널링(Fowler-Nordheim tunneling)은 전하 전도(carrier conduction)를 지배하고, 전계(electric field)는 활성층(120) 내의 도펀트 이온을 활성층(120)과 하부 전극(130)의 계면으로 끌어당겨, 활성층(120)과 상부 전극(130) 계면의 장벽 높이를 증가(점선에서 실선으로)시킨다.
보다 구체적으로, 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자는 양의 바이어스(positive bias)가 인가될 때, 많은 전하들이 F-N 터널링을 통해 활성층(120)의 HOMO와 상부 전극(130) 사이의 낮은 장벽을 쉽게 통과할 수 있어 상대적으로 큰 전류 값을 가진다.
그러나, 전계는 활성층(120)과 상부 전극(130)과의 계면으로부터 구리를 멀리(하부 전극(110) 방향으로) 이동시키기 때문에 장벽 높이가 증가될 수 있다.
도 2c에서와 같이, 음의 바이어스를 인가하면, 열방출 과정(thermal emission process)은 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 전하 전도를 지배하고, 전기장은 활성층(120) 내의 도펀트 이온을 활성층(120)과 상부 전극(130)의 계면으로 끌어당겨, 활성층(120)과 상부 전극(130) 계면의 장벽 높이를 감소(점선에서 실선으로)시킨다.
보다 구체적으로, 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자는 음의 바이어스(negative bias)가 인가될 때, 저농도 도핑층(121)과 하부 전극(110) 사이의 높은 장벽으로 인해 저전압 영역(low-voltage region)의 캐리어 수송은 열전자 방출(thermionic emission dominates)에 지배를 받는다.
또한, 전계(electric field)는 활성층(120)과 하부 전극(110)의 계면으로부터 구리를 멀리(상부 전극(130) 방향으로) 이동시키는 동시에, 활성층(120)과 상부 전극(130) 계면으로 구리를 끌어 당겨, 상부 전극(130)과 활성층(120) 계면에서의 장벽 높이를 감소시킬 수 있다.
따라서, 역방향 전류(reverse current)는 순방향 전류(forward current)보다 훨씬 작아, 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자는 정류 특성(rectification characteristic)를 가질 수 있다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 제조 방법을 도시한 흐름도이다.
본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 제조 방법은 보 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자와 동일한 구성을 포함하고 있으므로, 동일 구성요소에 대한 설명은 생략하기로 한다.
또한, 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자는 활성층의 물질이 상이한 것을 제외하면, 본 발명의 다른 실시예에 따른 3차원 구조의 시냅스 소자와 동일한 구성을 포함하고 있으므로, 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 제조 방법은 본 발명의 다른 실시예에 따른 3차원 구조의 시냅스 소자에도 동일하게 적용될 수 있다.
도 3a는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 제조 방법을 도시한 흐름도이다.
본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 제조 방법은 하부 전극을 제1 방향으로 형성하는 단계(S110), 하부 전극 상에 저농도 도핑층 및 저농도 도핑층보다 도펀트의 농도가 높은 고농도 도핑층을 포함하는 활성층을 형성하는 단계(S120) 및 활성층 상에 제1 방향과 직교한 방향으로 교차되도록 상부 전극을 형성하는 단계(S130)을 진행하여 형성된 시냅스 구조체를 포함하고, 시냅스 구조체는 적어도 2층 이상 적층될 수 있다.
따라서, 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 제조 방법은 단계 S130까지 진행한 다음, 원하는 수의 시냅스 구조체가 적층되지 않았다면, 다시, 단계 S120 및 단계 S130를 반복 진행하여, 원하는 수의 시냅스 구조체를 포함하는 3차원 구조의 시냅스 소자를 제조할 수 있다.
본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 제조 방법은 제1 방향으로 형성된 하부 전극을 형성한다.
하부 전극은 기판 상에 형성될 수 있고, 전기 전도도를 가지는 것으로 금속 계열 또는 투명 전기 전도도 산화물(transparent conducting oxide)을 포함할 수 있다.
기판은 지지기판으로서 다양한 물질이 선택될 수 있다. 예를 들어, 기판(110)은 실리콘, SOI(Silicon on insulator), PET(polyethylene terephthlate), PES(polyethersulfone), PS(polystyrene), PC(polycarbonate), PI(polyimide), PEN(polyethylene naphthalate) 및 PAR(polyarylate) 중에서 선택되는 적어도 어느 하나를 포함할수 있다.
바람직하게, 기판은 플렉서블(flexible)한 성질을 가지는 PET(polyethylene terephthlate), PES(polyethersulfone), PS(polystyrene), PC(polycarbonate), PI(polyimide), PEN(polyethylene naphthalate) 및 PAR(polyarylate) 중에서 선택되는 적어도 어느 하나를 포함하는 플라스틱 기판이 사용될 수 있다.
하부 전극으로 사용되는 금속은 알루미늄(Al), 은(Ag), 구리(Cu), 백금(Pt), 루테늄(Ru), 이리듐(Ir), 텅스텐(W), 금(Au), 인듐(In), 갈륨(Ga), 아연(Zn) 및 몰리브덴(Mo) 및 중 선택되는 적어도 하나를 포함할 수 있고, 투명 전기 전도도 산화물은 TO(Tin oxide), ATO(Antimony doped Tin oxide), FTO(Fouorine doped Tin oxide), ITO(Indium Tin Oxide), FITO (Flu orinated Indium Tin oxide), FITO (Fouorine Indium Tin oxide), IZO(Indium doped Zinc oxide), AZO(Al-doped ZnO) 및 ZnO(zinc oxide) 중 선택되는 적어도 하나를 포함할 수 있다.
바람직하게, 하부 전극은 구리(Cu), 알루미늄(Al) 및 은(Ag) 중 적어도 어느 하나를 포함할 수 있다.
하부 전극은 기판 상에 하부 전극의 형성을 위한 막을 형성한 다음, 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 마스크로 하여 기판 상에 제1 방향을 갖도록 패터닝함으로써 형성될 수 있다.
하부 전극은 스퍼터링(sputtering), 펄스레이저 증착법(PLD, Pulsed Laser Deposition), 증발법(Thermal Evaporation), 전자빔 증발법(Electron-beam Evaporation), 물리기상증착법(PVD, Physical Vapor Deposition), 분자선 에피탁시 증착법(MBE, Molecular Beam Epitaxy), 화학기상증착법(CVD, Chemical Vapor Deposition) 및 용액공정법 중 적어도 어느 하나의 방법으로 형성될 수 있다.
본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 제조 방법은 하부 전극 상에 저농도 도핑층 및 저농도 도핑층보다 도펀트의 농도가 높은 고농도 도핑층을 포함하는 활성층을 형성한다.
활성층의 제조 방법에 대해서는 도 3b를 참고하여 설명하기로 한다.
도 3b는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 활성층의 제조 방법을 도시한 흐름도이다.
활성층을 형성하는 단계(S120)은, 활성층 전구체 용액과 도펀트 용액이 제1 부피비로 혼합된 저농도 도핑층 용액을 이용하여 하부 전극 상에 저농도 도핑층을 형성하는 단계(S121) 및 활성층 전구체 용액과 도펀트 용액이 제2 부피비로 혼합된 고농도 도핑층 용액을 이용하여 저농도 도핑층 상에 고농도 도핑층을 형성하는 단계(S122)를 포함할 수 있다.
저농도 도핑층 용액은 활성층 전구체 용액과 도펀트 용액이 50:1~50:0.5의 제1 부피비로 혼합될 수 있고, 제1 부피비가 전술한 범위를 벗어나면 고농도로 도핑되어 활성층이 농도 구배를 나타내지 못하는 문제가 있다.
저농도 도핑층은 하부 전극 상에 저농도 도핑층 용액을 이용하여 저농도 도핑층의 형성을 위한 막을 형성한 다음, 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 마스크로 하여 하부 전극과 상부 전극 사이의 교차점에 대응되도록 패터닝함으로써 형성될 수 있다.
실시예에 따라, 저농도 도핑층은 하부 전극 상에 저농도 도핑층 용액을 이용하여 저농도 도핑층의 형성을 위한 막 및 상부 전극을 형성하기 위한 막을 형성한 다음, 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 마스크로 상부 전극을 패터닝할 때, 동시에 패터닝됨으로써, 형성될 수 있다.
고농도 도핑층 용액은 상기 활성층 전구체 용액과 도핑 용액이 50:10 내지 50:15의 제2 부피비로 혼합될 수 있고, 제2 부피비가 전술한 범위를 벗어나면 도펀트가 너무 적게 도핑되는 경우, 활성층이 농도 구배를 나타내지 못하는 문제가 있고, 도펀트가 너무 많이 도핑되는 경우, 수율이 감소되는 문제가 있다.
고농도 도핑층은 저농도 도핑층 상에 고농도 도핑층 용액을 이용하여 고농도 도핑층의 형성을 위한 막을 형성한 다음, 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 마스크로 하여 하부 전극과 상부 전극 사이의 교차점에 대응되도록 패터닝함으로써 형성될 수 있다.
실시예에 따라, 고농도 도핑층 은 하부 전극 상에 고농도 도핑층을 이용하여 고농도 도핑층의 형성을 위한 막 및 상부 전극을 형성하기 위한 막을 형성한 다음, 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 마스크로 상부 전극을 패터닝할 때, 동시에 패터닝됨으로써, 형성될 수 있다.
저농도 도핑층 및 고농도 도핑층은 스퍼터링(sputtering), 펄스레이저 증착법(PLD, Pulsed Laser Deposition), 증발법(Thermal Evaporation), 전자빔 증발법(Electron-beam Evaporation), 물리기상증착법(PVD, Physical Vapor Deposition), 분자선 에피탁시 증착법(MBE, Molecular Beam Epitaxy), 화학기상증착법(CVD, Chemical Vapor Deposition) 및 용액공정법 중 적어도 어느 하나의 방법으로 형성될 수 있다.
저농도 도핑층 및 고농도 도핑층은 마그네슘 산화물(MgOx), 실리콘 산질화물(SiOxNy), 하프늄 산화물(HfOx), 주석 산화물(SnOx), 구리 산화물(CuOx), 아연 산화물(ZnOx), 바나듐 산화물(VOx), 실리콘 산화물(SiOx), 티타늄 산화물(TiOx), 폴리메틸실세스퀴옥산(PMSSQ), 폴리에틸렌-디옥시티오펜:폴리스티렌-술포네이트 (PEDOT:PSS), 폴리(3-헥실티오펜)(P3HT), 폴리비닐피롤리돈(PVP), 폴리메타크릴산메틸(PMMA) 및 폴리이미드(PI) 중 적어도 어느 하나를 포함할 수 있다.
도펀트는 구리(Cu), 알루미늄(Al) 및 은(Ag) 중 적어도 어느 하나를 포함할 수 있고, 바람직하게 도펀트로는 구리가 사용될 수 있다.
실시예에 따라, 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 제조 방법은 저농도 도핑층을 형성하는 단계(S121) 및 고농도 도핑층을 형성하는 단계(S122) 사이에 계면층을 형성하는 단계를 더 포함할 수 있다.
계면층은 저농도 도핑층 및 고농도 도핑층 사이에 형성되어본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 전류의 양을 조절할 수 있다.
계면층은 아연 산화물(IZO), 아연 산화물(ZnO), 티타늄 산화물(TiO), 실리콘 산화물 (SiO2), 실리콘 질화물(Si3N4), 실리콘 산화질화물 (silicon oxynitride, SiOxNy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 산화물 (Al2O3) 및 지르코늄 산화물(ZrO2) 중 적어도 어느 하나를 포함할 수 있다.
계면층은 저농도 도핑층 상에 계면층의 형성을 위한 막을 형성한 다음, 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 마스크로 하여 저농도 도핑층과 대응되도록 패터닝함으로써 형성될 수 있다.
계면층은 스퍼터링(sputtering), 펄스레이저 증착법(PLD, Pulsed Laser Deposition), 증발법(Thermal Evaporation), 전자빔 증발법(Electron-beam Evaporation), 물리기상증착법(PVD, Physical Vapor Deposition), 분자선 에피탁시 증착법(MBE, Molecular Beam Epitaxy), 화학기상증착법(CVD, Chemical Vapor Deposition) 및 용액공정법 중 적어도 어느 하나의 방법으로 형성될 수 있다.
다시 도 3a를 참조하면, 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 제조 방법은 활성층 상에 제1 방향과 직교한 방향으로 교차되도록 상부 전극을 형성한다.
상부 전극은 전기 전도도를 가지는 것으로 금속 계열 또는 투명 전기 전도도 산화물(transparent conducting oxide)을 포함할 수 있다. 상부 전극으로 사용되는 금속은 알루미늄(Al), 은(Ag), 구리(Cu), 백금(Pt), 루테늄(Ru), 이리듐(Ir), 텅스텐(W), 금(Au), 인듐(In), 갈륨(Ga), 아연(Zn) 및 몰리브덴(Mo) 및 중 선택되는 적어도 하나를 포함할 수 있고, 투명 전기 전도도 산화물은 TO(Tin oxide), ATO(Antimony doped Tin oxide), FTO(Fouorine doped Tin oxide), ITO(Indium Tin Oxide), FITO (Flu orinated Indium Tin oxide), FITO (Fouorine Indium Tin oxide), IZO(Indium doped Zinc oxide), AZO(Al-doped ZnO) 및 ZnO(zinc oxide) 중 선택되는 적어도 하나를 포함할 수 있다.
바람직하게, 상부 전극은 구리(Cu), 알루미늄(Al) 및 은(Ag) 중 적어도 어느 하나를 포함할 수 있다.
상부 전극은 활성층 상에 상부 전극의 형성을 위한 막을 형성한 다음, 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 마스크로 하여 제1 방향과 교차되도록 패터닝함으로써 형성될 수 있다.
상부 전극은 스퍼터링(sputtering), 펄스레이저 증착법(PLD, Pulsed Laser Deposition), 증발법(Thermal Evaporation), 전자빔 증발법(Electron-beam Evaporation), 물리기상증착법(PVD, Physical Vapor Deposition), 분자선 에피탁시 증착법(MBE, Molecular Beam Epitaxy), 화학기상증착법(CVD, Chemical Vapor Deposition) 및 용액공정법 중 적어도 어느 하나의 방법으로 형성될 수 있다.
제조예
트리메톡시메틸실란 (trimethoxymethylsilane), 노말 부탄올(Normal Butanol) 및 증류수를 질량비 4:10:1로 60℃ 에서 24시간 동안 혼합하여 메틸트리메톡시실란 전구체 용액(활성층 전구체 용액)을 제조하고, CuCl2파우더는 증류수에 50 mg/mL의 농도로 용해하여 도핑 용액을 제조하였다.
메틸트리메톡시실란 전구체 용액, 도핑 용액, 메탄올(methanol) 및 증류수를 50:10:5:10의 부피비(Volume ratio)로 혼합하여 Cu가 고농도로 도핑된 메틸트리메톡시실란 용액을 제조하고, 메틸트리메톡시실란 전구체 용액, 도핑 용액, 메탄올(methanol) 및 증류수를 50:1:5:19의 부피비(Volume ratio)로 혼합하여 Cu가 저농도로 도핑된 메틸트리메톡시실란 용액을 제조하였으며, 고농도로 도핑된 메틸트리메톡시실란 용액 및 Cu가 저농도로 도핑된 메틸트리메톡시실란 용액을 각각을 60°C에서 24시간 동안 혼합하였다.
PET(polyethylene terephthalate) 기판 상에 전자 빔 증착법(Electron Beam Evaporation)과 섀도 마스크를 사용하여 각각 1.5 mm 폭의 여섯 줄의 알루미늄(Al)을 증착하여 하부 전극을 형성하고, 하부 전극 상에 Cu가 저농도로 도핑된 메틸트리메톡시실란 용액을 PET/Al 상에 300 rpm으로 10초 동안 회전하고, 6000 rpm으로 30초간 회전시켜 스핀 코팅한 다음, 핫 플레이트에서 90℃로 10분간 가열하여 Cu 저농도 도핑층을 형성하였다.
Cu가 고농도로 도핑된 메틸트리메톡시실란 용액을 PET/Al/Cu-PMSSQ 상에 300 rpm으로 10초 동안 회전하고, 6000 rpm으로 30초간 회전시켜 스핀 코팅한 다음, 핫 플레이트에서 90℃로 10분간 가열하여 Cu 고농도 도핑층을 형성하여 활성층을 형성하였다.
이후, Cu 고농도 도핑층 상에 하부 전극과 교차되도록 알루미늄(Al)을 증착하여 상부 전극을 형성하여 시냅스 구조체를 제조하였다.
마지막으로, 앞서 전술한 상부 전극(상부 전극인 동시에 하부 전극) 상에 활성층을 형성하고, 활성층 상에 상부 전극을 형성하는 과정을 반복 진행하여 3차원 구조의 시냅스 소자를 제조하였다.
도 4는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 시냅스 구조체를 도시한 전자주사현미경(SEM) 이미지이다.
도 4을 참조하면, 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자는 하부 전극 및 상부 전극이 크로스바 구조로 수직으로 교차되도록 형성되는 것을 알 수 있다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 실제 이미지 및 입체도이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자는 3차원 플렉서블 인공시냅스로 사용될 수 있고, 3차원 플렉서블 인공시냅스는 3개의 뉴로모픽 인공시냅스 층을 가지고 있고 총 36 × 3 = 108개의 인공 시냅스를 포함할 수 있다.
또한, 도 5a 및 도 5b를 참조하면, 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자는 하부 전극 및 상부 전극이 크로스바 구조로 수직으로 교차되도록 형성되는 것을 알 수 있다.
도 6은 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 전류-전압(I-V) 곡선을 도시한 그래프이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자는 뛰어난 정류 효과를 나타내는 것을 알 수 있다.
도 7a는 -3V에서 3V의 듀얼 전압 스윕(dual voltage weeping) 하에서의 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 전류-전압(I-V) 곡선을 도시한 그래프이다.
도 7a를 참조하면, 구리 양이온의 이동으로 인해 되찾을 수 있는 히스테리시스(resumable hysteresis) 및 뛰어난 정류(remarkable rectification) 특성을 나타내는 것을 알 수 있다.
도 7b는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 연속되는 양전압 스윕(consecutive positive voltage sweeps) 하에서의 전류-전압(I-V) 곡선을 도시한 그래프이고, 도 7c는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 음전압 스윕(negative voltage sweeps) 이후의 연속되는 양전압 스윕(consecutive positive voltage sweeps) 하에서의 전류-전압(I-V) 곡선을 도시한 그래프이다.
도 7b를 참조하면, 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자는 직류(DC) 특성을 나타내고, 듀얼 I-V 스윕 (dual I-V sweep)은 인가되는 양전압 스윕의 횟수가 증가함에 따라 전류가 감소하는 시계 방향의 히스테리시스 곡선(hysteresis curve)을 가지는 것을 알 수 있다.
본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자는 정방향 스윕 (forward sweep) 하에서 저저항 상태에 있지만, 역방향 스윕(reverse sweep) 하에서는 비교적 높은 저항 상태로 스위칭될 수 있다.
본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자에 연속적인 양전압 스윕(consecutive positive voltage sweeps)이 인가되면 전기 전도도가 연속적으로 감소될 수 있다.
도 7c를 참조하면, 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자는 전압 스윕 횟수가 증가함에 따라, 전기 전도도는 안정된 값으로 감소되는 것을 알 수 있다.
도 7d는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 양전압 스윕(consecutive positive voltage sweeps) 이후의 음전하 스윕(negative voltage sweeps)이 인가되는 경우의 전류-전압(I-V) 곡선을 도시한 그래프이다.
도 7d를 참조하면, 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자는 음전압 듀얼 스윕에서 상대적으로 높은 저항 상태를 가고, 시계 방향의 히스테리시스 곡선(hysteresis curve)을 가지는 것을 알 수 있다.
따라서, 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자는 높은 저항 상태로 존재하고, 전기 전도도는 스윕의 횟수가 많아질수록 안정한 상태로 이동하여 경향을 나타낸다.
또한, 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 전기 전도도는 전압 스윕 횟수가 증가할수록 안정한 값으로 계속해서 감소하고, 충분히 많은 수의 음전압 듀얼 스윕을 인가하면 시냅스 소자는 본래의 높은 전도 상태로 회복될 수 있다.
도 8a는 25번의 일정한 양전압 펄스를 가한 후, 25번의 일정한 음전압 펄스를 가했을 때의 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 전압 또는 전류 특성을 도시한 그래프이고, 도 8b는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 단일 시냅스 구조체의 펄스수에 따른 에너지 소비량을 도시한 그래프이다.
도 8a를 참조하면, 양전압 펄스는 점진적으로 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 전기 전도도를 감소시키지만, 음전압 펄스를 가하면 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자는 원래의 상태로 되돌아가는 것을 알 수 있다.
도 8b는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 단일 시냅스 구조체의 에너지 소비량을 나타낸다.
도 8b를 참조하면, 첫 번째 훈련에서 에너지 소비량은 60 pJ 정도이고, 음전압 펄스를 가하면 소멸 과정이 진행되고 저이 증가됨으로써, 펄스를 가한 횟수가 증가할수록 에너지 소비량이 감소되는 것을 알 수 있다.
또한, 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자는 낮은 동작 전류 때문에 에너지 소비량은 0.5 pJ보다 작다.
도 9a는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 전기 전도도에 따른 전기 전도도 변화량(△C)을 도시한 그래프이고, 도 9b는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 전기 전도도 또는 전기 전도도 변화량에 따른 펄스 수를 도시한 그래프이다.
도 9a를 참조하면, 전기 전도도에 따라 전기 전도도 변화량(△C)이 증가되는 것을 알 수 있다.
본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자에 인가되는 양의 펄스(positive pulses)의 수는 전기 전도도 또는 전기 전도도 변화량의 측정 값을 기반으로 계산될 수 있다.
도 9b를 참조하면, 전기 전도도가 20nS인 경우, 인가되는 양의 펼스의 수는 2와 3 사이이고, 전기 전도도 변화량이 -5nS인 경우 인가되는 양의 펄스의 수는 4와 6사이일 수 있다.
도 10a는 평평한 상태의 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자와 곡률 반경이 10mm인 곡선 상태의 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 강화-약화 사이클링 스트레스(Potentiation-depression cycling stress)를 도시한 그래프이고, 도 10b는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 강화 과정 및 약화 과정에서의 펄스 당 에너지 소비량(±3 V, 0.1 ms)을 도시한 그래프이다.
도 10a를 참조하면, pMSSQ의 우수한 유연성으로 인해 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자는 평평한 사태 및 곡선 상태에서 모두 강화-약화 사이클링 스트레스에 대해 안정성을 나타낸다.
도 10b를 참조하면, 초기 상태의 저항이 높을수록 소모되는 펄스 당 에너지가 낮아지고, 약화 과정에서의 첫번째 펄스 자극(pulse stimulation)의 경우, 에너지 소비는 약 60pJ를 나타낸다.
도 11a는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 STDP(Spike-timing-dependent plasticity)를 측정하기 위한 전기적인 연결을 도시한 회로도이다.
도 11a를 참조하면, 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자는 스파이트 발생기(spike generators) 사이에 연결될 수 있고, 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자는 전시냅틱(pre-synaptic) 및 후시냅틱(post-synaptic) 스파이크 후에, 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 전기 전도도를 검출하기 위해 판독 펄스가 인가될 수 있다.
도 11b는 STDP 증명(STDP demonstration)을 위한 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 스파이크 파형을 도시한 그래프이다.
도 11b에서, 각 스파이크는 양의 펄스(2V, 0.1ms)와 음의 펄스(-1V, 0.3ms)로 구성되고, 상대적 타이밍(relative timing)인 △tpre -post는 전시냅틱 스파이크의 초기 시간에서 후시냅틱 스파이크의 시간까지의 간격으로 정의된다.
도 11b를 참조하면, 전시냅스 및 후시냅틱 스파이크가 인가된 후에, 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 전기 전도도를 판독하기 위한 판독 전압이 적용되는 것을 알 수 있다.
도 11c는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 장기 강화현상(LTP; long-term potentiation)과 장기 약화현상(LTD; long-term depression)에 대한 스파이크 수에 따른 전류를 도시한 그래프이다.
도 11c에서 장기 약화현상은 △tpre -post = 50㎲이고, 장기 강화현상은 △tpre -post = -50 ㎲이다.
도 11c를 참조하면, 후시냅틱 스파이크 전에 전시냅틱 스파이크가 인가되면 스파이크 수가 증가함에 따라 점진적으로 전류가 증가하여 LTP를 나타내고, 반대로, 후시냅스가 적용되면 LTD가 나타나는 것을 알 수 있다.
도 11d는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 △tpre -post 에 따른 전기 전도도 변화량(△G)을 도시한 그래프이다.
도 11d에서는 전시냅틱 스파이크의 초기시간에서 후시냅틱 스파이크의 초기 시간의 간격(t)의 범위가 -500㎲에서 500 ㎲ 사이의 여러 개의 값을 가진 쌍스파이크를 사용하여 자극된 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 전기 전도도의 변화량을 나타낸다.
도 11d를 참조하면, 전시냅틱 스파이크가 후시냅틱 스파이크 전에 짧게 적용되었을 때 시냅틱 무게가 증가하고, 이것은 장기 강하현상(long term potentiation: LTP)를 나타내었다.
또한, 전 시냅틱 스파이크가 후 시냅틱 스파이크 후에 짧게 적용되었을 때 시냅틱 무게(synaptic weight)가 감소하며 장기 억제현상(long term depression: LTD) 현상이 나타냈다.
따라서, 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자는 스파이크 신호의 시간에 따른 가소성(spike-timing dependent plasticity: STDP) 특성을 나타내기 내어, 인공시냅스로 사용될 수 있다.
특히, 전시냅스 및 후시냅틱 스파이크의 쌍이 |△tpre -post| >400 ㎲로 적용될 때, 시냅틱 강도(synaptic strength)의 유의미한 변화(significant variations)가 발생되지 않는다.
도 12a는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 쌍펄스 촉진(paired-pulse facilitation)을 측정하기 위한 전기적인 연결을 도시한 회로도이다.
도 12a는 병렬 저항기-캐패시터(parallel resistor)에 해당하는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자가 두개의 스파이크 발생기에 연결된다.
도 12b는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자에 자극되는 펄스의 파형을 도시한 그래프이다.
도 12b는 스파이크 신호의 시간에 따라 STDP 성질을 가지는 것을 증명하기 위하여 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자에 인가된 스파이크들의 기록된 파형을 나타내고, 각각의 스파이크는 양의 펄스(2 V, 0.1 ms)로 구성되어 있으며, 그 다음에 음의 펄스(-1 V, 0.3 ms)를 인가한다.
또한, 도 12b는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자는 인공시냅스의 상호학습과 쌍펄스 펄스 촉진(paired-pulse facilitation)를 나타내고, 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자에 인가된 펄스의 측정된 파형을 도식적으로 나타내고 있다.
본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자에 인가된 실제 스파이크(실선으로 표시된 3V와 30㎲를 가진 스파이크)는 저항-용량 고리에서 충전과 방전에 의한 신호 발생기로부터 생성된 점선으로 표시된 사각형 펄스와 다른 것을 알 수 있다.
약 50 ㎲보다 t만큼 큰 쌍스파이크는 소자의 자극에 대해 무관함을 알 수 있고, 시냅틱 세기의 큰 변화가 없으며, 전시냅틱 스파이크와 후시냅틱 스파이크의 초기 시간의 간격인 t가 5 ㎲까지 감소할 때, 두 번째 펄스가 용량 고리의 충전을 계속하는 것을 알 수 있다.
도 12c는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 접합도(degree of relevancy)와 쌍스파이크 수에 대한 전류변화를 도시한 그래프이다.
도 12c를 참조하면, 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자는 접합도와 쌍 스파이크의 수에 따른 전류 변화를 나타내고, t가 작아질 때, 쌍 스파이크의 수가 증가함에 따라 전류가 작아지는 경향을 나타내는 것을 알 수 있다.
도 13a 내지 도 13d는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 훈련 가능한 성능 수행과정을 도시한 입체도이다.
도 13a는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 훈련 가능한 성능 수행과정에 따른 입체도 및 페얼 도식도를 도시한 것이다.
도 13a를 참조하면, 점선으로 표시된 선택 소자 없이 시냅스 소자를 선택할 수 있고, 따라서, 크로스토크 효과가 감소되는 것을 알 수 있다. 또한, 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자는 역방향 전류의 행동은 전자시냅스의 정류특성에 의해 방해될 수 있다.
또한, 페얼 도식도를 참조하면, 각 셀의 정보읽기(readout)에 따른 전기 전도도를 알 수 있다.
도 13b는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 입체도 및 정보읽기 전류의 통계적 분포를 도시한 것이다.
도 13b를 참조하면, "0"과 "1" 상태에 있는 모든 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 정보읽기 전류의 통계적 분포를 나타내고 있고, 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자가 동작할 때의 OFF 상태와 ON 상태에서 흐르는 전류의 통계값을 보여준다.
본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자는 OFF 상태의 전류값이 15 nA 이하에 주로 분포하는 반면, ON 상태 전류값은 180 nA 이상에 주로 분포하고 있는 것으로 보아, 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 각 층에 있는 시냅스 구조체는 3차원 공간에 정보를 저장할 수 있는 능력을 제공하는 시냅스의 변형에도 불구하고 높은 균일성을 나타내는 것을 알 수 있다다.
도 13c는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 훈련과정을 도시한 개략도이다.
도 13c를 참조하면, 순서대로, 전자시냅스 어레이의 초기 정보읽기 상태, 첫 훈련과정을 마친 후 나타난 읽기 정보 전류 상태, 두 번째 훈련 과정 후에 나타난 전류상태의 정보읽기 상태 및 화살표들로 나타난 여러 가지 간섭 전자시냅스에서 12번의 훈련과정을 실행한 후에 나타난 전류상태의 읽기정보를 나타낸다.
전자시냅스 어레이의 초기 정보읽기 상태에서 화살표는 다음 훈련과정에서의 입력신호들과 관련이 있고, 첫 훈련과정을 마친 후 나타난 읽기 정보 전류 상태에서 점선 화살표로 표시된 잘못 입력된 신호가 도입된 상황에서의 다음 훈련과정에서 입력 신호에 해당된다.
두 번째 훈련 과정 후에 나타난 전류상태의 정보읽기 상태에서 점선 화살표로 표시된 오류 입력신호가 도입된 것에서 화살표들은 다음 훈련과정에서의 입력신호에 해당된다.
도 13d는 충분한 훈련과정을 끝낸 후의 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 훈련과정을 도시한 개략도이다.
도 13d를 참조하면, 충분한 훈련과정을 끝낸 후 3개 적층 구조를 포함하는 본 발명의 일 실시예에 따른 3차원 구조의 시냅스 소자의 전류 지도(map)의 최종 읽기정보를 알 수 있다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
110, 210: 하부 전극 110-1: 제1 하부 전극
110-2: 제2 하부 전극 110-3: 제3 하부 전극
120, 220: 활성층 120-1: 제1 활성층
120-2: 제2 활성층 120-3: 제3 활성층
121, 221: 저농도 도핑층 121-1: 제1 저농도 도핑층
121-2: 제2 저농도 도핑층 121-3: 제3 저농도 도핑층
122, 222: 고농도 도핑층 121-1: 제1 고농도 도핑층
121-2: 제2 고농도 도핑층 121-3: 제3 고농도 도핑층
123: 계면층 130, 230: 상부 전극
130-1: 제1 상부 전극 130-2: 제2 상부 전극
130-3: 제3 상부 전극

Claims (17)

  1. 제1 방향으로 형성되는 하부 전극;
    상기 하부 전극 상에 형성되고, 저농도 도핑층(lightly doped layer), 상기 저농도 도핑층보다 도펀트의 농도가 높은 고농도 도핑층(heavily doped layer) 및 상기 저농도 도핑층과 상기 고농도 도핑층 사이에 전류의 양을 조절하는 계면층을 포함하는 활성층; 및
    상기 활성층 상에 형성되고, 상기 제1 방향과 직교한 방향으로 교차되도록 형성되는 상부 전극
    이 순차적으로 형성된 시냅스 구조체를 포함하고,
    상기 시냅스 구조체는 적어도 2층 이상 적층되는 것을 특징으로 하는 3차원 구조의 시냅스 소자.
  2. 제1항에 있어서,
    상기 도펀트의 농도를 조절하여 상기 활성층의 전기 전도도(electric conductance)가 제어되는 것을 특징으로 하는 3차원 구조의 시냅스 소자.
  3. 제1항에 있어서,
    상기 도펀트는 상기 활성층의 최고준위 점유 분자궤도(HOMO)의 에너지를 조절하여 정공 주입 장벽(hole injection barrier)의 높이를 제어하는 것을 특징으로 하는 3차원 구조의 시냅스 소자.
  4. 제1항에 있어서,
    상기 3차원 구조의 시냅스 소자는 양의 바이어스(positive bias) 또는 음의 바이어스(negative bias)에 의해 상기 도펀트가 상기 활성층과 상기 상부 전극 사이의 계면으로 이동되는 것을 특징으로 하는 3차원 구조의 시냅스 소자.
  5. 삭제
  6. 제1항에 있어서,
    상기 저농도 도핑층의 두께는 50 nm 내지 200 nm인 것을 특징으로 하는 3차원 구조의 시냅스 소자.
  7. 제1항에 있어서,
    상기 고농도 도핑층의 두께는 50 nm 내지 200 nm인 것을 특징으로 하는 3차원 구조의 시냅스 소자.
  8. 제1항에 있어서,
    상기 활성층은 마그네슘 산화물(MgOx), 실리콘 산질화물(SiOxNy), 하프늄 산화물(HfOx), 주석 산화물(SnOx), 구리 산화물(CuOx), 아연 산화물(ZnOx), 바나듐 산화물(VOx), 실리콘 산화물(SiOx), 티타늄 산화물(TiOx), 폴리메틸실세스퀴옥산(PMSSQ), 폴리에틸렌-디옥시티오펜:폴리스티렌-술포네이트 (PEDOT:PSS), 폴리(3-헥실티오펜)(P3HT), 폴리비닐피롤리돈(PVP), 폴리메타크릴산메틸(PMMA) 및 폴리이미드(PI) 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 3차원 구조의 시냅스 소자.
  9. 제1항에 있어서,
    상기 도펀트는 구리(Cu), 알루미늄(Al) 및 은(Ag) 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 3차원 구조의 시냅스 소자.
  10. 제1항에 있어서,
    상기 계면층은 아연 산화물(IZO), 아연 산화물(ZnO), 티타늄 산화물(TiO), 실리콘 산화물 (SiO2), 실리콘 질화물(Si3N4), 실리콘 산화질화물 (silicon oxynitride, SiOxNy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 산화물 (Al2O3) 및 지르코늄 산화물(ZrO2) 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 3차원 구조의 시냅스 소자.
  11. 제1항에 있어서,
    상기 하부 전극 또는 상부 전극은 구리(Cu), 알루미늄(Al) 및 은(Ag) 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 3차원 구조의 시냅스 소자.
  12. 제1 방향으로 형성되는 하부 전극;
    상기 하부 전극 상에 형성되고, p형의 활성층, n형의 활성층 및 상기 p형의 활성층과 상기 n형의 활성층 사이에 전류의 양을 조절하는 계면층을 포함하는 활성층; 및
    상기 활성층 상에 형성되고, 상기 제1 방향과 직교한 방향으로 교차되도록 형성되는 상부 전극
    이 순차적으로 형성된 시냅스 구조체를 포함하고,
    상기 시냅스 구조체는 적어도 2층 이상 적층되는 것을 특징으로 하는 3차원 구조의 시냅스 소자.
  13. 삭제
  14. 하부 전극을 제1 방향으로 형성하는 단계;
    상기 하부 전극 상에 저농도 도핑층(lightly doped layer) 및 상기 저농도 도핑층보다 도펀트의 농도가 높은 고농도 도핑층(heavily doped layer)을 포함하는 활성층을 형성하는 단계; 및
    상기 활성층 상에 상기 제1 방향과 직교한 방향으로 교차되도록 상부 전극을 형성하는 단계
    를 진행하여 형성된 시냅스 구조체를 포함하고,
    상기 시냅스 구조체는 적어도 2층 이상 적층되며,
    상기 활성층을 형성하는 단계는,
    활성층 전구체 용액과 도펀트 용액이 제1 부피비로 혼합된 저농도 도핑층 용액을 이용하여 상기 하부 전극 상에 저농도 도핑층을 형성하는 단계; 및
    상기 활성층 전구체 용액과 상기 도펀트 용액이 제2 부피비로 혼합된 고농도 도핑층 용액을 이용하여 상기 저농도 도핑층 상에 고농도 도핑층을 형성하는 단계
    를 포함하는 것을 특징으로 하는 3차원 구조의 시냅스 소자의 제조 방법.
  15. 삭제
  16. 제14항에 있어서,
    상기 저농도 도핑층 용액은 상기 활성층 전구체 용액과 상기 도펀트 용액이 50:1~50:0.5의 제1 부피비로 혼합되는 것을 특징으로 하는 3차원 구조의 시냅스 소자의 제조 방법.
  17. 제14항에 있어서,
    상기 고농도 도핑층 용액은 상기 활성층 전구체 용액과 상기 도펀트 용액이 50:10 내지 50:15의 제2 부피비로 혼합되는 것을 특징으로 하는 3차원 구조의 시냅스 소자의 제조 방법.
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