KR102051041B1 - 3단자 시냅스 소자 및 그 동작방법 - Google Patents

3단자 시냅스 소자 및 그 동작방법 Download PDF

Info

Publication number
KR102051041B1
KR102051041B1 KR1020130128019A KR20130128019A KR102051041B1 KR 102051041 B1 KR102051041 B1 KR 102051041B1 KR 1020130128019 A KR1020130128019 A KR 1020130128019A KR 20130128019 A KR20130128019 A KR 20130128019A KR 102051041 B1 KR102051041 B1 KR 102051041B1
Authority
KR
South Korea
Prior art keywords
layer
vertical insulating
drain
gate
gate layer
Prior art date
Application number
KR1020130128019A
Other languages
English (en)
Other versions
KR20150047930A (ko
Inventor
김영배
황현상
Original Assignee
삼성전자주식회사
포항공과대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사, 포항공과대학교 산학협력단 filed Critical 삼성전자주식회사
Priority to KR1020130128019A priority Critical patent/KR102051041B1/ko
Priority to US14/328,300 priority patent/US9224946B2/en
Publication of KR20150047930A publication Critical patent/KR20150047930A/ko
Application granted granted Critical
Publication of KR102051041B1 publication Critical patent/KR102051041B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G11C13/0011—RRAM elements whose operation depends upon chemical change comprising conductive bridging RAM [CBRAM] or programming metallization cells [PMCs]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/783—Field effect transistors with field effect produced by an insulated gate comprising a gate to body connection, i.e. bulk dynamic threshold voltage MOSFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H10B63/845—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays the switching components being connected to a common vertical conductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/253—Multistable switching devices, e.g. memristors having three or more electrodes, e.g. transistor-like devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/823—Device geometry adapted for essentially horizontal current flow, e.g. bridge type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0071—Write using write potential applied to access device gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0083—Write to perform initialising, forming process, electro forming or conditioning
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/32—Material having simple binary metal oxide structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/50—Resistive cell structure aspects
    • G11C2213/52—Structure characterized by the electrode material, shape, etc.
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/50—Resistive cell structure aspects
    • G11C2213/53—Structure wherein the resistive material being in a transistor, e.g. gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

3단자 시냅스 소자 및 그 동작방법에 관해 개시되어 있다. 개시된 3단자 시냅스 소자는 기판 상에 형성된 드레인층과, 상기 드레인층 상에 구비된 게이트층과, 상기 기판 상에 수직으로 적층되고, 상기 드레인층 및 게이트층과 대향하는 소스층과, 상기 드레인층 및 상기 게이트층과 상기 소스층 사이에 구비되고, 서로 다른 이온 이동도를 갖는 제1 및 제2 수직 절연층을 포함한다. 상기 제1 및 제2 수직 절연층은 상기 드레인층 및 상기 게이트층의 측면을 덮을 수 있다. 상기 제2 수직 절연층의 이온 이동도는 상기 제1 수직 절연층의 이온 이동도보다 클 수 있다.

Description

3단자 시냅스 소자 및 그 동작방법{3-terminal synapse device and method of operating the same}
본 개시는 저항성 램(Resistive RAM) 기반 뉴로모픽 시냅스 소자에 관한 것으로써, 보자 자세하게는 3단자 시냅스 소자 및 그 동작방법에 관한 것이다.
2 단자 저항성 램 시냅스 소자는 쓰기와 소거와 읽기를 동일한 2개의 전극을 사용한다. 따라서 저항 변화를 정확히 제어하기 어렵고, 상대적으로 STDP특성의 구현이 어렵다.
이를 해결하기 위하여, 게이트 전극을 추가하여 소스와 드레인 사이에 흐르는 전류의 양을 제어하는 소자가 소개되었고, 이러한 소자의 시냅스 소자로의 활용 가능성이 높아지고 있다.
본 개시에서 일 실시예는 집적도를 높일 수 있고, 동작 제어 특성을 개선할 수 있는 3단자 시냅스 소자를 제공한다.
본 개시에서 일 실시예는 이러한 시냅스 소자의 동작방법을 제공한다.
개시된 일 실시예에 의한 3단자 시냅스 소자는 기판 상에 형성된 드레인층과, 상기 드레인층 상에 구비된 게이트층과, 상기 기판 상에 수직으로 적층되고, 상기 드레인층 및 게이트층과 대향하는 소스층과, 상기 드레인층 및 상기 게이트층과 상기 소스층 사이에 구비되고, 서로 다른 이온 이동도를 갖는 제1 및 제2 수직 절연층을 포함한다.
이러한 시냅스 소자에서, 상기 제1 및 제2 수직 절연층은 상기 드레인층 및 상기 게이트층의 측면을 덮을 수 있다.
상기 제2 수직 절연층의 이온 이동도는 상기 제1 수직 절연층의 이온 이동도보다 클 수 있다.
개시된 일 실시예에 의한 3단자 시냅스 소자의 동작방법은 드레인층, 소스층 및 게이트층을 포함하는 3단자 시냅스 소자의 동작방법에 있어서, 상기 게이트층은 상기 드레인층 상에 구비되고, 상기 소스층은 상기 드레인층 및 게이트층과 대향하며, 상기 드레인층 및 상기 게이트층과 상기 소스층 사이에 서로 다른 이온 이동도를 갖는 제1 및 제2 수직 절연층이 구비되어 있으며, 상기 드레인층과 상기 소스층 사이에 전위차를 형성하여 상기 제1 및 제2 수직 절연층의 저항을 변화시킨다.
이러한 시냅스 소자의 동작방법에서, 상기 제1 및 제2 수직 절연층에 금속이온을 포함하는 필라멘트를 형성할 수 있다. 이때, 상기 게이트층에 전압을 인가하여 상기 필라멘트의 굵기를 변화시킬 수 있다. 상기 게이트층에 음의 전압펄스를 1회 이상 인가하여 상기 필라멘트의 굵기를 점차 가늘게 변화시킬 수 있다.
상기 제1 수직 절연층에서 상기 필라멘트를 제거할 수 있다. 상기 제1 수직 절연층에서 상기 필라멘트를 제거한 후, 상기 게이트층에 양의 전압펄스를 인가하여 상기 제1 수직 절연층에 필라멘트를 형성할 수 있다.
상기 게이트층에 인가되는 양의 전압펄스 수를 증가시켜 상기 제1 수직 절연층에 형성된 필라멘트의 굵기를 증가시킬 수 있다.
개시된 3단자 시냅스 소자는 게이트층이 드레인층과 함께 수직으로 적층되어 있다. 따라서 시냅스 소자의 집적도를 높일 수 있고, 더불어 어레이 집적도도 높일 수 있다.
또한, 게이트층에 인가되는 전압 펄스의 수를 조절하여 소스와 드레인 사이에 형성되는 필라멘트의 굵기를 정밀하게 제어할 수 있는 바, 시냅스 소자의 저항 상태를 연속적으로 정밀하게 제어할 수 있다. 따라서 시냅스 소자의 동작 신뢰성을 확보할 수 있고, 정확한 제어가 가능하다.
또한, 읽기 모드에서 읽기 전후에 필라멘트의 상태를 일정하게 유지할 수 있는 바, 데이터에 대한 리텐션(retention) 특성도 개선할 수도 있다.
도 1은 본 발명의 일 실시예에 의한 뉴로모픽 3단자 저항성 램(ReRAM) 시냅스 소자의 단면도이다.
도 2 내지 도 5는 본 발명의 일 실시예에 의한 시냅스 소자 동작과정으로써, 게이트층에 음의 전압펄스가 인가될 때의 동작과정을 단계별로 나타낸 단면도들이다.
도 6 및 도 7은 본 발명의 다른 실시예에 의한 시냅스 소자 동작과정으로써, 게이트층에 양의 전압펄스가 인가될 때의 동작과정을 단계별로 나타낸 단면도들이다.
도 8은 본 발명의 일 실시예에 의한 다층 시냅스 소자를 나타낸 단면도이다.
이하, 일 실시예에 의한 3단자 시냅스 소자 및 그 동작방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
도 1은 본 발명의 일 실시예에 의한 시냅스 소자의 단면도이다.
도 1을 참조하면, 기판(40)의 일부 영역 상에 하부 절연층(42)이 형성되어 있다. 하부 절연층(42) 상에 드레인층(44), 층간 절연층(46), 게이트층(48) 및 상부 절연층(50)이 순차적으로 적층되어 있다. 드레인층(44)은 드레인 전극으로 사용될 수 있다. 드레인층(44)은 도전층으로서, 예를 들면 구리층 또는 은(Ag)층일 수 있다. 층간 절연층(46)은, 예를 들면 산화물층일 수 있다. 게이트층(48)은 게이트 전극으로 사용될 수 있다. 상부 절연층(50)은 하부 절연층(42)과 동일한 절연물질일 수도 있다. 기판(40)의 다른 영역 상에 제1 수직 절연층(52), 제2 수직 절연층(54) 및 소스층(56)이 측 방향으로 순차적으로 적층되어 있다. 제1 수직 절연층(52)은 상부 절연층(42), 드레인층(44), 층간 절연층(46), 게이트층(48) 및 상부 절연층(50)의 측면을 덮고, 상기 측면과 접촉된다. 제1 수직 절연층(52)은 소정의 이온 이동도를 갖는 절연층일 수 있다. 이러한 제1 수직 절연층(52)을 형성하는 물질은, 예를 들면 AlOx, AlOxNy, SiNx, SiOxNy 및 고유전율을 갖는 절연물질(high-K dielectric) 중 어느 하나일 수 있다. 상기 고유전율을 갖는 절연물질은 산화물 또는 질화물일 수 있는데, 예를 들면 HfOx, ZrOx, TiOx, LaOx, SrOx, HfSiOx 및 HfSiOxNy 중 어느 하나일 수 있다. 제2 수직 절연층(54)은 제1 수직 절연층(52)의 측면을 덮고, 측면과 접촉될 수 있다. 제2 수직 절연층(54)은 제1 수직 절연층(52)과 다른 이온 이동도를 갖는 절연층일 수 있다. 제2 수직 절연층(54)의 이온 이동도는 제1 수직 절연층(52)의 이온 이동도보다 클 수 있다. 이러한 제2 수직 절연층(54)을 형성하는 물질은, 예를 들면 AlOx, AlOxNy, SiNx, SiOxNy 및 상기 고유전율을 갖는 절연물질 중 어느 하나일 수 있다. 소스층(56)은 제2 수직 절연층(54)의 측면을 덮고, 측면과 접촉된다. 소스층(56)은 소스전극으로 사용될 수 있다. 소스층(56)은 드레인층(44) 및 게이트층(48)에 수직한 방향으로 적층된 것이다. 소스층(56)은 드레인층(44) 및 게이트층(48)과 대향하도록 구비된다. 게이트층(48)은 드레인층(44)과 함께 기판(40)에 수직한 방향으로 적층되는 바, 기존의 수평으로 게이트층이 구비되는 경우보다 소자의 집적도를 높일 수 있다.
도 2 내지 도 7은 본 발명의 일 실시예에 의한 시냅스 소자의 동작 과정을 보여준다.
도 2를 참조하면, 드레인층(44)에 양의 전압을 인가하여, 드레인층(44)과 소스층(56) 사이에 전위차를 형성한다. 이때, 상기 전위차는 제1 및 제2 수직 절연층(52, 54)의 도통전압 또는 그 이상일 수 있다. 따라서 상기 전위차에 의해 제1 및 제2 수직 절연층(52, 54)에 각각 측방향으로 제1 및 제2 필라멘트(filament)(P1, P2)가 형성된다. 제1 및 제2 필라멘트(P1, P2)는 양이온의 금속원자(예컨대, 양의 구리이온 또는 양의 은 이온)를 포함할 수 있다. 따라서 제1 및 제2 필라멘트(P1, P2)는 전류가 흐르는 도통 경로가 될 수 있다. 제1 및 제2 필라멘트(P1, P2)가 형성되면서 제1 및 제2 수직 절연층(52, 54)의 저항은 제1 저항으로 낮아진다. 드레인층(44)과 소스층(56) 사이에 상기 전위차가 형성되는 동안, 게이트층(48)은 전압이 인가되지 않은 오프 상태를 유지한다.
도 3은 도 2의 결과에서 게이트층에 음의 전압펄스를 1회 인가하였을 때의 결과를 보여준다.
도 3을 참조하면, 게이트층(48)에 음의 전압펄스가 1회 인가되면서 게이트층(48)에 인접한 제1 필라멘트(P1)에 포함된 금속이온이 게이트층(48)으로 이동된다. 곧, 게이트층(48)에 음의 전압펄스가 1회 인가되면 제1 필라멘트(P1)에 포함된 금속이온의 일부가 게이트층(48)으로 이동되고, 그 결과 제1 필라멘트(P1)의 굵기는 게이트층(48)에 전압이 인가되지 않은 도 2의 경우보다 가늘어진다. 이에 따라 제1 및 제2 수직 절연층(52, 54)의 저항은 상기 제1 저항보다 높은 제2 저항이 되어 시냅스 소자의 저항도 도 2의 경우보다 높아진다.
도 4는 도 2의 결과에서 게이트층(48)에 동일한 세기의 음의 전압펄스를 2회 인가하였을 때, 제1 필라멘트(P1)의 굵기가 도 3의 경우보다 더 가늘어진 경우를 보여준다. 따라서 도 4의 경우, 제1 및 제2 수직 절연층(52, 54)의 저항은 상기 제2 저항보다 큰 제3 저항이 되어, 시냅스 소자의 저항도 도 3의 경우보다 높아진다.
도 5는 도 2의 결과에서 게이트층(48)에 동일한 세기의 음의 전압펄스를 3회 인가한 결과 혹은 도 4의 결과에서 게이트층(48)에 동일한 세기의 음의 전압펄스를 1회 더 인가한 결과를 보여준다.
도 5를 참조하면, 제1 수직 절연층(52)에서 제1 필라멘트(P1)가 사라진 것을 알 수 있다. 이러한 결과로 도 5의 제1 및 제2 수직 절연층(52, 54)의 저항은 도 4의 경우보다 큰 제4 저항이 되고, 시냅스 소자의 저항도 도 4의 경우보다 증가하게 된다.
이와 같이, 게이트층(48)에 인가되는 음의 전압을 조절함으로써, 제1 필라멘트(P1)의 굵기를 연속적으로 조절할 수 있는데, 이는 곧 게이트층(48)에 인가되는 전압을 조절해서 제1 및 제2 수직 절연층(52, 54)의 저항을 연속적으로 조절할 수 있고, 더 나아가 시냅스 소자의 저항을 연속적으로 조절할 수 있음을 의미한다. 따라서 본 발명의 일 실시예에 의한 시냅스 소자는 아날로그 메모리 또는 STDP 특성에 적합한 소자를 구현할 수 있다. 또한, 제1 및 제2 수직 절연층(52, 54)은 이온 이동도가 서로 다른 다층의 박막으로 형성할 수도 있는 바, 쓰기/소거 속도가 개선될 수 있다. 또한, 읽기 모드는 게이트층(48)에 인가되는 전압을 고정한 상태에서 드레인층(44)과 소스층(56) 사이에 상기 도통 전위차 보다 낮은 전압을 인가하여 이루어지므로, 제1 및 제2 수직 절연층(52, 54)의 저항 상태는 읽기 모드 전후에 동일하게 유지될 수 있는데, 이는 데이터 리텐션 특성의 개선을 의미한다.
또한, 제1 필라멘트(P1)만 사용함으로써, 제1 및 제2 수직 절연층(52, 54)의 저항을 정확하고 균일하게 제어할 수 있는데, 이는 시냅스 소자의 동작 신뢰성과 균일성의 개선될 수 있음을 의미한다.
도 6과 도 7은 도 5의 결과에서 게이트층(48)에 양의 전압펄스를 1회와 2회 인가하였을 때의 상태를 보여준다.
도 6 및 도 7을 참조하면, 게이트층(48)에 양의 전압펄스의 인가되면서 제1 수직 절연층(52)에 제1 필라멘트(P1)가 다시 나타나고, 양의 전압펄스의 인가횟수가 증가할 수록 제1 필라멘트(P1)의 굵기가 굵어진다. 이는 제1 및 제2 수직 절연층(52, 54)의 저항이 낮아지고, 시냅스 소자의 저항도 낮아짐을 의미한다.
도 8은 본 발명의 일 실시예에 의한 시냅스 소자가 다층으로 구성된 경우를 보여준다.
도 8을 참조하면, 기판(40) 상에 제1 내지 제3 시냅스 소자(D1-D3)가 순차적으로 제1 내지 제3 시냅스 소자(D1-D3)의 각각의 구성은 도 1에서 설명한 바와 같을 수 있다. 제1 및 제2 수직 절연층(52, 54)과 소스층(56)은 수직으로 확장되어 제1 내지 제3 시냅스 소자(D-D3)에 공통으로 사용된다. 제1 내지 제3 시냅스 소자(D1-D3) 각각의 동작은 도 2 내지 도 7에서 설명한 바와 동일할 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
40:기판 42:하부 절연층
44:드레인층 46:층간 절연층
48:게이트층 50:상부 절연층
52, 54:제1 및 제2 수직 절연층 56:수직 소스층
D1-D3:제1 내지 제3 시냅스 소자 P1, P2:제1 및 제2 필라멘트

Claims (10)

  1. 기판
    기판 상에 형성된 드레인층
    상기 드레인층 상에 구비된 게이트층
    상기 기판 상에 수직으로 적층되고, 상기 드레인층 및 게이트층과 대향하는 소스층 및
    상기 드레인층 및 상기 게이트층과 상기 소스층 사이에 구비되고, 서로 다른 이온 이동도를 갖는 제1 및 제2 수직 절연층을 포함하는 3단자 시냅스 소자.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 수직 절연층은 상기 드레인층 및 상기 게이트층의 측면을 덮는 3단자 시냅스 소자.
  3. 제 1 항에 있어서,
    상기 제2 수직 절연층의 이온 이동도는 상기 제1 수직 절연층의 이온 이동도보다 큰 3단자 시냅스 소자.
  4. 드레인층, 소스층 및 게이트층을 포함하는 3단자 시냅스 소자의 동작방법에 있어서,
    상기 게이트층은 상기 드레인층 상에 구비되고,
    상기 소스층은 상기 드레인층 및 게이트층과 대향하며,
    상기 드레인층 및 상기 게이트층과 상기 소스층 사이에 서로 다른 이온 이동도를 갖는 제1 및 제2 수직 절연층이 구비되어 있으며,
    상기 드레인층과 상기 소스층 사이에 전위차를 형성하여 상기 제1 및 제2 수직 절연층의 저항을 변화시키는 3단자 시냅스 소자의 동작방법.
  5. 제 4 항에 있어서,
    상기 제1 및 제2 수직 절연층에 금속이온을 포함하는 필라멘트를 형성하는 3단자 시냅스 소자의 동작방법.
  6. 제 5 항에 있어서,
    상기 게이트층에 전압을 인가하여 상기 필라멘트의 굵기를 변화시키는 3단자 시냅스 소자의 동작방법.
  7. 제 6 항에 있어서,
    상기 게이트층에 음의 전압펄스를 1회 이상 인가하여 상기 필라멘트의 굵기를 점차 가늘게 변화시키는 3단자 시냅스 소자의 동작방법.
  8. 제 6 항에 있어서,
    상기 제1 수직 절연층에서 상기 필라멘트를 제거하는 3단자 시냅스 소자의 동작방법.
  9. 제 8 항에 있어서,
    상기 제1 수직 절연층에서 상기 필라멘트를 제거한 후, 상기 게이트층에 양의 전압펄스를 인가하여 상기 제1 수직 절연층에 필라멘트를 형성하는 3단자 시냅스 소자의 동작방법.
  10. 제 9 항에 있어서,
    상기 게이트층에 인가되는 양의 전압펄스 수를 증가시켜 상기 제1 수직 절연층에 형성된 필라멘트의 굵기를 증가시키는 3단자 시냅스 소자의 동작방법.
KR1020130128019A 2013-10-25 2013-10-25 3단자 시냅스 소자 및 그 동작방법 KR102051041B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020130128019A KR102051041B1 (ko) 2013-10-25 2013-10-25 3단자 시냅스 소자 및 그 동작방법
US14/328,300 US9224946B2 (en) 2013-10-25 2014-07-10 Three-terminal synapse device and method of operating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130128019A KR102051041B1 (ko) 2013-10-25 2013-10-25 3단자 시냅스 소자 및 그 동작방법

Publications (2)

Publication Number Publication Date
KR20150047930A KR20150047930A (ko) 2015-05-06
KR102051041B1 true KR102051041B1 (ko) 2019-11-29

Family

ID=52995264

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130128019A KR102051041B1 (ko) 2013-10-25 2013-10-25 3단자 시냅스 소자 및 그 동작방법

Country Status (2)

Country Link
US (1) US9224946B2 (ko)
KR (1) KR102051041B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230112865A (ko) 2022-01-21 2023-07-28 경북대학교 산학협력단 듀얼 이온 제어형 3단자 시냅스 소자

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9650242B2 (en) 2015-09-22 2017-05-16 International Business Machines Corporation Multi-faced component-based electromechanical device
KR102577592B1 (ko) * 2015-12-30 2023-09-14 에스케이하이닉스 주식회사 뉴로모픽 장치
KR102005631B1 (ko) * 2017-09-27 2019-07-30 포항공과대학교 산학협력단 수직형 논리곱 가중치 소자 및 그의 동작 방법
KR102009569B1 (ko) 2017-10-25 2019-08-12 한양대학교 산학협력단 3차원 구조의 시냅스 소자 및 이의 제조 방법
US11586882B2 (en) 2018-01-24 2023-02-21 International Business Machines Corporation Synapse memory
US11195089B2 (en) 2018-06-28 2021-12-07 International Business Machines Corporation Multi-terminal cross-point synaptic device using nanocrystal dot structures
US10734447B2 (en) 2018-10-22 2020-08-04 International Business Machines Corporation Field-effect transistor unit cells for neural networks with differential weights
US10957937B2 (en) 2019-03-07 2021-03-23 International Business Machines Corporation Three-terminal copper-driven neuromorphic device
US11121259B2 (en) 2019-07-17 2021-09-14 International Business Machines Corporation Metal-oxide-based neuromorphic device
WO2021029916A1 (en) * 2019-08-13 2021-02-18 Sandisk Technologies Llc Three-dimensional memory device containing alternating stack of source layers and drain layers and vertical gate electrodes
US10950626B2 (en) 2019-08-13 2021-03-16 Sandisk Technologies Llc Three-dimensional memory device containing alternating stack of source layers and drain layers and vertical gate electrodes
US11018153B2 (en) 2019-08-13 2021-05-25 Sandisk Technologies Llc Three-dimensional memory device containing alternating stack of source layers and drain layers and vertical gate electrodes
US10915811B1 (en) 2019-09-18 2021-02-09 International Business Machines Corporation Intercalation cells for multi-task learning
US12035535B2 (en) 2019-12-27 2024-07-09 Sandisk Technologies Llc Three-dimensional NOR array including vertical word lines and discrete memory elements and methods of manufacture
US11114534B2 (en) 2019-12-27 2021-09-07 Sandisk Technologies Llc Three-dimensional nor array including vertical word lines and discrete channels and methods of making the same
CN111341911B (zh) * 2020-03-17 2021-08-24 北京大学 一种基于二维铁电材料的人工异源突触器件及调控方法
CN111554810B (zh) * 2020-05-15 2023-04-07 中国人民解放军国防科技大学 选通器件及其制备方法
US11569444B2 (en) 2021-03-30 2023-01-31 International Business Machines Corporation Three-dimensional confined memory cell with decoupled read-write
US11568927B2 (en) 2021-03-30 2023-01-31 International Business Machines Corporation Two-terminal non-volatile memory cell for decoupled read and write operations
KR102548173B1 (ko) * 2021-05-18 2023-06-28 서울대학교산학협력단 인공신경망 연산을 위한 수직형 구조의 3단자 전기화학 메모리 셀 및 이를 포함하는 메모리 셀 어레이

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060175609A1 (en) 2004-05-20 2006-08-10 Chan Isaac W T Vertical thin film transistor with short-channel effect suppression
KR101286707B1 (ko) 2012-05-17 2013-07-16 서강대학교산학협력단 독립된 듀얼 게이트의 핀펫 구조를 갖는 터널링 전계효과 트랜지스터 및 그 제조방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950007353B1 (ko) * 1992-05-30 1995-07-10 정호선 시냅스 모스 트랜지스터
JPH0731705B2 (ja) * 1992-08-24 1995-04-10 東京工業大学長 自己学習型積和演算回路素子及び回路
US8433665B2 (en) 2010-07-07 2013-04-30 Qualcomm Incorporated Methods and systems for three-memristor synapse with STDP and dopamine signaling
KR20120085603A (ko) * 2011-01-24 2012-08-01 김진선 3차원 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법
US9111224B2 (en) 2011-10-19 2015-08-18 Qualcomm Incorporated Method and apparatus for neural learning of natural multi-spike trains in spiking neural networks
KR20130093322A (ko) * 2012-02-14 2013-08-22 최중범 상온에서 동작하는 단전자-시냅스 회로기반 뉴로몰픽 시스템

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060175609A1 (en) 2004-05-20 2006-08-10 Chan Isaac W T Vertical thin film transistor with short-channel effect suppression
KR101286707B1 (ko) 2012-05-17 2013-07-16 서강대학교산학협력단 독립된 듀얼 게이트의 핀펫 구조를 갖는 터널링 전계효과 트랜지스터 및 그 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230112865A (ko) 2022-01-21 2023-07-28 경북대학교 산학협력단 듀얼 이온 제어형 3단자 시냅스 소자

Also Published As

Publication number Publication date
KR20150047930A (ko) 2015-05-06
US20150117090A1 (en) 2015-04-30
US9224946B2 (en) 2015-12-29

Similar Documents

Publication Publication Date Title
KR102051041B1 (ko) 3단자 시냅스 소자 및 그 동작방법
Prakash et al. Multilevel cell storage and resistance variability in resistive random access memory
TW589753B (en) Resistance random access memory and method for fabricating the same
CN112956041A (zh) 可变低电阻线非易失性存储元件及其运转方法
US9583703B2 (en) Tunable variable resistance memory device
KR20150101997A (ko) 기억 장치 및 그 제조 방법
US8907314B2 (en) MoOx-based resistance switching materials
US20170271408A1 (en) Memory cell with a multi-layered selector
TWI683366B (zh) 電阻變化元件及記憶裝置
US20140374693A1 (en) Varied multilayer memristive device
US20160043312A1 (en) Memristors with dopant-compensated switching
CN112640289B (zh) 利用电场的电流路径范围控制方法及电子电路
KR102271382B1 (ko) 변동 저저항 라인 기반 전자 소자 및 이의 제어 방법
US9583699B2 (en) Tunable variable resistance memory device
KR102370745B1 (ko) 변동 저저항 영역 기반 메모리 소자 및 이의 제어 방법
KR102293876B1 (ko) 변동 저저항 라인 기반 전자 소자 및 이의 제어 방법
JP2017059555A (ja) 強誘電体トランジスタメモリ
KR102280823B1 (ko) 변동 저저항 영역 기반 메모리 소자 및 이의 제어 방법
US11569444B2 (en) Three-dimensional confined memory cell with decoupled read-write
KR102629599B1 (ko) 변동 저저항 영역 기반 메모리 소자 및 이의 제어 방법
KR102059485B1 (ko) 변동 저저항 영역 기반 메모리 소자 및 이의 제어 방법
KR102154638B1 (ko) 변동 저저항 라인 비휘발성 메모리 소자 및 이의 동작 방법
KR20220012449A (ko) 변동 저저항 라인 기반 전자 소자 및 이의 제어 방법
KR20200083842A (ko) 변동 저저항 영역 기반 메모리 소자 및 이의 제어 방법
KR20200083908A (ko) 변동 저저항 영역 기반 메모리 소자 및 이의 제어 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant