JPH0731705B2 - 自己学習型積和演算回路素子及び回路 - Google Patents
自己学習型積和演算回路素子及び回路Info
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
- G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
-
- G—PHYSICS
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- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
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- H—ELECTRICITY
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
Description
【０００１】
【産業上の利用分野】本発明は、ニューラルネットワー
クにおいていくつか複数のニューロン回路に入力される
多数の信号に重み付けをして加算するための自己学習型
積和演算回路素子及び自己学習型積和演算回路並びに自
己学習型積和演算回路アレイに関するものである。
クにおいていくつか複数のニューロン回路に入力される
多数の信号に重み付けをして加算するための自己学習型
積和演算回路素子及び自己学習型積和演算回路並びに自
己学習型積和演算回路アレイに関するものである。
【０００２】
【従来の技術】ニューロン回路の入力部、すなわちシナ
プス結合の重み関数を与える方法としては、従来ソフト
ウェアシミュレーションにより求めた値を一定値として
与える方法と、ネットワーク構築後に教師付き学習によ
り最適値を決定する方法とがある。
プス結合の重み関数を与える方法としては、従来ソフト
ウェアシミュレーションにより求めた値を一定値として
与える方法と、ネットワーク構築後に教師付き学習によ
り最適値を決定する方法とがある。
【０００３】
【発明が解決しようとする課題】どちらの方法もニュー
ロン数が１万個以上の実用的なネットワークにおいて
は、学習時間が膨大になるという課題がある。
ロン数が１万個以上の実用的なネットワークにおいて
は、学習時間が膨大になるという課題がある。
【０００４】
【課題を解決するための手段】これに対し本発明は、強
誘電体の残留分極を利用してシナプス結合の重みを自己
学習により最適化するための回路に関するものであり、
この回路を用いるとシナプス結合の重みが最適値でない
状態でネットワークの使用を開始しても、使用するに従
って重みが最適化されるという機能が期待できる。具体
的な回路は、ゲート絶縁膜に強誘電体薄膜を用いた自己
学習型ＭＩＳＦＥＴ（金属−絶縁物−半導体電界効果ト
ランジスタ）を入力信号の数に等しいｍ段だけ並列接続
して、１つのニューロン回路のシナプス結合とし、さら
に、このニューロン回路をｎ列並べて、ｍ×ｎのシナプ
ス結合のマトリックスを構成したものである。
誘電体の残留分極を利用してシナプス結合の重みを自己
学習により最適化するための回路に関するものであり、
この回路を用いるとシナプス結合の重みが最適値でない
状態でネットワークの使用を開始しても、使用するに従
って重みが最適化されるという機能が期待できる。具体
的な回路は、ゲート絶縁膜に強誘電体薄膜を用いた自己
学習型ＭＩＳＦＥＴ（金属−絶縁物−半導体電界効果ト
ランジスタ）を入力信号の数に等しいｍ段だけ並列接続
して、１つのニューロン回路のシナプス結合とし、さら
に、このニューロン回路をｎ列並べて、ｍ×ｎのシナプ
ス結合のマトリックスを構成したものである。
【０００５】本発明の特徴とする所は下記の点にある。
〔第１発明〕 絶縁物基板上に横方向にストライプ状に形成したｐｎｐ
あるいはｎｐｎ構造を持つ単結晶半導体薄膜と、その上
に少なくともこの半導体ストライプ構造を覆うように堆
積した強誘電性薄膜と、さらにその上に半導体ストライ
プと直角、あるいは適当な角度をもって交わるように形
成した金属あるいは多結晶半導体からなるストライプ状
の電極と出力パルス電圧のパルス間隔を狭めるよう制御
する興奮性制御手段と、出力パルス電圧のパルス間隔を
拡げるよう制御する抑圧性制御手段とを具備することを
特徴とする積和演算回路素子。
〔第１発明〕 絶縁物基板上に横方向にストライプ状に形成したｐｎｐ
あるいはｎｐｎ構造を持つ単結晶半導体薄膜と、その上
に少なくともこの半導体ストライプ構造を覆うように堆
積した強誘電性薄膜と、さらにその上に半導体ストライ
プと直角、あるいは適当な角度をもって交わるように形
成した金属あるいは多結晶半導体からなるストライプ状
の電極と出力パルス電圧のパルス間隔を狭めるよう制御
する興奮性制御手段と、出力パルス電圧のパルス間隔を
拡げるよう制御する抑圧性制御手段とを具備することを
特徴とする積和演算回路素子。
【０００６】〔第２発明〕 自己学習型ＭＩＳＦＥＴの並列回路をキャパシタンスＣ
と直列接続してブリッジの一辺とし、他辺に抵抗Ｒ2 ，
Ｒ3 をもったブリッジとこれにユニジャンクトランジス
タ（ＵＪＴ）を接続し、前記ＭＩＳＦＥＴとキャパシタ
ンスＣとの接続点をこのＵＪＴに接続し、ＭＩＳＦＥＴ
に入る正の興奮性制御信号により出力パルスの間隔が狭
くなるよう制御する興奮性制御手段と、負の抑圧性制御
信号が入ることにより出力パルスの間隔が広くなるよう
に制御する抑圧性制御手段とによる自己学習機能をもっ
たニューロン回路を構成要素とすることを特徴とする自
己学習型積和演算回路。
と直列接続してブリッジの一辺とし、他辺に抵抗Ｒ2 ，
Ｒ3 をもったブリッジとこれにユニジャンクトランジス
タ（ＵＪＴ）を接続し、前記ＭＩＳＦＥＴとキャパシタ
ンスＣとの接続点をこのＵＪＴに接続し、ＭＩＳＦＥＴ
に入る正の興奮性制御信号により出力パルスの間隔が狭
くなるよう制御する興奮性制御手段と、負の抑圧性制御
信号が入ることにより出力パルスの間隔が広くなるよう
に制御する抑圧性制御手段とによる自己学習機能をもっ
たニューロン回路を構成要素とすることを特徴とする自
己学習型積和演算回路。
【０００７】〔第３発明〕 正負端子間に興奮性光情報入力信号により導通する光導
電体ＰＣ1 と抑圧性光情報入力信号により導通する光導
電体ＰＣ2 とを直列に接続し、両光導電体と並列に接続
したキャパシタンスＣと自己学習型ＦＥＴとの直列回路
と、これに対し並列接続したＬＥＤ及びＵＪＴと抵抗と
の直列回路と、前記光導電体の接続点を前記自己学習型
ＦＥＴのゲート電極に接続し、この自己学習型ＦＥＴと
キャパシタンスＣとの交点とＵＪＴとを接続したものよ
りなり、両光導電体にそれぞれ入射する光情報入力信号
に対応し出力パルスのパルス間隔を狭める興奮性制御手
段と、出力パルスのパルス間隔を拡げる抑圧性制御手段
とを設けたことを特徴とする自己学習型積和演算回路。
電体ＰＣ1 と抑圧性光情報入力信号により導通する光導
電体ＰＣ2 とを直列に接続し、両光導電体と並列に接続
したキャパシタンスＣと自己学習型ＦＥＴとの直列回路
と、これに対し並列接続したＬＥＤ及びＵＪＴと抵抗と
の直列回路と、前記光導電体の接続点を前記自己学習型
ＦＥＴのゲート電極に接続し、この自己学習型ＦＥＴと
キャパシタンスＣとの交点とＵＪＴとを接続したものよ
りなり、両光導電体にそれぞれ入射する光情報入力信号
に対応し出力パルスのパルス間隔を狭める興奮性制御手
段と、出力パルスのパルス間隔を拡げる抑圧性制御手段
とを設けたことを特徴とする自己学習型積和演算回路。
【０００８】〔第４発明〕 興奮性情報入力信号により導通するｐチャネルＭＯＳＦ
ＥＴスイッチ18と抑圧性情報入力信号により導通するｎ
チャネルＭＯＳＦＥＴスイッチ19との直列回路と、キャ
パシタンスＣと自己学習型ＭＩＳＦＥＴ41との直列回路
と、抵抗26とＵＪＴ42と抵抗Ｒとの直列回路と、ｐチャ
ネルＭＯＳＦＥＴ40と抵抗28，29との直列回路とをそれ
ぞれ並列接続し、かつ前記ＦＥＴスイッチ18と19との接
続点20と前記自己学習型ＦＥＴのゲート電極とを接続
し、前記自己学習型ＦＥＴとキャパシタンスＣとの接続
点21を前記ＵＪＴに接続し、前記ＵＪＴと抵抗26との接
続点22と興奮性情報出力端子24との間を分岐して前記ｐ
チャネルＭＯＳＦＥＴ40のゲート電極に接続し、抵抗28
と29との間に抑圧性情報出力端子25を設けたものよりな
り、出力パルス電圧のパルス間隔を狭めるよう制御する
興奮性制御手段と、出力パルス電圧のパルス間隔を拡げ
るよう制御する抑圧性制御手段とを具備することを特徴
とする自己学習型積和演算回路。
ＥＴスイッチ18と抑圧性情報入力信号により導通するｎ
チャネルＭＯＳＦＥＴスイッチ19との直列回路と、キャ
パシタンスＣと自己学習型ＭＩＳＦＥＴ41との直列回路
と、抵抗26とＵＪＴ42と抵抗Ｒとの直列回路と、ｐチャ
ネルＭＯＳＦＥＴ40と抵抗28，29との直列回路とをそれ
ぞれ並列接続し、かつ前記ＦＥＴスイッチ18と19との接
続点20と前記自己学習型ＦＥＴのゲート電極とを接続
し、前記自己学習型ＦＥＴとキャパシタンスＣとの接続
点21を前記ＵＪＴに接続し、前記ＵＪＴと抵抗26との接
続点22と興奮性情報出力端子24との間を分岐して前記ｐ
チャネルＭＯＳＦＥＴ40のゲート電極に接続し、抵抗28
と29との間に抑圧性情報出力端子25を設けたものよりな
り、出力パルス電圧のパルス間隔を狭めるよう制御する
興奮性制御手段と、出力パルス電圧のパルス間隔を拡げ
るよう制御する抑圧性制御手段とを具備することを特徴
とする自己学習型積和演算回路。
【０００９】〔第５発明〕 正負端子間に興奮性光情報入力信号により導通する光導
電体ＰＣ1 と、ｎ列のニューロン回路と、抑圧性光情報
入力信号により導通する光導電体ＰＣ2 との直列回路を
ｍ段設けて構成したｍ×ｎのニューロン回路のアレイネ
ットワークと、興奮性制御信号により各ニューロン回路
素子の出力パルスの間隔を狭くする制御手段と、抑圧性
制御信号により各ニューロン回路素子の出力パルスの間
隔を広くする制御手段とを具備し、入力画像情報の文字
又は図形の位置ずれ又は欠損を補完するなどの自己学習
機能を具備するよう構成したことを特徴とする自己学習
型積和演算回路アレイ。
電体ＰＣ1 と、ｎ列のニューロン回路と、抑圧性光情報
入力信号により導通する光導電体ＰＣ2 との直列回路を
ｍ段設けて構成したｍ×ｎのニューロン回路のアレイネ
ットワークと、興奮性制御信号により各ニューロン回路
素子の出力パルスの間隔を狭くする制御手段と、抑圧性
制御信号により各ニューロン回路素子の出力パルスの間
隔を広くする制御手段とを具備し、入力画像情報の文字
又は図形の位置ずれ又は欠損を補完するなどの自己学習
機能を具備するよう構成したことを特徴とする自己学習
型積和演算回路アレイ。
【００１０】〔第６発明〕 正負端子間に興奮性電気入力信号により導通する半導体
スイッチとｎ列のニューロン回路と、抑圧性電気情報入
力信号により導通する半導体スイッチとの直列回路をｍ
段設けて構成したｍ×ｎのニューロン回路のアレイネッ
トワークと、興奮性制御信号により各ニューロン回路素
子の出力パルスの間隔が狭くなる制御手段と、抑圧性制
御信号により各ニューロン回路素子の出力パルスの間隔
が広くなる制御手段とを具備し、入力電気情報信号の文
字又は図形の位置ずれ又は欠損を補完するなどの自己学
習機能を具備するよう構成したことを特徴とする自己学
習型積和演算回路アレイ。
スイッチとｎ列のニューロン回路と、抑圧性電気情報入
力信号により導通する半導体スイッチとの直列回路をｍ
段設けて構成したｍ×ｎのニューロン回路のアレイネッ
トワークと、興奮性制御信号により各ニューロン回路素
子の出力パルスの間隔が狭くなる制御手段と、抑圧性制
御信号により各ニューロン回路素子の出力パルスの間隔
が広くなる制御手段とを具備し、入力電気情報信号の文
字又は図形の位置ずれ又は欠損を補完するなどの自己学
習機能を具備するよう構成したことを特徴とする自己学
習型積和演算回路アレイ。
【００１１】〔第７発明〕 （Ａ）興奮性パルスを発生するための興奮性パルス発生
回路と、 （Ｂ）抑圧性パルスを発生するための抑圧性パルス発生
回路と、 （Ｃ）絶縁物基板と、 （Ｄ）前記絶縁物基板上に生成した半導体薄膜層とより
なる自己学習型積和演算回路素子と、 （Ｅ）前記半導体薄膜層上に形成され、残留分極性をも
った強誘電性薄膜と、 （Ｆ）前記強誘電性薄膜上に形成せられ、興奮性パルス
及び抑圧性パルスとカップルされる電極とより成り、 （Ｇ）前記強誘電性薄膜は第１の所定量だけ残留分極を
増加させるよう興奮性パルスに応答すると共に、第２の
所定量だけ残留分極を減少させるよう抑圧性パルスに応
答するよう構成されたことを特徴とする自己学習型積和
演算回路。
回路と、 （Ｂ）抑圧性パルスを発生するための抑圧性パルス発生
回路と、 （Ｃ）絶縁物基板と、 （Ｄ）前記絶縁物基板上に生成した半導体薄膜層とより
なる自己学習型積和演算回路素子と、 （Ｅ）前記半導体薄膜層上に形成され、残留分極性をも
った強誘電性薄膜と、 （Ｆ）前記強誘電性薄膜上に形成せられ、興奮性パルス
及び抑圧性パルスとカップルされる電極とより成り、 （Ｇ）前記強誘電性薄膜は第１の所定量だけ残留分極を
増加させるよう興奮性パルスに応答すると共に、第２の
所定量だけ残留分極を減少させるよう抑圧性パルスに応
答するよう構成されたことを特徴とする自己学習型積和
演算回路。
【００１２】
【作用】ここで、絶縁物基板上の半導体ストライプが、
金属−絶縁物−半導体電界効果型トランジスタ（ＭＩＳ
ＦＥＴ）を並列に接続した部分に相当し、最上層の金属
あるいは多結晶半導体電極がＭＩＳＦＥＴのゲート電極
に相当する。この構造は、半導体ストライプとゲート電
極ストライプとに適当な電圧を与えることにより、両者
の交点のＦＥＴのゲート絶縁膜にのみ強誘電体の残留分
極変化を可能にする電界を与えることができるという特
徴を有している。したがって、この特徴を用いるとすべ
てのシナプスの初期重みを独立に設定することを可能と
したのが新規特徴である。
金属−絶縁物−半導体電界効果型トランジスタ（ＭＩＳ
ＦＥＴ）を並列に接続した部分に相当し、最上層の金属
あるいは多結晶半導体電極がＭＩＳＦＥＴのゲート電極
に相当する。この構造は、半導体ストライプとゲート電
極ストライプとに適当な電圧を与えることにより、両者
の交点のＦＥＴのゲート絶縁膜にのみ強誘電体の残留分
極変化を可能にする電界を与えることができるという特
徴を有している。したがって、この特徴を用いるとすべ
てのシナプスの初期重みを独立に設定することを可能と
したのが新規特徴である。
【００１３】本発明の回路に、例えば容量、抵抗、ユニ
ジャンクショントランジスタなどからなる簡単なパルス
発生回路を接続すると、出力パルスの間隔が学習によっ
て変化する自己学習ニューロン回路が製作できる。
ジャンクショントランジスタなどからなる簡単なパルス
発生回路を接続すると、出力パルスの間隔が学習によっ
て変化する自己学習ニューロン回路が製作できる。
【００１４】
【実施例】本発明は強誘電性薄膜からなる高密度シナプ
ス結合をもった自己学習ニューロン回路を提案するもの
である。図面について本発明の回路構成について詳細に
説明する。
ス結合をもった自己学習ニューロン回路を提案するもの
である。図面について本発明の回路構成について詳細に
説明する。
【００１５】本発明者は、まず電子デバイスの自己学習
機能について考察し、次に本発明者の提案した自己学習
型ＭＩＳＦＥＴと、このＦＥＴを用いた自己学習型ニュ
ーロン回路の自己学習機能の原理的構成について説明す
る。
機能について考察し、次に本発明者の提案した自己学習
型ＭＩＳＦＥＴと、このＦＥＴを用いた自己学習型ニュ
ーロン回路の自己学習機能の原理的構成について説明す
る。
【００１６】 (1)電子デバイスにおける自己学習機能 本発明者は、自己学習機能として以下の二つの特性を併
せ持った機能を考えている。 通常の信号を多数回処理する間に自己の持つ特性の
一部あるいは全部を変更又は補完する機能。 初期化信号を入力することにより初期状態に復帰す
る機能。 すなわちは、ゲートに入力信号を何回か加える間にノ
ーマリーオフ型のＦＥＴがノーマリーオン型に変化する
などの機能を意味し、または、入力信号によってデバ
イスが劣化するのとは異なり十分に制御された状態で特
性変化が生じることを意味している。
せ持った機能を考えている。 通常の信号を多数回処理する間に自己の持つ特性の
一部あるいは全部を変更又は補完する機能。 初期化信号を入力することにより初期状態に復帰す
る機能。 すなわちは、ゲートに入力信号を何回か加える間にノ
ーマリーオフ型のＦＥＴがノーマリーオン型に変化する
などの機能を意味し、または、入力信号によってデバ
イスが劣化するのとは異なり十分に制御された状態で特
性変化が生じることを意味している。
【００１７】この自己学習機能に類似した機能に、通常
の信号とは異なる特殊な制御信号を加えて、デバイスの
状態を変化させる機能がある。この機能は、制御信号を
用いるという点で自己学習機能とは異なっており、本発
明者はこれを自己制御機能と定義している。自己制御デ
バイスの代表的なものは、電気的消去可能な不揮発性メ
モリ（ＥＥＰＲＯＭ）であり、メモリの読み出し信号が
通常の信号に、書き込み信号及び消去信号が特殊な制御
信号に対応する。
の信号とは異なる特殊な制御信号を加えて、デバイスの
状態を変化させる機能がある。この機能は、制御信号を
用いるという点で自己学習機能とは異なっており、本発
明者はこれを自己制御機能と定義している。自己制御デ
バイスの代表的なものは、電気的消去可能な不揮発性メ
モリ（ＥＥＰＲＯＭ）であり、メモリの読み出し信号が
通常の信号に、書き込み信号及び消去信号が特殊な制御
信号に対応する。
【００１８】 (2)自己学習型ＭＩＳＦＥＴの動作原理 本発明の提案する自己学習型ＭＩＳＦＥＴは、図１に概
略図を示すように通常のＭＯＳＦＥＴと同一構造である
が、ゲート絶縁膜に強誘電体薄膜を用いる点が通常のも
のと異なった新規の構成となっている。同図１はｎチャ
ネルのエンハンスメント型ＦＥＴを表しており、ゲート
に正のパルス電圧を印加すると、パルス印加時にチャネ
ル部に反転層が形成されてＦＥＴがオンする。同時に強
誘電体薄膜中にも分極が発生し、この分極は電圧を０に
戻した後も残留するため、何回かのパルス印加後には半
導体表面に定常的に導電層が形成され、ゲート電圧を０
にした後もソース、ドレイン間はオン状態となる。すな
わち学習によりＦＥＴはノーマリーオン型に変化したこ
とになる。
略図を示すように通常のＭＯＳＦＥＴと同一構造である
が、ゲート絶縁膜に強誘電体薄膜を用いる点が通常のも
のと異なった新規の構成となっている。同図１はｎチャ
ネルのエンハンスメント型ＦＥＴを表しており、ゲート
に正のパルス電圧を印加すると、パルス印加時にチャネ
ル部に反転層が形成されてＦＥＴがオンする。同時に強
誘電体薄膜中にも分極が発生し、この分極は電圧を０に
戻した後も残留するため、何回かのパルス印加後には半
導体表面に定常的に導電層が形成され、ゲート電圧を０
にした後もソース、ドレイン間はオン状態となる。すな
わち学習によりＦＥＴはノーマリーオン型に変化したこ
とになる。
【００１９】 (3)ＭＩＳダイオードの定量的解析 図１のＦＥＴの動作を定量的に検討するためには、まず
強誘電体のスイッチング特性を明らかにする必要があ
る。強誘電体は自発分極Ｐs が反転するのにスイッチン
グ時間ｔS を必要とする。抗電界Ｅc 以上の電界Ｅを印
加した場合のスイッチング時間は次式で表される。 ｔS ＝ｔsoｅｘｐ（Ｅa ／Ｅ） (1) ここでＥa は活性化電界であり、強誘電体材料の種類に
より値が異なる。上式は一般に強い電界を加えれば、そ
れだけ短い時間で分極が反転することを表している。
強誘電体のスイッチング特性を明らかにする必要があ
る。強誘電体は自発分極Ｐs が反転するのにスイッチン
グ時間ｔS を必要とする。抗電界Ｅc 以上の電界Ｅを印
加した場合のスイッチング時間は次式で表される。 ｔS ＝ｔsoｅｘｐ（Ｅa ／Ｅ） (1) ここでＥa は活性化電界であり、強誘電体材料の種類に
より値が異なる。上式は一般に強い電界を加えれば、そ
れだけ短い時間で分極が反転することを表している。
【００２０】次に、時刻ｔ＝０で電界Ｅを印加した後の
分極の時間変化は次式で表される。 Ｐ＝Ｐs 〔１−２ｅｘｐ｛−（ｔ／ｔS ）n ｝〕
(2) ｎはドメインの成長次元を表し、薄膜の場合理論的にｎ
＝2.5 と求められている。式 (2)は、分極Ｐが時刻０の
−Ｐs から時刻∞の＋Ｐs まで変化する様子を示してい
るが、その変化は連続的であり、ｔが有限の場合にはＰ
は−Ｐs と＋Ｐs の間の任意の値を取る。また、室温で
はＥを０にした後もＰは同じ値に保持されると考えられ
るので、パルス幅τのパルスがｎ回印加された後の残留
分極は式 (2)でｔ＝ｎτと置くことにより求められる。
分極の時間変化は次式で表される。 Ｐ＝Ｐs 〔１−２ｅｘｐ｛−（ｔ／ｔS ）n ｝〕
(2) ｎはドメインの成長次元を表し、薄膜の場合理論的にｎ
＝2.5 と求められている。式 (2)は、分極Ｐが時刻０の
−Ｐs から時刻∞の＋Ｐs まで変化する様子を示してい
るが、その変化は連続的であり、ｔが有限の場合にはＰ
は−Ｐs と＋Ｐs の間の任意の値を取る。また、室温で
はＥを０にした後もＰは同じ値に保持されると考えられ
るので、パルス幅τのパルスがｎ回印加された後の残留
分極は式 (2)でｔ＝ｎτと置くことにより求められる。
【００２１】金属／強誘電体／Ｓｉ構造を持つＭＩＳダ
イオードのしきい値電圧と半導体表面の電荷密度の計算
例を図２に示す。同図の計算には強誘電体としてＰＺＴ
を想定して、Ｐs ＝20μＣ／cm2 （＝1.2 ×1014電子／
cm2 ），ε＝500 ，Ｅa ＝120 ｋＶ／cm，ｔso＝12ｎ
ｓ，ｄ＝90ｎｍ，ＮA ＝１×1016cm-3，ＶG ＝５Ｖを用
いた。また、初期状態では半導体表面が蓄積状態になる
ように強誘電体薄膜は完全に分極していると仮定してい
る。同図より、信号パルスが入力されるごとに半導体表
面の正孔密度が減少し、この例では３回目のパルスが印
加された後に表面に反転層が形成されることがわかる。
一方、負バイアスを印加すると表面状態は初期の蓄積状
態に向って再び変化してゆくことがわかる。
イオードのしきい値電圧と半導体表面の電荷密度の計算
例を図２に示す。同図の計算には強誘電体としてＰＺＴ
を想定して、Ｐs ＝20μＣ／cm2 （＝1.2 ×1014電子／
cm2 ），ε＝500 ，Ｅa ＝120 ｋＶ／cm，ｔso＝12ｎ
ｓ，ｄ＝90ｎｍ，ＮA ＝１×1016cm-3，ＶG ＝５Ｖを用
いた。また、初期状態では半導体表面が蓄積状態になる
ように強誘電体薄膜は完全に分極していると仮定してい
る。同図より、信号パルスが入力されるごとに半導体表
面の正孔密度が減少し、この例では３回目のパルスが印
加された後に表面に反転層が形成されることがわかる。
一方、負バイアスを印加すると表面状態は初期の蓄積状
態に向って再び変化してゆくことがわかる。
【００２２】図３に蓄積状態の半導体表面が反転層を形
成するまでのゲート入力信号の数（学習回数）とゲート
入力電圧の関係を示す。仮定した数値は図２の値と同一
である。同図は、ゲート入力信号のパルス幅と電圧が与
えられ、また学習回数が指定された時に、ゲート絶縁膜
の厚みを求めるための設計チャートとして用いることも
可能である。
成するまでのゲート入力信号の数（学習回数）とゲート
入力電圧の関係を示す。仮定した数値は図２の値と同一
である。同図は、ゲート入力信号のパルス幅と電圧が与
えられ、また学習回数が指定された時に、ゲート絶縁膜
の厚みを求めるための設計チャートとして用いることも
可能である。
【００２３】図１において、１はソース、２はドレイ
ン、３はゲート、４は強誘電体薄膜、５は絶縁物基板上
にＳｉ等で造ったｐ型又はｎ型半導体を示し、自己学習
効果とはゲート電極３に通常の信号パルスを加えている
間に強誘電体薄膜の分極が徐々に変化し、ソース電極１
とドレイン電極２との間の抵抗値が変化することを意味
している。
ン、３はゲート、４は強誘電体薄膜、５は絶縁物基板上
にＳｉ等で造ったｐ型又はｎ型半導体を示し、自己学習
効果とはゲート電極３に通常の信号パルスを加えている
間に強誘電体薄膜の分極が徐々に変化し、ソース電極１
とドレイン電極２との間の抵抗値が変化することを意味
している。
【００２４】図２は金属／強誘電体／Ｓｉ構造をもつＭ
ＩＳダイオードのしきい値電圧と半導体表面の電荷密度
の計算例を示す。図３は図１の回路に加えられるパルス
電圧（Ｖ）と学習回数との関係を示すもので、「学習回
数」とはＭＩＳダイオードのＳｉ表面を反転状態に変え
るパルスの数をいうものとする。この回数は１パルスの
幅を５ｎｓとして強誘電体の膜厚ｄは50ｎｍから３μｍ
の範囲で変化させている。
ＩＳダイオードのしきい値電圧と半導体表面の電荷密度
の計算例を示す。図３は図１の回路に加えられるパルス
電圧（Ｖ）と学習回数との関係を示すもので、「学習回
数」とはＭＩＳダイオードのＳｉ表面を反転状態に変え
るパルスの数をいうものとする。この回数は１パルスの
幅を５ｎｓとして強誘電体の膜厚ｄは50ｎｍから３μｍ
の範囲で変化させている。
【００２５】図４はサイリスタのトリガ回路として知ら
れているパルス発生器の基本回路を示す。図４の回路に
おいて、ＵＪＴ（ユニジャンクショントランジスタ）は
キャパシタンスＣを放電するスイッチとして使用される
もので、パルス間隔はＣＲ1の時定数により決定され
る。したがって、もし、抵抗Ｒ1 が自己学習ＦＥＴのソ
ース・ドレイン抵抗に置き換えられた場合は、ニューロ
ン回路の出力パルス間隔を変えることが可能となる。Ｕ
ＪＴ（ユニジャンクショントランジスタ）は正帰還型の
デバイスであるので、ニューロン回路はＳＯＩ（Ｓｉ−
オン−絶縁体）構造で作り、各デバイスは回路がラッチ
アップしないように電気的に絶縁されていることが必要
である。
れているパルス発生器の基本回路を示す。図４の回路に
おいて、ＵＪＴ（ユニジャンクショントランジスタ）は
キャパシタンスＣを放電するスイッチとして使用される
もので、パルス間隔はＣＲ1の時定数により決定され
る。したがって、もし、抵抗Ｒ1 が自己学習ＦＥＴのソ
ース・ドレイン抵抗に置き換えられた場合は、ニューロ
ン回路の出力パルス間隔を変えることが可能となる。Ｕ
ＪＴ（ユニジャンクショントランジスタ）は正帰還型の
デバイスであるので、ニューロン回路はＳＯＩ（Ｓｉ−
オン−絶縁体）構造で作り、各デバイスは回路がラッチ
アップしないように電気的に絶縁されていることが必要
である。
【００２６】図５（Ａ）及び図５（Ｂ）は本発明の実施
の一例を示すもので、端子９は＋Ｖ0 の電源電圧に、端
子10は−Ｖ0 の電源電圧に保持し、この間に興奮性光導
電体ＰＣ1 と抑圧性光導電体ＰＣ2 とを直列接続し、そ
の中間点11に自己学習型ＦＥＴを接続し、自己学習型Ｆ
ＥＴと端子９との間にキャパシタンスＣを接続し、その
中間点12にＵＪＴを接続し、端子９とユニジャンクショ
ントランジスタＵＪＴとの間に発光ダイオードＬＥＤを
前記キャパシタンスと並列に接続し、ユニジャンクショ
ントランジスタＵＪＴと接地端子13との間に抵抗Ｒを接
続する。前記興奮性光導電体ＰＣ1 と抑圧性光導電体Ｐ
Ｃ2 には光情報入力信号ｈν1 及びｈν2 を入射し、Ｌ
ＥＤより光情報出力信号ｈνを出力することを示す。
の一例を示すもので、端子９は＋Ｖ0 の電源電圧に、端
子10は−Ｖ0 の電源電圧に保持し、この間に興奮性光導
電体ＰＣ1 と抑圧性光導電体ＰＣ2 とを直列接続し、そ
の中間点11に自己学習型ＦＥＴを接続し、自己学習型Ｆ
ＥＴと端子９との間にキャパシタンスＣを接続し、その
中間点12にＵＪＴを接続し、端子９とユニジャンクショ
ントランジスタＵＪＴとの間に発光ダイオードＬＥＤを
前記キャパシタンスと並列に接続し、ユニジャンクショ
ントランジスタＵＪＴと接地端子13との間に抵抗Ｒを接
続する。前記興奮性光導電体ＰＣ1 と抑圧性光導電体Ｐ
Ｃ2 には光情報入力信号ｈν1 及びｈν2 を入射し、Ｌ
ＥＤより光情報出力信号ｈνを出力することを示す。
【００２７】図５（Ｂ）は図５（Ａ）に示した光導電体
ＰＣ1 ，ＰＣ2 を電気素子に置き換えたもので、端子1
4，15をそれぞれ電圧（＋Ｖ0 ），（−Ｖ0 ）に保持
し、端子16と端子17のゲートにかかる制御電圧によりソ
ース・ドレイン電極間を開閉する通常のＭＯＳＦＥＴか
らなるスイッチ18，19を接続し、ＦＥＴスイッチ18，19
の中間点20に図１に示す自己学習型ＭＩＳＦＥＴ41を接
続し、端子21と端子14との間にキャパシタンスＣを接続
し、端子21にユニジャンクショントランジスタ（ＵＪ
Ｔ）42を接続し、端子14と22との間に抵抗26を接続し、
ユニジャンクショントランジスタ（ＵＪＴ）42と接地端
子23との間に抵抗Ｒを接続し、端子22と出力端子24との
中間点27にｐチャネルＭＯＳＦＥＴ40を接続し、ＭＯＳ
ＦＥＴ40のドレイン端子に抵抗28，29により分圧して出
力端子25に接続する。抵抗29の他端は端子15に接続す
る。このニューラルネットワークにおいては、端子16に
興奮性情報入力電圧パルスを印加し、端子17には抑圧性
情報入力電圧パルスを印加し、端子24より興奮性情報出
力電圧パルスを出力し、端子25より抑圧性情報出力電圧
パルスを出力するものである。
ＰＣ1 ，ＰＣ2 を電気素子に置き換えたもので、端子1
4，15をそれぞれ電圧（＋Ｖ0 ），（−Ｖ0 ）に保持
し、端子16と端子17のゲートにかかる制御電圧によりソ
ース・ドレイン電極間を開閉する通常のＭＯＳＦＥＴか
らなるスイッチ18，19を接続し、ＦＥＴスイッチ18，19
の中間点20に図１に示す自己学習型ＭＩＳＦＥＴ41を接
続し、端子21と端子14との間にキャパシタンスＣを接続
し、端子21にユニジャンクショントランジスタ（ＵＪ
Ｔ）42を接続し、端子14と22との間に抵抗26を接続し、
ユニジャンクショントランジスタ（ＵＪＴ）42と接地端
子23との間に抵抗Ｒを接続し、端子22と出力端子24との
中間点27にｐチャネルＭＯＳＦＥＴ40を接続し、ＭＯＳ
ＦＥＴ40のドレイン端子に抵抗28，29により分圧して出
力端子25に接続する。抵抗29の他端は端子15に接続す
る。このニューラルネットワークにおいては、端子16に
興奮性情報入力電圧パルスを印加し、端子17には抑圧性
情報入力電圧パルスを印加し、端子24より興奮性情報出
力電圧パルスを出力し、端子25より抑圧性情報出力電圧
パルスを出力するものである。
【００２８】図６はｍ個の興奮性光入力端子とｍ個の抑
圧性光入力端子とを持つｎ列のニューロンアレイを示
し、ＰＣ1-1 ，ＰＣ1-2 ，--- ＰＣ1-m の光導電体に興
奮性光情報入力信号を入力し、ＰＣ2-1 ，--- ＰＣ2-m
の光導電体に抑圧性光情報入力信号を入力し、電源端子
30と31との間に光導電体ＰＣ1-i とｎ列の自己学習型Ｆ
ＥＴＦi-1 ，Ｆi-2 ，--- ，Ｆi-n と光導電体ＰＣ2-i
とを、それぞれｉ＝１からｉ＝ｍまで並列に接続し、さ
らに図５（Ａ）で破線で囲んだニューロン回路Ｎ1 ，--
- Ｎn を接続したものである。この回路は、それぞれｍ
個のシナプス結合をもつ、ｎ列のニューロンより同時に
出力を取出すことができ、その情報は端子34より光出力
として取り出す。このような自己学習型ＦＥＴからなる
シナプスのレイアウトの実施回路を図７に示す。なお、
上記光導電体ＰＣ1-1 ，ＰＣ1-2 ，--- ＰＣ1-m 及びＰ
Ｃ2-1 ，--- ，ＰＣ2-m をそれぞれＦＥＴスイッチ45-
1，45-2，--- ，45-m及び46-1，--- ，46-mに置き替え
たニューロンアレイの構成を図８に示す。
圧性光入力端子とを持つｎ列のニューロンアレイを示
し、ＰＣ1-1 ，ＰＣ1-2 ，--- ＰＣ1-m の光導電体に興
奮性光情報入力信号を入力し、ＰＣ2-1 ，--- ＰＣ2-m
の光導電体に抑圧性光情報入力信号を入力し、電源端子
30と31との間に光導電体ＰＣ1-i とｎ列の自己学習型Ｆ
ＥＴＦi-1 ，Ｆi-2 ，--- ，Ｆi-n と光導電体ＰＣ2-i
とを、それぞれｉ＝１からｉ＝ｍまで並列に接続し、さ
らに図５（Ａ）で破線で囲んだニューロン回路Ｎ1 ，--
- Ｎn を接続したものである。この回路は、それぞれｍ
個のシナプス結合をもつ、ｎ列のニューロンより同時に
出力を取出すことができ、その情報は端子34より光出力
として取り出す。このような自己学習型ＦＥＴからなる
シナプスのレイアウトの実施回路を図７に示す。なお、
上記光導電体ＰＣ1-1 ，ＰＣ1-2 ，--- ＰＣ1-m 及びＰ
Ｃ2-1 ，--- ，ＰＣ2-m をそれぞれＦＥＴスイッチ45-
1，45-2，--- ，45-m及び46-1，--- ，46-mに置き替え
たニューロンアレイの構成を図８に示す。
【００２９】図７は絶縁体基板35の上にｎｐｎ又はｐｎ
ｐのＳｉストライプ36，37を設け、この上に強誘電性フ
ィルム38を被覆し、この上にゲート電極39を被覆するも
ので、Ｓｉストライプとゲート電極とは上から見ると碁
盤の目のように構成されている。
ｐのＳｉストライプ36，37を設け、この上に強誘電性フ
ィルム38を被覆し、この上にゲート電極39を被覆するも
ので、Ｓｉストライプとゲート電極とは上から見ると碁
盤の目のように構成されている。
【００３０】以下に本発明の自己学習型ニューラルネッ
トワークを作成し、その効果を試す実験を行った。 (1)実験の目的；- 将来のニューラルネットワークにおいては、ニューロン
回路におけるシナプス結合の重みづけ機能は自己学習プ
ロセスを通じて変化することが最も好ましい。本実験に
おいては、「自己学習」なる詞は装置が多数の信号を処
理した後に、装置の電気的又は光学的特性の一部又は全
部が変化する機能と定義できる。そして本発明の目的を
達成するために興奮性制御手段と抑圧性制御手段とをも
った自己学習ニューロン回路が必要である。
トワークを作成し、その効果を試す実験を行った。 (1)実験の目的；- 将来のニューラルネットワークにおいては、ニューロン
回路におけるシナプス結合の重みづけ機能は自己学習プ
ロセスを通じて変化することが最も好ましい。本実験に
おいては、「自己学習」なる詞は装置が多数の信号を処
理した後に、装置の電気的又は光学的特性の一部又は全
部が変化する機能と定義できる。そして本発明の目的を
達成するために興奮性制御手段と抑圧性制御手段とをも
った自己学習ニューロン回路が必要である。
【００３１】自己学習デバイス機能は、初期値設定信号
により初期値に戻るので、この機能はデバイスの劣化と
は異なる。 (2)自己学習型ＭＩＳＦＥＴ（金属／絶縁物／半導体接
合型電界効果型トランジスタ） 自己学習機能を行う基本デバイスは図１に示すように強
誘電性ゲート絶縁体薄膜をもったＭＩＳＦＥＴである。
により初期値に戻るので、この機能はデバイスの劣化と
は異なる。 (2)自己学習型ＭＩＳＦＥＴ（金属／絶縁物／半導体接
合型電界効果型トランジスタ） 自己学習機能を行う基本デバイスは図１に示すように強
誘電性ゲート絶縁体薄膜をもったＭＩＳＦＥＴである。
【００３２】自己制御デバイスでは通常の信号パルスよ
りも電圧の大きいパルスが薄膜の特性を変えるためにゲ
ート電極に加えられる。他方、自己学習ＭＩＳＦＥＴに
おいては、強誘電性薄膜の厚みは薄膜の極性が信号パル
スを印加することにより徐々に変化するように適宜選択
される。その結果、最初にゲート電圧が０では電流が流
れないノーマリーオフ型ＦＥＴがゲート電圧が０でも電
流の流れるノーマリーオン型ＦＥＴに変化する。デバイ
ス構造は強誘電体薄膜のスイッチ特性を使用することに
より容易に設計できる。この設計の一例は図２に示す通
りであり、図２において、「学習回数」とはＭＩＳダイ
オードのＳｉ表面が反転状態に変化するまでのパルス数
を意味する。
りも電圧の大きいパルスが薄膜の特性を変えるためにゲ
ート電極に加えられる。他方、自己学習ＭＩＳＦＥＴに
おいては、強誘電性薄膜の厚みは薄膜の極性が信号パル
スを印加することにより徐々に変化するように適宜選択
される。その結果、最初にゲート電圧が０では電流が流
れないノーマリーオフ型ＦＥＴがゲート電圧が０でも電
流の流れるノーマリーオン型ＦＥＴに変化する。デバイ
ス構造は強誘電体薄膜のスイッチ特性を使用することに
より容易に設計できる。この設計の一例は図２に示す通
りであり、図２において、「学習回数」とはＭＩＳダイ
オードのＳｉ表面が反転状態に変化するまでのパルス数
を意味する。
【００３３】 (3)ニューロン回路 自己学習型ＭＩＳＦＥＴの機能は、ＦＥＴのソース・ド
レイン間の抵抗、あるいはしきい値電圧が信号パルスを
加えるにしたがい徐々に変化するものであるからアナロ
グ回路との相性がよい。一方、自己学習型ＦＥＴの入力
には、デジタルのパルス信号を加える必要がある。この
アナログ出力とパルス入力との２つの概念を結合するた
めに、人間の頭脳における神経組織を通る電流パルスと
同様に、非同期の短いパルスが発生する方式を考察し
た。この方式はＰＦＭ（パルス フリクエンシィ モデ
ュレーション）と呼ばれ、パルスの発生間隔に周期性が
ないから、このシステムはパルスの発生時刻が決められ
ている同期パルス密度ニューラルシステムとは相違す
る。
レイン間の抵抗、あるいはしきい値電圧が信号パルスを
加えるにしたがい徐々に変化するものであるからアナロ
グ回路との相性がよい。一方、自己学習型ＦＥＴの入力
には、デジタルのパルス信号を加える必要がある。この
アナログ出力とパルス入力との２つの概念を結合するた
めに、人間の頭脳における神経組織を通る電流パルスと
同様に、非同期の短いパルスが発生する方式を考察し
た。この方式はＰＦＭ（パルス フリクエンシィ モデ
ュレーション）と呼ばれ、パルスの発生間隔に周期性が
ないから、このシステムはパルスの発生時刻が決められ
ている同期パルス密度ニューラルシステムとは相違す
る。
【００３４】図４はサイリスタのトリガー回路として知
られるパルス発生器の基本回路を示す。図４において、
ＵＪＴはユニジャンクショントランジスタで、キャパシ
タンスＣを放電するためのスイッチとして使用されるも
ので、Ｒ1 ，Ｒ2 ，Ｒ3 は抵抗、７は出力端子、８はバ
イアス電圧端子を示し、Ｒ1 を通してＣに充電した電荷
をＵＪＴのスイッチをオンすることによりＲ3 を通して
放電する。パルス間隔はＣＲ1 の時定数により決まる。
この抵抗Ｒ1 を図４（Ｂ）に示すように、自己学習型Ｍ
ＩＳ−ＦＥＴ−１及びＭＩＳ−ＦＥＴ−２のソース・ド
レイン抵抗により置き換えるとニューロン回路の出力パ
ルスの間隔を変えられる。ＵＪＴは正帰還型のデバイス
であるので、ニューロン回路はＳＯＩ（Ｓｉ−オン−絶
縁体）構造で作り、各デバイスは回路がラッチ−アップ
（寄生サイリスタ動作）しないよう電気的に絶縁して作
ることが必要である。
られるパルス発生器の基本回路を示す。図４において、
ＵＪＴはユニジャンクショントランジスタで、キャパシ
タンスＣを放電するためのスイッチとして使用されるも
ので、Ｒ1 ，Ｒ2 ，Ｒ3 は抵抗、７は出力端子、８はバ
イアス電圧端子を示し、Ｒ1 を通してＣに充電した電荷
をＵＪＴのスイッチをオンすることによりＲ3 を通して
放電する。パルス間隔はＣＲ1 の時定数により決まる。
この抵抗Ｒ1 を図４（Ｂ）に示すように、自己学習型Ｍ
ＩＳ−ＦＥＴ−１及びＭＩＳ−ＦＥＴ−２のソース・ド
レイン抵抗により置き換えるとニューロン回路の出力パ
ルスの間隔を変えられる。ＵＪＴは正帰還型のデバイス
であるので、ニューロン回路はＳＯＩ（Ｓｉ−オン−絶
縁体）構造で作り、各デバイスは回路がラッチ−アップ
（寄生サイリスタ動作）しないよう電気的に絶縁して作
ることが必要である。
【００３５】出力パルス間隔を長短双方に変化するため
に、正負の極性をもったゲート入力信号が必要である。
本発明で提案する回路は図５（Ａ）及び（Ｂ）に示す通
りである。図５（Ａ），（Ｂ）において、ニューロン回
路間の光学的電気的結合が使用されている。最後に、本
発明者は多入力ニューロン回路及びシナプス結合のレイ
アウトを図６，７に示した。
に、正負の極性をもったゲート入力信号が必要である。
本発明で提案する回路は図５（Ａ）及び（Ｂ）に示す通
りである。図５（Ａ），（Ｂ）において、ニューロン回
路間の光学的電気的結合が使用されている。最後に、本
発明者は多入力ニューロン回路及びシナプス結合のレイ
アウトを図６，７に示した。
【００３６】図６は光学的結合を持つｎ個のニューロン
アレイを示す。図６において、各ニューロン回路はｍ個
のシナプス結合をもち、それぞれ前段からの信号の受け
口となっている。このアレイにおいて、各ニューロン回
路の自己学習ＦＥＴは出力パルス間隔が（容量Ｃ）×
（全抵抗Ｒ）の時定数により決定されるように並列に接
続される。
アレイを示す。図６において、各ニューロン回路はｍ個
のシナプス結合をもち、それぞれ前段からの信号の受け
口となっている。このアレイにおいて、各ニューロン回
路の自己学習ＦＥＴは出力パルス間隔が（容量Ｃ）×
（全抵抗Ｒ）の時定数により決定されるように並列に接
続される。
【００３７】シナプス結合のレイアウトは図７に示す。
図７において、横方向のｎｐｎ構造をもったＳｉストラ
イプが絶縁体基板上に配置され、これが強誘電体薄膜に
被覆され、ゲート電極のための金属ストライプがＳｉス
トライプと直角に薄膜上に配設される。別個にそれぞれ
のシナプス結合の初期の重みづけをするために、＋Ｖ0
／２のパルス状バイアス電圧と−Ｖ0 ／２の直流バイア
スがそれぞれ選択された金属とＳｉストライプに加えら
れる。その結果、その交点においてのみ薄膜に加わる電
位差がＶ0 となって分極の臨界値を越えかつ、分極の程
度、すなわち重みの程度はパルス持続期限を変えて調節
できる。なお、重み付け値が０の場合は入力に対し反応
しないことを意味し、重み付け値が増すほどその部分が
重要視されることを意味する。
図７において、横方向のｎｐｎ構造をもったＳｉストラ
イプが絶縁体基板上に配置され、これが強誘電体薄膜に
被覆され、ゲート電極のための金属ストライプがＳｉス
トライプと直角に薄膜上に配設される。別個にそれぞれ
のシナプス結合の初期の重みづけをするために、＋Ｖ0
／２のパルス状バイアス電圧と−Ｖ0 ／２の直流バイア
スがそれぞれ選択された金属とＳｉストライプに加えら
れる。その結果、その交点においてのみ薄膜に加わる電
位差がＶ0 となって分極の臨界値を越えかつ、分極の程
度、すなわち重みの程度はパルス持続期限を変えて調節
できる。なお、重み付け値が０の場合は入力に対し反応
しないことを意味し、重み付け値が増すほどその部分が
重要視されることを意味する。
【００３８】シナプス回路は図７に示すように貫通孔は
ないので、シナプス回路のパッケージ密度は大変高いと
期待される。具体的には、最小幅１ミクロンの規則で設
計した場合の１個のシナプス領域は約４×２μｍ2 （３
μｍ−幅Ｓｉストライプス，１μｍ幅金属ストライプス
及び１μｍ幅スペース）である。各ニューロン回路の領
域は大きくなく、100 万個の全シナプスをもったｎ×ｍ
個のニューロンの領域は約８mm2 である。この領域は他
のニューラルネットワークと比較して充分小さいと考え
られる。（但し、ｎ＝1000，ｍ＝1000）
ないので、シナプス回路のパッケージ密度は大変高いと
期待される。具体的には、最小幅１ミクロンの規則で設
計した場合の１個のシナプス領域は約４×２μｍ2 （３
μｍ−幅Ｓｉストライプス，１μｍ幅金属ストライプス
及び１μｍ幅スペース）である。各ニューロン回路の領
域は大きくなく、100 万個の全シナプスをもったｎ×ｍ
個のニューロンの領域は約８mm2 である。この領域は他
のニューラルネットワークと比較して充分小さいと考え
られる。（但し、ｎ＝1000，ｍ＝1000）
【００３９】 (4)結 論 本発明者は新規な自己学習ニューロン回路を知見した。
主たる構想は (1) 強誘電性ゲート絶縁体をもった自己学習型ＭＩＳ
ＦＥＴ回路 (2) 非同期ＰＦＭ出力回路 (3) 興奮性シナプスと抑圧性シナプス (4) 高密度シナプスレイアウト (5) シナプスの初期重さの個別決定 (6) ニューロン間の光学的及び電気的接続
主たる構想は (1) 強誘電性ゲート絶縁体をもった自己学習型ＭＩＳ
ＦＥＴ回路 (2) 非同期ＰＦＭ出力回路 (3) 興奮性シナプスと抑圧性シナプス (4) 高密度シナプスレイアウト (5) シナプスの初期重さの個別決定 (6) ニューロン間の光学的及び電気的接続
【００４０】
【発明の効果】本発明のニューラルネットをもったニュ
ーロン回路によると、これに例えば容量、抵抗、ユニジ
ャンクショントランジスタなどからなる簡単なパルス発
生回路を接続すると、出力パルスの間隔が学習によって
変化する自己学習型ニューロン回路が製作できる等工業
上大なる効果がある。
ーロン回路によると、これに例えば容量、抵抗、ユニジ
ャンクショントランジスタなどからなる簡単なパルス発
生回路を接続すると、出力パルスの間隔が学習によって
変化する自己学習型ニューロン回路が製作できる等工業
上大なる効果がある。
【図１】図１（Ａ），（Ｂ）は本発明回路の原理説明用
図及びその等価回路図である。
図及びその等価回路図である。
【図２】図２は本発明に使用するＭＩＳダイオードのし
きい値電圧と半導体表面電荷密度と、パルス電圧の時間
経過状態の計算例を示す図である。
きい値電圧と半導体表面電荷密度と、パルス電圧の時間
経過状態の計算例を示す図である。
【図３】図３は図１の回路に加えられたパルス電圧
（Ｖ）と学習回数との関係を示す特性図である。
（Ｖ）と学習回数との関係を示す特性図である。
【図４】図４（Ａ），（Ｂ）は本発明に使用するパルス
発生器の基本回路である。
発生器の基本回路である。
【図５】図５（Ａ）は光情報入力信号を使用する本発明
の実施の一例を示す回路、図５（Ｂ）は電気情報入力信
号を使用する本発明の実施の一例を示す回路である。
の実施の一例を示す回路、図５（Ｂ）は電気情報入力信
号を使用する本発明の実施の一例を示す回路である。
【図６】図６は本発明を光情報入力信号を使用するニュ
ーロンアレイに適用した場合の一例を示す回路である。
ーロンアレイに適用した場合の一例を示す回路である。
【図７】図７（Ａ），（Ｂ）は本発明における自己学習
型積和演算回路素子の実施の一例を示す断面図及び平面
図である。
型積和演算回路素子の実施の一例を示す断面図及び平面
図である。
【図８】図８は本発明を電気情報入力信号を使用するニ
ューロンアレイに適用した場合の他の例を示す回路であ
る。
ューロンアレイに適用した場合の他の例を示す回路であ
る。
１ ソース ２ ドレイン ３ ゲート ４ 強誘電体 ５ ｐ型（ｎ型）半導体 Ｃ キャパシタンス Ｒ1 ，Ｒ2 ，Ｒ3 抵抗 ６ 入力端子 ７ 出力端子 ８ バイアス電圧端子 ９ ＋Ｖ0 端子 １０ −Ｖ0 端子 11,12 中間点 14,15,16,17,22,30,31 端子 18,19 ＦＥＴスイッチ 20,21,27 中間点 13,23 接地端子 24,25 出力端子 26,28,29 抵抗 ３４ 光出力部 ３５ 絶縁体基板 36,37 Ｓｉストライプ ３８ 強誘電性薄膜 ３９ ゲート電極 ４０ ｐチャネルＭＯＳＦＥＴ ４１ 自己学習型ＭＩＳＦＥＴ ４２ ユニジャンクショントランジスタ（ＵＪＴ） 45,46 ＦＥＴスイッチ ＵＪＴ ユニジャンクショントランジスタ ＰＣ1 興奮性光導電体 ＰＣ2 抑圧性光導電体 ４７ 出力端子
Claims (7)
- 【請求項１】 絶縁物基板上に横方向にストライプ状に
形成したｐｎｐあるはｎｐｎ構造を持つ単結晶半導体薄
膜と、その上に少なくともこの半導体ストイプ構造を覆
うように堆積した強誘電性薄膜と、さらにその上に半導
体ストラプと直角、あるいは適当な角度をもって交わる
ように形成した金属あるいは多晶半導体からなるストラ
イプ状の電極と出力パルス電圧のパルス間隔を狭めるう
制御する興奮性制御手段と、出力パルス電圧のパルス間
隔を拡げるよう制御る抑圧性制御手段とを具備すること
を特徴とする積和演算回路素子。 - 【請求項２】 自己学習型ＭＩＳＦＥＴの並列回路をキ
ャパシタンスＣと直接続してブリッジの一辺とし、他辺
に抵抗Ｒ2 ，Ｒ3 をもったブリッジとこれユニジャンク
トランジスタ（ＵＪＴ）を接続し、前記ＭＩＳＦＥＴと
キャパシンスＣとの接続点をこのＵＪＴに接続し、ＭＩ
ＳＦＥＴに入る正の興奮性制御号により出力パルスの間
隔が狭くなるよう制御する興奮性制御手段と、負の抑性
制御信号が入ることにより出力パルスの間隔が広くなる
ように制御する抑圧制御手段とによる自己学習機能をも
ったニューロン回路を構成要素とすること特徴とする自
己学習型積和演算回路。 - 【請求項３】 正負端子間に興奮性光情報入力信号によ
り導通する光導電体ＰＣ1 と抑圧性光情報入力信号によ
り導通する光導電体ＰＣ2 とを直列に接続し、両光導電
体と並列に接続したキャパシタンスＣと自己学習型ＦＥ
Ｔとの直列回路と、これに対し並列接続したＬＥＤ及び
ＵＪＴと抵抗との直列回路と、前記光導電体の接続点を
前記自己学習型ＦＥＴのゲート電極に接続し、この自己
学習型ＦＥＴとキャパシタンスＣとの交点とＵＪＴとを
接続したものよりなり、両光導電体にそれぞれ入射する
光情報入力信号に対応し出力パルスのパルス間隔を狭め
る興奮性制御手段と、出力パルスのパルス間隔を拡げる
抑圧性制御手段とを設けたことを特徴とする自己学習型
積和演算回路。 - 【請求項４】 興奮性情報入力信号により導通するｐチ
ャネルＭＯＳＦＥＴスイッチ18と抑圧性情報入力信号に
より導通するｎチャネルＭＯＳＦＥＴスイッチ19との直
列回路と、キャパシタンスＣと自己学習型ＭＩＳＦＥＴ
41との直列回路と、抵抗26とＵＪＴ42と抵抗Ｒとの直列
回路と、ｐチャネルＭＯＳＦＥＴ40と抵抗28，29との直
列回路とをそれぞれ並列接続し、かつ前記ＦＥＴスイッ
チ18と19との接続点20と前記自己学習型ＦＥＴのゲート
電極とを接続し、前記自己学習型ＦＥＴとキャパシタン
スＣとの接続点21を前記ＵＪＴに接続し、前記ＵＪＴと
抵抗26との接続点22と興奮性情報出力端子24との間を分
岐して前記ｐチャネルＭＯＳＦＥＴ40のゲート電極に接
続し、抵抗28と29との間に抑圧性情報出力端子25を設け
たものよりなり、出力パルス電圧のパルス間隔を狭める
よう制御する興奮性制御手段と、出力パルス電圧のパル
ス間隔を拡げるよう制御する抑圧性制御手段とを具備す
ることを特徴とする自己学習型積和演算回路。 - 【請求項５】 正負端子間に興奮性光情報入力信号によ
り導通する光導電体ＰＣ1 と、ｎ列のニューロン回路
と、抑圧性光情報入力信号により導通する光導電体ＰＣ
2 との直列回路をｍ段設けて構成したｍ×ｎのニューロ
ン回路のアレイネットワークと、興奮性制御信号により
各ニューロン回路素子の出力パルスの間隔を狭くする制
御手段と、抑圧性制御信号により各ニューロン回路素子
の出力パルスの間隔を広くする制御手段とを具備し、入
力画像情報の文字又は図形の位置ずれ又は欠損を補完す
るなどの自己学習機能を具備するよう構成したことを特
徴とする自己学習型積和演算回路アレイ。 - 【請求項６】 正負端子間に興奮性電気入力信号により
導通する半導体スイッチとｎ列のニューロン回路と、抑
圧性電気情報入力信号により導通する半導体スイッチと
の直列回路をｍ段設けて構成したｍ×ｎのニューロン回
路のアレイネットワークと、興奮性制御信号により各ニ
ューロン回路素子の出力パルスの間隔が狭くなる制御手
段と、抑圧性制御信号により各ニューロン回路素子の出
力パルスの間隔が広くなる制御手段とを具備し、入力電
気情報信号の文字又は図形の位置ずれ又は欠損を補完す
るなどの自己学習機能を具備するよう構成したことを特
徴とする自己学習型積和演算回路アレイ。 - 【請求項７】 （Ａ）興奮性パルスを発生するための興奮性パルス発生
回路と、 （Ｂ）抑圧性パルスを発生するための抑圧性パルス発生
回路と、 （Ｃ）絶縁物基板と、 （Ｄ）前記絶縁物基板上に生成した半導体薄膜層とより
なる自己学習型積和演算回路素子と、 （Ｅ）前記半導体薄膜層上に形成され、残留分極性をも
った強誘電性薄膜と、 （Ｆ）前記強誘電性薄膜上に形成せられ、興奮性パルス
及び抑圧性パルスとカップルされる電極とより成り、 （Ｇ）前記強誘電性薄膜は第１の所定量だけ残留分極を
増加させるよう興奮性パルスに応答すると共に、第２の
所定量だけ残留分極を減少させるよう抑圧性パルスに応
答するよう構成されたことを特徴とする自己学習型積和
演算回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4224111A JPH0731705B2 (ja) | 1992-08-24 | 1992-08-24 | 自己学習型積和演算回路素子及び回路 |
| US08/026,779 US5519812A (en) | 1992-08-24 | 1993-03-05 | Ferrelectric adaptive-learning type product-sum operation circuit element and circuit using such element |
| KR1019930004555A KR0139007B1 (ko) | 1992-08-24 | 1993-03-24 | 자기학습형 적화연산회로소자 및 회로 |
| DE69322712T DE69322712T2 (de) | 1992-08-24 | 1993-03-25 | Adaptive lernende Multiplikations-Additionsneuronalschaltung |
| EP93200856A EP0584844B1 (en) | 1992-08-24 | 1993-03-25 | Adaptive-learning type product-sum operation neuron circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4224111A JPH0731705B2 (ja) | 1992-08-24 | 1992-08-24 | 自己学習型積和演算回路素子及び回路 |
Publications (2)
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|---|---|
| JPH0668288A JPH0668288A (ja) | 1994-03-11 |
| JPH0731705B2 true JPH0731705B2 (ja) | 1995-04-10 |
Family
ID=16808711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4224111A Expired - Lifetime JPH0731705B2 (ja) | 1992-08-24 | 1992-08-24 | 自己学習型積和演算回路素子及び回路 |
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| EP (1) | EP0584844B1 (ja) |
| JP (1) | JPH0731705B2 (ja) |
| KR (1) | KR0139007B1 (ja) |
| DE (1) | DE69322712T2 (ja) |
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| US5886920A (en) * | 1997-12-01 | 1999-03-23 | Motorola, Inc. | Variable conducting element and method of programming |
| KR100261221B1 (ko) | 1997-12-31 | 2000-07-01 | 윤종용 | 단일 트랜지스터 셀 및 이를 제조하는 방법 및 이 소자로 구성된 메모리 회로와 이를 구동하는 방법 |
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