KR100261221B1 - 단일 트랜지스터 셀 및 이를 제조하는 방법 및 이 소자로 구성된 메모리 회로와 이를 구동하는 방법 - Google Patents

단일 트랜지스터 셀 및 이를 제조하는 방법 및 이 소자로 구성된 메모리 회로와 이를 구동하는 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 소자와 이를 제조하는 방법 및 이 소자로 구성된 메모리 회로와 이를 구동하는 방법에 관한 것으로, 구체적으로 하나의 트랜지스터로 기본 메모리 셀을 구성하며, 메모리 셀을 임의대로 억세스할 수 있는 단일 트랜지스터 셀과 이를 제조하는 방법 및 메모리 회로와 이를 구동하는 방법에 관한 것이다. 활성 영역으로서의 반도체막은 강유전체막 상에 섬 모양으로 형성되어 있다. 워드 라인은 반도체막을 가로지르도록 형성되어 있다. 소오스는 워드 라인을 중심으로 그 일측의 반도체막에 형성되어 있고, 드레인은 그 타측의 반도체막에 형성되어 있다. 플레이트 라인은 워드 라인과 수직으로 교차되며, 워드 라인과 대향되도록 강유전체막 하부에 형성되어 있다. 구동 라인은 소오스에 연결되어 있고, 비트라인은 드레인에 연결되어 있다.

Description

단일 트랜지스터 셀 및 이를 제조하는 방법 및 이 소자로 구성된 메모리 회로와 이를 구동하는 방법
본 발명은 반도체 메모리 소자와 이를 제조하는 방법 및 메모리 회로와 이를 구동하는 방법에 관한 것으로, 구체적으로 하나의 트랜지스터로 기본 메모리 셀을 구성하며, 메모리 셀을 임의대로 억세스할 수 있는 단위 트랜지스터 셀과 이를 제조하는 방법 및 이 메모리 소자로 구성된 회로와 이를 구동하는 방법에 관한 것이다.
강유전체는 외부 전계의 인가에 의하여 물질 내부에 자발 분극이 발생하고, 그 자발 분극의 일부가 외부 전계가 제거된 이후에도 잔존하며, 자발 분극의 방향을 외부 전계의 방향을 변화시킴으로써 바꿀 수 있는 유전 물질이다.
강유전체 박막을 이용하여 메모리 소자를 제조하는 방법에는, 크게, 두가지가 있다.
첫째는, 강유전체 박막을 유전체막으로 하여 커패시터를 제작하고 이 커패시터에 저장된 두 방향의 신호를 읽거나 쓰기 위하여 트랜지스터를 이용하는 방법으로, 소위 1T/1C 또는 2T/2C 라고 불리는 방법이다. 이와 같은 메모리 소자를 통칭하여 페로우일렉트릭 랜덤 억세스 메모리(Ferroelectric Random Access Memory; 이하, "FRAM"이라 칭함)라고 하며, 기본적인 구동 원리는 다이나믹 랜덤 억세스 메모리(Dynamic Random Access Memory; 이하, "DRAM"이라 칭함)와 비슷한 개념을 갖고 있다. 물론 DRAM과는 달리 리프레쉬(refresh)가 필요없고 전원이 꺼지더라도 저장된 정보가 지워지지 않는 불휘발성 메모리(non-volatile memory)이다.
그러나, 이와 같은 소자는 커패시터에 저장된 분극(polarization)의 반전과 반대 방향의 반전을 이용하는 것을 원리로 하고 있기 때문에 한번 저장된 정보를 읽어내면 그 정보가 지워지므로 다시 같은 정보를 써 주어야하는 정보 파괴형(Destructive Read Out; DRO) 메모리 소자이다.
둘째는, 정보 파괴형 메모리 소자와 달리 저장된 정보를 파괴하지 않고 읽어내는 정보 비파괴형(Non-Destructive Read Out; 이하, "NDRO"라 칭함) 강유전체 메모리 소자로써, 실용화될 경우, 궁극의 메모리라는 평가를 받고 있는 소자이다. 이와 같은 소자는 트랜지스터의 게이트 또는 게이트 전극 위에 강유전체 커패시터를 형성한 구조로, 강유전체 커패시터가 갖는 분극 방향에 따라 게이트 산화막 아래의 실리콘 표면에 채널이 존재하느냐 여부가 결정되고, 예를 들어 채널이 존재한다면 "1", 존재하지 않는다면 "0"을 기록한 것으로 인식한다.
이와 같은 메모리 소자는 기존의 DRAM이나 FRAM에 비교하여 커패시터를 제작하지 않고 단일 트랜지스터 만으로 메모리 셀을 구성하기 때문에 집적화의 측면에서는 유리한 것은 사실이나, DRAM처럼 임의적인 억세스(random access) 동작을 하기위해서는 어떤 특정 셀을 선택하기 위한 억세스 또는 선택 트랜지스터(selection transistor)를 부가해 주어야 한다는 단점이 있다.
NDRO 방식의 하나의 트랜지스터만으로 이루어진 셀 어레이를 정확히 구현하는 특허는 현재까지 발표되고 있지 않다. 그러나, 근접한 특허로 래디언트 테크노러지사(社)의 SFRAM이 있다 (특허 번호: USP5,070,385, 발명자: Evans, Jr., Joseph T.; Bullington, Jeff A., 발명의 명칭: Ferroelectric non-volatile variable resistive element).
도 1은 종래의 SFRAM을 도시한 단면도로서, 상기한 래디언트 테크노러지사의 특허를 인용한 것이다.
도 1에 있어서, 도면부호 "10"은 게이트 (즉, 워드 라인)를, "12"는 강유전체막을, "14"는 트랜지스터의 채널 영역을, "16"은 드레인을, "18"은 소오스를, "20"은 층간절연막을, "22"는 제1 금속 전극을, 그리고 "24"는 제2 금속 전극을 나타낸다.
도 1의 SFRAM은 TFT(Thin Film Transistor) 구조로, 워드 라인(10)은 산화막 (도시되지 않음)을 개재하여 반도체 기판 (도시되지 않음) 상에 형성되어 있으며, 강유전체막(12)는 상기 워드 라인(10) 상부에 형성되어 있다. 상기 워드 라인(10)을 중심으로 왼측(도 1 기준)의 반도체막에는 드레인(16)이 형성되어 있고, 상기 워드 라인(10)을 중심으로 오른측의 반도체막에는 소오스(18)가 형성되어 있다. 채널 영역(14)는 상기 워드 라인(10) 상부 드레인(16)과 소오스(18) 사이에 형성되어 있다.
워드 라인(10)에 소정의 전압을 인가하면, 상기 강유전체막(12)에 자발 분극이 유도되고, 이에 의해 상기 채널 영역(14)에 전도성 채널이 형성되거나 형성되지 않는다.
상기 소오스 및 드레인이 N형 불순물로 도우프되어 있을 경우를 예를 들어 셀 트랜지스터에 "1" (채널 영역에 전도성 채널이 형성되어 있는 상태를 1이라고 하고, 전도성 채널이 형성되어 있지 않은 상태를 0라고 할 경우) 또는 "0"를 쓰는 구동 방법을 설명한다. 상기 워드 라인(10)에 포지티브 전압(+V)을 인가하면, 상기 강유전체막(12)의 자발 분극에 의해 상기 채널 영역(14)에는 N형 이온들이 쌓이게 되어 전도성 채널을 형성하게 되므로 셀 트랜지스터에는 "1"이 쓰여진다. 이와 반대로, 상기 워드 라인(10)에 네거티브 전압(-V)을 인가하면, 상기 유전체막(12)의 자발 분극에 의해 상기 채널 영역(14)에는 P형 이온들이 쌓이게 되어 비전도성 채널을 형성하게 되므로 셀 트랜지스터에는 "0"이 쓰여진다.
반면, 셀 트랜지스터에 쓰여진 기억을 읽을 경우는, 상기 제2 금속 전극(24)에 포지티브 전압을 인가하면, 상기 채널 영역(14)에 전도성 채널이 형성되어 있을 경우("1"이 쓰여진 경우)는 상기 제1 금속 전극(22)으로 전류가 흐르게 되고, 상기 채널 영역(14)에 비전도성 채널이 형성되어 있을 경우("0"가 쓰여진 경우)는 상기 제1 금속 전극(22)으로 전류가 흐르지 않게 된다. 따라서, 상기 제1 금속 전극(22)에 흐르는 전류를 감지하여 셀 트랜지스터가 "1"인가 "0"인가를 읽는다.
종래의 SFRAM에 의하면, 단위 셀 자체의 쓰기와 읽기는 정상적으로 구동하고 있다. 그러나, 임의적인 하나의 단위 셀에 정보를 쓰거나 읽기 위해서는 단위 셀을 억세스하기 위한 억세스 트랜지스터(access transistor)를 각 셀 마다 두 개씩 더 형성해야 한다는 문제점이 있다. 이는, 메모리 소자의 집적화에 커다란 저해요소로 작용한다.
본 발명의 제1 목적은 하나의 트랜지스터로 단위 셀을 구성하고 이 단위 셀을 랜덤하게 억세스하는 것을 가능하게 한 단일 트랜지스터 셀을 제공하는데 있다.
본 발명의 제2 목적은 상기 단일 트랜지스터 셀을 제조하는데 있어서 가장 적합한 제조 방법을 제공하는데 있다.
본 발명의 제3 목적은 하나의 트랜지스터로 단위 셀을 구성하고 이 단위 셀을 랜덤하게 억세스하는 것을 가능하게 한 단일 트랜지스터 셀들로 구성된 메모리 회로를 제공하는데 있다.
본 발명의 제4 목적은 상기 메모리 회로를 구동하는 방법을 제공하는데 있다.
도 1은 종래의 스태틱 페로우일렉트릭 랜덤 억세스 메모리(SFRAM) 소자를 도시한 단면도이다.
도 2는 본 발명에 의한 단일 트랜지스터 셀을 개략적으로 도시한 사시도이다.
도 4 내지 도 9는 본 발명에 의한 단일 트랜지스터 셀을 제조하는 방법을 공정순서별로 설명하기 위해 도시한 단면도들로서, 각 도에 있어서, (a)는 도 3의 AA'선을 잘라본 단면이고, (b)는 도 3의 BB'선을 잘라본 단면이다.
도 10은 본 발명에 의한 단일 트랜지스터 셀들로 구성된 회로도이다.
도 11은 본 발명에 의한 FRAM의 전위 등고선(potential contour)을 보여주는 도면이다.
도 12는 본 발명에 의한 FRAM의 드레인 전류(Id) 대 게이트 전압(Vg) 특성을 보여주는 그래프이다.
상기 제1 목적을 달성하기 위한, 본 발명에 의한 단일 트랜지스터 셀은, 그 표면이 평탄한 강유전체막 상에 섬 모양으로 형성된 활성 영역으로서의 반도체막과, 상기 반도체막을 가로지르는 워드 라인과, 상기 워드 라인을 중심으로 그 일측의 반도체막에 형성된 소오스와 그 타측의 반도체막에 형성된 드레인과, 상기 워드 라인과 수직으로 교차되며, 상기 워드 라인과 대향되도록 상기 강유전체막 하부에 형성된 플레이트 라인과, 상기 소오스에 연결된 구동 라인과, 상기 구동 라인과 수직으로 교차하도록 위치하며 상기 드레인에 연결된 비트 라인을 포함한다.
이때, 상기 플레이트 라인은 백금으로 형성되어 있고, 상기 페로우일렉트릭 라인은 PZT, PLZT, PNZT, PbTiO3또는 Y1 등의 강유전체로 형성되어 있으며, 상기 반도체막은 주석(SnO2) 등의 각종 산화물 반도체로 형성되어 있고, 상기 워드 라인은 누설 전류를 감소시키기 위해 일함수가 높은 물질, 예컨대 불순물이 도우프된 다결정실리콘 또는 알루미늄으로 형성되어 있다.
상기 제2 목적을 달성하기 위한, 본 발명에 의한 단일 트랜지스터 셀 제조 방법은, 제1 방향으로 긴 막대 모양의 플레이트 라인을 반도체 기판 상에 형성하는 제1 공정과, 상기 플레이트 라인이 형성되어 있는 결과물 기판 상에, 상기 플레이트 라인과 교차되도록 제1 방향에 대해 수직인 제2 방향으로 긴 막대 모양으로 강유전체 라인을 형성하는 제2 공정과, 상기 강유전체 라인과 플레이트 라인이 중첩된 영역의 상기 강유전체 라인 상에 섬 모양의 반도체막을 형성하는 제3 공정과, 상기 반도체막 상부를 가로지르도록 제2 방향으로 긴 막대 모양의 워드 라인을 형성하는 제4 공정을 포함한다.
상기 플레이트 라인을 형성하기 전에, 상기 반도체 기판과 강유전체 라인이 서로 반응하는 것을 없애기 위해 반응 방지막 을 형성하는 공정을 더 행한다. 이때, 상기 반응 방지막 은 티타늄 산화물(TiO2)을 사용하여 형성한다.
상기 플레이트 라인을 형성하는 제1 공정은, 반도체 기판 전면에 백금을 증착하는 단계와 상기 백금을 제1 방향으로 긴 막대 모양이 되도록 사진 식각하는 단계로 진행한다.
상기 강유전체 라인을 형성하는 제2 공정은, 상기 플레이트 라인이 형성되어 있는 결과물 기판 전면에 졸-겔 코팅 및 스퍼터링 중 어느 한 방식으로 강유전체를 증착하여 그 표면이 평탄화된 강유전체막을 형성하는 단계와 상기 강유전체막을 상기 플레이트 라인과 교차되도록 제1 방향에 대해 수직인 제2 방향으로 긴 막대 모양이 되도록 사진 식각하는 단계로 진행한다. 이때, 상기 강유전체는 PZT, PLZT, PNZT, PbTiO3또는 Y1 등으로 형성한다.
상기 반도체막을 형성하는 제3 공정은, 강유전체 라인이 형성되어 있는 결과물 기판 전면에 주석(SnO2)막을 형성하는 단계와 상기 주석막에 인듐 이온을 주입하는 단계와 인듐 이온이 주입된 상기 주석막을 사진 식각하여 상기 플레이트 라인과 강유전체 라인이 중첩되는 영역에 섬 모양으로 된 반도체막을 형성하는 단계로 진행한다. 이때, 상기 주석막 대신 다른 산화물 반도체로 대체할 수도 있다.
상기 워드 라인을 형성하는 제4 공정은, 반도체막이 형성되어 있는 결과물 기판 전면에 산화막을 형성하는 단계와, 상기 산화막 상에 도전 물질을 형성하는 단계와, 상기 도전 물질과 산화막을 사진 식각하여 상기 반도체막 상부를 수직으로 가로지르는 긴 막대 모양의 워드 라인을 형성하는 단계로 진행한다.
상기 워드 라인을 형성하는 제4 공정 후, 상기 워드 라인이 형성되어 있는 결과물 기판 전면에 불순물 이온을 주입하여 상기 워드 라인의 좌축 및 우측의 반도체막에 각각 소오스 및 드레인을 형성하는 공정과, 상기 소오스 및 드레인이 형성되어 있는 기판 전면에 제1 층간절연막을 형성하는 공정과, 상기 제1 층간절연막을 선택적으로 식각하여 상기 소오스를 부분적으로 노출시키는 제1 접촉창을 형성하는 공정과, 상기 제1 접촉창을 통해 상기 소오스와 접속하는 구동 라인을 상기 제1 층간절연막 상에 형성하는 공정과, 상기 구동 라인이 형성되어 있는 결과물 기판 전면에 제2 층간절연막을 형성하는 공정과, 상기 제1 및 제2 층간절연막을 선택적으로 식각하여 상기 드레인을 부분적으로 노출시키는 제2 접촉창을 형성하는 공정과, 상기 제2 접촉창을 통해 상기 드레인과 접속하고 상기 구동 라인과 수직으로 교차하는 모양의 비트 라인을 상기 제2 증착절연층 상에 형성하는 공정을 더 행한다.
상기 제3 목적을 달성하기 위한, 본 발명에 의한 단일 트랜지스터 셀들로 구성된 메모리 회로는, 제1 셀 트랜지스터의 소오스와 제2 셀 트랜지스터의 소오스는 구동 라인에 공동으로 연결되어 있고, 상기 제1 셀 트랜지스터의 드레인은 제1 비트 라인에 연결되어 있으며, 상기 제2 셀 트랜지스터의 드레인은 제2 비트라인에 연결되어 있으며, 제1 셀 트랜지스터의 게이트는 제1 워드 라인에 연결되어 있고, 제2 셀 트랜지스터의 게이트는 제2 워드 라인에 연결되어 있으며, 상기 제1 셀과 제2 셀 트랜지스터의 강유전체막은 플레이트 라인에 공동으로 연결되어 있는 단위 회로가 셀 어레이 전체에 걸쳐 매트릭스 모양으로 배치되어 있다.
이때, 상기 단위 회로는 서로 횡측으로 이웃하는 다른 단위 회로들과는 상기 플레이트 라인을 공유하고, 서로 횡측으로 이웃하는 다른 단위 회로들 중 홀수 셀 트랜지스터의 드레인은 상기 제1 비트 라인과 공유하며, 서로 횡측으로 이웃하는 다른 단위 회로들 둥 짝수 셀 트랜지스터의 드레인은 상기 제2 비트 라인과 공유하고, 서로 종측으로 이웃하는 다른 단위 회로들과는 상기 구동 라인을 공유하며, 서로 종측으로 이웃하는 다른 단위 회로들 중 홀수 셀 트랜지스터의 게이트는 상기 제1 워드 라인을 공유하고, 서로 종측으로 이웃하는 다른 단위 회로들 중 짝수 셀 트랜지스터의 게이트는 상기 제2 워드 라인을 공유하도록 되어 있다.
상기 제4 목적을 달성하기 위한, 본 발명에 의한 메모리 회로의 구동 방법은, 임의의 셀에 "1"을 쓰고자 할 경우, 강유전체막과 연결된 플레이트 라인엔 V 전압을 인가하고, 상기 유전체막과 대향적으로 형성되어 있는 셀 트랜지스터의 게이트와 연결된 워드 라인은 그라운드시키며, 셀 트랜지스터의 소오스와 연결된 구동 라인과, 셀 트랜지스터의 드레인과 연결된 비트 라인은 플로우팅시킨다. 임의의 셀에 "0"은 쓰고자 할 경우, 상기 플레이트 라인엔 V 전압을 인가하고, 상기 워드 라인엔 +V 전압을 인가하고, 상기 구동 라인과 비트 라인은 플로우팅시킨다. 이때, 상기 임의의 셀과 플레이트 라인을 공유하는 다른 셀 중 라이트를 원하지 않는 셀의 워드 라인과, 구동 라인과 비트 라인은 플로우팅시킨다. 임의의 셀에 쓰여진 기억을 읽고자 할 경우, 상기 구동 라인에 V 전압을 인가하여 상기 비트 라인에 유기되는 전류를 감지한다. 이때, 임의의 셀에 라이트된 기억을 읽고자 할 경우, 읽기를 원하는 셀과 연결된 구동 라인 이외의 다른 구동 라인은 모두 플로우팅시킨다.
임의의 셀에 "1"을 쓰는 경우, 워드 라인과 플레이트 라인 사이의 전위차를 더 크게하기 위해 상기 워드 라인에 -V 전압을 인가하고, 임의의 셀에 "0"을 쓰는 경우, 워드 라인과 플레이트 라인 사이의 전위차를 더 크게하기 위해 상기 플레이트 라인에 -V 전압을 인가한다. 또한, 셀의 온 전류를 증가시키기 위해 상기 워드 라인에 1/3Vcc ∼ 1/2Vcc 정도의 전압을 인가한다.
따라서, 본 발명에 의하면, 플레이트 라인과 워드 라인을 수직으로 교차하고, 강유전체막과 반도체막을 그 사이에 놓이도록 함으로써 임의적인 하나의 단위 셀에 정보를 쓰거나 읽는 것을 가능하게 하고, 구동 라인과 비트 라인을 서로 수직으로 교차하도록 배치함으로써 데이터 센싱 마아진을 크게할 수 있다.
이하, 첨부한 도면을 참조하여, 본 발명에 의한 단일 트랜지스터 셀과 이를 제조하는 방법 및 상기 단일 트랜지스터로 구성된 메모리 회로와 이를 구동하는 방법에 대해 상세하게 설명하고자 한다.
단일 트랜지스터 셀
도 2는 본 발명에 의한 단일 트랜지스터 셀을 개략적으로 도시한 사시도로서, 도면부호 "30"은 반도체 기판을, "32"는 반응 방지막을, "34"는 플레이트 라인(plate line)을, "36"은 강유전체 라인을, "38"은 반도체막을, "40"은 워드 라인을, "42"는 구동 라인(drive line)을, 그리고 "44"는 비트 라인(bit line)을 나타낸다.
본 발명에 의한 단일 트랜지스터 셀은, 제1 방향(도 2를 기준으로 종방향)으로 긴 막대 모양의 플레이트 라인(34)과, 상기 플레이트 라인(34) 상에 형성된 제1 방향에 대해 수직인 제2 방향(도 2를 기준으로 횡방향)으로 긴 막대 모양의 강유전체 라인(36)과, 상기 강유전체 라인(36)과 플레이트 라인(34)이 중첩된 영역의 상기 강유전체 라인(36) 상에 형성된 섬 모양의 반도체막(38)과, 상기 반도체막(38)을 가로지르는 상부에 형성된 제2 방향으로 긴 막대 모양의 워드 라인(40)과, 상기 워드 라인(40)을 중심으로 그 일측의 반도체막에 형성된 소오스 (도시되지 않음)와 그 타측의 반도체막에 형성된 드레인 (도시되지 않음)과, 상기 일측의 반도체막에 연결된 구동 라인(42)과, 상기 구동 라인(42)과 서로 수직으로 교차하도록 위치하고 상기 타측의 반도체막에 연결된 비트 라인(44)으로 되어 있다.
이때, 상기 비트 라인(44)은 상기 구동 라인(42)의 상부에 위치한다. 상기 플레이트 라인(34)은 백금(Pt)으로 형성되어 있고, 상기 강유전체 라인(36)은 PZT, PLZT, PNZT, PbTiO3또는 Y1 등의 강유전체로 형성되어 있으며, 상기 반도체막(38)은 주석(SnO2) 등의 각종 산화물 반도체로 형성되어 있고, 상기 워드 라인(40)은 누설 전류를 감소시키기 위해 일함수가 높은 물질, 예컨대 불순물이 도우프된 다결정실리콘이나 알루미늄으로 형성되어 있다. 또한, 상기 강유전체 라인(36)은 그 표면이 평탄화되어 있다.
본 발명에 의한 단일 트랜지스터 셀은 제1 방향으로 긴 막대 모양의 플레이트 라인(34)과 이와 강유전체 라인(36)과 반도체막(38)을 사이에 두고 대향되어 있고 제2 방향으로 긴 막대 모양을 한 워드 라인(40)의 작용으로 임의의 단위 셀에 정보를 쓰거나 읽는 것을 가능하게 한다. 구체적인 메모리 회로의 구동 방법에 대해서는 추후에 설명한다.
또한, 구동 라인(42)과 비트 라인(44)을 서로 수직으로 배치함으로써 정보를 읽을 때 이웃하는 라인들과 간섭(interference)에 의해 데이터 센싱 마아진(data sensing margin)이 감소하던 것을 방지할 수 있다. 즉, 구동 라인(42)과 비트 라인(44)이 동일한 층에서 서로에 대해 평행하게 배치되어 있을 경우 (종래의 경우), 읽기 동작시, 간섭 현상에 의해 임의의 턴-온되지 않은 (전압이 공급되지 않은) 라인이 턴-온되어 있는 이웃 라인에 의해 누설 전류가 흐르게 되어 데이터 센싱 마아진을 떨어뜨리게 되는데, 본 발명에서는 비트 라인(44)을 상기 구동 라인(42)과 서로 다른 층에 형성함과 동시에 이에 대해 수직으로 배치되도록 함으로써 언급한 간섭 현상을 최소화한다.
이때, 상기 반도체막(38)은 상기 플레이트 라인(34)과 워드 라인(40)이 중첩되는 영역에 섬 모양으로 형성하며, 다른 반도체막으로부터 전기적으로 분리된 하나의 임의의 반도체막에는 소오스를 공유하는 두 개의 트랜지스터를 형성한다 (도 2에는 하나의 트랜지스터만 도시되어 있음).
하나의 고립된 반도체막(38)에 형성되어 있는 두 개의 트랜지스터는 동일한 플레이트 라인(34)에 전기적으로 영향을 받게 되지만, 또한 각 트랜지스터는 서로 다른 워드 라인에 전기적으로 영향을 받기 때문에 단위 셀에 임의적으로 정보를 쓰는 것이 가능하며, 읽는 것은, 상기 하나의 고립된 반도체막(38)에 형성되어 있는 두 개의 트랜지스터의 소오스는 동일한 구동 라인(42)에 전기적으로 영향을 받게 되지만, 또한 각 트랜지스터는 각 드레인과 연결된 서로 다른 비트 라인에 전직적으로 영향을 받기 때문에 단위 셀에서 임의적으로 정보를 읽는 것이 가능하다.
도 2에 있어서, 반응 방지막(32)는 반도체 기판(30)과 강유전체 라인(36)이 직적 접하게되는 것을 방지하여 이들 사이의 화학적 반응을 방지하고자 형성하는데, 예컨대 티타늄 산화막(TiO2)와 같은 금속 산화물로 형성되어 있다.
도 3은 본 발명에 의한 단일 트랜지스터 셀을 형성하는데 필요한 마스크 패턴을 도시한 평면도로서, "M1"은 플레이트 라인 형성을 위한 마스크 패턴을, "M2"는 강유전체 라인 형성을 위한 마스크 패턴을, "M3"는 반도체막 형성을 위한 마스크 패턴을, "M4 및 M5"는 각각 제1 및 제2 워드 라인 형성을 위한 마스크 패턴들을, "M6"는 제1 및 제2 셀 트랜지스터의 소오스를 부분적으로 노출시키는 접촉창 형성을 위한 마스크 패턴을, "M7"은 구동 라인 형성을 위한 마스크 패턴을, "M8 및 M9"는 각각 제1 및 제2 셀 트랜지스터의 드레인을 부분적으로 노출시키는 접촉창 형성을 위한 마스크 패턴들을, 그리고 "M10 및 M11"은 각각 제1 및 제2 비트 라인 형성을 위한 마스크 패턴들을 나타낸다.
긴 점선으로 표시된 M1은 제1 방향(도 3을 기준으로 종방향)으로 긴 막대 모양으로 배치되어 있다. 굵은 긴 점선으로 표시된 M2는 제1 방향과 수직하는 제2 방향(도 3을 기준으로 횡방향)으로 긴 막대 모양으로 배치되어 있다. 일점쇄선으로 표시된 M3은 상기 M1과 M2가 중첩되는 영역에 제1 방향으로 긴 직사각형 모양으로 배치되어 있다. 이점쇄선으로 표시된 M4 및 M5는 제2 방향으로 긴 막대 모양으로 각각 M6을 기준으로 그 양측에 배치되어 있다. M6은 상기 M4와 M5 사이 및 M3의 중앙부분에 배치되어 있다. 가는 점선으로 표시된 M7은 제2 방향으로 긴 막대 모양으로 상기 M4와 M5 사이에서 상기 M6을 포함하도록 배치되어 있다. M8은 상기 M4를 사이에 두고 상기 M6와 대향되도록 배치되어 있다. M9은 상기 M5를 사이에 두고 상기 M6와 대향되도록 배치되어 있다. 실선으로 표시된 M10은 상기 M8를 포함하는 돌출부를 갖는 제1 방향으로 긴 막대 모양으로 배치되어 있다. 실선으로 표시된 M11은 상기 M9를 포함하는 돌출부를 갖는 제1 방향으로 긴 막대 모양으로 배치되어 있다.
도 3에 있어서, 같은 라인 모양을 갖는 마스크 패턴들은 동일한 마스크(1장의 마스크)에 그 패턴들이 동시에 형성되어 있음을 의미한다. 바꾸어 말해, 같은 라인 모양을 갖는 마스크 패턴들은 반도체 기판 상에 동일한 사진 식각공정으로 동일층에 패턴을 형성할 수 있음을 의미한다. 예컨대 실선으로 표시된 M10과 M11은 1장의 마스크에 공존하고 있고, 이 마스크를 사용하여 사진 식각공정을 행하여 실제로 동일층에 각각 제1 비트 라인과 제2 비트 라인이 형성된다.
제조 방법
도 4 내지 도 9는 본 발명에 의한 단일 트랜지스터 셀을 제조하는 방법을 공정순서별로 설명하기 위해 도시한 단면도들로서, 각 도에 있어서, (a)는 도 3의 AA'선을 잘라본 단면이고, (b)는 도 3의 BB'선을 잘라본 단면이다.
먼저, 도 4는 플레이트 라인(54)을 형성하는 공정을 설명하기 위해 도시한 단면도로서, 이 공정은, 반도체 기판(50) 상에 반응 방지막(52)를 형성하는 단계와 상기 반응 방지막(52) 상에 제1 방향(도 4 내지 도 9의 (a)를 기준으로 횡방향)으로 긴 막대 모양의 상기 플레이트 라인(54)을 형성하는 단계로 진행한다.
이때, 상기 반응 방지막(52)은 상기 반도체 기판(50)과 이후에 형성될 강유전체 라인(도 5의 도면부호 56)과의 화학적 반응을 방지하기 위한 막으로, 예컨대 티타늄 산화막(TiO2)와 같은 금속 산화막을 형성한다. 예컨대 PZT로 된 강유전체막과 반도체 기판을 직접 접하도록 하면 이들 사이의 계면에 상기 PZT에 포함되어 있는 납(Pb)와 상기 반도체 기판을 구성하는 실리콘(Si) 입자가 결합하여 결정체(PbSiX)를 형성하게 되는데, 상기 반응 방지막(52)이 이들 사이의 화학적 결합을 방지하여 상기한 바와 같은 결정체가 형성되지 않도록 한다.
또한, 상기 플레이트 라인(54)은 상기 반응 방지막(52) 전면 상에, 예컨대 백금(Pt)과 같은 도전 물질을 증착한 후, 상기 도전 물질을 도 3의 M1 마스크 패턴을 사용하여 사진 식각함으로써 형성한다.
도 5는 강유전체 라인(56)을 형성하는 공정을 설명하기 위해 도시한 단면도로서, 이 공정은, 상기 플레이트 라인(54)이 형성되어 있는 기판 전면에 강유전체막을 형성하는 단계와, 상기 강유전체막을 사진 식각하여 상기 제1 방향과 수직으로 교차되는 제2 방향 (도 4 내지 도 9의 (a)를 기준으로 지면을 뚫는 종방향)으로 긴 막대 모양의 상기 강유전체 라인(56)을 형성하는 단계로 진행한다.
상기 강유전체막은, 예컨대 PZT, PLZT, PNZT, PbTiO3또는 Y1와 같은 강유전체를 졸-겔 코팅(sol-gel coating) 또는 스퍼터링(sputtering) 방식으로 형성하고, 상기 사진 식각은 도 3의 M2 마스크 패턴을 사용하여 진행한다. 이때, 상기 강유전체막은 기판 전면에 걸쳐 그 표면이 평탄화된 형상으로 형성된다.
도 6은 반도체막(58)을 형성하는 공정을 설명하기 위해 도시한 단면도로서, 이 공정은, 상기 강유전체 라인(56)이 형성되어 있는 기판 전면에 산화물 반도체막을 형성하는 단계와 상기 산화물 반도체막에 극성을 부여하기 위해 불순물 이온을 주입하는 단계와, 상기 산화물 반도체막을 사진 식각하여 상기 플레이트 라인(54)과 강유전체 라인(56)이 중첩되는 영역에 고립된 섬 모양의 상기 반도체막(58)을 형성하는 단계로 진행한다.
상기 산화물 반도체로, 예컨대 주석(SnO2)을 사용하고, 이때, 상기 불순물 이온으로는 인듐(indium) 이온을 사용한다. 또한, 상기 사진 식각은 도 3의 M3 마스크 패턴을 사용하여 진행한다.
도 7은 제1 및 제2 워드 라인(62 및 64)을 형성하는 공정을 설명하기 위해 도시한 단면도로서, 이 공정은, 상기 반도체막(58)이 형성되어 있는 기판 전면에 얇은 산화막(thin oxide layer)(60)을 형성하는 단계와 상기 얇은 산화막(60) 상에 도전 물질층을 형성하는 단계와 상기 도전 물질층과 얇은 산화막을 동시에 사진 식각하여 제2 방향으로 긴 막대 모양의 상기 제1 및 제2 워드 라인(62 및 64)을 형성하는 단계로 진행한다.
이때,상기 얇은 산화막(60)은 게이트 절연막(gate dielectric)으로, 낮은 열 부담(thermal budget)과 높은 막질을 구현할 수 있도록 오토믹 레이어 데포지션(Atomic Layer Deposition; ALD)와 같은 도포 방식으로 형성하는데, 예컨대 산화 알루미늄(Al2O3)으로 형성한다.
또한, 상기 제1 및 제2 워드 라인(62 및 64)을 형성하기 위한 도전 물질로, 예컨대 불순물이 도우프된 다결정실리콘 또는 알루미늄과 같은 일함수(workfunction)가 높은 물질을 사용하는데, 이는 상기 제1 및 제2 워드 라인(62 및 64)과 반도체막(58) 사이에서 발생하는 누설 전류(leakage current)를 감소시키기 위해서이다. 상기 사진 식각은 도 3의 M4 및 M5 마스크 패턴을 사용하여 진행한다. 이때, M4 마스크 패턴으로는 상기 제1 워드 라인(62)을 형성하고, M5 마스크 패턴으로는 상기 제2 워드 라인(64)를 형성한다. 상기 제1 워드 라인(62)은 제1 셀 트랜지스터의 워드 라인이고, 상기 제2 워드 라인(64)은 제2 셀 트랜지스터의 워드 라인이다.
도 8은 구동 라인(70)을 형성하는 공정을 설명하기 위해 도시한 단면도로서, 이 공정은, 상기 제1 및 제2 워드 라인(62 및 64)가 형성되어 있는 기판 전면에 불순물 이온을 주입하여 상기 제1 및 제2 워드 라인(62 및 64) 양측의 반도체막에 제1 및 제2 셀 트랜지스터의 소오스와 드레인(도시되지 않음)을 각각 형성하는 단계와, 이후 기판 전면에 절연물질을 도포하여 제1 층간절연막(66)을 형성하는 단계와, 상기 제1 층간절연막(66)을 선택적으로 식각하여 상기 소오스를 부분적으로 노출시키는 제1 접촉창(68)을 형성하는 단계와, 상기 제1 접촉창(68)을 완전히 매립하도록 도전 물질을 증착한 후 이를 패터닝함으로써 제2 방향으로 긴 막대 모양의 상기 구동 라인(70)을 형성하는 단계로 진행한다.
이때, 제1 셀 트랜지스터의 소오스 및 드레인은 각각 상기 제1 워드 라인(62)의 우측 및 좌측(도 8의 (a)를 기준)에 형성되고, 제2 셀 트랜지스터의 소오스 및 드레인은 각각 상기 제2 워드 라인(64)의 좌측 및 우측에 형성된다. 제1 셀 트랜지스터와 제2 셀 트랜지스터의 소오스를 공유한다.
또한, 상기 제1 층간절연막(66)은 별도의 평탄화 공정을 행하지 않고도 그 표면을 평탄하게 형성할 수 있는데, 이는 상기 강유전체 라인(56)의 표면이 평탄화되어 있기 때문이다.
도 8에서 설명한 공정에 있어서, 상기 제1 접촉창(68)은 도 3의 M6 마스크 패턴을 사용한 사진 식각으로 형성하고, 상기 구동 라인(70)은 도 3의 M7 마스크 패턴을 사용한 사진 식각으로 형성한다.
도 9는 제1 및 제2 비트 라인(78 및 80)을 형성하는 공정을 설명하기 위해 도시한 단면도로서, 이 공정은, 상기 구동 라인(70)이 형성되어 있는 기판 전면에 절연 물질을 도포하여 제2 층간절연막(72)을 형성하는 단계와, 상기 제2 및 제1 층간절연막(72 및 66)을 선택적으로 식각하여 제1 및 제2 셀 트랜지스터의 드레인을 각각 부분적으로 노출시키는 제2 접촉창(74) 및 제3 접촉창(76)을 형성하는 단계와, 상기 제2 및 제3 접촉창(74 및 76)을 완전히 매립하도록 도전 물질을 증착한 후 이를 패터닝함으로써 상기 제2 접촉창(74)을 통해 제1 셀 트랜지스터의 드레인과 접하는 제1 방향으로 긴 막대 모양의 제1 비트 라인(78)과 상기 제3 접촉창(76)을 통해 제2 셀 트랜지스터의 드레인과 접하는 제1 방향으로 긴 막대 모양의 제2 비트 라인(80)을 형성하는 단계로 진행한다.
제1 및 제2 비트 라인(78 및 80)은 별도의 평탄화 공정을 행하지 않고도 그 표면이 평탄하게 형성되는데, 이는 상기 강유전체 라인(56)이 평탄화되어 있기 때문이다. 상기 제2 및 제3 접촉창(74 및 76)은 각각 도 3의 M8 및 M9 마스크 패턴을 사용한 사진 식각으로 형성하고, 상기 제1 및 제2 비트 라인(78 및 80)은 각각 도 3의 M10 및 M11 마스크 패턴을 사용한 사진 식각으로 형성한다.
이때, 구동 라인(70)의 경우 제2 방향으로 긴 막대 모양으로 형성되어 있고, 제1 및 제2 비트 라인(78 및 80)의 경우 제1 방향으로 긴 막대 모양으로 형성되어 있으므로, 이들 라인들은 서로에 대해 수직으로 교차한다.
메모리 회로
도 10은 본 발명에 의한 단일 트랜지스터로 구성된 메모리 회로도이다.
제1 셀 트랜지스터(#1)의 소오스와 제2 셀 트랜지스터(#2)의 소오스는 제1 구동 라인(D/L1)에 공동으로 연결되어 있고, 상기 제1 셀 트랜지스터(#1)의 드레인은 제2 비트 라인(B/L2)에 연결되어 있으며, 상기 제2 셀 트랜지스터(#2)의 드레인은 제1 비트 라인(B/L1)에 연결되어 있으며, 제1 셀 트랜지스터(#1)의 게이트는 제1 워드 라인(W/L1)에 연결되어 있고, 제2 셀 트랜지스터(#2)의 게이트는 제2 워드 라인(W/L2)에 연결되어 있으며, 상기 제1 셀과 제2 셀 트랜지스터(#1 및 #2)의 강유전체막은 제1 플레이트 라인(P/L1)에 공동으로 연결되어 있는 단위 회로가 셀 어레이 전체에 걸쳐 매트릭스 모양으로 배치되어 있다.
이때, 상기 단위 회로는 서로 횡측으로 이웃하는 다른 단위 회로들 (예컨대 제3 및 제4 셀 트랜지스터(#3 및 #4)들로 구성된 단위 회로)과는 상기 제1 플레이트 라인(P/L1)을 공유하고, 서로 횡측으로 이웃하는 다른 단위 회로들 중 홀수 셀 트랜지스터(예컨대, 제3 셀 트랜지스터(#3))의 드레인은 상기 제2 비트 라인(B/L2)과 공유하며, 서로 횡측으로 이웃하는 다른 단위 회로들 둥 짝수 셀 트랜지스터(예컨대, 제4 셀 트랜지스터(#4))의 드레인은 상기 제1 비트 라인(B/L1)과 공유하고, 서로 종측으로 이웃하는 다른 단위 회로들 (예컨대, 제5 및 제6 셀트랜지스터(#5 및 #6)들로 구성된 단위 회로)과는 상기 제1 구동 라인(D/L1)을 공유하며, 서로 종측으로 이웃하는 다른 단위 회로들 중 홀수 셀 트랜지스터(예컨대, 제5 셀 트랜지스터(#5))의 게이트는 상기 제1 워드 라인(W/L1)을 공유하고, 서로 종측으로 이웃하는 다른 단위 회로들 중 짝수 셀 트랜지스터(예컨대, 제6 셀 트랜지스터(#6))의 게이트는 상기 제2 워드 라인(W/L2)을 공유한다.
메모리 회로의 구동 방법
쓰기(Write)
제1 셀 트랜지스터(#1)에 "1" (전도성 채널이 형성된 상태)을 쓰고자 할 경우, 상기 제1 플레이트 라인(P/L1)엔 V 전압을 인가하고, 상기 제1 워드 라인(W/L1)은 그라운드(ground)시키며, 제1 구동 라인(D/L1)과, 제2 비트 라인(B/L2)은 플로우팅(floating)시킨다. 제1 셀 트랜지스터(#1)에 "0" (전도성 채널이 형성되지 않은 상태)를 쓰고자 할 경우, 상기 제1 플레이트 라인(P/L1)엔 V 전압을 인가하고, 상기 제1 워드 라인(W/L1)엔 +V 전압을 인가하고, 상기 제1 구동 라인(D/L1)과 제2 비트 라인(B/L2)은 플로우팅시킨다.
이때, 상기 제1 셀 트랜지스터(#1)와 제1 플레이트 라인(P/L1)을 공유하는 다른 셀 트랜지스터들(예컨대, 제2, 제3 및/또는 제4 셀 트랜지스터(#2, #3 및/또는 #4)) 중 쓰기를 원하지 않는 셀 트랜지스터의 워드 라인, 비트 라인 및 구동 라인은 플로우팅시킨다.
본 발명에 의한 메모리 회로는 열(row) (임의의 플레이트 라인을 공유하는 셀 트랜지스터들의 배열) 단위로 쓰기를 행하는데, 즉, 예를 들어 도 10의 경우, 제1열을 구성하는 제1, 제2, 제3 및 제4 셀 트랜지스터(#1, #2, #3 및 #4)들에 동시에 임의의 정보를 쓴 후, 이후 다른 열을 구성하는 셀 트랜지스터들에도 순차적으로 정보를 쓴다. 이때, 정보가 쓰여질 열은 플레이트 라(P/L)인에 소정의 전압을 인가하여 선택한다.
예를 들어, 제1열을 구성하는 제1, 제2, 제3 및 제4 셀 트랜지스터(#1, #2, #3 및 #4)에 1,0,X,1을 쓰고자 할 경우, 먼저, 제1 플레이트 라인(P/L1)에 V 전압을 인가하여 제1열을 선택하고, 다른 플레이트 라인(예컨대, 제2 및 제3 플레이트 라인(P/L2 및 P/L3)은 플로우팅시킨 후, 제1 워드 라인(W/L1)은 그라운드시키고, 제2 워드 라인(W/L2)엔 +V 전압을 인가하고, 제3 워드 라인(W/L3)은 플로우팅시키며, 제4 워드 라인(W/L4)은 그라운드시킨다. 이때, 제1 및 제2 비트 라인(B/L1 및 B/L2)과 제1 및 제2 구동 라인(D/L1 및 D/L2)은 모두 플로우팅시킨다.
셀 트랜지스터에 "1"을 쓰는 경우, 워드 라인(W/L)과 플레이트 라인(P/L) 사이의 전위차를 더 크게하기 위해 상기 워드 라인(W/L)을 그라운드시키는 대신 -V 전압을 인가하고, 임의의 셀 트랜지스터에 "0"을 쓰는 경우, 워드 라인(W/L)과 플레이트 라인(P/L) 사이의 전위차를 더 크게하기 위해 상기 플레이트 라인(P/L)에 V 전압을 인가하는 대신 -V 전압을 인가한다.
또한, 소자 제조과정 중 발생할 수 있는 잔류 분극(Remanent Polarization; Pr), 강제적인 전압(coercive voltage; Vc) 그리고 계면 손상(interface defect) 등의 변화에 의해 셀 트랜지스터의 온 전류(on-current)가 작아지거나 오프 상태(off state)의 누설 전류가 커지면서 온/오프 전류 비(On/Off current ratio)가 작아져 센싱 마아진이 감소할 경우, 워드 라인(W/L)에 1/3V ∼ 1/2V 정도의 전압을 인가하여 온 전류를 증가시킬 수 있다.
상기에서는 임의의 플레이트 라인에 전압을 인가하여 쓰고자하는 열을 선택한 후 이 열에 배치되어 있는 각 워드 라인들의 상태(state)를 달리하는 방법으로 열 단위로 쓰기를 행하는 경우를 설명하였으나, 임의의 워드 라인에 전압을 인가하여 쓰고자하는 칼럼(column)을 선택한 후 이 칼럼에 배치되어 있는 각 플레이트 라인들의 상태를 달리하여 칼럼 단위로 쓰기를 행할 수도 있음은 물론이다. 이때, 모든 비트 라인, 구동 라인과 정보가 쓰여지길 원하지 않는 플레이트 라인은 플로우팅시킨다.
읽기(Read)
제1 셀 트랜지스터(#1)에 저장된 정보를 읽고자 할 경우, 상기 제1 구동 라인(D/L1)에 V 전압을 인가하여 상기 제2 비트 라인(B/L2)에 유기되는 전류를 감지한다. 이때, 상기 제1 셀 트랜지스터(#1)와 연결된 제1 구동 라인(D/L1) 이외의 다른 구동 라인(예컨대, 제2 구동 라인(D/L2))은 모두 플로우팅시킨다.
제2 비트 라인(B/L2)에 온 전류가 감지되면 제1 셀 트랜지스터(#1)에 "1"이 자장되어 있었다고 판단하고, 제2 비트 라인(B/L2)에 오프 전류가 감지되면 제1 셀 트랜지스터(#1)에 "0"이 저장되어 있었다고 판단하며, 제2 비트 라인(B/L2)에 전류가 감지되지 않으면 제1 셀 트랜지스터(#1)에 아무것도 저장되어 있지 않다고 판단한다.
이때, 제1 구동 라인(D/L1)에 공동으로 연결되어 있는 제2 셀 트랜지스터(#1)에 저장된 정보는 제1 비트 라인(B/L1)에 의해 읽혀지므로, 제1 셀 트랜지스터(#1)에 저장된 정보와 제2 셀 트랜지스터(#2)에 저장된 정보를 구별하여 읽을 수 있다.
예를 들어, 제3, 제4, 제7, 제8, 제11 및 제12 셀 트랜지스터(#3, #4, #7, #8, #11 및 #12)들에 각각 1,0,0,1,X,1이 저장되어 있을 경우, 제2 구동 라인(D/L2)에 V 전압을 인가하면, 제1 열의 제2 비트 라인과 제1 비트 라인엔 각각 오프 전류와 온 전류가 감지되고, 제2 열의 제2 비트 라인과 제1 비트 라인엔 각각온 전류와 오프 전류가 감지되며, 제3 열의 제2 비트 라인과 제1 비트 라인엔 각각 온 전류가 전류가 감지되지 않는다. 따라서, 제3, 제4, 제7, 제8, 제11 및 제12 셀 트랜지스터(#3, #4, #7, #8, #11 및 #12)들 각각에 1,0,0,1,X,1이 저장되어 있음을 알 수 있다.
도 11은 본 발명에 의한 FRAM의 전위 등고선(potential contour)을 보여주는 도면으로, 각 전극에 바이어스(bias)를 가하기 전이다.
반도체막의 위아래에 각각 일함수가 큰(5.3) 전극을 적용하였다. 도면에서 볼 수 있는 바와 같이 반도체막의 가운데 부분의 전위가 커지면서 전도성 채널이 벌크(bulk)쪽으로 형성된다. 이는 오프 전류를 낮추는 방향으로 도움이 될 것으로 판단된다. 왜냐하면, 반도체막과 강유전체막 사이의 계면의 손상 밀도(defect density)가 높기 때문에 초기 상태에서 누설 전류의 통로(path)가 벌크 쪽으로 형성되어 있다는 것은 바람직한 방향이다. 이는 식각 공정을 쉽게 가져가기 위해 워드 라인으로 다결정실리콘을 사용할 경우에도 마찬가지로 적용될 수 있다.
도 12는 본 발명에 의한 FRAM의 드레인 전류(Id) 대 게이트 전압(Vg) 특성을 보여주는 그래프이다. 이를 참조하면, 1V이상의 메모리 윈도우(memory window)를 얻을 수 있음을 알 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
본 발명에 의한 단일 트랜지스터 셀과 이를 제조하는 방법 및 이 셀들로 구성된 메모리 회로와 구동 방법에 의하면, 별도의 트랜지스터 없이 하나의 트랜지스터로 단위 셀을 구성할 수 있을 뿐만아니라 랜덤 억세스가 가능하며, 데이터 센싱 마아진을 증가시킬 수 있다. 또한, 공정을 단순화 시킬 수 있다.

Claims (30)

  1. 제1 방향으로 긴 막대 모양의 플레이트 라인;
    상기 플레이트 라인 상에 형성된 제1 방향에 대해 수직인 제2 방향으로 긴 막대 모양의 강유전체 라인;
    상기 강유전체 라인과 플레이트 라인이 중첩된 영역의 상기 강유전체 라인 상에 형성된 섬 모양의 반도체막; 및
    상기 반도체막을 가로지르는 상부에 형성된 제2 방향으로 긴 막대 모양의 워드 라인을 포함하는 것을 특징으로 하는 단일 트랜지스터 셀.
  2. 제1항에 있어서,
    상기 워드 라인을 중심으로 제1측의 반도체막과 접속하는 구동 라인과, 상기 워드 라인을 중심으로 제2측의 반도체막과 접속하는 비트 라인을 더 포함하는 것을 특징으로 하는 단일 트랜지스터 셀.
  3. 제2항에 있어서,
    상기 제1측의 반도체막에 형성된 소오스와 상기 제2측의 반도체막에 형성된 드레인을 더 포함하는 것을 특징으로 하는 단일 트랜지스터 셀.
  4. 제2항에 있어서,
    상기 구동 라인과 비트 라인은 서로 수직으로 교차하도록 위치하고 있는 것을 특징으로 하는 단일 트랜지스터 셀.
  5. 제4항에 있어서,
    상기 비트 라인은 상기 구동 라인 상부에 위치하는 것을 특징으로 하는 단일 트랜지스터 셀.
  6. 제1항에 있어서,
    상기 플레이트 라인은 백금으로 형성되어 있고, 상기 페로우일렉트릭 라인은 PZT, PLZT, PNZT, PbTiO3및 Y1 등의 강유전체 중 어느 하나로 형성되어 있는 것을 특징으로 하는 단일 트랜지스터 셀.
  7. 제1항에 있어서,
    상기 반도체막은 주석(SnO2) 등의 각종 산화물 반도체로 형성되어 있는 것을 특징으로 하는 단일 트랜지스터 셀.
  8. 제1항에 있어서,
    상기 워드 라인은 누설 전류를 감소시키기 위해 일함수가 높은 물질로 형성되어 있는 것을 특징으로 하는 단일 트랜지스터 셀.
  9. 제1항 및 제8항 중 어느 한 항에 있어서,
    상기 워드 라인은 불순물이 도우프된 다결정실리콘 및 알루미늄 중 어느 한 물질로 형성되어 있는 것을 특징으로 하는 단일 트랜지스터 셀.
  10. 제1항에 있어서,
    상기 강유전체 라인은 그 표면이 평탄화되어 있는 것을 특징으로 하는 단일 트랜지스터 셀.
  11. 제1 방향으로 긴 막대 모양의 플레이트 라인을 반도체 기판 상에 형성하는 제1 공정;
    상기 플레이트 라인이 형성되어 있는 결과물 기판 상에, 상기 플레이트 라인과 교차되도록 제1 방향에 대해 수직인 제2 방향으로 긴 막대 모양으로 강유전체 라인을 형성하는 제2 공정;
    상기 강유전체 라인과 플레이트 라인이 중첩된 영역의 상기 강유전체 라인 상에 섬 모양의 반도체막을 형성하는 제3 공정; 및
    상기 반도체막 상부를 가로지르도록 제2 방향으로 긴 막대 모양의 워드 라인을 형성하는 제4 공정을 포함하는 것을 특징으로 하는 단일 트랜지스터 셀 제조방법.
  12. 제11항에 있어서, 상기 플레이트 라인을 형성하기 전에,
    상기 반도체 기판과 강유전체 라인이 서로 반응하는 것을 없애기 위해 반응 방지막 을 형성하는 공정을 행하는 것을 특징으로 하는 단일 트랜지스터 셀 제조방법.
  13. 제12항에 있어서,
    상기 반응 방지막 은 티타늄 산화물(TiO2)을 사용하여 형성하는 것을 특징으로 하는 단일 트랜지스터 셀 제조방법.
  14. 제11항에 있어서,
    상기 플레이트 라인을 형성하는 제1 공정은, 반도체 기판 전면에 백금을 증착하는 단계와 상기 백금을 제1 방향으로 긴 막대 모양이 되도록 사진 식각하는 단계를 포함하는 것을 특징으로 하는 단일 트랜지스터 셀 제조방법.
  15. 제11항에 있어서,
    상기 강유전체 라인을 형성하는 제2 공정은, 상기 플레이트 라인이 형성되어 있는 결과물 기판 전면에 졸-겔 코팅 및 스퍼터링 중 어느 한 방식으로 강유전체를 증착하여 그 표면이 평탄화된 강유전체막을 형성하는 단계와 상기 강유전체막을 상기 플레이트 라인과 교차되도록 제1 방향에 대해 수직인 제2 방향으로 긴 막대 모양이 되도록 사진 식각하는 단계를 포함하는 것을 특징으로 단일 트랜지스터 셀 제조방법.
  16. 제15항에 있어서,
    상기 강유전체는 PZT, PLZT, PNZT, PbTiO3및 Y1 등 중 어느 하나인 것을 특징으로 하는 단일 트랜지스터 셀 제조방법.
  17. 제11항에 있어서,
    상기 반도체막을 형성하는 제3 공정은, 강유전체 라인이 형성되어 있는 결과물 기판 전면에 주석(SnO2)을 형성하는 단계와 상기 주석막에 인듐 이온을 주입하는 단계와 인듐 이온이 주입된 상기 주석막을 사진 식각하여 상기 플레이트 라인과 강유전체 라인이 중첩되는 영역에 섬 모양으로 된 반도체막을 형성하는 단계를 포함하는 것을 특징으로 하는 단일 트랜지스터 셀 제조방법.
  18. 제11항에 있어서,
    상기 반도체막은 산화물 반도체로 형성하는 것을 특징으로 하는 단일 트랜지스터 셀 제조방법.
  19. 제11항에 있어서,
    상기 워드 라인을 형성하는 제4 공정은, 반도체막이 형성되어 있는 결과물 기판 전면에 산화막을 형성하는 단계와, 상기 산화막 상에 도전 물질을 형성하는 단계와, 상기 도전 물질과 산화막을 사진 식각하여 상기 반도체막 상부를 수직으로 가로지르는 긴 막대 모양의 워드 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 단일 트랜지스터 셀 제조방법.
  20. 제11항에 있어서,
    상기 워드 라인을 형성하는 제4 공정 후, 상기 워드 라인이 형성되어 있는 결과물 기판 전면에 불순물 이온을 주입하여 상기 워드 라인의 좌축 및 우측의 반도체막에 각각 소오스 및 드레인을 형성하는 공정과, 상기 소오스 및 드레인이 형성되어 있는 기판 전면에 제1 층간절연막을 형성하는 공정과, 상기 제1 층간절연막을 선택적으로 식각하여 상기 소오스를 부분적으로 노출시키는 제1 접촉창을 형성하는 공정과, 상기 제1 접촉창을 통해 상기 소오스와 접속하는 구동 라인을 상기 제1 층간절연막 상에 형성하는 공정과, 상기 구동 라인이 형성되어 있는 결과물 기판 전면에 제2 층간절연막을 형성하는 공정과, 상기 제1 및 제2 층간절연막을 선택적으로 식각하여 상기 드레인을 부분적으로 노출시키는 제2 접촉창을 형성하는 공정과, 상기 제2 접촉창을 통해 상기 드레인과 접속하는 비트 라인을 상기 제2 증착절연층 상에 형성하는 공정을 더 포함하는 것을 특징으로 하는 단일 트랜지스터 셀 제조방법.
  21. 제19항에 있어서,
    상기 구동 라인과 비트 라인은 서로 수직으로 교차하는 모양으로 형성하는 것을 특징으로 하는 단일 트랜지스터 셀 제조방법.
  22. 강유전체막 상에 섬 모양으로 형성된 활성 영역으로서의 반도체막;
    상기 반도체막을 가로지르는 워드 라인;
    상기 워드 라인을 중심으로 그 일측의 반도체막에 형성된 소오스와 그 타측의 반도체막에 형성된 드레인;
    상기 워드 라인과 수직으로 교차되며, 상기 워드 라인과 대향되도록 상기 강유전체막 하부에 형성된 플레이트 라인;
    상기 소오스에 연결된 구동 라인; 및
    상기 드레인에 연결된 비트 라인을 포함하는 것을 특징으로 하는 단일 트랜지스터 셀.
  23. 제22항에 있어서,
    상기 구동 라인과 비트 라인은 서로 수직으로 교차하도록 위치하고 있는 것을 특징으로 하는 단일 트랜지스터 셀.
  24. 제1 셀 트랜지스터의 소오스와 제2 셀 트랜지스터의 소오스는 구동 라인에 공동으로 연결되어 있고, 상기 제1 셀 트랜지스터의 드레인은 제1 비트 라인에 연결되어 있으며, 상기 제2 셀 트랜지스터의 드레인은 제2 비트라인에 연결되어 있으며, 제1 셀 트랜지스터의 게이트는 제1 워드 라인에 연결되어 있고, 제2 셀 트랜지스터의 게이트는 제2 워드 라인에 연결되어 있으며, 상기 제1 셀과 제2 셀 트랜지스터의 강유전체막은 플레이트 라인에 공동으로 연결되어 있는 단위 회로가 셀 어레이 전체에 걸쳐 매트릭스 모양으로 배치되어 있는 것을 특징으로 하는 단일 트랜지스터 셀들로 구성된 메모리 회로.
  25. 제24항에 있어서,
    상기 단위 회로는 서로 횡측으로 이웃하는 다른 단위 회로들과는 상기 플레이트 라인을 공유하고, 서로 횡측으로 이웃하는 다른 단위 회로들 중 홀수 셀 트랜지스터의 드레인은 상기 제1 비트 라인과 공유하며, 서로 횡측으로 이웃하는 다른 단위 회로들 둥 짝수 셀 트랜지스터의 드레인은 상기 제2 비트 라인과 공유하고, 서로 종측으로 이웃하는 다른 단위 회로들과는 상기 구동 라인을 공유하며, 서로 종측으로 이웃하는 다른 단위 회로들 중 홀수 셀 트랜지스터의 게이트는 상기 제1 워드 라인을 공유하고, 서로 종측으로 이웃하는 다른 단위 회로들 중 짝수 셀 트랜지스터의 게이트는 상기 제2 워드 라인을 공유하도록 되어 것을 특징으로 하는 단일 트랜지스터 셀들로 구성된 메모리 회로.
  26. 임의의 셀에 "1"을 쓰고자 할 경우,
    강유전체막과 연결된 플레이트 라인엔 V 전압을 인가하고, 상기 유전체막과 대향적으로 형성되어 있는 셀 트랜지스터의 게이트와 연결된 워드 라인은 그라운드시키며, 셀 트랜지스터의 소오스와 연결된 구동 라인과, 셀 트랜지스터의 드레인과 연결된 비트 라인은 플로우팅시키고,
    임의의 셀에 "0"은 쓰고자 할 경우,
    상기 플레이트 라인엔 V 전압을 인가하고, 상기 워드 라인엔 +V 전압을 인가하고, 상기 구동 라인과 비트 라인은 플로우팅시키며,
    임의의 셀에 쓰여진 기억을 읽고자 할 경우,
    상기 구동 라인에 V 전압을 인가하여 상기 비트 라인에 유기되는 전류를 감지하는 것을 특징으로 하는 메모리 회로의 구동 방법.
  27. 제26항에 있어서,
    상기 임의의 셀과 플레이트 라인을 공유하는 다른 셀 중 쓰기를 원하지 않는 셀의 워드 라인과, 구동 라인과 비트 라인은 플로우팅시키는 것을 특징으로 하는 메모리 회로의 구동 방법.
  28. 제26항에 있어서,
    임의의 셀에 "1"을 쓰는 경우, 워드 라인과 플레이트 라인 사이의 전위차를 더 크게하기 위해 상기 워드 라인에 -V 전압을 인가하고, 임의의 셀에 "0"을 라이트하는 경우, 워드 라인과 플레이트 라인 사이의 전위차를 더 크게하기 위해 상기 플레이트 라인에 -V 전압을 인가하는 것을 특징으로 하는 메모리 회로의 구동 방법.
  29. 제26항에 있어서,
    임의의 셀에 쓰여진 기억을 읽고자 할 경우, 읽기를 원하는 셀과 연결된 구동 라인 이외의 다른 구동 라인은 모두 플로우팅시키는 것을 특징으로 하는 메모리 회로의 구동 방법.
  30. 제26항에 있어서,
    셀의 온 전류를 증가시키기 위해 상기 워드 라인에 1/3Vcc ∼ 1/2Vcc 정도의 전압을 인가하는 것을 특징으로 하는 메모리 회로의 구동 방법.
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