JP3802809B2 - 記憶セルアレイ - Google Patents
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Description
本発明は、不揮発性なデータ記憶のための記憶セルアレイに関する。不揮発性なデータ記憶のために、各記憶セルが少なくとも１個の強誘電性トランジスタを有している記憶セルアレイが提案されている（ＥＰ ０ ５６６ ５８５ Ｂ１参照）。その文献では、２つのソース／ドレイン領域と１つのチャネル範囲と１つのゲート電極とを有するトランジスタが強誘電性トランジスタと呼ばれており、この場合、ゲート電極とチャネル範囲との間に強誘電層、即ち強誘電性の物質からなる層が備えられている。このトランジスタの導電率は、強誘電性の物質からなる層の分極状態に依存している。この種の強誘電性トランジスタは、不揮発性の記憶装置に関して研究されている。その場合、デジタル情報の２つの異なる論理値に対して、強誘電性の物質からなる層の２つの異なる分極状態が割り当てられる。
【０００１】
ＥＰ ０ ５６６ ５８５ Ｂ１から公知の記憶セルアレイの場合には、記憶セルへの情報の書き込みの際に、他の選択されていない記憶セルの中の情報の変更を回避するために、基板に接する強誘電層の下方の異なる記憶セルに対して個別に電圧を印加することが提案されている。このために活性トランジスタ領域の下にドープされた層が備えられており、このドープされた層はｐｎ接合によって全体の基板から絶縁されているとともに、絶縁範囲によって隣り合う記憶セルから絶縁されており、このドープされた層は個々の強誘電性トランジスタのための独自の基板を意味している。
【０００２】
記憶セルとして強誘電性トランジスタを用いた他の記憶セルアレイは、Ｔ．Ｎａｋａｍｕｒａ、Ｙ． Ｎａｋａｏ、Ａ． Ｋａｍｉｓａｗａ、Ｈ． Ｔａｋａｓｕ：Ａ Ｓｉｎｇｌｅ Ｔｒａｎｓｉｓｔｏｒ Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｍｅｍｏｒｙ Ｃｅｌｌ、ＩＥＥＥ、ＩＳＳＣＣ、１９９５、６８−６９ページにて提案されている。この場合には、各強誘電性トランジスタは供給電圧線とビット線との間に接続される。その選択は、バックゲート（Ｂａｃｋｇａｔｅ）によって行われる。使用される強誘電性トランジスタは、この場合は強誘電層とゲート酸化物との間にフローティングゲート電極を有しており、該フローティングゲート電極の電荷は強誘電層の分極状態によって制御される。
【０００３】
この種の記憶セルアレイの場合には、情報の読み出しの際に選択されていない記憶セルにおいても電圧が低下し、この低下した電圧によって個々の記憶セルに記憶された情報の破損が生じる可能性があることは明らかである。この破損は、強誘電性の物質中のドメインの反転過程が統計的な性質のものであり、かつ用意された低い電圧にて惹起されうることが原因である。
【０００４】
本発明の課題は、書き込まれた情報が読み出しプロセスの際に変更されうるのが回避される、それぞれに１つの強誘電性トランジスタを用いた記憶セルを有する記憶セルアレイを提供することである。
【０００５】
上記の課題は、請求項１に記載の記憶セルアレイによって解決される。本発明のその他の実施態様は、残りの請求項に記載されている。
【０００６】
上記記憶セルアレイにおいて、１つの半導体基板に集積された多数の記憶セルが備えられており、これら各記憶セルは１つの強誘電性トランジスタを有している。該各強誘電性トランジスタは、２つのソース／ドレイン領域を含み、半導体基板の表面上においてこれらソース／ドレイン領域間に、第１のゲート中間層と第１のゲート電極とが配置されており、この場合、該第１のゲート中間層は、少なくとも１つの強誘電層を含むとともに、これらソース／ドレイン領域間において該ソース／ドレイン領域間の結合線に向かって該第１のゲート中間層に隣接する第２のゲート中間層と第２のゲート電極とが配置されており、この場合、該第２のゲート中間層は誘電層を含み、この場合、該第１のゲート電極と該第２のゲート電極とは、ダイオード構造によって相互に接続されている。さらに、上記記憶セルアレイにおいて、実質的に平行して延びるワード線が備えられており、この場合、第２のゲート電極は、それぞれワード線の１つと接続している。上記半導体基板にはさらにストライプ状のドープされた舟形領域が設けられており、該舟形領域は、該ワード線と交差するとともに、該舟形領域は、それぞれ該強誘電性トランジスタのソース／ドレイン領域間で延伸している。
【０００７】
上記記憶セルアレイにおいて、記憶セルの１つが付属のワード線および付属のストライプ状のドープされた舟形領域によって選択される。選択されていないストライプ状のドープされた舟形領域およびワード線は、選択されていない記憶セルの中の強誘電層の分極状態がその場合には変更されない電圧レベルにてチャージされる。ストライプ状のドープされた舟形領域が設けられていることによって、各ストライプ状のドープされた舟形領域に沿って配置された強誘電性トランジスタに個別の基板電圧を印加することが可能になる。
【０００８】
上記強誘電性トランジスタにおいて、それぞれ並行してソース／ドレイン領域間の結合線に沿って上記第１のゲート電極と上記第２のゲート電極とが配置されているため、強誘電性トランジスタのチャネル範囲が分割されている。第１のゲート電極の下に位置しているチャネル範囲の部分は、第１のゲート電極に有効な電荷によって制御可能である。第２のゲート電極の下に位置しているチャネル範囲の他の部分は、第２のゲート電極に有効な電荷によって制御可能である。第１のゲート電極の下のチャネル範囲の部分と第２のゲート電極の下のチャネル範囲の部分とが導電性である場合にのみ、ソース／ドレイン領域間に電流が流れることができる。
【０００９】
上記ダイオード構造は、第２のゲート電極の下のチャネル範囲の導電率を制御する第２のゲート電極に電圧が印加されている場合に、ダイオード構造が遮断されるとともに、このことによって、第１のゲート電極がこの電圧から分離されるように極性化される。このことによって、第２のゲート電極の制御のための電圧が第２のゲート電極によってのみ低下することが保証される。第１のゲート電極は、ダイオード構造によってこの電圧から分離されており、その結果、この場合には電圧は強誘電層によって低下しない。このことによって、強誘電層の分極の変更、ひいては第２のゲート電極が制御される読み出しプロセスの際の記憶された情報の変更が回避される。
【００１０】
これに対して、情報の書き込みおよび消去には、第２のゲート電極に強誘電層を極性化させるのに適当な電圧を印加することができる。この場合、情報の書き込みは、ダイオード構造の逆電圧より大きくかつ強誘電層を一方向に極性化させる電圧によって行なわれる。情報の消去は、他の正負符号をもつ電圧によって行なわれ、その結果、ダイオード構造は、順方向に極性化されており、かつ、強誘電層にて低下する電圧は該強誘電層を他の方向に極性化させる。
【００１１】
上記記憶セルアレイにおいて、情報を不揮発的に記憶し、かつ該情報を破壊することなく読み出すのに、１つの記憶セルにつき１つの強誘電性トランジスタにて十分である。付加的なオプションのトランジスタ（Ａｕｓｗａｈｌｔｒａｎｓｉｓｔｏｒ）は不要である。したがって、該記憶セルアレイは所要面積を減少させて実現可能である。
【００１２】
有利なことには、上記記憶セルアレイにおいて、ワード線に沿って隣り合う強誘電性トランジスタが直列に接続されている。記憶セルの１つの強誘電性トランジスタは、この場合にはそれぞれ隣り合うビット線の間に接続されており、これらビット線の間にて読み出しプロセスの際に電流が強誘電性トランジスタによって利用される。
【００１３】
減少された所要面積を顧慮すると、この実施態様の場合には、ワード線に沿って隣り合う強誘電性トランジスタの相互に接続されたソース／ドレイン領域を共通の拡散領域として形成することは有利である。この場合には、ワード線の延出に平行な各ストライプ状のドープされた舟形領域の幅は、各強誘電性トランジスタのソース／ドレイン領域の中心間の距離より小さい。このようにして、ワード線に沿って隣り合う強誘電性トランジスタのストライプ状のドープされた舟形領域が、相互に半導体基板のドーピングによって絶縁されていること、およびそれによる関連の強誘電性トランジスタが各ストライプ状のドープされた舟形領域によって一義的に制御可能であることが保証される。
【００１４】
隣り合うストライプ状のドープされた舟形領域の間の確実な絶縁を顧慮すると、ストライプ状のドープされた舟形領域の幅を、各強誘電性トランジスタの２つのソース／ドレイン領域が各ストライプ状のドープされた舟形領域の内部に配置される程度の大きさに規定することが有利である。この場合には、隣り合うストライプ状のドープされた舟形領域を誘電性の絶縁構造体によって相互に分離することが有利であり、この誘電性の絶縁構造体は隣り合うストライプ状のドープされた舟形領域の間におけるラッチアップ効果の発生を回避する。
【００１５】
有利なことには、第２のゲート中間層と第２のゲート電極とがそれぞれ２つの部分構造体から組み合わされており、これら部分構造体は第１のゲート電極に対して鏡面対称に配置されている。第２のゲート電極の２つの部分構造体は、電気的に相互に接続されている。この実施態様は、第２のゲート電極に印加される電圧が読み出し操作の際に、強誘電層が１つの等電位線上に存在し、かつこれにより決して強誘電層の分極の変更が発生しない電界を惹起するという利点を有する。本発明のこの実施態様は、妨害に対して特に感度が低い。
【００１６】
半導体基板の表面と強誘電層との間に誘電層を備えることは有利であり、この誘電層によって強誘電層の配置が容易になる。
【００１７】
強誘電性トランジスタの製造を顧慮すると、半導体表面と強誘電層との間の第１のゲート中間層の中に配置されている誘電層と、第２のゲート中間層の構成要素である誘電層とを連続する誘電層として形成することが有利であり、この連続する誘電層の表面には強誘電層と第１のゲート電極とからなる積重ねが得られる。
【００１８】
有利なことには、第１のゲート電極および／または第２のゲート電極は、ダイオード構造の部分である。これによって、ダイオード構造の所要面積が減少する。
【００１９】
第１の伝導形式によってドープされている多結晶シリコンの第１のゲート電極が有利であることが証明されている。第２のゲート電極は、同様に多結晶シリコンを有しており、この多結晶シリコンは、上記第１の伝導形式とは反対の第２の伝導形式によってドープされている。第１のゲート電極は、この場合には第２のゲート電極に境界が接しており、その結果、ダイオード構造は、第１のゲート電極と第２のゲート電極とによって形成される。この実施態様の場合には、強誘電性トランジスタの動作のために接続は４つのみ必要であり、うち２つはソース／ドレイン領域への接続であり、１つは第２のゲート電極への接続であり、１つはストライプ状のドープされた舟形領域への接続である。この実施態様の場合には、第１のゲート電極および第２のゲート電極は、それぞれに相応してドープされたエピタキシャル成長したシリコンから形成されてもよい。
【００２０】
技術的な理由から、強誘電層と第１のゲート電極との間に、強誘電層の望ましくない性質、例えば疲労（ｆａｔｉｇｕｅ）もしくはインプリント抵抗（ｉｍｐｒｉｎｔ ｒｅｓｉｓｔａｎｃｅ）を回避する、例えば白金、または誘電性の物質、例えばＣｅＯ2 、ＺｒＯ2 等からなる補助層を約２〜１０ｎｍの厚さにて備えることは、有利でありうる。補助層が導電性の物質から形成される場合には、該補助層は第２のゲート電極に対して絶縁される。
【００２１】
強誘電性トランジスタの、少なくとも活性領域の範囲内に単結晶シリコンを有する半導体基板を使用することは、本発明の範囲内である。殊に半導体基板として単結晶シリコンウェハまたはＳＯＩ基板の単結晶シリコン層が適している。さらに、集積回路の製造に使用される全ての半導体基板も適している。
【００２２】
第１のゲート中間層がＣｅＯ2 、ＺｒＯ2 、Ｙ2 Ｏ3もしくはできるだけ大きな電気分極率を有する他の酸化物、例えばＳｒＴｉＯ3 からなる誘電層を含有することは、本発明の範囲内である。第２のゲート中間層の誘電層には、殊にＳｉＯ2、ＣｅＯ2 、ＺｒＯ2 、Ｙ2 Ｏ3 もしくはできるだけ大きな電気分極率を有する他の酸化物、例えばＳｒＴｉＯ3が適している。強誘電層は、とりわけストロンチウム・ビスマス・タンタレート（ＳＢＴ）、ジルコン酸チタン酸鉛（ＰＺＴ）、ニオブ酸リチウム（ＬｉＮｂＯ3）またはバリウム・ストロンチウム・チタネート（ＢＳＴ）からのものであればよい。
【００２３】
次に本発明を図に示されている実施例につき詳説する。図中の表示は、縮尺が合わされていない。
【００２４】
燐ドープされた単結晶シリコンからなる半導体基板１１の中にストライプ状のドープされた舟形領域１２が配置されており、この舟形領域は、数１０16ｃｍ-3のドーパント濃度および約５×１０17ｃｍ-3の縁ドーピング（Ｒａｎｄｄｏｔｉｅｒｕｎｇ）によってｐ−ドープされている（図１参照）。このストライプ状のドープされた舟形領域１２は、半導体基板１１の表面に対して平行に、それぞれのテクノロジー・ジェネレーション（Ｔｅｃｈｎｏｌｏｇｉｅｇｅｎｅｒａｔｉｏｎ）に相応する断面を有している。隣接するストライプ状のドープされた舟形領域１２は、誘電性の絶縁構造体１３によって相互に絶縁されている。この誘電性の絶縁構造体１３は、絶縁性の物質によって充填された溝の形にて、いわゆるシャロー・トレンチ・アイソレーション（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）として実施されている。
【００２５】
前記ストライプ状のドープされた舟形領域１２の中それぞれに、強誘電性トランジスタが配置されており、これら強誘電性のトランジスはそれぞれ２つのソース／ドレイン領域１４を有しており、これらソース／ドレイン領域は、ストライプ状のドープされた舟形領域１２の容積が減少していく方向に並行して配置されている。これら２つのソース／ドレイン領域１４の間の範囲は、チャネル範囲として機能する。これらソース／ドレイン領域１４はｎ+ −ドープされている。
【００２６】
該チャネル範囲の表面には、誘電層１５が配置されており、この誘電層は５〜１０ｎｍの膜厚を有しており、ＣｅＯ2 またはＺｒＯ2 から形成されている。
【００２７】
該誘電層１５の表面には、強誘電層１６が配置されており、基板１１の表面に平行な該強誘電層の断面は誘電層１５の断面より小さい。該誘電層１５は、強誘電層１６から側面にて突出している。強誘電層１６の表面には補助層１７が配置されており、かつ、該補助層１７の表面には第１のゲート電極１８が配置されている。さらに、その上に第２のゲート電極１９が備えられており、この第２のゲート電極は、強誘電層１６の両側にて誘電層１５の表面と接しており、かつ、該第２のゲート電極は第１のゲート電極１８を覆っている。
【００２８】
強誘電層１６は、５０〜１００ｎｍの厚さを有しており、ストロンチウム・ビスマス・タンタレート（ＳＢＴ）またはジルコン酸チタン酸鉛（ＰＺＴ）を含有している。第１のゲート電極１８は、数１０16〜１０17ｃｍ-3のドーパント濃度を有するｐ+ −ドープされたポリシリコンから形成されている。補助層１７は、厚さ２〜１０ｎｍにてＣｅＯ2またはＺｒＯ2 から形成されている。第２のゲート電極１９は、数１０16〜１０17ｃｍ-3のドーパント濃度を有するｎ+ −ドープされたポリシリコンから形成されている。第１のゲート電極１８および第２のゲート電極１９は、共通で１つのダイオード構造を形成している。
【００２９】
代替的な実施態様の場合には、半導体基板２１の中に強誘電性トランジスタが行と列とにて配置されており、この場合、１つの列に沿って隣り合う強誘電性トランジスタが並んで接続されている。強誘電性トランジスタは、それぞれ２つのソース／ドレイン領域２２を有しており、半導体基板２１の表面上においてこれらソース／ドレイン領域間に誘電層２３が配置されている（図２参照）。半導体基板２１は、単結晶シリコンウェハ２１０を含むＳＯＩ基板であり、この単結晶シリコンウェハの上に埋設されたＳｉＯ2 層２１１および単結晶シリコン層２１２が配置されている。ソース／ドレイン領域２２は、数１０20ｃｍ-3のドーパント濃度でｎ−ドープされている。ソース／ドレイン領域２２は、埋設されたＳｉＯ2層２１１にまで達している。誘電層２３は、膜厚５〜１０ｎｍを有しており、ＣｅＯ2 またはＺｒＯ2 から形成されている。
【００３０】
誘電層２３の表面には、ストロンチウム・ビスマス・タンタレート（ＳＢＴ）またはジルコン酸チタン酸鉛（ＰＺＴ）からなる強誘電層２４が膜厚５０〜１００ｎｍにて配置されている。基板２１の表面に対して平行な強誘電層２４の断面は、誘電層２３の断面より小さく、その結果、該誘電層２３は該強誘電層２４から側面にて突出している。
【００３１】
強誘電層２４の表面には、ＣｅＯ2 またはＺｒＯ2 からなる補助層２５が厚さ２〜１０ｎｍにて配置されており、補助層２５の表面には、数１０16〜１０17ｃｍ-3のドーパント濃度にてｐ+ −ドープされたポリシリコンからなる第１のゲート電極２６が配置されている。第１のゲート電極２６は、厚さ５０〜１００ｎｍを有する。誘電層２３の上に、数１０16〜１０17ｃｍ-3のドーパント濃度にてｎ+ −ドープされたポリシリコンからなる第２のゲート電極２７が配置されている。該第２のゲート電極２７は第１のゲート電極２６を覆っており、その結果、該第２のゲート電極は、図２に示す断面図においてはＵ字型の断面を有している。このことによって、誘電層２３の表面に配置されている第２のゲート電極２７の２つの部分は相互に接続している。第１のゲート電極２６および第２のゲート電極２７は、共同で１つのダイオード構造を形成している。
【００３２】
ソース／ドレイン領域２２の間において、単結晶シリコン層２１２の中にそれぞれ１つのストライプ状のドープされた舟形領域２８が配置されており、このストライプ状のドープされた舟形領域は、数１０16ｃｍ-3のドーパント濃度および約５×１０17ｃｍ-3のチャネルイオン打込み（Ｋａｎａｌｉｍｐｌａｎｔａｔｉｏｎ）にてｐ−ドープされている。ストライプ状のドープされた舟形領域２８の幅は、それぞれに共通の拡散領域として形成されたソース／ドレイン領域２２に境界が接している隣り合うストライプ状のドープされた舟形領域２８が、埋設されたＳｉＯ2 層２１１によって相互に孤立し、かつ相互に絶縁されるように寸法が決定されている。
【００３３】
補助層１７、２５が金属、例えば白金から形成される場合には、該補助層は、例えばＳｉＯ2 スペーサによって第２のゲート電極１９、２７に対して絶縁される。
【００３４】
補助層１７、２５は、強誘電層１６、２４を上面および側面にて覆うように形成されてもよい。
【００３５】
図３には回路記号が示されており、この回路記号は、図１および図２に基づき説明された強誘電性トランジスタとして次図にて使用される。この強誘電性トランジスタは、２つのビット線接点ＢＬＫｉ、ＢＬＫｉ＋１を有しており、これらビット線接点は、２つのソース／ドレイン領域１４、２２と接続されている。さらに、強誘電性トランジスタはワード線接点ＷＬＫｉを有しており、このワード線接点は、第２のゲート電極１９、２７と接続されている。さらに、強誘電性トランジスタは舟形領域接点（Ｗａｎｎｅｎｋｏｎｔａｋｔ）ＷＫｉを有しており、この舟形領域接点はストライプ状のドープされた舟形領域２８、１２と接続されているか、あるいは該舟形領域接点はストライプ状のドープされた舟形領域２８、１２によって形成されている。
【００３６】
上記記憶セルアレイの場合には、ワード線接点ＷＬＫｊが対応するワード線ＷＬｊと接続されている（図４参照、ただし、この図では見やすくするために強誘電性トランジスタの接点の符号は記入されていない）。強誘電性トランジスタは、それぞれそのビット線接点ＢＬＫｉ、ＢＬＫｉ＋１を介して、隣り合うビット線ＢＬｉ、ＢＬｉ＋１の間に接続されている。ビット線ＢＬｉは、ワード線ＷＬｊと交差する。さらに、前記強誘電性トランジスタの舟形領域接点ＷＫｉは、ストライプ状のドープされた舟形領域Ｗｉと接続されている。ストライプ状のドープされた舟形領域Ｗｉは、ビット線ＢＬｉに対して平行に延びており、かつワード線ＷＬｊと交差する。
【００３７】
記憶セルの選択は、ワード線ＷＬｊおよびこれと交差するストライプ状のドープされた舟形領域Ｗｉによって行なわれる。１つの記憶セルが選択されなければならないので、付加的に相応する記憶セルが間に接続されているビット線ＢＬｉ、ＢＬｉ＋１が選択されなければならない。
【００３８】
１つの記憶セルの読み出しは、相応するビット線ＢＬｉ、ＢＬｉ＋１間の導通によって行なわれる。このため、第２のゲート電極は閾値電圧より大きい正電圧によって反転させられる。このビット線に沿った他の全ての記憶セルは選択されておらず、よって第２のゲート電極の下の範囲内において遮断している。したがって、選択された記憶セルが間に接続されているビット線ＢＬｉ、ＢＬｉ＋１間の電流は、対応する強誘電性トランジスタの強誘電層が、第１のゲート電極の下の範囲が導電するように極性化されている場合のみ流れることができる。選択されたセルのストライプ状のドープされた舟形領域Ｗｉ、ならびに全ての残りのセルは０ボルト（開路電位）にて印加される。
【００３９】
書き込みのための１つの記憶セルの選択は、対応するワード線ＷＬｊおよび関連のストライプ状のドープされた舟形領域Ｗｉによって行なわれる。ワード線ＷＬｊは、正電圧、例えば１．５ボルト印加され、ストライプ状のドープされた舟形領域Ｗｉは、負電圧、例えば−１．５ボルト印加される。第１のゲート電極と第２のゲート電極との間のｐｎ接合に逆バイアスが破壊電圧の下にてかけられている限り、強誘電層の上に配置された第１のゲート電極と第２のゲート電極との間のｐｎ接合、強誘電層ならびに強誘電層の下に配置された誘電層は、静電容量との直列接続となる。
【００４０】
この記憶セルの書き込みのためにワード線ＷＬｊおよびストライプ状のドープされた舟形領域Ｗｉにての電圧値の差に相応し、かつ静電容量との直列接続に印加される電圧は、第１のゲート電極と第２のゲート電極との間のｐｎ接合が破壊される程度に選択される。この破壊電圧は、例えばｐ領域とｎ領域との間の境界面の状態によって、この例では２．１〜２．３Ｖに調整される。したがって、印加された電圧は、強誘電層、この強誘電層の下に配置された誘電層および基板において低下する。したがって、強誘電層の上の電圧は約１ボルトであり、これは、該強誘電層を一方向に極性化させるのに十分である。このことによって、前記の選択された記憶セルに書き込まれる。
【００４１】
ワード線に沿って隣り合っているセルのストライプ状のドープされた舟形領域は、０ボルト（開路電位）にてチャージされる。ストライプ状のドープされた舟形領域に沿って隣り合う記憶セルは、ワード線において０ボルト（開路電位）にてチャージされる。したがって、このセルでのみ開路電位と１．５ボルト、ないしは開路電位と−１．５ボルトとの間の差に相応する電圧が低下する。この電圧は、第１のゲート電極と第２のゲート電極との間のｐｎ接合がこの列でなお遮断している程度にわずかである。ｐｎ接合が強誘電層、誘電層および半導体基板と比較して小さな、例えば５０〜１００倍小さい静電容量しか示さないので、ｐｎ接合、強誘電層、誘電層および半導体基板において低下する電圧は、とりわけｐｎ接合において低下することが保証されている。電圧が合計で１．５ボルトである場合には、電圧の大部分である１．４７５ボルトが第１のゲート電極と第２のゲート電極とから形成されたｐｎ接合において低下する。これに対して、約２５ｍＶの著しくわずかな部分のみが強誘電層および誘電層において低下する。実験によれば、厚さ１８０ｎｍのストロンチウム・ビスマス・タンタレート（ＳＢＴ）からなる強誘電層にとって、電圧５０ｍＶにて１０10回の方形波電圧パルスが強誘電層の分極状態を変更するのに不十分なことが明らかである。したがって、この動作方法、かつこの提案されている記憶セルアレイの場合には、隣り合う記憶セルの情報が影響を受けることなく、１つのセルが少なくとも１０10回の書き込みサイクルが可能であることが確認されている。
【００４２】
選択された記憶セルとして、他のワード線ＷＬｋおよび他のストライプ状のドープされた舟形領域Ｗｌと接続している記憶セルは、ワード線ＷＬｋならびにストライプ状のドープされた舟形領域Ｗｌにおいて開路電位にてチャージされており、よって、書き込みプロセスの際に影響を受けない。
【００４３】
１つの記憶セルの消去のために、該記憶セルの選択が再びワード線ＷＬｊおよびストライプ状のドープされた舟形領域Ｗｉによって行なわれる。ワード線ＷＬｊは、負電圧、例えば−１．５ボルトにて印加され、ストライプ状のドープされた舟形領域Ｗｉは、開路電位０ボルトにて接続される。したがって、強誘電層の上に存在する第１のゲート電極および第２のゲート電極から形成されるｐｎ接合は、順方向に極性化されており、その結果、印加された電圧は強誘電層と誘電層とに分配される。膜厚は電圧が均一に２つの層に分配されるように相互に調整される。したがって、強誘電層は書き込みプロセスの場合とは逆方向に極性化される。
【００４４】
１つの記憶セルの消去の場合には、同じストライプ状の領域と接続した隣り合う記憶セルがワード線によって開路電位０ボルトに接続され、その結果、この記憶セルにおいて電圧は低下しない。同じワード線ＷＬｊと接続した隣り合う記憶セルは、関連のストライプ状のドープされた舟形領域Ｗｉによって負電圧−１．５ボルトにて接続され、その結果、このセルにおいても同様に電圧は低下せず、これはワード線ＷＬｊにての電圧とストライプ状のドープされた舟形領域Ｗｉの電圧との差が０であるからである。
【００４５】
他のワード線ＷＬｋおよび他のドープされたストライプ状の舟形領域Ｗｌと接続している隣り合う記憶セルは、この場合には、第１のゲート電極と第２のゲート電極とから形成されたｐｎ接合の破壊電圧より小さい電圧にてのみ印加される。したがって、ｐｎ接合は逆バイアスで極性化されており、電圧の大部分がｐｎ接合によって低下する。１つの記憶セルの書き込みの例にて評価したのと同様に、この場合には強誘電層で低下する電圧は隣り合う記憶セルの情報に影響を及ぼすことなく、１つのセルが少なくとも１０10回の消去サイクルが可能である程度にわずかである。
【図面の簡単な説明】
【図１】 図１は、記憶セルとして、それぞれに１つのストライプ状のドープされた舟形領域の中に配置されている強誘電性トランジスタが使用されている記憶セルアレイの断面図を示す。
【図２】 図２は、記憶セルとして強誘電性トランジスタを有する記憶セルアレイの断面図を示し、この場合、並んで接続されている隣り合う強誘電性トランジスタが共通のソース／ドレイン領域を有する。
【図３】 図３は、第１のゲート電極と第２のゲート電極とを有する強誘電性トランジスタを表わす回路記号を示し、これら第１のゲート電極と第２のゲート電極との間においてダイオード構造が有効である。
【図４】 図４は、記憶セルアレイを表わす回路図を示す。
【０００１】
ＥＰ ０ ５６６ ５８５ Ｂ１から公知の記憶セルアレイの場合には、記憶セルへの情報の書き込みの際に、他の選択されていない記憶セルの中の情報の変更を回避するために、基板に接する強誘電層の下方の異なる記憶セルに対して個別に電圧を印加することが提案されている。このために活性トランジスタ領域の下にドープされた層が備えられており、このドープされた層はｐｎ接合によって全体の基板から絶縁されているとともに、絶縁範囲によって隣り合う記憶セルから絶縁されており、このドープされた層は個々の強誘電性トランジスタのための独自の基板を意味している。
【０００２】
記憶セルとして強誘電性トランジスタを用いた他の記憶セルアレイは、Ｔ．Ｎａｋａｍｕｒａ、Ｙ． Ｎａｋａｏ、Ａ． Ｋａｍｉｓａｗａ、Ｈ． Ｔａｋａｓｕ：Ａ Ｓｉｎｇｌｅ Ｔｒａｎｓｉｓｔｏｒ Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｍｅｍｏｒｙ Ｃｅｌｌ、ＩＥＥＥ、ＩＳＳＣＣ、１９９５、６８−６９ページにて提案されている。この場合には、各強誘電性トランジスタは供給電圧線とビット線との間に接続される。その選択は、バックゲート（Ｂａｃｋｇａｔｅ）によって行われる。使用される強誘電性トランジスタは、この場合は強誘電層とゲート酸化物との間にフローティングゲート電極を有しており、該フローティングゲート電極の電荷は強誘電層の分極状態によって制御される。
【０００３】
この種の記憶セルアレイの場合には、情報の読み出しの際に選択されていない記憶セルにおいても電圧が低下し、この低下した電圧によって個々の記憶セルに記憶された情報の破損が生じる可能性があることは明らかである。この破損は、強誘電性の物質中のドメインの反転過程が統計的な性質のものであり、かつ用意された低い電圧にて惹起されうることが原因である。
【０００４】
本発明の課題は、書き込まれた情報が読み出しプロセスの際に変更されうるのが回避される、それぞれに１つの強誘電性トランジスタを用いた記憶セルを有する記憶セルアレイを提供することである。
【０００５】
上記の課題は、請求項１に記載の記憶セルアレイによって解決される。本発明のその他の実施態様は、残りの請求項に記載されている。
【０００６】
上記記憶セルアレイにおいて、１つの半導体基板に集積された多数の記憶セルが備えられており、これら各記憶セルは１つの強誘電性トランジスタを有している。該各強誘電性トランジスタは、２つのソース／ドレイン領域を含み、半導体基板の表面上においてこれらソース／ドレイン領域間に、第１のゲート中間層と第１のゲート電極とが配置されており、この場合、該第１のゲート中間層は、少なくとも１つの強誘電層を含むとともに、これらソース／ドレイン領域間において該ソース／ドレイン領域間の結合線に向かって該第１のゲート中間層に隣接する第２のゲート中間層と第２のゲート電極とが配置されており、この場合、該第２のゲート中間層は誘電層を含み、この場合、該第１のゲート電極と該第２のゲート電極とは、ダイオード構造によって相互に接続されている。さらに、上記記憶セルアレイにおいて、実質的に平行して延びるワード線が備えられており、この場合、第２のゲート電極は、それぞれワード線の１つと接続している。上記半導体基板にはさらにストライプ状のドープされた舟形領域が設けられており、該舟形領域は、該ワード線と交差するとともに、該舟形領域は、それぞれ該強誘電性トランジスタのソース／ドレイン領域間で延伸している。
【０００７】
上記記憶セルアレイにおいて、記憶セルの１つが付属のワード線および付属のストライプ状のドープされた舟形領域によって選択される。選択されていないストライプ状のドープされた舟形領域およびワード線は、選択されていない記憶セルの中の強誘電層の分極状態がその場合には変更されない電圧レベルにてチャージされる。ストライプ状のドープされた舟形領域が設けられていることによって、各ストライプ状のドープされた舟形領域に沿って配置された強誘電性トランジスタに個別の基板電圧を印加することが可能になる。
【０００８】
上記強誘電性トランジスタにおいて、それぞれ並行してソース／ドレイン領域間の結合線に沿って上記第１のゲート電極と上記第２のゲート電極とが配置されているため、強誘電性トランジスタのチャネル範囲が分割されている。第１のゲート電極の下に位置しているチャネル範囲の部分は、第１のゲート電極に有効な電荷によって制御可能である。第２のゲート電極の下に位置しているチャネル範囲の他の部分は、第２のゲート電極に有効な電荷によって制御可能である。第１のゲート電極の下のチャネル範囲の部分と第２のゲート電極の下のチャネル範囲の部分とが導電性である場合にのみ、ソース／ドレイン領域間に電流が流れることができる。
【０００９】
上記ダイオード構造は、第２のゲート電極の下のチャネル範囲の導電率を制御する第２のゲート電極に電圧が印加されている場合に、ダイオード構造が遮断されるとともに、このことによって、第１のゲート電極がこの電圧から分離されるように極性化される。このことによって、第２のゲート電極の制御のための電圧が第２のゲート電極によってのみ低下することが保証される。第１のゲート電極は、ダイオード構造によってこの電圧から分離されており、その結果、この場合には電圧は強誘電層によって低下しない。このことによって、強誘電層の分極の変更、ひいては第２のゲート電極が制御される読み出しプロセスの際の記憶された情報の変更が回避される。
【００１０】
これに対して、情報の書き込みおよび消去には、第２のゲート電極に強誘電層を極性化させるのに適当な電圧を印加することができる。この場合、情報の書き込みは、ダイオード構造の逆電圧より大きくかつ強誘電層を一方向に極性化させる電圧によって行なわれる。情報の消去は、他の正負符号をもつ電圧によって行なわれ、その結果、ダイオード構造は、順方向に極性化されており、かつ、強誘電層にて低下する電圧は該強誘電層を他の方向に極性化させる。
【００１１】
上記記憶セルアレイにおいて、情報を不揮発的に記憶し、かつ該情報を破壊することなく読み出すのに、１つの記憶セルにつき１つの強誘電性トランジスタにて十分である。付加的なオプションのトランジスタ（Ａｕｓｗａｈｌｔｒａｎｓｉｓｔｏｒ）は不要である。したがって、該記憶セルアレイは所要面積を減少させて実現可能である。
【００１２】
有利なことには、上記記憶セルアレイにおいて、ワード線に沿って隣り合う強誘電性トランジスタが直列に接続されている。記憶セルの１つの強誘電性トランジスタは、この場合にはそれぞれ隣り合うビット線の間に接続されており、これらビット線の間にて読み出しプロセスの際に電流が強誘電性トランジスタによって利用される。
【００１３】
減少された所要面積を顧慮すると、この実施態様の場合には、ワード線に沿って隣り合う強誘電性トランジスタの相互に接続されたソース／ドレイン領域を共通の拡散領域として形成することは有利である。この場合には、ワード線の延出に平行な各ストライプ状のドープされた舟形領域の幅は、各強誘電性トランジスタのソース／ドレイン領域の中心間の距離より小さい。このようにして、ワード線に沿って隣り合う強誘電性トランジスタのストライプ状のドープされた舟形領域が、相互に半導体基板のドーピングによって絶縁されていること、およびそれによる関連の強誘電性トランジスタが各ストライプ状のドープされた舟形領域によって一義的に制御可能であることが保証される。
【００１４】
隣り合うストライプ状のドープされた舟形領域の間の確実な絶縁を顧慮すると、ストライプ状のドープされた舟形領域の幅を、各強誘電性トランジスタの２つのソース／ドレイン領域が各ストライプ状のドープされた舟形領域の内部に配置される程度の大きさに規定することが有利である。この場合には、隣り合うストライプ状のドープされた舟形領域を誘電性の絶縁構造体によって相互に分離することが有利であり、この誘電性の絶縁構造体は隣り合うストライプ状のドープされた舟形領域の間におけるラッチアップ効果の発生を回避する。
【００１５】
有利なことには、第２のゲート中間層と第２のゲート電極とがそれぞれ２つの部分構造体から組み合わされており、これら部分構造体は第１のゲート電極に対して鏡面対称に配置されている。第２のゲート電極の２つの部分構造体は、電気的に相互に接続されている。この実施態様は、第２のゲート電極に印加される電圧が読み出し操作の際に、強誘電層が１つの等電位線上に存在し、かつこれにより決して強誘電層の分極の変更が発生しない電界を惹起するという利点を有する。本発明のこの実施態様は、妨害に対して特に感度が低い。
【００１６】
半導体基板の表面と強誘電層との間に誘電層を備えることは有利であり、この誘電層によって強誘電層の配置が容易になる。
【００１７】
強誘電性トランジスタの製造を顧慮すると、半導体表面と強誘電層との間の第１のゲート中間層の中に配置されている誘電層と、第２のゲート中間層の構成要素である誘電層とを連続する誘電層として形成することが有利であり、この連続する誘電層の表面には強誘電層と第１のゲート電極とからなる積重ねが得られる。
【００１８】
有利なことには、第１のゲート電極および／または第２のゲート電極は、ダイオード構造の部分である。これによって、ダイオード構造の所要面積が減少する。
【００１９】
第１の伝導形式によってドープされている多結晶シリコンの第１のゲート電極が有利であることが証明されている。第２のゲート電極は、同様に多結晶シリコンを有しており、この多結晶シリコンは、上記第１の伝導形式とは反対の第２の伝導形式によってドープされている。第１のゲート電極は、この場合には第２のゲート電極に境界が接しており、その結果、ダイオード構造は、第１のゲート電極と第２のゲート電極とによって形成される。この実施態様の場合には、強誘電性トランジスタの動作のために接続は４つのみ必要であり、うち２つはソース／ドレイン領域への接続であり、１つは第２のゲート電極への接続であり、１つはストライプ状のドープされた舟形領域への接続である。この実施態様の場合には、第１のゲート電極および第２のゲート電極は、それぞれに相応してドープされたエピタキシャル成長したシリコンから形成されてもよい。
【００２０】
技術的な理由から、強誘電層と第１のゲート電極との間に、強誘電層の望ましくない性質、例えば疲労（ｆａｔｉｇｕｅ）もしくはインプリント抵抗（ｉｍｐｒｉｎｔ ｒｅｓｉｓｔａｎｃｅ）を回避する、例えば白金、または誘電性の物質、例えばＣｅＯ2 、ＺｒＯ2 等からなる補助層を約２〜１０ｎｍの厚さにて備えることは、有利でありうる。補助層が導電性の物質から形成される場合には、該補助層は第２のゲート電極に対して絶縁される。
【００２１】
強誘電性トランジスタの、少なくとも活性領域の範囲内に単結晶シリコンを有する半導体基板を使用することは、本発明の範囲内である。殊に半導体基板として単結晶シリコンウェハまたはＳＯＩ基板の単結晶シリコン層が適している。さらに、集積回路の製造に使用される全ての半導体基板も適している。
【００２２】
第１のゲート中間層がＣｅＯ2 、ＺｒＯ2 、Ｙ2 Ｏ3もしくはできるだけ大きな電気分極率を有する他の酸化物、例えばＳｒＴｉＯ3 からなる誘電層を含有することは、本発明の範囲内である。第２のゲート中間層の誘電層には、殊にＳｉＯ2、ＣｅＯ2 、ＺｒＯ2 、Ｙ2 Ｏ3 もしくはできるだけ大きな電気分極率を有する他の酸化物、例えばＳｒＴｉＯ3が適している。強誘電層は、とりわけストロンチウム・ビスマス・タンタレート（ＳＢＴ）、ジルコン酸チタン酸鉛（ＰＺＴ）、ニオブ酸リチウム（ＬｉＮｂＯ3）またはバリウム・ストロンチウム・チタネート（ＢＳＴ）からのものであればよい。
【００２３】
次に本発明を図に示されている実施例につき詳説する。図中の表示は、縮尺が合わされていない。
【００２４】
燐ドープされた単結晶シリコンからなる半導体基板１１の中にストライプ状のドープされた舟形領域１２が配置されており、この舟形領域は、数１０16ｃｍ-3のドーパント濃度および約５×１０17ｃｍ-3の縁ドーピング（Ｒａｎｄｄｏｔｉｅｒｕｎｇ）によってｐ−ドープされている（図１参照）。このストライプ状のドープされた舟形領域１２は、半導体基板１１の表面に対して平行に、それぞれのテクノロジー・ジェネレーション（Ｔｅｃｈｎｏｌｏｇｉｅｇｅｎｅｒａｔｉｏｎ）に相応する断面を有している。隣接するストライプ状のドープされた舟形領域１２は、誘電性の絶縁構造体１３によって相互に絶縁されている。この誘電性の絶縁構造体１３は、絶縁性の物質によって充填された溝の形にて、いわゆるシャロー・トレンチ・アイソレーション（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）として実施されている。
【００２５】
前記ストライプ状のドープされた舟形領域１２の中それぞれに、強誘電性トランジスタが配置されており、これら強誘電性のトランジスはそれぞれ２つのソース／ドレイン領域１４を有しており、これらソース／ドレイン領域は、ストライプ状のドープされた舟形領域１２の容積が減少していく方向に並行して配置されている。これら２つのソース／ドレイン領域１４の間の範囲は、チャネル範囲として機能する。これらソース／ドレイン領域１４はｎ+ −ドープされている。
【００２６】
該チャネル範囲の表面には、誘電層１５が配置されており、この誘電層は５〜１０ｎｍの膜厚を有しており、ＣｅＯ2 またはＺｒＯ2 から形成されている。
【００２７】
該誘電層１５の表面には、強誘電層１６が配置されており、基板１１の表面に平行な該強誘電層の断面は誘電層１５の断面より小さい。該誘電層１５は、強誘電層１６から側面にて突出している。強誘電層１６の表面には補助層１７が配置されており、かつ、該補助層１７の表面には第１のゲート電極１８が配置されている。さらに、その上に第２のゲート電極１９が備えられており、この第２のゲート電極は、強誘電層１６の両側にて誘電層１５の表面と接しており、かつ、該第２のゲート電極は第１のゲート電極１８を覆っている。
【００２８】
強誘電層１６は、５０〜１００ｎｍの厚さを有しており、ストロンチウム・ビスマス・タンタレート（ＳＢＴ）またはジルコン酸チタン酸鉛（ＰＺＴ）を含有している。第１のゲート電極１８は、数１０16〜１０17ｃｍ-3のドーパント濃度を有するｐ+ −ドープされたポリシリコンから形成されている。補助層１７は、厚さ２〜１０ｎｍにてＣｅＯ2またはＺｒＯ2 から形成されている。第２のゲート電極１９は、数１０16〜１０17ｃｍ-3のドーパント濃度を有するｎ+ −ドープされたポリシリコンから形成されている。第１のゲート電極１８および第２のゲート電極１９は、共通で１つのダイオード構造を形成している。
【００２９】
代替的な実施態様の場合には、半導体基板２１の中に強誘電性トランジスタが行と列とにて配置されており、この場合、１つの列に沿って隣り合う強誘電性トランジスタが並んで接続されている。強誘電性トランジスタは、それぞれ２つのソース／ドレイン領域２２を有しており、半導体基板２１の表面上においてこれらソース／ドレイン領域間に誘電層２３が配置されている（図２参照）。半導体基板２１は、単結晶シリコンウェハ２１０を含むＳＯＩ基板であり、この単結晶シリコンウェハの上に埋設されたＳｉＯ2 層２１１および単結晶シリコン層２１２が配置されている。ソース／ドレイン領域２２は、数１０20ｃｍ-3のドーパント濃度でｎ−ドープされている。ソース／ドレイン領域２２は、埋設されたＳｉＯ2層２１１にまで達している。誘電層２３は、膜厚５〜１０ｎｍを有しており、ＣｅＯ2 またはＺｒＯ2 から形成されている。
【００３０】
誘電層２３の表面には、ストロンチウム・ビスマス・タンタレート（ＳＢＴ）またはジルコン酸チタン酸鉛（ＰＺＴ）からなる強誘電層２４が膜厚５０〜１００ｎｍにて配置されている。基板２１の表面に対して平行な強誘電層２４の断面は、誘電層２３の断面より小さく、その結果、該誘電層２３は該強誘電層２４から側面にて突出している。
【００３１】
強誘電層２４の表面には、ＣｅＯ2 またはＺｒＯ2 からなる補助層２５が厚さ２〜１０ｎｍにて配置されており、補助層２５の表面には、数１０16〜１０17ｃｍ-3のドーパント濃度にてｐ+ −ドープされたポリシリコンからなる第１のゲート電極２６が配置されている。第１のゲート電極２６は、厚さ５０〜１００ｎｍを有する。誘電層２３の上に、数１０16〜１０17ｃｍ-3のドーパント濃度にてｎ+ −ドープされたポリシリコンからなる第２のゲート電極２７が配置されている。該第２のゲート電極２７は第１のゲート電極２６を覆っており、その結果、該第２のゲート電極は、図２に示す断面図においてはＵ字型の断面を有している。このことによって、誘電層２３の表面に配置されている第２のゲート電極２７の２つの部分は相互に接続している。第１のゲート電極２６および第２のゲート電極２７は、共同で１つのダイオード構造を形成している。
【００３２】
ソース／ドレイン領域２２の間において、単結晶シリコン層２１２の中にそれぞれ１つのストライプ状のドープされた舟形領域２８が配置されており、このストライプ状のドープされた舟形領域は、数１０16ｃｍ-3のドーパント濃度および約５×１０17ｃｍ-3のチャネルイオン打込み（Ｋａｎａｌｉｍｐｌａｎｔａｔｉｏｎ）にてｐ−ドープされている。ストライプ状のドープされた舟形領域２８の幅は、それぞれに共通の拡散領域として形成されたソース／ドレイン領域２２に境界が接している隣り合うストライプ状のドープされた舟形領域２８が、埋設されたＳｉＯ2 層２１１によって相互に孤立し、かつ相互に絶縁されるように寸法が決定されている。
【００３３】
補助層１７、２５が金属、例えば白金から形成される場合には、該補助層は、例えばＳｉＯ2 スペーサによって第２のゲート電極１９、２７に対して絶縁される。
【００３４】
補助層１７、２５は、強誘電層１６、２４を上面および側面にて覆うように形成されてもよい。
【００３５】
図３には回路記号が示されており、この回路記号は、図１および図２に基づき説明された強誘電性トランジスタとして次図にて使用される。この強誘電性トランジスタは、２つのビット線接点ＢＬＫｉ、ＢＬＫｉ＋１を有しており、これらビット線接点は、２つのソース／ドレイン領域１４、２２と接続されている。さらに、強誘電性トランジスタはワード線接点ＷＬＫｉを有しており、このワード線接点は、第２のゲート電極１９、２７と接続されている。さらに、強誘電性トランジスタは舟形領域接点（Ｗａｎｎｅｎｋｏｎｔａｋｔ）ＷＫｉを有しており、この舟形領域接点はストライプ状のドープされた舟形領域２８、１２と接続されているか、あるいは該舟形領域接点はストライプ状のドープされた舟形領域２８、１２によって形成されている。
【００３６】
上記記憶セルアレイの場合には、ワード線接点ＷＬＫｊが対応するワード線ＷＬｊと接続されている（図４参照、ただし、この図では見やすくするために強誘電性トランジスタの接点の符号は記入されていない）。強誘電性トランジスタは、それぞれそのビット線接点ＢＬＫｉ、ＢＬＫｉ＋１を介して、隣り合うビット線ＢＬｉ、ＢＬｉ＋１の間に接続されている。ビット線ＢＬｉは、ワード線ＷＬｊと交差する。さらに、前記強誘電性トランジスタの舟形領域接点ＷＫｉは、ストライプ状のドープされた舟形領域Ｗｉと接続されている。ストライプ状のドープされた舟形領域Ｗｉは、ビット線ＢＬｉに対して平行に延びており、かつワード線ＷＬｊと交差する。
【００３７】
記憶セルの選択は、ワード線ＷＬｊおよびこれと交差するストライプ状のドープされた舟形領域Ｗｉによって行なわれる。１つの記憶セルが選択されなければならないので、付加的に相応する記憶セルが間に接続されているビット線ＢＬｉ、ＢＬｉ＋１が選択されなければならない。
【００３８】
１つの記憶セルの読み出しは、相応するビット線ＢＬｉ、ＢＬｉ＋１間の導通によって行なわれる。このため、第２のゲート電極は閾値電圧より大きい正電圧によって反転させられる。このビット線に沿った他の全ての記憶セルは選択されておらず、よって第２のゲート電極の下の範囲内において遮断している。したがって、選択された記憶セルが間に接続されているビット線ＢＬｉ、ＢＬｉ＋１間の電流は、対応する強誘電性トランジスタの強誘電層が、第１のゲート電極の下の範囲が導電するように極性化されている場合のみ流れることができる。選択されたセルのストライプ状のドープされた舟形領域Ｗｉ、ならびに全ての残りのセルは０ボルト（開路電位）にて印加される。
【００３９】
書き込みのための１つの記憶セルの選択は、対応するワード線ＷＬｊおよび関連のストライプ状のドープされた舟形領域Ｗｉによって行なわれる。ワード線ＷＬｊは、正電圧、例えば１．５ボルト印加され、ストライプ状のドープされた舟形領域Ｗｉは、負電圧、例えば−１．５ボルト印加される。第１のゲート電極と第２のゲート電極との間のｐｎ接合に逆バイアスが破壊電圧の下にてかけられている限り、強誘電層の上に配置された第１のゲート電極と第２のゲート電極との間のｐｎ接合、強誘電層ならびに強誘電層の下に配置された誘電層は、静電容量との直列接続となる。
【００４０】
この記憶セルの書き込みのためにワード線ＷＬｊおよびストライプ状のドープされた舟形領域Ｗｉにての電圧値の差に相応し、かつ静電容量との直列接続に印加される電圧は、第１のゲート電極と第２のゲート電極との間のｐｎ接合が破壊される程度に選択される。この破壊電圧は、例えばｐ領域とｎ領域との間の境界面の状態によって、この例では２．１〜２．３Ｖに調整される。したがって、印加された電圧は、強誘電層、この強誘電層の下に配置された誘電層および基板において低下する。したがって、強誘電層の上の電圧は約１ボルトであり、これは、該強誘電層を一方向に極性化させるのに十分である。このことによって、前記の選択された記憶セルに書き込まれる。
【００４１】
ワード線に沿って隣り合っているセルのストライプ状のドープされた舟形領域は、０ボルト（開路電位）にてチャージされる。ストライプ状のドープされた舟形領域に沿って隣り合う記憶セルは、ワード線において０ボルト（開路電位）にてチャージされる。したがって、このセルでのみ開路電位と１．５ボルト、ないしは開路電位と−１．５ボルトとの間の差に相応する電圧が低下する。この電圧は、第１のゲート電極と第２のゲート電極との間のｐｎ接合がこの列でなお遮断している程度にわずかである。ｐｎ接合が強誘電層、誘電層および半導体基板と比較して小さな、例えば５０〜１００倍小さい静電容量しか示さないので、ｐｎ接合、強誘電層、誘電層および半導体基板において低下する電圧は、とりわけｐｎ接合において低下することが保証されている。電圧が合計で１．５ボルトである場合には、電圧の大部分である１．４７５ボルトが第１のゲート電極と第２のゲート電極とから形成されたｐｎ接合において低下する。これに対して、約２５ｍＶの著しくわずかな部分のみが強誘電層および誘電層において低下する。実験によれば、厚さ１８０ｎｍのストロンチウム・ビスマス・タンタレート（ＳＢＴ）からなる強誘電層にとって、電圧５０ｍＶにて１０10回の方形波電圧パルスが強誘電層の分極状態を変更するのに不十分なことが明らかである。したがって、この動作方法、かつこの提案されている記憶セルアレイの場合には、隣り合う記憶セルの情報が影響を受けることなく、１つのセルが少なくとも１０10回の書き込みサイクルが可能であることが確認されている。
【００４２】
選択された記憶セルとして、他のワード線ＷＬｋおよび他のストライプ状のドープされた舟形領域Ｗｌと接続している記憶セルは、ワード線ＷＬｋならびにストライプ状のドープされた舟形領域Ｗｌにおいて開路電位にてチャージされており、よって、書き込みプロセスの際に影響を受けない。
【００４３】
１つの記憶セルの消去のために、該記憶セルの選択が再びワード線ＷＬｊおよびストライプ状のドープされた舟形領域Ｗｉによって行なわれる。ワード線ＷＬｊは、負電圧、例えば−１．５ボルトにて印加され、ストライプ状のドープされた舟形領域Ｗｉは、開路電位０ボルトにて接続される。したがって、強誘電層の上に存在する第１のゲート電極および第２のゲート電極から形成されるｐｎ接合は、順方向に極性化されており、その結果、印加された電圧は強誘電層と誘電層とに分配される。膜厚は電圧が均一に２つの層に分配されるように相互に調整される。したがって、強誘電層は書き込みプロセスの場合とは逆方向に極性化される。
【００４４】
１つの記憶セルの消去の場合には、同じストライプ状の領域と接続した隣り合う記憶セルがワード線によって開路電位０ボルトに接続され、その結果、この記憶セルにおいて電圧は低下しない。同じワード線ＷＬｊと接続した隣り合う記憶セルは、関連のストライプ状のドープされた舟形領域Ｗｉによって負電圧−１．５ボルトにて接続され、その結果、このセルにおいても同様に電圧は低下せず、これはワード線ＷＬｊにての電圧とストライプ状のドープされた舟形領域Ｗｉの電圧との差が０であるからである。
【００４５】
他のワード線ＷＬｋおよび他のドープされたストライプ状の舟形領域Ｗｌと接続している隣り合う記憶セルは、この場合には、第１のゲート電極と第２のゲート電極とから形成されたｐｎ接合の破壊電圧より小さい電圧にてのみ印加される。したがって、ｐｎ接合は逆バイアスで極性化されており、電圧の大部分がｐｎ接合によって低下する。１つの記憶セルの書き込みの例にて評価したのと同様に、この場合には強誘電層で低下する電圧は隣り合う記憶セルの情報に影響を及ぼすことなく、１つのセルが少なくとも１０10回の消去サイクルが可能である程度にわずかである。
【図面の簡単な説明】
【図１】 図１は、記憶セルとして、それぞれに１つのストライプ状のドープされた舟形領域の中に配置されている強誘電性トランジスタが使用されている記憶セルアレイの断面図を示す。
【図２】 図２は、記憶セルとして強誘電性トランジスタを有する記憶セルアレイの断面図を示し、この場合、並んで接続されている隣り合う強誘電性トランジスタが共通のソース／ドレイン領域を有する。
【図３】 図３は、第１のゲート電極と第２のゲート電極とを有する強誘電性トランジスタを表わす回路記号を示し、これら第１のゲート電極と第２のゲート電極との間においてダイオード構造が有効である。
【図４】 図４は、記憶セルアレイを表わす回路図を示す。
Claims (12)
- 強誘電性トランジスタを備えた記憶セルアレイにおいて、
１つの半導体基板（１１）に、集積された多数の記憶セルが備えられているとともに、これら各記憶セルが１つの強誘電性トランジスタを有しており、
上記各強誘電性トランジスタが第１のソース／ドレイン領域（１４）と第２のソース／ドレイン領域（１４）を含み、
上記半導体基板（１１）の表面上であって、上記第１および第２のソース／ドレイン領域間に、少なくとも１つの強誘電層（１６）を含む第１のゲート中間層と、第１のゲート電極（１８）と、誘電層（１５）を含む第２のゲート中間層と、第２のゲート電極（１９）とが配置されており、
上記第１のゲート電極（１８）と上記第２のゲート電極（１９）とがダイオード構造によって相互に接続されており、
ワード線（ＷＬｊ）が備えられており、上記各第２のゲート電極（１９）が、ワード線接点を介して上記ワード線（ＷＬｊ）の１つと接続しており、
上記半導体基板（１１）の中にはさらにストライプ状のドープされた舟形領域（１２）が設けられており、上記舟形領域が上記ワード線（ＷＬｊ）と交差し、かつ上記各舟形領域は、第１のソース／ドレイン領域（１４）と第２のソース／ドレイン領域（１４）との間に延伸していることを特徴とする記憶セルアレイ。 - ビット線が備えられており、
ワード線に沿って隣り合う強誘電性トランジスタが直列に接続されており、
上記ビット線が、ビット線接点を介してソース／ドレイン領域に接続されることによって、上記記憶セルの１つの上記強誘電性トランジスタがそれぞれ隣り合うビット線間に接続されていることを特徴とする請求項１に記載の記憶セルアレイ。 - ワード線に沿って隣り合う強誘電性トランジスタの相互に接続されたソース／ドレイン領域（２２）が共通の拡散領域として形成されており、
上記各ストライプ状のドープされた舟形領域（２８）の、上記ワード線に沿った方向への幅が、各強誘電性トランジスタのソース／ドレイン領域の中心間の距離より小さいことを特徴とする請求項２に記載の記憶セルアレイ。 - 上記ストライプ状のドープされた舟形領域（１２）の幅が、各トランジスタの２つのソース／ドレイン領域（１４）が各ストライプ状のドープされた舟形領域（１２）の内部に配置される大きさであることを特徴とする請求項２に記載の記憶セルアレイ。
- ワード線に沿って隣り合う強誘電性トランジスタの、ストライプ状のドープされた舟形領域（１２）間に、誘電性の絶縁構造体（１３）が備えられていることを特徴とする請求項４に記載の記憶セルアレイ。
- 上記各強誘電性トランジスタの上記第２のゲート中間層と上記第２のゲート電極とが、それぞれ２つの部分構造体から組み合わされており、
上記第２のゲート中間層を形成する部分構造体と上記第２のゲート電極を形成する部分構造体とが、第１のゲート電極に対して鏡面対称に配置されており、
上記第２のゲート電極（１９）の２つの部分構造体が電気的に相互に接続されていることを特徴とする請求項１から５の何れか１項に記載の記憶セルアレイ。 - 上記各強誘電トランジスタの第１のゲート中間層が誘電層を含み、この誘電層が上記半導体基板（１１）の表面と上記強誘電層（１６）との間に配置されていることを特徴とする請求項１から６の何れか１項に記載の記憶セルアレイ。
- 上記各強誘電トランジスタの上記第１のゲート中間層の誘電層（１５’）と上記第２のゲート中間層の誘電層（１５）とが連続する誘電層（１５）として形成されていることを特徴とする請求項７に記載の記憶セルアレイ。
- 上記各強誘電トランジスタの上記第１のゲート電極（１８）および上記第２のゲート電極（１９）がダイオード構造の部分であることを特徴とする請求項１から８の何れか１項に記載の記憶セルアレイ。
- 上記第１のゲート電極（１８）が、第１の伝導形式によってドープされている多結晶シリコンを有しており、
上記各強誘電トランジスタの第２のゲート電極（１９）が、上記第１の伝導形式とは反対の第２の伝導形式によってドープされている多結晶シリコンを有しており、
上記第１のゲート電極（１８）は上記第２のゲート電極（１９）と境界が接していることを特徴とする請求項９に記載の記憶セルアレイ。 - 上記強誘電層（１６）と上記第１のゲート電極（１８）との間の上記各強誘電トランジスタの中に補助層（１７）が備えられていることを特徴とする請求項１から１０の何れか１項に記載の記憶セルアレイ。
- 上記各強誘電性トランジスタにおいて、上記第１のゲート中間層がＣｅＯ2 、ＺｒＯ、Ｙ ２ Ｏ 3 またはＳｒＴｉＯ3 を含有しており、上記第２のゲート中間層がＳｉＯ ２ 、ＣｅＯ2、ＺｒＯ2 またはＳｒＴｉＯ3 を含有しており、上記強誘電層（１６）がストロンチウム・ビスマス・タンタレート（ＳＢＴ）、ジルコン酸チタン酸鉛（ＰＺＴ）、ニオブ酸リチウム（ＬｉＮｂＯ3）またはバリウム・ストロンチウム・チタネート（ＢＳＴ）を含有しており、かつ上記半導体基板（１１）が単結晶シリコンを含有していることを特徴とする請求項１から１１の何れか１項に記載の記憶セルアレイ。
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