KR100479293B1 - 메모리 셀 배열 - Google Patents

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KR100479293B1
KR100479293B1 KR10-2002-7000133A KR20027000133A KR100479293B1 KR 100479293 B1 KR100479293 B1 KR 100479293B1 KR 20027000133 A KR20027000133 A KR 20027000133A KR 100479293 B1 KR100479293 B1 KR 100479293B1
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토마스 페터 하네더
하랄트 바흐호퍼
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인피네온 테크놀로지스 아게
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory

Abstract

상기 메모리 셀 배열은 메모리 셀로서 반도체 기판(11)의 표면의 소스/드레인 영역(14) 사이의 제 1 게이트 중간층(15, 16)과 제 1 게이트 전극(18)을 가지는 강유전성 트랜지스터를 포함하며, 상기 제 1 게이트 중간층(15, 16)은 적어도 하나의 강유전성층(16)을 포함한다. 상기 제 1 게이트 중간층(15, 16) 옆에서, 제 2 게이트 중간층(15) 및 제 2 게이트 전극(19)이 소스/드레인 영역(14) 사이에 배열되고, 상기 제 2 게이트 중간층(15)은 유전층을 포함한다. 상기 제 1 게이트 전극(18) 및 상기 제 2 게이트 전극(19)은 다이오드 구조체를 통해 상호 연결된다. 스트립형태로 도핑된 웰 영역(12)이 상기 반도체 기판에 제공되며, 상기 웰 영역(12)은 각각의 강유전성 트랜지스터의 소스/드레인 영역 사이를 지난다.

Description

메모리 셀 배열{MEMORY CELL ARRANGEMENT}
본 발명은 데이터의 비휘발성 저장을 위한 메모리 셀 배열에 관한 것이다.
각각의 메모리 셀이 데이터의 비휘발성 저장을 위하여 적어도 하나의 강유전성 트랜지스터를 갖는 메모리 셀 배열이 제안되어 왔다 (EP 0 566 585 B1 참조). 이 경우의 강유전성 트랜지스터라는 용어는 두 개의 소스/드레인 영역과, 하나의 채널 영역과, 하나의 게이트 전극과, 게이트 전극과 채널 영역 사이에 제공된 하나의 강유전성층, 즉 강유전성 물질로 만들어진 층을 갖는 트랜지스터를 의미한다. 이러한 트랜지스터의 도전율(conductivity)은 강유전성 물질로 만들어진 층의 분극 상태에 의해 결정된다. 이러한 유형의 강유전성 트랜지스터는 비휘발성 메모리와 연계하여 연구되고 있다. 이 경우, 강유전성 물질로 만들어진 층의 서로 다른 두 개의 분극 상태에는 디지털 정보 아이템의 서로 다른 두 개의 논리값들이 할당된다.
EP 0 566 585 B1에 개시된 메모리 셀 배열에서는, 하나의 메모리 셀에 정보를 기록할 때 다른 선택되지 않은 메모리 셀에서의 정보 변경을 방지하기 위하여, 기판에서 강유전성층의 아래에 위치한 서로 다른 메모리 셀에 개별적으로 전압을 인가하는 것이 제안되어 있다. 이를 위해, 액티브 트랜지스터 영역 아래에 도핑 층이 제공된다. 이 도핑 층은, pn 접합에 의해 공통 기판으로부터 절연되며, 절연 영역들에 의해 인접한 메모리 셀들로부터 절연된다. 여기서, 상기 절연 영역은 개별적인 강유전성 트랜지스터를 위한 하나의 개별적인 기판을 나타낸다.
나카무라(T. Nakamura), 나카오(Y. Nakao), 가미사와(A. Kamisawa) 및 다카스(H. Takasu)의 "A Single Transistor Ferroelectric Memory Cell, IEEE, ISSCC, 1995, pp. 68-69"에서는 메모리 셀들로서 강유전성 트랜지스터들을 가지는 또다른 메모리 셀 배열이 제안되어 있다. 이 경우, 상기 강유전성 트랜지스터 각각은 공급 전압선(Supply Voltage Line)과 비트선(Bit Line) 사이에 연결된다. 선택은 백 게이트(Back Gate)에 의해 실시된다. 이 경우, 사용된 강유전성 트랜지스터들은 강유전성층과 게이트 산화물 사이에 부유하는 게이트 전극을 가지며, 상기 전극의 전하는 강유전성층의 분극 상태에 의해 제어된다.
이러한 메모리 셀 배열에서는, 정보가 판독될 때, 선택되지 않은 메모리 셀들을 거쳐 전압이 또한 강하된다고 알려져 있으며, 상기 전압은 개별적인 메모리 셀들에 저장된 정보의 훼손을 초래할 수 있다. 이러한 훼손은 강유전성 물질 안의 도메인들의 움클랍(Umklapp) 공정이 통계적 특성을 가지고 저전압에서도 실시될 수 있다는 사실에 기인한다.
도면에 도시된 대표적 실시예를 이용하여 이하 본 발명을 좀더 자세히 설명한다. 도면의 그림들은 축척에 따르지 않는다.
도 1은 각각의 경우에 스트립형태로 도핑된 웰 영역에 배열되는 강유전성 트랜지스터들을 메모리 셀로서 사용하는 메모리 셀 배열의 단면을 도시한다.
도 2는 강유전성 트랜지스터들을 메모리 셀로서 사용하는 메모리 셀 배열의 단면을 도시하며, 직렬로 배열된 인접한 강유전성 트랜지스터들은 공통 소스/드레인 영역을 갖는다.
도 3은 제 1 게이트 전극과 제 2 게이트 전극 사이에서 다이오드 구조체가 유효한 상기 제 1 게이트 전극과 상기 제 2 게이트 전극을 갖는 강유전성 트랜지스터에 대한 회로 기호를 도시한다.
도 4는 메모리 셀 배열에 대한 간략 회로도이다.
본 발명은 기록된 정보가 판독 중에 변경되는 것이 방지되는 강유전성 트랜지스터를 각각 포함하는 메모리 셀들을 갖는 메모리 셀 배열을 지정하는 문제점에 의거한다.
이 문제점은 청구항 1에 따른 메모리 셀 배열에 의해 해결된다. 본 발명의 더욱 세부적인 실시예들은 나머지 청구항들에 나타난다.
메모리 셀 배열에 있어서, 각각 하나의 강유전성 트랜지스터를 갖는 다수 개의 메모리 셀들이 반도체 기판 안에 집적되는 형태로 제공된다. 각각의 경우에 강유전성 트랜지스터는 두 개의 소스/드레인 영역을 포함하며, 두 개의 영역 사이에는 제 1 게이트 중간층과 제 1 게이트 전극이 상기 반도체 기판의 표면에 배열되고, 제 1 게이트 중간층은 적어도 하나의 강유전성층을 포함하고, 두 개의 소스/드레인 영역 사이에는 제 2 게이트 중간층과 제 2 게이트 전극이 상기 소스/드레인 영역들 사이를 연결하는 연결선의 방향으로 배열되며, 상기 제 1 게이트 중간층 옆에서, 상기 제 2 게이트 중간층은 하나의 유전층을 포함하고, 상기 제 1 게이트 전극과 상기 제 2 게이트 전극은 다이오드 구조체에 의해 상호 연결된다. 또한, 상기 메모리 셀 배열에서는 본질적으로 평행하게 뻗은 워드 라인(Word line)이 제공되며, 각각의 경우에 제 2 게이트 전극은 워드 라인 중의 하나에 접속된다. 또한, 반도체 기판에는 스트립형태(Strip-type)로 도핑된 웰 영역들이 제공되며, 상기 웰 영역은 워드 라인과 교차하고 각각의 경우 상기 강유전성 트랜지스터의 상기 소스/드레인 영역들 사이의 영역을 지난다.
이 메모리 셀 배열에 있어서, 상기 메모리 셀 중 하나는 연관된 워드 라인 및 연관된 스트립형태로 도핑된 웰 영역에 의해 선택된다. 이 경우에, 선택되지 않은 메모리 셀 안의 강유전성층의 분극 상태가 변경되지 않도록, 선택되지 않은 스트립형태로 도핑된 웰 영역 및 워드 라인에는 전위를 인가한다. 상기 스트립형태로 도핑된 웰 영역들의 공급에 의해, 각각의 스트립형태로 도핑된 웰 영역을 따라 배열된 강유전성 트랜지스터로 개별적 기판 전압이 인가된다.
상기 강유전성 트랜지스터에서 상기 제 1 게이트 전극과 상기 제 2 게이트 전극이 각각의 경우 상기 소스/드레인 영역 사이를 연결하는 선을 따라 서로의 옆에 배열되기 때문에, 강유전성 트랜지스터의 채널 영역은 다시 분리된다. 상기 채널 영역의 일부분은 제 1 게이트 전극의 아래에 배열되어 제 1 게이트 전극에 유효한 전하에 의해 구동될 수 있다. 채널 영역의 또다른 부분은 제 2 게이트 전극의 하부에 배열되어, 제 2 게이트 전극에 유효한 전하에 의해 구동될 수 있다. 제 1 게이트 전극 밑의 채널 영역의 부분 및 제 2 게이트 전극 밑의 채널 영역의 부분 모두가 도전되고 있을 경우에만 소스/드레인 영역들 사이로 전류가 흐를 수 있다.
다이오드 구조체는 상기 제 2 게이트 전극 하부의 채널 영역의 도전율을 제어하는 상기 제 2 게이트 전극에 전압이 인가된 상태일 때 다이오드 구조체가 턴오프(Turn off)되고 상기 제 1 게이트 전극이 이로 인해 상기 전압으로부터 분리되도록 하는 극성으로 연결된다. 이는 제 2 게이트 전극을 구동시키기 위한 전압이 제 2 게이트 전극의 양단에서만 강하되도록 보장한다. 제 1 게이트 전극이 다이오드 구조체에 의해 상기 전압으로부터 분리됨으로써, 이 경우 강유전성층의 양단에서는 전압 강하가 발생하지 않는다. 이는 강유전성층의 분극의 변경을 방지하고, 따라서 저장된 정보가 제 2 게이트 전극이 구동되는 판독 작동 중에 변경되는 것을 방지한다.
반대로, 정보의 기록 및 삭제를 위하여, 강유전성층의 분극에 적합한 전압이 제 2 게이트 전극에 인가될 수 있다. 이 경우, 상기 강유전성층을 한 방향으로 분극시키고 다이오드 구조체의 역전압보다 큰 전압에 의해 정보는 기록된다. 상기 정보는 다른 부호를 갖는 전압에 의해 삭제됨으로써, 상기 다이오드 구조체는 순방향으로 바이어스되고, 상기 강유전성층의 양단에서 강하되는 전압은 후자를 다른 방향으로 분극시킨다.
상기 메모리 셀 배열에서, 각 메모리 셀마다 강유전성 트랜지스터로 충분히 비휘발성 방식으로 정보를 저장하고 또한 비파손적으로 정보를 판독한다. 추가의 선택 트랜지스터는 필요하지 않다. 따라서 상기 메모리 셀 배열은 공간 감소 요구를 충족시킬 수 있다.
상기 메모리 셀 배열에서 워드 라인을 따라 인접한 강유전성 트랜지스터들은 바람직하게는 직렬로 연결된다. 이 경우, 메모리 셀 중 하나의 강유전성 트랜지스터는 인접한 비트선 사이에 연결되고, 각각의 경우 강유전성 트랜지스터를 통과하는 전류 흐름은 인접한 상기 비트선 사이에서 판독 작용 중에 계산된다.
면적 감소 요구에 관련하여, 이러한 구조에서는 워드 라인을 따라 인접한 강유전성 트랜지스터들의 상호 연결된 소스/드레인 영역들이 공통 확산 영역으로 형성되는 것이 유리하다. 이 경우, 워드 라인의 진행에 평행한 스트립형태로 도핑된 웰 영역들의 너비가 각각의 경우 각각의 강유전성 트랜지스터의 소스/드레인 영역들의 중심들 사이의 거리보다 작다. 이는 워드 라인을 따라 인접한 강유전성 트랜지스터들의 상기 스트립형태로 도핑된 웰 영역이 반도체 기판의 도핑에 의해 서로 절연되고, 연관된 강유전성 트랜지스터들이 따라서 상기 각각의 스트립형태로 도핑된 웰 영역들을 통해 명확히 구동될 수 있음을 보장한다.
인접한 스트립형태로 도핑된 웰 영역들 사이에서의 신뢰성 있는 절연과 관련하여, 각각의 강유전성 트랜지스터의 두개의 소스/드레인 영역들이 각각의 스트립형태로 도핑된 웰 영역 내부에 배치되는 크기로 상기 스트립형태로 도핑된 웰 영역들의 너비를 제공하는 것이 유리하다. 이 경우, 상기 인접한 스트립형태로 도핑된 웰 영역들이 서로 분리되는 것이 유리하며, 유전 분리 구조체는 인접한 스트립형태로 도핑된 웰 영역 사이에서 레치업(Latch up) 효과가 발생하는 것을 방지한다.
제 2 게이트 중간층과 제 2 게이트 전극은, 제 1 게이트 중간층에 대해 미러-대칭적으로(Mirror-symmetrically) 배열된 두 개의 부분 구조체들로 각각 구성되는 것이 바람직하다. 제 2 게이트 전극의 두 개의 부분 구조체들은 전기적으로 상호 연결된다. 이 구성은, 제 2 게이트 전극에 존재하는 전압이 판독 모드 중에, 강유전성층이 등전위선 상에 놓여 결과적으로 강유전성층의 분극이 발생하지 않도록 하는 전기장을 발생시킨다는 장점을 가진다. 본 발명의 이러한 구성은 간섭에 특히 둔감하다.
반도체 기판의 표면과 강유전성층 사이에 유전층을 제공하는 것이 유리하며, 이 유전층은 강유전성층의 적용을 용이하게 한다.
상기 강유전성 트랜지스터의 제조에 관련하여, 반도체 표면과 강유전성층 사이에서 제 1 게이트 중간층에 배열된 유전층과, 제 2 게이트 중간층의 일부인 유전층은 연속적인 유전층으로 형성되는 것이 유리하며, 이는 강유전성층과 제 1 게이트 전극을 포함하는 스택(Stack)이 상기 유전층들의 표면에 생성되도록 하기 위함이다.
바람직하게는, 제 1 게이트 전극 및/또는 제 2 게이트 전극은 다이오드 구조체의 일부분이다. 이 방식에서, 다이오드 구조체의 소요 면적이 감소한다.
상기 제 1 게이트 전극은 바람직하게는 제 1 도전성 타입으로 도핑된 다결정 실리콘을 가진다. 상기 제 2 게이트 전극은 마찬가지로 제 2 도전성 타입으로 도핑된 다결정 실리콘을 갖으며, 상기 제 2 도전성 타입은 상기 제 1 도전성 타입과 반대이다. 이 경우, 상기 제 1 게이트 전극은 상기 제 2 게이트 전극에 인접함으로써, 상기 제 1 게이트 전극과 상기 제 2 게이트 전극에 의해 다이오드 구조체가 형성된다. 이 구성에서, 상기 강유전성 트랜지스터를 작동시키기 위해서는 4개의 단자들만이 요구된다. 이 중 두 개의 단자는 소스/드레인 영역들 상에, 한 개의 단자는 상기 제 2 게이트 전극 상에 위치하며, 한 개는 스트립형태로 도핑된 웰 영역을 위한 것이다. 대안으로, 이 구성에서, 상기 제 1 게이트 전극과 상기 제 2 게이트 전극은 각각의 경우 에피택셜(Epitaxially) 성장된 실리콘을 대응되게 도핑함으로써 형성될 수 있다.
기술적인 이유로 인해, 상기 강유전성층과 상기 제 1 게이트 전극 사이에 보조층을 제공하는 것이 유리하다. 상기 보조층은 예를들어 플래티늄(Platinum)이나, 예를 들어 약 2 내지 10 nm의 두께를 갖는 CeO2 또는 ZrO2 등으로 형성된 유전 물질로 만들어지며, 상기 두께는 상기 강유전성층이 예를 들어 피로 또는 임프린트(Imprint) 저항과 같은 원하지 않는 특성을 갖지 않도록 하기 위함이다. 만일 상기 보조층이 도전성 물질로부터 형성된다면, 상기 보조층은 상기 제 2 게이트 전극으로부터 절연된다.
적어도 강유전성 트랜지스터의 액티브(Active) 영역들의 영역에서는 단결정 실리콘을 갖는 반도체 기판을 사용하는 것은 본 발명의 범위 안에 속한다. 특히, 단결정 실리콘 웨이퍼 또는 SOI 기판의 단결정 실리콘층이 상기 반도체 기판으로서 적합하다. 또한, 집적회로의 제조에 적당한 반도체 기판들은 모두 적합하다.
제 1 게이트 중간층이, CeO2, ZrO2, Y2O3 또는 가능한 가장 큰 유전 분극율(Dielectric Susceptibility)을 갖는, 예를 들어 SrTiO3과 같은 다른 산화물로 만들어진 유전층을 포함하는 것은 본 발명의 범위 안에 속한다. 특히, SiO2, CeO2, ZrO2, Y2O3 또는 예를 들어 SrTiO3와 같이 가능한 가장 큰 유전 분극율(Dielectric Susceptibility)을 갖는 다른 산화물이 제 2 게이트 중간층의 유전층에 적합하다. 상기 강유전성층은 여러 물질 중에 스트론튬 비스므스 탄탈레이트(Strontium Bismuth Tantalate, SBT), 리드 지르코늄 티타네이트(Lead Zirconium Titanate, PZT), 리듐 니오베이트(Lithium Niobate, LiNbO3) 또는 바륨 스트론튬 티타네이트(Barium Strontium Titanate, BST)로 만들어질 수 있다.
스트립형태로 도핑된 웰 영역(well region)(12)은 인산으로 도핑된 단결정 실리콘으로 이루어진 반도체 기판(11)에 배열되며, 상기 웰 영역은 수 1016 cm-3 불순물 농도 및 약 5×1017cm-3의 에지 도핑으로써 p-도핑된다(도 1 참조). 스트립형태로 도핑된 웰 영역(12)은 각각의 생성 기법에 상응하여 반도체 기판(11)의 표면과 평행한 단면을 갖는다. 인접한 스트립형태로 도핑된 웰 영역(12)은 유전 분리 구조체(13)에 의하여 상호 절연되어 있다. 유전 분리 구조체(13)는 소위 쉘로우 트렌치 분리(Shallow Trench Isolation)의 의미에서 절연물질로 채워진 트렌치(trench)로 구현된다.
강유전성 트랜지스터(Ferroelectric Transistor)는 상기 스트립형태로 도핑된 웰 영역(12)의 각각에 배열되고, 상기 스트립형태로 도핑된 웰 영역(12) 중 더 작은 치수의 방향으로 서로 나란히 배열되어 있는 두 개의 소스/드레인 영역(14)을 각각 포함한다. 상기 두 개의 소스/드레인 영역(14) 사이의 영역은 채널 영역으로 작용한다. 상기 소스/드레인 영역(14)은 n+로 도핑된다.
5∼10 ㎚의 층두께를 가지는 유전층(15)은 채널 영역의 표면에 배열되고 CeO2 또는 ZrO2로 만들어진다.
강유전성층(16)은 상기 유전층(15)의 표면에 배열되고, 상기 기판(11)의 표면과 평행한 상기 강유전성층(16)의 단면은 상기 유전층(15)의 단면보다 작다. 상기 유전층(15)은 상기 강유전성층(16)보다 측방으로 돌출되어 있다. 보조층(17)은 상기 강유전성층(16)의 표면에 배열되고, 제 1 게이트 전극(18)은 상기 보조층(17)의 표면에 배열된다. 또한, 제 2 게이트 전극(19)이 제공되며, 상기 제 2 게이트 전극(19)은 상기 강유전성층(16)의 양측면에서 상기 유전층(15)의 표면과 접촉하면서 상기 제 1 게이트 전극(18)을 덮는다.
상기 강유전성층(16)은 50∼100 ㎚의 두께를 가지며 스트론튬 비스므스 탄탈레이트(Strontium Bismuth Tantalate, SBT) 또는 리드 지르코늄 티타네이트(Lead Zirconium Titanate, PZT)를 포함한다. 상기 제 1 게이트 전극(18)은 수 1016 내지 1017cm-3의 불순물 농도로써 p+-도핑된 다결정 실리콘으로 만들어진다. 상기 보조층(17)은 2 내지 10 ㎚의 두께를 갖는 CeO2 또는 ZrO2로 만들어진다. 상기 제 2 게이트 전극(19)은 수 1016 내지 1017cm-3의 불순물 농도로써 n+-도핑된 다결정 실리콘으로 만들어진다. 상기 제 1 게이트 전극(18) 및 상기 제 2 게이트 전극(19)은 함께 다이오드 구조체를 형성한다.
다른 실시예에 있어서, 강유전성 트랜지스터는 반도체 기판(21)에서 종횡으로 배열되어, 한 줄로 정렬된 인접한 강유전성 트랜지스터는 직렬로 접속된다. 상기 강유전성 트랜지스터는 각각 두 개의 소스/드레인 영역(22)을 포함하며, 유전층(23)은 상기 영역 사이에서 반도체 기판(21)의 표면에 배열된다(도 2 참조). 상기 반도체 기판(21)은 매립된 실리콘 산화막(SiO2)층(211)과 단결정 실리콘층(212)이 배열된 단결정 실리콘 웨이퍼(210)를 갖는 SOI 기판이다. 상기 소스/드레인 영역(22)은 수 1020cm-3의 불순물 농도를 갖는 n으로 도핑된다. 상기 소스/드레인 영역(22)은 상기 매립된 SiO2 층(211)까지 도달한다. 상기 유전층(23)은 5 내지 10 ㎚의 층두께를 가지며 CeO2 또는 ZrO2로 만들어진다.
50 내지 100 ㎚의 층두께를 갖는 스트론튬 비스므스 탄탈레이트(Strontium Bismuth Tantalate, SBT) 또는 리드 지르코늄 티타네이트(Lead Zirconium Titanate, PZT)로 만들어지는 강유전성층(24)은 유전층(23)의 표면에 배열된다. 기판(21)의 표면과 평행한 강유전성층(24)의 단면은 유전층(23)의 단면보다 더 작기 때문에, 유전층(23)은 강유전성층(24)보다 측방으로 돌출된다.
2 내지 10 ㎚의 두께를 갖는 CeO2 또는 ZrO2로 만들어진 보조층(25)은 강유전성층(24)의 표면에 배열되고 수 1016 내지 1017cm-3의 불순물 농도를 갖는 p+로 도핑된 다결정 실리콘으로 만들어지는 제 1 게이트 전극(26)은 상기 보조층(25)의 표면에 배열된다. 상기 제 1 게이트 전극(26)은 50 내지 100 ㎚의 두께를 포함한다. 수 1016 내지 1017cm-3의 불순물 농도를 갖는 n+로 도핑된 다결정 실리콘으로 만들어지는 제 2 게이트 전극(27)은 상기 유전층(23) 위에 배열된다. 상기 제 2 게이트 전극(27)이 상기 제 1 게이트 전극(26)을 덮음으로써, 도 2에 설명된 단면에 있어서 상기 제 2 게이트 전극(27)은 u-형태의 단면을 갖는다. 그 결과, 상기 유전층(23)의 표면에 배열된 상기 제 2 게이트 전극(27)의 두 부분은 상호 연결된다. 상기 제 1 게이트 전극(26) 및 상기 제 2 게이트 전극(27)은 함께 다이오드 구조체를 형성한다.
스트립형태로 도핑된 웰 영역(28)은 각각의 경우 단결정 실리콘층(212)의 소스/드레인 영역(22) 사이에 배열되고, 대략 5x1017cm-3의 채널 주입을 갖는 수 1016cm-3의 불순물 농도로써 p-도핑된다. 상기 스트립형태로 도핑된 웰 영역(28)의 너비는, 공통 확산 영역으로서 형성되는 소스/드레인 영역(22)에 각각 접근하는 인접한 스트립형태로 도핑된 웰 영역(28)들이 상기 매립된 실리콘 산화막층(211)에 의하여 상호 절연되고 상호 이웃하도록 결정된다.
상기 보조층(17 또는 25)이 금속, 예를 들어 플래티늄으로 만들어진다면, 상기 보조층(17 또는 25)은 상기 제 2 게이트 전극(19 또는 27)으로부터, 예를 들어 SiO2 스페이서들에 의하여 각각 절연된다.
또한 상기 보조층(17 또는 25)은 상기 강유전성층(16 또는 24)을 최상부 및 측면에서 각각 덮도록 형성될 수도 있다.
도 3은 이후 강유전성 트랜지스터로 사용되는 회로 기호를 나타내며, 상기 강유전성 트랜지스터는 도 1 및 도 2를 참조하여 설명하여 왔다. 상기 강유전성 트랜지스터는 두 개의 비트선(bit line) 콘택트(BLKi 및 BLKi+1)를 갖으며, 상기 두개의 비트선 콘택트(BLKi 및 BLKi+1)는 상기 두 개의 소스/드레인 영역(14 또는 22)에 연결된다. 또한, 상기 강유전성 트랜지스터는 상기 제 2 게이트 전극(19 또는 27)에 연결되는 워드 라인 콘택트(WLKi)를 구비한다. 또한, 상기 강유전성 트랜지스터는 웰 콘택트(WKi)를 구비하며, 상기 웰 콘택트(WKi)는 상기 스트립형태로 도핑된 웰 영역(28 또는 12)에 연결되거나 또는 상기 스트립형태로 도핑된 웰 영역(28 또는 12)에 의하여 형성된다.
상기 메모리 셀 배열에 있어서, 상기 워드 라인 콘택트(WLKj)는 연관된 워드 라인(WLj)에 연결된다(도 4 참조, 명료하게 보이도록 상기 강유전성 트랜지스터의 상기 콘택트의 참조 기호는 기입되어 있지 않음). 상기 강유전성 트랜지스터 각각은 상기 비트선 콘택트(BLKi, BLKi+1)를 통하여 인접하는 비트선(BLi, BLi+1) 사이에 연결된다. 상기 비트선(BLi)은 상기 워드 라인(WLj)과 교차한다. 또한, 상기 강유전성 트랜지스터의 상기 웰 콘택트(WKi)는 상기 스트립형태로 도핑된 웰 영역(Wi)에 연결된다. 상기 스트립형태로 도핑된 웰 영역(Wi)은 상기 비트선(BLi)에 대하여 평행하게 뻗어 상기 워드 라인(WLj)과 교차한다.
메모리 셀은 상기 워드 라인(WLj) 및 그와 교차하는 상기 스트립형태로 도핑된 웰 영역(Wi)을 통하여 선택된다. 메모리 셀이 판독되려면, 해당 메모리 셀이 사이에 연결되어 있는 상기 비트선(BLi, BLi+1)이 추가로 선택되어야 한다.
메모리 셀은 도통 검사(continuity test)에 의하여 해당 비트선(BLi, BLi+1) 사이에서 판독된다. 이를 위해, 상기 제 2 게이트 전극은 임계 전압보다 큰 양(+)전압에 의하여 반전된다. 이 비트선 주위의 다른 모든 메모리 셀은 선택되지 않으며, 따라서 상기 제 2 게이트 전극 아래의 영역에서 차단된다. 그러므로, 선택된 메모리 셀이 접속되는 비트선(BLi, BLi+1) 사이의 전류는, 연관된 강유전성 트랜지스터의 강유전성층이 제 1 게이트 전극 아래의 영역이 도전되도록 분극화되는 경우에만 흐를 수 있다. 상기 선택된 셀의 스트립형태로 도핑된 웰 영역(Wi) 및 나머지 모든 셀에 0 볼트(정지전위)를 인가한다.
기록을 위한 메모리 셀 선택은 할당된 워드 라인(WLj) 및 연관된 스트립형태로 도핑된 웰 영역(Wi)을 통하여 영향을 받는다. 상기 워드 라인(WLj)에 양(+)전압, 예를 들어 1.5 볼트를 인가하고, 상기 스트립형태로 도핑된 웰 영역(Wi)에 음(-)전압, 예를 들어, -1.5 볼트를 인가한다. 만일 제 1 게이트 전극과 제 2 게이트 전극 사이의 pn 접합이 항복(Breakdown) 전압 이하에서 역방향으로 작동된다면, 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극 사이에서 강유전성층 위에 배열된 pn 접합과 상기 강유전성층 및 상기 강유전성층 하부에 배열되는 상기 유전층은 캐패시턴스(Capacitance)의 직렬회로로서 표시된다.
메모리 셀에 기록하기 위하여, 상기 워드 라인(WLj)과 상기 스트립형태로 도핑된 웰 영역(Wi) 사이의 전위차와 일치하고 상기 캐패시턴스의 직렬회로에 존재하는 전압을 선택하는데, 이는 상기 제 1 게이트 전극 및 제 2 게이트 전극 사이의 pn 접합이 차단되도록(Break down) 하기 위함이다. 이 예에서, 상기 항복 전압은 예를 들어 p형 및 n형 영역 사이의 인터페이스 구성을 통하여 2.1 볼트 내지 2.3 볼트로 설정된다. 따라서, 상기 인가된 전압은 상기 강유전성층과 그 하부에 배열되는 상기 유전층 및 상기 기판의 양끝단에서 강하된다. 따라서, 강유전성층에 걸리는 전압은 약 1 볼트이고, 이는 강유전성층을 한 방향으로 분극화시키기에 충분하다. 이에 의해 상기 선택된 메모리 셀이 기록된다.
하나의 워드 라인을 따라 인접해 있는 셀들의 상기 스트립형태로 도핑된 웰 영역에는 0 볼트(정지 전위, Quiescent Potential)가 인가된다. 상기 스트립형태로 도핑된 웰 영역을 따라 인접해 있는 메모리 셀들은 상기 워드 라인 상에서 0 볼트(정지전위)를 인가받는다. 따라서, 정지전위와 1.5 V 사이의 차 또는 정지전위와 -1.5 V 사이의 차이에 해당하는 전압만이 이 셀들의 양끝단에서 강하된다. 이 전압은 매우 낮아 이 셀의 제 1 게이트 전극 및 제 2 게이트 전극 간의 pn 접합은 여전히 차단된다. 상기 강유전성층, 유전층 및 반도체 기판과 비교하여 상기 pn 접합은 단지 작은 커패시턴스, 예를 들어 50 내지 100배 만큼 더 작은 캐패시턴스만을 나타내므로, 상기 pn 접합, 상기 강유전성층, 상기 유전층 및 상기 반도체 기판을 거쳐 강하되는 전압은 주로 상기 pn 접합을 거쳐 강하된다는 것이 확실하다. 만일 상기 전압이 총 1.5 볼트이면, 상기 전압의 대부분인 1.475 볼트는 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극으로부터 형성된 상기 pn 접합의 양끝단에서만 강하된다. 대조적으로, 약 25 mV의 매우 적은 부분만이 상기 강유전성층 및 상기 유전층의 양단에서 강하된다. 50 mV의 전압을 갖는 1010개의 구형파 전압 펄스가, 180 nm의 두께를 갖는 스트론튬 비스므스 탄탈레이트(Strontium Bismuth Tantalate, SBT)로 구성된 강유전성층에 대하여, 상기 강유전성층의 분극 상태를 변경시키기에 충분하지 않다는 것이 실험을 통해 증명되어 왔다. 그러므로, 이러한 작동 모드 및 상기 제안된 메모리 셀 배열에서, 인접 메모리 셀의 정보에 영향을 주는 일 없이 하나의 셀에서 적어도 1010개의 기록 주기가 가능하다는 것이 확실하다.
선택된 메모리 셀과 달리 다른 워드 라인(WLk) 및 다른 스트립형태로 도핑된 웰 영역(Wl)에 연결되는 메모리 셀은 상기 워드 라인(WLk)상 및 상기 스트립형태로 도핑된 웰 영역(Wl)상 모두에서 상기 메모리 셀에 인가된 정지전위를 포함하며, 따라서 기록 작용 중에 영향받지 않는다.
메모리 셀을 삭제하기 위하여, 상기 메모리 셀은 상기 워드 라인(WLj) 및 상기 스트립형태로 도핑된 웰 영역(Wi)을 통해 재선택된다. 상기 워드 라인(WLj)에는 음(-)전압, 예를 들어, -1.5 볼트가 인가되고, 상기 스트립형태로 도핑된 웰 영역(Wi)은 정지전위 0 볼트에 연결된다. 따라서, 상기 강유전성층 위에 위치하고 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극으로 만들어진 상기 pn 접합이 순방향으로 바이어스됨으로써, 상기 인가된 전압은 상기 강유전성층과 상기 유전층 사이에 분포된다. 층 두께는 상기 전압이 두 층 사이에서 균일하게 분포되도록 상호 조정된다. 결과적으로, 상기 강유전성층은 기록 작용 중의 방향과 반대 방향으로 분극화된다.
메모리 셀을 삭제하는 동안, 동일 스트립형태의 영역에 연결된 인접한 메모리 셀은 상기 워드 라인을 통해 정지전위 0 볼트에 연결되므로, 어떠한 전압도 상기 인접한 메모리 셀의 양단에서 강하되지 않는다. 워드 라인(WLj) 상의 전압과 스트립형태로 도핑된 웰 영역(Wi) 사이의 전위차가 0이므로, 동일한 워드 라인(WLj)에 접속되는 인접한 메모리 셀은 결합된 스트립형태로 도핑된 웰 영역(Wi)을 통해 -1.5 볼트의 음(-)전압에 연결되어, 마찬가지로 어떠한 전압도 이 셀들의 양끝단에서 강하되지 않는다.
이 경우에 있어서, 다른 워드 라인(WLk) 및 다른 도핑된 스트립형태의 웰 영역(Wl)에 연결되는 인접한 메모리 셀은 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극으로 만들어지는 상기 pn 접합의 항복 전압보다 낮은 전압만을 그들에게 인가한다. 그러므로, 상기 pn 접합은 역방향으로 바이어스되고, 전압의 대부분이 상기 pn 접합의 양끝단에서 강하된다. 메모리 셀에 기록하는 예로부터 평가되는 바와 같이, 이러한 경우 강유전성층의 양끝단에서 강하되는 전압이 매우 낮으므로, 인접한 메모리 셀의 정보에 영향을 주는 일 없이 하나의 셀에 적어도 1010개의 삭제 주기가 있을 수 있다.

Claims (12)

  1. 강유전성 트랜지스터를 갖는 메모리 셀 배열에 있어서,
    각각 상기 강유전성 트랜지스터를 가지는 다수 개의 메모리 셀이 반도체 기판(11)에 집적되는 방식으로 제공되며,
    각 경우에 있어서 상기 강유전성 트랜지스터는 제 1 소스/드레인 영역(14)과 제 2 소스/드레인 영역(14)을 포함하고, 상기 영역 사이에서 제 1 게이트 중간층 및 제 1 게이트 전극(18)이 상기 반도체 기판(11)의 표면에 배열되며, 상기 제 1 게이트 중간층은 적어도 하나의 강유전성층(16)을 포함하고, 상기 영역 사이에서 제 2 게이트 중간층 및 제 2 게이트 전극(19)이 상기 제 1 게이트 중간층 가까이에 있는 상기 소스/드레인 영역(14) 사이의 접속선 방향으로 배열되고, 상기 제 2 게이트 중간층은 유전층(15)을 포함하며, 상기 제 1 게이트 전극(18)과 상기 제 2 게이트 전극(19)은 다이오드 구조체를 통하여 상호 연결되고, 상기 제 1 게이트 전극(18)은 제 1 도전성으로 도핑된 실리콘을 포함하고, 상기 제 2 게이트 전극(19)은 상기 제 1 도전성 타입과 반대되는 제 2 도전성 타입으로 도핑된 실리콘을 포함하고, 상기 제 1 게이트 전극(19)은 상기 제 2 게이트 전극(19)과 인접하며,
    본질적으로 평행하게 뻗은 워드 라인(WLj)이 제공되며,
    상기 제 2 게이트 전극(19)은 상기 워드 라인(WLj) 중 하나에 각각 접속되며,
    스트립형태로 도핑된 웰 영역(12)이 상기 반도체 기판(11)에 제공되며, 상기 웰 영역은 상기 워드 라인(WLj)과 교차하고 각각의 경우에 상기 강유전성 트랜지스터의 상기 소스/드레인 영역(14) 사이의 영역을 각각 지나는 메모리 셀 배열.
  2. 제 1 항에 있어서,
    비트(bit)선이 제공되고,
    인접한 강유전성 트랜지스터가 하나의 워드 라인을 따라 직렬로 접속되며,
    상기 메모리 셀 중 하나의 상기 강유전성 트랜지스터가 각각의 경우에 인접한 비트선 사이에서 연결되는 메모리 셀 배열.
  3. 제 2항에 있어서,
    하나의 워드 라인을 따라 인접한 강유전성 트랜지스터의 상호 연결된 소스/드레인 영역(22)은 공통 확산 영역으로서 형성되고,
    상기 워드 라인의 진로에 대해 평행한 상기 스트립형태로 도핑된 웰 영역(28)의 너비가 각각의 경우에 상기 강유전성 트랜지스터의 소스/드레인 영역의 중심간의 거리보다 작은 메모리 셀 배열.
  4. 제 2항에 있어서,
    상기 각각의 트랜지스터의 두 개의 소스/드레인 영역(14)이 상기 각 스트립형태의 웰 영역(12) 내에 배열되도록, 상기 스트립형태로 도핑된 웰 영역(12)의 너비가 충분히 큰 메모리 셀 배열.
  5. 제 4항에 있어서,
    유전 분리 구조체(13)가 인접한 스트립형태로 도핑된 웰 영역(12) 사이에 제공되는 메모리 셀 배열.
  6. 제 1항 내지 제 5항 중 어느 한 항에 있어서,
    상기 각각의 강유전성 트랜지스터의 상기 제 2 게이트 중간층 및 상기 제 2 게이트 전극은, 각각의 경우에, 상기 제 1 게이트 전극에 대하여 미러-대칭적으로(Mirror-symmetrically) 배열되는 두 개의 부분 구조체로써 구성되고, 상기 제 2 게이트 전극(19)의 상기 두 개의 부분 구조체는 전기적으로 상호 연결되어 있는 메모리 셀 배열.
  7. 제 6항에 있어서,
    상기 각각의 강유전성 트랜지스터의 상기 제 1 게이트 중간층은 상기 반도체 기판(11)의 표면과 상기 강유전성층(16)의 사이에 배열되는 유전층을 포함하는 메모리 셀 배열.
  8. 제 7항에 있어서,
    상기 각각의 강유전성 트랜지스터의 상기 제 1 게이트 중간층의 상기 유전층(15) 및 상기 제 2 게이트 중간층의 상기 유전층(15)은 연속적인 유전층(15)으로서 형성되는 메모리 셀 배열.
  9. 제 1항에 있어서,
    상기 각각의 강유전성 트랜지스터의 상기 제 1 게이트 전극(18) 및/또는 상기 제 2 게이트 전극(19)은 상기 다이오드 구조체의 일부분인 메모리 셀 배열.
  10. 제 9항에 있어서,
    상기 제 1 게이트 전극(18)은 제 1 도전성 타입에 의하여 도핑된 다결정 실리콘을 포함하며,
    상기 각각의 트랜지스터(19)의 상기 제 2 게이트 전극은 상기 제 1 도전성 타입과 반대되는 제 2 도전성 타입에 의하여 도핑된 다결정 실리콘을 포함하며,
    상기 제 1 게이트 전극(18)이 상기 제 2 게이트 전극(19)과 인접하는 메모리 셀 배열.
  11. 제 1항에 있어서,
    상기 강유전성층(16) 및 상기 제 1 게이트 전극(18) 사이에서 상기 각각의 강유전성 트랜지스터에 보조층(17)이 제공되는 메모리 셀 배열.
  12. 제 1항에 있어서,
    상기 각각의 강유전성 트랜지스터에서, 상기 제 1 게이트 중간층은 CeO2, ZrO2, Y2O3 또는 SrTiO3를 포함하며, 상기 제 2 게이트 중간층은 SiO2, CeO2, ZrO2 또는 SrTiO3를 포함하고, 상기 강유전성층(16)은 SBT(Strontium Bismuth Tantalate), PZT(lead zirconium titanate), LiNbO3(Lithium Niobate) 또는 BST(Barium Strontium Titanate)를 포함하며, 상기 반도체 기판(11)은 단결정 실리콘을 포함하는 메모리 셀 배열.
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