JPH09326200A - 不揮発性半導体メモリ装置およびその駆動方法 - Google Patents
不揮発性半導体メモリ装置およびその駆動方法Info
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- JPH09326200A JPH09326200A JP8143924A JP14392496A JPH09326200A JP H09326200 A JPH09326200 A JP H09326200A JP 8143924 A JP8143924 A JP 8143924A JP 14392496 A JP14392496 A JP 14392496A JP H09326200 A JPH09326200 A JP H09326200A
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- 238000000034 method Methods 0.000 title claims description 73
- 239000004065 semiconductor Substances 0.000 title claims description 28
- 230000010287 polarization Effects 0.000 claims abstract description 92
- 230000006870 function Effects 0.000 claims abstract description 12
- 230000008859 change Effects 0.000 claims abstract description 10
- 239000003990 capacitor Substances 0.000 claims description 66
- 230000005669 field effect Effects 0.000 claims description 43
- 230000008569 process Effects 0.000 claims description 31
- 239000000126 substance Substances 0.000 claims description 12
- 239000011159 matrix material Substances 0.000 claims description 8
- 239000004020 conductor Substances 0.000 description 20
- 239000000758 substrate Substances 0.000 description 20
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 14
- 238000010586 diagram Methods 0.000 description 8
- 229910052697 platinum Inorganic materials 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000000717 retained effect Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000001066 destructive effect Effects 0.000 description 2
- 230000007935 neutral effect Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 1
- 229910002367 SrTiO Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000005513 bias potential Methods 0.000 description 1
- 229910002115 bismuth titanate Inorganic materials 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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Abstract
(57)【要約】
【目的】 強誘電体容量をゲート部に有するメモリにお
いて、電源オン時にデータを回復できるようにする。リ
フレッシュ機能により蓄積電荷を補償する。 【構成】 強誘電体容量素子１の一方の電極はＦＥＴ２
のゲートに接続され、その接続部４は、コントロールラ
インＣＬによって制御され、一方の端子が電位付与配線
ＤＬに接続されたスイッチング素子３に接続される。容
量素子１の他方の電極はワード線ＷＬに接続され、ＦＥ
Ｔ２のソースは共通電位線ＧＬに、ドレインはビット線
ＢＬに接続される。読み出しはビット線ＢＬにより電圧
を印加しドレイン電流による電圧変化を検出することに
よって行う。書き込みはビット線ＢＬとワード線ＷＬ間
に電圧を印加して行う。定期的に読み出し／書き込みを
行ってリフレッシュする。電源オン時には、ワード線Ｗ
Ｌより容量素子１に電圧を印加し、分極反転が生じたか
否かによって電源オフ前のデータを判別する。
いて、電源オン時にデータを回復できるようにする。リ
フレッシュ機能により蓄積電荷を補償する。 【構成】 強誘電体容量素子１の一方の電極はＦＥＴ２
のゲートに接続され、その接続部４は、コントロールラ
インＣＬによって制御され、一方の端子が電位付与配線
ＤＬに接続されたスイッチング素子３に接続される。容
量素子１の他方の電極はワード線ＷＬに接続され、ＦＥ
Ｔ２のソースは共通電位線ＧＬに、ドレインはビット線
ＢＬに接続される。読み出しはビット線ＢＬにより電圧
を印加しドレイン電流による電圧変化を検出することに
よって行う。書き込みはビット線ＢＬとワード線ＷＬ間
に電圧を印加して行う。定期的に読み出し／書き込みを
行ってリフレッシュする。電源オン時には、ワード線Ｗ
Ｌより容量素子１に電圧を印加し、分極反転が生じたか
否かによって電源オフ前のデータを判別する。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体メモ
リ装置およびその駆動方法に関し、特に強誘電体容量素
子を電界効果トランジスタのゲート部に配してなるメモ
リセルを有する不揮発性半導体メモリ装置とその駆動方
法に関するものである。
リ装置およびその駆動方法に関し、特に強誘電体容量素
子を電界効果トランジスタのゲート部に配してなるメモ
リセルを有する不揮発性半導体メモリ装置とその駆動方
法に関するものである。
【０００２】
【従来の技術】従来より、ＭＯＳ型電界効果トランジス
タ（以下、ＭＯＳＦＥＴ：ｍｅｔａｌｏｘｉｄｅ ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ
ｔｒａｎｓｉｓｔｏｒ）のゲート部に強誘電体／導電体
／常誘電体構造や強誘電体／導電体構造を配し、強誘電
体の残留分極を利用してデータを記憶する不揮発性メモ
リ素子が提案されている。
タ（以下、ＭＯＳＦＥＴ：ｍｅｔａｌｏｘｉｄｅ ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ
ｔｒａｎｓｉｓｔｏｒ）のゲート部に強誘電体／導電体
／常誘電体構造や強誘電体／導電体構造を配し、強誘電
体の残留分極を利用してデータを記憶する不揮発性メモ
リ素子が提案されている。
【０００３】まず、ゲート部に強誘電体／導電体／常誘
電体構造を用いた例を説明する。図６に、特開昭５１−
１０８５８２号公報にて提案されたメモリ素子の断面構
造を示す。図６の例では導電体として低抵抗化した多結
晶シリコン膜２４を用いており、ｐ型シリコン基板１８
上に、酸化シリコン膜２３、多結晶シリコン膜２４、チ
タン酸ビスマスからなる強誘電体膜２５、ゲート電極２
６が積層されている。多結晶シリコン膜２４の両側のシ
リコン基板の表面には、ｎ型ソース領域１９とｎ型ドレ
イン領域２０が形成されており、それぞれの領域にはソ
ース電極２１とドレイン電極２２が接続されている。ま
た、シリコン基板１８の裏面にはオーミック電極２７が
形成されている。図７は、特開平５−１４５０７７号公
報にて提案された強誘電体メモリセルの断面図である。
図７の例では、導電体として金属を用いており、ｐ型シ
リコンウェル２９上に、ＳｒＴｉＯ3 からなる高誘電体
膜３２、白金層３３、ＰｂＴｉＯ 3 からなる強誘電体膜
３４、ゲート白金層３５が積層される。高誘電体膜３２
の両側のｐ型シリコンウェル２９の表面領域内には、ｎ
型ソース領域３０とｎ型ドレイン領域３１が形成されて
おり、その間にはチャネル領域３６が形成されている。
電体構造を用いた例を説明する。図６に、特開昭５１−
１０８５８２号公報にて提案されたメモリ素子の断面構
造を示す。図６の例では導電体として低抵抗化した多結
晶シリコン膜２４を用いており、ｐ型シリコン基板１８
上に、酸化シリコン膜２３、多結晶シリコン膜２４、チ
タン酸ビスマスからなる強誘電体膜２５、ゲート電極２
６が積層されている。多結晶シリコン膜２４の両側のシ
リコン基板の表面には、ｎ型ソース領域１９とｎ型ドレ
イン領域２０が形成されており、それぞれの領域にはソ
ース電極２１とドレイン電極２２が接続されている。ま
た、シリコン基板１８の裏面にはオーミック電極２７が
形成されている。図７は、特開平５−１４５０７７号公
報にて提案された強誘電体メモリセルの断面図である。
図７の例では、導電体として金属を用いており、ｐ型シ
リコンウェル２９上に、ＳｒＴｉＯ3 からなる高誘電体
膜３２、白金層３３、ＰｂＴｉＯ 3 からなる強誘電体膜
３４、ゲート白金層３５が積層される。高誘電体膜３２
の両側のｐ型シリコンウェル２９の表面領域内には、ｎ
型ソース領域３０とｎ型ドレイン領域３１が形成されて
おり、その間にはチャネル領域３６が形成されている。
【０００４】図６、図７に示されたメモリセルではデー
タの書き込みはともに以下のように行われる。基板（ま
たはウェル）に一定の電圧を印加しこれに対してゲート
に正（負）の電圧を印加する。これによりそのときの強
誘電体膜内の電界に応じて強誘電体膜が分極する。この
分極の大きさに応じてこの分極を補償するため導電体膜
（多結晶シリコン膜、白金層）の強誘電体膜側の表面に
は負（正）の電荷の蓄積が起こり、これにともなって導
電体膜の裏面側には反対極性の電荷が蓄積する。そして
これに対応してシリコン基板の表面のチャネル領域に電
子または正孔が誘起される。ゲート電圧を除去しても強
誘電体の残留分極のため誘起された電荷はそのまま残
り、これにより不揮発なメモリが構成される。読み出し
の際はドレインに電圧を印加しドレイン電流の大小を見
ることにより記憶データの判別を行う。このときゲート
に電圧を印加する場合と、基板と同じ電位にする場合と
がある。
タの書き込みはともに以下のように行われる。基板（ま
たはウェル）に一定の電圧を印加しこれに対してゲート
に正（負）の電圧を印加する。これによりそのときの強
誘電体膜内の電界に応じて強誘電体膜が分極する。この
分極の大きさに応じてこの分極を補償するため導電体膜
（多結晶シリコン膜、白金層）の強誘電体膜側の表面に
は負（正）の電荷の蓄積が起こり、これにともなって導
電体膜の裏面側には反対極性の電荷が蓄積する。そして
これに対応してシリコン基板の表面のチャネル領域に電
子または正孔が誘起される。ゲート電圧を除去しても強
誘電体の残留分極のため誘起された電荷はそのまま残
り、これにより不揮発なメモリが構成される。読み出し
の際はドレインに電圧を印加しドレイン電流の大小を見
ることにより記憶データの判別を行う。このときゲート
に電圧を印加する場合と、基板と同じ電位にする場合と
がある。
【０００５】図８は、ゲート部に強誘電体／導電体の積
層構造を用いた、特開平５−１３５５７０号公報にて提
案されたメモリセルの断面図である。この例では、半導
体としてＧａＡｓを用い、その上に金属原子を含む導電
体膜４１、強誘電体膜４２、ゲート上部電極４３を積層
する。導電体膜４１の両側のｐ型ＧａＡｓ基板３７の表
面領域内には、ｎ型ソース領域３８とｎ型ドレイン領域
３９が形成され、その間の基板表面にはｎ- 拡散層４０
が形成されている。ＧａＡｓを用いた場合は金属原子を
含む導電体膜と基板との間にショットキー障壁が形成さ
れるため、両者は電気的に絶縁される。動作は前述のも
のと同じである。
層構造を用いた、特開平５−１３５５７０号公報にて提
案されたメモリセルの断面図である。この例では、半導
体としてＧａＡｓを用い、その上に金属原子を含む導電
体膜４１、強誘電体膜４２、ゲート上部電極４３を積層
する。導電体膜４１の両側のｐ型ＧａＡｓ基板３７の表
面領域内には、ｎ型ソース領域３８とｎ型ドレイン領域
３９が形成され、その間の基板表面にはｎ- 拡散層４０
が形成されている。ＧａＡｓを用いた場合は金属原子を
含む導電体膜と基板との間にショットキー障壁が形成さ
れるため、両者は電気的に絶縁される。動作は前述のも
のと同じである。
【０００６】また、従来より、ＭＯＳＦＥＴのゲート電
極と強誘電体容量素子の一方の電極とを接続し、この接
続部に電位を与える機構を持つ構造の不揮発性メモリ素
子が提案されている。図９に特開平５−１３６３７８号
公報にて提案された不揮発性メモリ装置の回路構成を示
す。図９において、上段のワードラインＷＬ１に接続さ
れたセルに書き込む場合について説明する。ビットライ
ンＢＬ１に正の高電圧を印加し、他のビットラインＢＬ
２、…を接地して上段のメモリセルを選択する。そし
て、ワードラインＷＬ１を接地し、ワードラインＷＬ
１′をオープン状態にするとともに、他のワードライン
ＷＬ２〜ＷＬ８およびＷＬ２′〜ＷＬ８′をすべて正電
圧に設定する。これにより、上段のメモリセルのＭＯＳ
トランジスタＴｒ２〜Ｔｒ８が導通状態となり、ビット
ラインＢＬ１を通して印加された正の高電圧がＭＯＳト
ランジスタＴｒ１に作用する。その結果、強誘電体容量
素子ＦＣ１を分極させることができる。これにより強誘
電体容量素子にデータを書き込む。読み出しは例えば上
段のメモリセルの第４ビットのデータを読み出す場合、
ビットラインＢＬ１に図示しない読み出し回路（センス
アンプ）を接続し、他のビットラインＢＬ２、…は非接
続とする。
極と強誘電体容量素子の一方の電極とを接続し、この接
続部に電位を与える機構を持つ構造の不揮発性メモリ素
子が提案されている。図９に特開平５−１３６３７８号
公報にて提案された不揮発性メモリ装置の回路構成を示
す。図９において、上段のワードラインＷＬ１に接続さ
れたセルに書き込む場合について説明する。ビットライ
ンＢＬ１に正の高電圧を印加し、他のビットラインＢＬ
２、…を接地して上段のメモリセルを選択する。そし
て、ワードラインＷＬ１を接地し、ワードラインＷＬ
１′をオープン状態にするとともに、他のワードライン
ＷＬ２〜ＷＬ８およびＷＬ２′〜ＷＬ８′をすべて正電
圧に設定する。これにより、上段のメモリセルのＭＯＳ
トランジスタＴｒ２〜Ｔｒ８が導通状態となり、ビット
ラインＢＬ１を通して印加された正の高電圧がＭＯＳト
ランジスタＴｒ１に作用する。その結果、強誘電体容量
素子ＦＣ１を分極させることができる。これにより強誘
電体容量素子にデータを書き込む。読み出しは例えば上
段のメモリセルの第４ビットのデータを読み出す場合、
ビットラインＢＬ１に図示しない読み出し回路（センス
アンプ）を接続し、他のビットラインＢＬ２、…は非接
続とする。
【０００７】この状態で、ワードラインＷＬ４を接地
し、ＷＬ４′をオープン状態にし、他のワードラインを
すべて正電圧に設定する。 この結果、第４ビットのＭ
ＯＳトランジスタＴｒ４は、強誘電体容量素子の分極状
態によって、導通あるいは非導通状態になり、セレクト
トランジスタＳＴｒを含む他のトランジスタはすべて導
通状態になるので、ビットラインＢＬ１の電流を検出す
ることによって、強誘電体容量素子ＦＣ４の分極状態
（すなわちデータ）を読みとることができる。
し、ＷＬ４′をオープン状態にし、他のワードラインを
すべて正電圧に設定する。 この結果、第４ビットのＭ
ＯＳトランジスタＴｒ４は、強誘電体容量素子の分極状
態によって、導通あるいは非導通状態になり、セレクト
トランジスタＳＴｒを含む他のトランジスタはすべて導
通状態になるので、ビットラインＢＬ１の電流を検出す
ることによって、強誘電体容量素子ＦＣ４の分極状態
（すなわちデータ）を読みとることができる。
【０００８】
【発明が解決しようとする課題】上述のメモリ素子にお
いて、導電体（強誘電体容量素子の下側の電極およびこ
れに接続されたゲート電極）が絶縁膜中にフローティン
グ状態に保持されている場合には殆ど問題にはならない
が、この導電体膜を図９に示した場合のように、他の回
路と接続して電圧を印加する用途に使用する場合には、
使用中に導電体膜中の電荷が次第に失われることによ
り、さらに電源をオフした場合には急速に電荷が失われ
るために、読み出し時の信号が小さくなったり、信号が
なくなってしまい、書き込んだデータの読み出しが困難
になる。
いて、導電体（強誘電体容量素子の下側の電極およびこ
れに接続されたゲート電極）が絶縁膜中にフローティン
グ状態に保持されている場合には殆ど問題にはならない
が、この導電体膜を図９に示した場合のように、他の回
路と接続して電圧を印加する用途に使用する場合には、
使用中に導電体膜中の電荷が次第に失われることによ
り、さらに電源をオフした場合には急速に電荷が失われ
るために、読み出し時の信号が小さくなったり、信号が
なくなってしまい、書き込んだデータの読み出しが困難
になる。
【０００９】以下、導電体膜中の電荷が失われる理由に
ついて説明する。図９に示された回路において用いられ
るメモリセルは、図７に示したものとは相違しているが
ここでは、図７のセルが図９において用いられているも
のとして説明する。上述したように、強誘電体膜３４に
分極が起こるとその電荷を補償するために、白金層３３
の上下面にそれぞれ正負の電荷が蓄積される。このうち
上面に蓄積された電荷は強誘電体膜の分極電荷とペアを
形成するため電気的には中性になる。これに対し、下面
に蓄積された電荷は束縛された電荷ではないため、リー
クパスが存在していると漏れてしまい次第に失われる。
而して、図７のセルが図９の回路において用いられる場
合、白金層はワード線ＷＬ１′などに接続されることに
なるが、具体的には配線を介して制御トランジスタのソ
ース・ドレイン領域に接続されることになる。通常の使
用状態では、ソース・ドレイン領域は基板（またはウェ
ル）に対して逆バイアスがかかるようになされ、一応リ
ーク電流が発生しないように配慮されている。しかし、
現実の半導体装置ではｐｎ接合のリークを完全に抑える
ことは不可能で、そのため電荷が次第に失われることに
なる。
ついて説明する。図９に示された回路において用いられ
るメモリセルは、図７に示したものとは相違しているが
ここでは、図７のセルが図９において用いられているも
のとして説明する。上述したように、強誘電体膜３４に
分極が起こるとその電荷を補償するために、白金層３３
の上下面にそれぞれ正負の電荷が蓄積される。このうち
上面に蓄積された電荷は強誘電体膜の分極電荷とペアを
形成するため電気的には中性になる。これに対し、下面
に蓄積された電荷は束縛された電荷ではないため、リー
クパスが存在していると漏れてしまい次第に失われる。
而して、図７のセルが図９の回路において用いられる場
合、白金層はワード線ＷＬ１′などに接続されることに
なるが、具体的には配線を介して制御トランジスタのソ
ース・ドレイン領域に接続されることになる。通常の使
用状態では、ソース・ドレイン領域は基板（またはウェ
ル）に対して逆バイアスがかかるようになされ、一応リ
ーク電流が発生しないように配慮されている。しかし、
現実の半導体装置ではｐｎ接合のリークを完全に抑える
ことは不可能で、そのため電荷が次第に失われることに
なる。
【００１０】さらに、電源がオフされても、基板、ソー
ス・ドレイン全体が接地された状態になるため、リーク
は流れる。ところで、このようなゲート部に導電体膜を
有する不揮発性メモリでは、実際にトランジスタのチャ
ネルに影響を及ぼすのは強誘電体膜そのものではなく導
電体膜の下面に蓄積された電荷であるため、この電荷が
失われると、分極が残っていてもデータが失われたこと
になってしまう。したがって、本発明の解決すべき課題
は、ゲート部に制御回路に接続された導電体膜を有する
強誘電体メモリセルにおいて、分極により導電体膜中に
誘起された電荷が動作中および電源オフ時に漏れてもこ
れを回復しうるようにして、メモリ装置の不揮発性を確
保するとともにデータ読み出しの信頼性を向上させるこ
とである。
ス・ドレイン全体が接地された状態になるため、リーク
は流れる。ところで、このようなゲート部に導電体膜を
有する不揮発性メモリでは、実際にトランジスタのチャ
ネルに影響を及ぼすのは強誘電体膜そのものではなく導
電体膜の下面に蓄積された電荷であるため、この電荷が
失われると、分極が残っていてもデータが失われたこと
になってしまう。したがって、本発明の解決すべき課題
は、ゲート部に制御回路に接続された導電体膜を有する
強誘電体メモリセルにおいて、分極により導電体膜中に
誘起された電荷が動作中および電源オフ時に漏れてもこ
れを回復しうるようにして、メモリ装置の不揮発性を確
保するとともにデータ読み出しの信頼性を向上させるこ
とである。
【００１１】
【課題を解決するための手段】本発明による不揮発性半
導体メモリ装置は、強誘電体容量素子と、該強誘電体容
量素子の一方の電極にゲート電極が接続された電界効果
トランジスタと、第１および第２の端子と制御ゲート端
子とを有し前記電界効果トランジスタのゲート電極に第
２の端子が接続されたスイッチング素子と、を有するメ
モリセルをマトリックス状に配置してなるメモリ装置で
あって、前記強誘電体容量素子の他方の電極がワード線
に接続され、前記電界効果トランジスタのソースが共通
電位端子に、そのドレインが直接または制御ゲート端子
が第２のワード線に接続された第２のスイッチング素子
を介して第１のビット線に接続され、前記スイッチング
素子の第１の端子が第２のビット線に接続され、その制
御ゲート端子が前記ワード線と平行に走る制御線に接続
されていることを特徴としている。そして、この不揮発
性半導体メモリ装置には、一定の時間経過以内に前記
メモリセルの記憶データを読み出しこの読み出しデータ
を当該メモリセルに書き込むリフレッシュ機能と、電
源投入時に、前記強誘電体容量素子を一方の分極状態と
なるように操作し、このとき分極の反転が起こったか否
かを判定することによって記憶データを読み出し、該読
み出しデータを該当するメモリセルに書き込む立ち上げ
処理を行う機能とが備えられている。
導体メモリ装置は、強誘電体容量素子と、該強誘電体容
量素子の一方の電極にゲート電極が接続された電界効果
トランジスタと、第１および第２の端子と制御ゲート端
子とを有し前記電界効果トランジスタのゲート電極に第
２の端子が接続されたスイッチング素子と、を有するメ
モリセルをマトリックス状に配置してなるメモリ装置で
あって、前記強誘電体容量素子の他方の電極がワード線
に接続され、前記電界効果トランジスタのソースが共通
電位端子に、そのドレインが直接または制御ゲート端子
が第２のワード線に接続された第２のスイッチング素子
を介して第１のビット線に接続され、前記スイッチング
素子の第１の端子が第２のビット線に接続され、その制
御ゲート端子が前記ワード線と平行に走る制御線に接続
されていることを特徴としている。そして、この不揮発
性半導体メモリ装置には、一定の時間経過以内に前記
メモリセルの記憶データを読み出しこの読み出しデータ
を当該メモリセルに書き込むリフレッシュ機能と、電
源投入時に、前記強誘電体容量素子を一方の分極状態と
なるように操作し、このとき分極の反転が起こったか否
かを判定することによって記憶データを読み出し、該読
み出しデータを該当するメモリセルに書き込む立ち上げ
処理を行う機能とが備えられている。
【００１２】［作用］本発明のメモリ装置には、リフ
レッシュ機能と、電源投入時に、立ち上げ処理を行う
機能とが備えられている。リフレッシュ機能は、一定の
時間経過以内に前記メモリセルの記憶データを読み出し
この読み出しデータを当該メモリセルに書き込む機能で
あり、これにより使用中に失われた導電体膜（ゲート電
極）中の誘起電荷を補償することができ、常に書き込み
直後に近い状態を維持することができるため、読み出し
の信頼性を向上させることができる。電源投入後の立ち
上げ処理は、電源投入時に、前記強誘電体容量素子を一
方の分極状態となるように操作し、このとき分極の反転
が起こったか否かを判定することによって記憶データを
読み出し、該読み出しデータを該当するメモリセルに書
き込むものであり、この方式によれば、残留分極を利用
して読み出しを行うため、導電体膜（ゲート電極）の束
縛されていない電荷（導電体膜の下面に蓄積された電
荷）がほとんど失われていても、読み出しが可能であ
り、したがって立ち上げ処理によって失われた電荷の補
償が可能であり、不揮発性を維持することが可能にな
る。
レッシュ機能と、電源投入時に、立ち上げ処理を行う
機能とが備えられている。リフレッシュ機能は、一定の
時間経過以内に前記メモリセルの記憶データを読み出し
この読み出しデータを当該メモリセルに書き込む機能で
あり、これにより使用中に失われた導電体膜（ゲート電
極）中の誘起電荷を補償することができ、常に書き込み
直後に近い状態を維持することができるため、読み出し
の信頼性を向上させることができる。電源投入後の立ち
上げ処理は、電源投入時に、前記強誘電体容量素子を一
方の分極状態となるように操作し、このとき分極の反転
が起こったか否かを判定することによって記憶データを
読み出し、該読み出しデータを該当するメモリセルに書
き込むものであり、この方式によれば、残留分極を利用
して読み出しを行うため、導電体膜（ゲート電極）の束
縛されていない電荷（導電体膜の下面に蓄積された電
荷）がほとんど失われていても、読み出しが可能であ
り、したがって立ち上げ処理によって失われた電荷の補
償が可能であり、不揮発性を維持することが可能にな
る。
【００１３】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。本発明による不揮発
性メモリ装置のメモリセル部は、図１に示すように、対
向して配置された２つの電極とその間に挟まれた強誘電
体膜とから構成される強誘電体容量素子１と、電界効果
トランジスタ２と、スイッチング素子３を有する。強誘
電体容量素子１の一方の電極は電界効果トランジスタ２
のゲート電極と接続され、この接続部４は、スイッチン
グ素子３を介してこの接続部４に所望の電位を与える電
位付与配線ＤＬに接続される。またスイッチング素子３
の制御ゲートはコントロールラインＣＬに接続され、こ
れによりオン／オフが制御される。強誘電体容量素子１
の他方の電極はワード線ＷＬに接続され、電界効果トラ
ンジスタ２のソースは共通電位線ＧＬに、ドレインはビ
ット線ＢＬに接続される。また、トランジスタの形成さ
れる基板またはウェル５は基板電位線ＳＬに接続され
る。なお、強誘電体容量素子１の一方の電極と電界効果
トランジスタ２のゲート電極とは一体のものとして形成
することができる。
て図面を参照して詳細に説明する。本発明による不揮発
性メモリ装置のメモリセル部は、図１に示すように、対
向して配置された２つの電極とその間に挟まれた強誘電
体膜とから構成される強誘電体容量素子１と、電界効果
トランジスタ２と、スイッチング素子３を有する。強誘
電体容量素子１の一方の電極は電界効果トランジスタ２
のゲート電極と接続され、この接続部４は、スイッチン
グ素子３を介してこの接続部４に所望の電位を与える電
位付与配線ＤＬに接続される。またスイッチング素子３
の制御ゲートはコントロールラインＣＬに接続され、こ
れによりオン／オフが制御される。強誘電体容量素子１
の他方の電極はワード線ＷＬに接続され、電界効果トラ
ンジスタ２のソースは共通電位線ＧＬに、ドレインはビ
ット線ＢＬに接続される。また、トランジスタの形成さ
れる基板またはウェル５は基板電位線ＳＬに接続され
る。なお、強誘電体容量素子１の一方の電極と電界効果
トランジスタ２のゲート電極とは一体のものとして形成
することができる。
【００１４】図２は、スイッチング素子３の具体的構成
例を示す断面図である。スイッチング素子３は、例えば
基板またはウェル５上に形成されたＭＯＳＦＥＴによっ
て構成され、ソース・ドレインを構成する拡散層６の一
方は、接続部４に接続され、他方は電位付与配線ＤＬに
接続される。また、ゲート電極はコントロールラインＣ
Ｌに接続される。
例を示す断面図である。スイッチング素子３は、例えば
基板またはウェル５上に形成されたＭＯＳＦＥＴによっ
て構成され、ソース・ドレインを構成する拡散層６の一
方は、接続部４に接続され、他方は電位付与配線ＤＬに
接続される。また、ゲート電極はコントロールラインＣ
Ｌに接続される。
【００１５】図３は、本発明の実施の形態を説明するた
めの不揮発性半導体メモリ装置の主要部を示した回路ブ
ロック図である。同図に示すように、本発明による不揮
発性半導体メモリ装置は、図１に示されたメモリセルを
マトリックス状に配置・接続してなるメモリセルアレイ
部９と、各配線ＷＬ、ＣＬ、ＤＬ、ＢＬ、ＧＬおよびＳ
Ｌに電位を与える電位付与回路１０と、電界効果トラン
ジスタ２に流れる電流を検出しデータを判別するデータ
判別回路１１と、データの入出力制御する入出力制御回
路１２と、電源投入後に強誘電体容量素子１を分極反転
させてデータを読み出す処理とデータを再書き込みする
処理と再書き込みが完了するまで外部からのデータの読
み書きを禁止する処理から成る処理を行う立ち上げ処理
回路１３と、この分極反転を利用して記憶データを識別
するデータ識別回路１４と、一定時間経過毎にメモリセ
ルの記憶データを読み出し、このデータの再書き込みを
行うリフレッシュ処理回路１５とを有する。
めの不揮発性半導体メモリ装置の主要部を示した回路ブ
ロック図である。同図に示すように、本発明による不揮
発性半導体メモリ装置は、図１に示されたメモリセルを
マトリックス状に配置・接続してなるメモリセルアレイ
部９と、各配線ＷＬ、ＣＬ、ＤＬ、ＢＬ、ＧＬおよびＳ
Ｌに電位を与える電位付与回路１０と、電界効果トラン
ジスタ２に流れる電流を検出しデータを判別するデータ
判別回路１１と、データの入出力制御する入出力制御回
路１２と、電源投入後に強誘電体容量素子１を分極反転
させてデータを読み出す処理とデータを再書き込みする
処理と再書き込みが完了するまで外部からのデータの読
み書きを禁止する処理から成る処理を行う立ち上げ処理
回路１３と、この分極反転を利用して記憶データを識別
するデータ識別回路１４と、一定時間経過毎にメモリセ
ルの記憶データを読み出し、このデータの再書き込みを
行うリフレッシュ処理回路１５とを有する。
【００１６】［書き込み］次に、図１、図３を参照し
て、本発明による不揮発性半導体メモリ装置の駆動方法
の実施の形態について詳細に説明する。書き込みを行う
場合、スイッチング素子３をオフにして接続部４を電位
付与配線ＤＬから切り離す。その後、ワード線ＷＬと、
基板電位線ＳＬやビット線ＢＬとの間に強誘電体容量素
子１内の強誘電体を分極させる電圧を印加する。ワード
線ＷＬとビット線ＢＬとを選択することによりビットご
との書き込みが可能である。また、ワード線ＷＬと複数
のビット線を選択することによりワード線ごとに複数ビ
ットの一括書き込みが可能である。この書き込み電圧を
０Ｖに戻しても、強誘電体には残留分極が残るため、こ
の残留分極により強誘電体容量素子１の接続部４側の電
極に電荷が誘起される。接続部はフローティング状態に
あるため電荷が中性の状態でフローティングになってい
れば、この誘起された電荷と同量で反対の極性をもつ電
荷が接続部４と電界効果トランジスタ２のゲートに分布
する。
て、本発明による不揮発性半導体メモリ装置の駆動方法
の実施の形態について詳細に説明する。書き込みを行う
場合、スイッチング素子３をオフにして接続部４を電位
付与配線ＤＬから切り離す。その後、ワード線ＷＬと、
基板電位線ＳＬやビット線ＢＬとの間に強誘電体容量素
子１内の強誘電体を分極させる電圧を印加する。ワード
線ＷＬとビット線ＢＬとを選択することによりビットご
との書き込みが可能である。また、ワード線ＷＬと複数
のビット線を選択することによりワード線ごとに複数ビ
ットの一括書き込みが可能である。この書き込み電圧を
０Ｖに戻しても、強誘電体には残留分極が残るため、こ
の残留分極により強誘電体容量素子１の接続部４側の電
極に電荷が誘起される。接続部はフローティング状態に
あるため電荷が中性の状態でフローティングになってい
れば、この誘起された電荷と同量で反対の極性をもつ電
荷が接続部４と電界効果トランジスタ２のゲートに分布
する。
【００１７】［読み出し］この書き込みのあと、電源オ
ンの状態のうちにデータを読み出す場合について説明す
る。強誘電体容量素子１の分極の方向によりゲートに誘
起される電荷の極性が変わるため電界効果トランジスタ
２のチヤネルに誘起される電荷の密度が変化する。すな
わち、電界効果トランジスタ２のしきい値電圧が変化す
ることになり、ワード線ＷＬにある読み出し電圧に設定
したときにビット線ＢＬに流れるドレイン電流が分極方
向により変化することになる。このためドレイン電流の
量を確認することで強誘電体容量素子１の分極の方向が
わかり、分極を破壊することなく書き込まれたデータを
判別できる。
ンの状態のうちにデータを読み出す場合について説明す
る。強誘電体容量素子１の分極の方向によりゲートに誘
起される電荷の極性が変わるため電界効果トランジスタ
２のチヤネルに誘起される電荷の密度が変化する。すな
わち、電界効果トランジスタ２のしきい値電圧が変化す
ることになり、ワード線ＷＬにある読み出し電圧に設定
したときにビット線ＢＬに流れるドレイン電流が分極方
向により変化することになる。このためドレイン電流の
量を確認することで強誘電体容量素子１の分極の方向が
わかり、分極を破壊することなく書き込まれたデータを
判別できる。
【００１８】［立ち上げ処理］次に、電源オフ状態から
立ち上げた場合の処理について説明する。立ち上げ処理
はデータの読み出し処理と再書き込み処理と読み出し処
理および再書き込み処理が完了するまで外部からのデー
タの読み書きを禁止する処理から成る。前述したよう
に、強誘電体の分極によって電界効果トランジスタ２の
ゲート電極（接続部４）に蓄積された電荷は、電源をオ
フした場合、時間がたつと殆ど失われてしまう。しか
し、この状態でも強誘電体容量素子１には分極は残って
いるため、強誘電体の分極反転を利用すれば書き込まれ
ているデータを読み出すことができる。この場合は強誘
電体容量素子１の分極を破壊するためデータを再書き込
みする必要がある。
立ち上げた場合の処理について説明する。立ち上げ処理
はデータの読み出し処理と再書き込み処理と読み出し処
理および再書き込み処理が完了するまで外部からのデー
タの読み書きを禁止する処理から成る。前述したよう
に、強誘電体の分極によって電界効果トランジスタ２の
ゲート電極（接続部４）に蓄積された電荷は、電源をオ
フした場合、時間がたつと殆ど失われてしまう。しか
し、この状態でも強誘電体容量素子１には分極は残って
いるため、強誘電体の分極反転を利用すれば書き込まれ
ているデータを読み出すことができる。この場合は強誘
電体容量素子１の分極を破壊するためデータを再書き込
みする必要がある。
【００１９】このため、立ち上げ処理回路１３には、立
ち上げ処理が完了するまで外部からのデータの読み書き
を禁止する機能と、強誘電体容量素子に分極反転を起こ
す機能と、分極反転後にデータ識別回路１４を介してデ
ータを読みとる機能と、このデータを再書き込みする機
能が備えられている。読み出しの第１の方法は、分極反
転の有無によって生じる接続部４での電位の差をＤＬに
よって検出する方法である。まず、電位付与配線ＤＬと
ワード線ＷＬに同じ電位を与え、コントロールラインＣ
Ｌによりスイッチング素子３をオン状態とする。これで
接続部４の電位をある電位に設定した後、ＤＬをフロー
ティング状態とする。その後、ワード線ＷＬの電位を、
強誘電体容量素子１が印加電圧と反対向きに分極してい
た場合には分極反転が起きる電圧以上に上げ、次いで適
当な電圧に下げる。これにより分極反転が起きていない
場合はＤＬの電位は強誘電体容量素子とＤＬの配線容量
でＷＬの電圧が分割された値となるが、分極反転が起き
た場合にはその分の電荷が加わってＤＬの電位が決ま
る。このときのＤＬの電位と、この２つの値の中間の電
位をセンスアンプに与えて比較すれば書き込まれていた
データがわかる。
ち上げ処理が完了するまで外部からのデータの読み書き
を禁止する機能と、強誘電体容量素子に分極反転を起こ
す機能と、分極反転後にデータ識別回路１４を介してデ
ータを読みとる機能と、このデータを再書き込みする機
能が備えられている。読み出しの第１の方法は、分極反
転の有無によって生じる接続部４での電位の差をＤＬに
よって検出する方法である。まず、電位付与配線ＤＬと
ワード線ＷＬに同じ電位を与え、コントロールラインＣ
Ｌによりスイッチング素子３をオン状態とする。これで
接続部４の電位をある電位に設定した後、ＤＬをフロー
ティング状態とする。その後、ワード線ＷＬの電位を、
強誘電体容量素子１が印加電圧と反対向きに分極してい
た場合には分極反転が起きる電圧以上に上げ、次いで適
当な電圧に下げる。これにより分極反転が起きていない
場合はＤＬの電位は強誘電体容量素子とＤＬの配線容量
でＷＬの電圧が分割された値となるが、分極反転が起き
た場合にはその分の電荷が加わってＤＬの電位が決ま
る。このときのＤＬの電位と、この２つの値の中間の電
位をセンスアンプに与えて比較すれば書き込まれていた
データがわかる。
【００２０】次に、立ち上げ処理における読み出し動作
の２番目の方法について説明する。ワード線ＷＬの電位
を強誘電体容量素子１が印加電圧と反対向きに分極して
いた場合分極反転が起きる電圧以上にあげるまでの操作
は第１の読み出し方法と同様である。これにより、分極
反転が起きない場合の接合部４の電位と、分極反転が起
きた場合の接合部の電位は分極反転の電荷分だけ異なっ
た電位となる。この差をドレイン−ソース間に電圧を印
加しドレイン電流の差を見ることで書き込まれたデータ
を判断する。このときＷＬに適当なバイアス電位を与え
ることも可能である。
の２番目の方法について説明する。ワード線ＷＬの電位
を強誘電体容量素子１が印加電圧と反対向きに分極して
いた場合分極反転が起きる電圧以上にあげるまでの操作
は第１の読み出し方法と同様である。これにより、分極
反転が起きない場合の接合部４の電位と、分極反転が起
きた場合の接合部の電位は分極反転の電荷分だけ異なっ
た電位となる。この差をドレイン−ソース間に電圧を印
加しドレイン電流の差を見ることで書き込まれたデータ
を判断する。このときＷＬに適当なバイアス電位を与え
ることも可能である。
【００２１】データの読み出しが終了したら、この読み
出しデータの再書き込みを行う。再書き込みの第１の方
法は、ＤＬを介して接続部４の電位の初期化を行った
後、前述の通常の書き込みと同様の方法を用いて書き込
みを行う。第２の方法は、分極反転の起こらなかったセ
ルについては、単に通常の書き込み時になるであろう電
位に接続部４の電位を設定するのみとし、分極反転の起
こったセルについては、再度分極状態を反転させた後、
通常にその分極状態に書き込まれた際になるであろう接
続部の電位に接続部の電位を設定することによって再書
き込みを行う。再書き込みの終了後、外部からのデータ
読み書きを許可する。電源をオフにしない限り、これ以
降の読み出しは分極を壊さずに前述の立ち上げ処理後の
電線オン状態での読み出し方法で行うことができる。こ
のように、本発明によれば、電源をオフしたことにより
接続部での電荷が失われても、強誘電体の分極を利用し
て書き込まれているデータを読み出して再書き込みを行
うことにより、不揮発性メモリとして正常に動作させる
ことが可能となる。
出しデータの再書き込みを行う。再書き込みの第１の方
法は、ＤＬを介して接続部４の電位の初期化を行った
後、前述の通常の書き込みと同様の方法を用いて書き込
みを行う。第２の方法は、分極反転の起こらなかったセ
ルについては、単に通常の書き込み時になるであろう電
位に接続部４の電位を設定するのみとし、分極反転の起
こったセルについては、再度分極状態を反転させた後、
通常にその分極状態に書き込まれた際になるであろう接
続部の電位に接続部の電位を設定することによって再書
き込みを行う。再書き込みの終了後、外部からのデータ
読み書きを許可する。電源をオフにしない限り、これ以
降の読み出しは分極を壊さずに前述の立ち上げ処理後の
電線オン状態での読み出し方法で行うことができる。こ
のように、本発明によれば、電源をオフしたことにより
接続部での電荷が失われても、強誘電体の分極を利用し
て書き込まれているデータを読み出して再書き込みを行
うことにより、不揮発性メモリとして正常に動作させる
ことが可能となる。
【００２２】［リフレッシュ］次に、本発明のリフレッ
シュ動作について説明する。前述したように、強誘電体
の分極により電界効果トランジスタ２のゲート電極（接
続部４）に蓄積された電荷は次第に失われ、そのため長
時間経過するとデータの読み出しが困難となる。そこ
で、本発明の不揮発性メモリ装置には、リフレッシュ処
理後の時間を測り、所定の時間経過後にセルのデータの
読み出しと再書き込みを行い、この再書き込みが完了す
るまで外部からの読み書きを禁止する処理を行うリフレ
ッシュ処理回路１５が備えられている。
シュ動作について説明する。前述したように、強誘電体
の分極により電界効果トランジスタ２のゲート電極（接
続部４）に蓄積された電荷は次第に失われ、そのため長
時間経過するとデータの読み出しが困難となる。そこ
で、本発明の不揮発性メモリ装置には、リフレッシュ処
理後の時間を測り、所定の時間経過後にセルのデータの
読み出しと再書き込みを行い、この再書き込みが完了す
るまで外部からの読み書きを禁止する処理を行うリフレ
ッシュ処理回路１５が備えられている。
【００２３】電源投入時の立ち上げ処理終了後に所定の
時間経過すると、あるいは前回のリフレッシュ処理後に
所定の時間経過すると、リフレッシュ処理が開始され、
まず外部からの読み書きが禁止される。次いで、読み出
しが行われるが、リフレッシュ時の読み出しは、先に説
明した通常時の読み出し動作と同じである。
時間経過すると、あるいは前回のリフレッシュ処理後に
所定の時間経過すると、リフレッシュ処理が開始され、
まず外部からの読み書きが禁止される。次いで、読み出
しが行われるが、リフレッシュ時の読み出しは、先に説
明した通常時の読み出し動作と同じである。
【００２４】次に、リフレッシュ時の再書き込み方法の
一例について説明する。まず、スイッチング素子３をオ
ン状態に設定し、ワード線ＷＬと電位付与配線ＤＬの間
に強誘電体を一定方向に分極させる電圧をかけ、その後
ＤＬにより接合部４に電圧を初期化電圧に設定した後、
スイッチング素子３をオフする。次に、読み出したデー
タに従ってワード線ＷＬと電界効果トランジスタ２の基
板またはウェル５やビット線ＢＬとの間に強誘電体容量
素子１内の強誘電体を分極させる電圧を印加し、データ
の再書き込みを行う。もう一つの再書き込み方法（この
方法は実際に書き込みを行うものではないが）は、リー
クにより接続部４より失われた電荷を補償する方法であ
る。この方法は、通常の書き込みを行ったときになるは
ずの接合部４の電位を電位付与配線ＤＬに与え、スイッ
チング素子３をオンにして接合部にこの電位を直接与え
ることによってリフレッシュを行うものである。このよ
うに、所定の時間経過毎にリフレッシュを行うことによ
り、電源オン状態で接合部の電荷が時間とともに減少し
てしまう場合においても確実に読み出しを行うことが可
能となる。なお、リフレッシュは必ずしも一定時間毎に
行う必要はなく、読み出しが困難となる前にリフレッシ
ュを完了することができればいつ開始してもよい。
一例について説明する。まず、スイッチング素子３をオ
ン状態に設定し、ワード線ＷＬと電位付与配線ＤＬの間
に強誘電体を一定方向に分極させる電圧をかけ、その後
ＤＬにより接合部４に電圧を初期化電圧に設定した後、
スイッチング素子３をオフする。次に、読み出したデー
タに従ってワード線ＷＬと電界効果トランジスタ２の基
板またはウェル５やビット線ＢＬとの間に強誘電体容量
素子１内の強誘電体を分極させる電圧を印加し、データ
の再書き込みを行う。もう一つの再書き込み方法（この
方法は実際に書き込みを行うものではないが）は、リー
クにより接続部４より失われた電荷を補償する方法であ
る。この方法は、通常の書き込みを行ったときになるは
ずの接合部４の電位を電位付与配線ＤＬに与え、スイッ
チング素子３をオンにして接合部にこの電位を直接与え
ることによってリフレッシュを行うものである。このよ
うに、所定の時間経過毎にリフレッシュを行うことによ
り、電源オン状態で接合部の電荷が時間とともに減少し
てしまう場合においても確実に読み出しを行うことが可
能となる。なお、リフレッシュは必ずしも一定時間毎に
行う必要はなく、読み出しが困難となる前にリフレッシ
ュを完了することができればいつ開始してもよい。
【００２５】
［第１の実施例］図４は、本発明の第１の実施例の主要
部の回路図である。図４の点線内は複数のセルで構成さ
れたセルアレイを示しており、図４では説明のため４つ
のセルの場合を示した。左上のセルをセルＡ、左下をセ
ルＢ、右上をセルＣ、右下をセルＤと表現する。各のセ
ルは強誘電体容量素子（ＦＡ〜ＦＤ）と、ゲートが強誘
電体容量素子の下部電極に接続された第１のＭＯＳＦＥ
Ｔ（ＴＡｌ〜ＴＤｌ）と、この接続部（ＣＡ〜ＣＤ）に
ソースが接続された第２のＭＯＳＦＥＴ（ＴＡ２〜ＴＤ
２）と、第１のＭＯＳＦＥＴのドレインにソースが接続
された第３のＭＯＳＦＥＴ（ＴＡ３〜ＴＤ３）からな
る。
部の回路図である。図４の点線内は複数のセルで構成さ
れたセルアレイを示しており、図４では説明のため４つ
のセルの場合を示した。左上のセルをセルＡ、左下をセ
ルＢ、右上をセルＣ、右下をセルＤと表現する。各のセ
ルは強誘電体容量素子（ＦＡ〜ＦＤ）と、ゲートが強誘
電体容量素子の下部電極に接続された第１のＭＯＳＦＥ
Ｔ（ＴＡｌ〜ＴＤｌ）と、この接続部（ＣＡ〜ＣＤ）に
ソースが接続された第２のＭＯＳＦＥＴ（ＴＡ２〜ＴＤ
２）と、第１のＭＯＳＦＥＴのドレインにソースが接続
された第３のＭＯＳＦＥＴ（ＴＡ３〜ＴＤ３）からな
る。
【００２６】セルはマトリックス状に配置されており、
ワード方向とビット方向と呼ばれる二つの軸で一つのセ
ルを特定できる。図４では横方向をワード方向、縦方向
をビット方向と呼ぶ。第１のビット線Ｂと第２のビット
線Ｄはビット方向のセルに共通しており、図４では左の
列のセル群をビット０と呼び、ビット０のビット線Ｂ、
ビット線ＤをそれぞれＢ０、Ｄ０、右の列をビット１と
呼び、ビット１の第１、第２のビット線Ｂ、ＤをＢ１、
Ｄ１と表現する。ワード線Ｆ、制御線Ｃ、補助ワード線
Ｗは、ワード方向のセルに共通しており、図４では上の
行のセル群をワード０と呼び、ワード０の配線をそれぞ
れＦ０、Ｃ０、Ｗ０、下の行をワード１と呼び、ワード
１の配線をＦ１、Ｃ１、Ｗ１と表現する。強誘電体容量
素子の第１のＭＯＳＦＥＴのゲートと接続されていない
側の電極はワード線Ｆ０、Ｆ１に接続されている。第１
のＭＯＳＦＥＴのソースは接地されている。第１のビッ
ト線Ｂ０、Ｂ１は、リファレンス線ＲＢとともに差動セ
ンスアンプＳＢ０、ＳＢ１に接続されており、第２のビ
ット線Ｄ０、Ｄ１は、リファレンス線ＲＤとともに差動
センスアンプＳＤ０、ＳＤ１に接続されている。第２の
ＭＯＳＦＥＴのゲートは制御線Ｃに、またドレインは第
２のビット線Ｄに接続されている。第３のＭＯＳＦＥＴ
のゲートは補助ワード線Ｗに、ドレインは第１のビット
線Ｂに接続される。
ワード方向とビット方向と呼ばれる二つの軸で一つのセ
ルを特定できる。図４では横方向をワード方向、縦方向
をビット方向と呼ぶ。第１のビット線Ｂと第２のビット
線Ｄはビット方向のセルに共通しており、図４では左の
列のセル群をビット０と呼び、ビット０のビット線Ｂ、
ビット線ＤをそれぞれＢ０、Ｄ０、右の列をビット１と
呼び、ビット１の第１、第２のビット線Ｂ、ＤをＢ１、
Ｄ１と表現する。ワード線Ｆ、制御線Ｃ、補助ワード線
Ｗは、ワード方向のセルに共通しており、図４では上の
行のセル群をワード０と呼び、ワード０の配線をそれぞ
れＦ０、Ｃ０、Ｗ０、下の行をワード１と呼び、ワード
１の配線をＦ１、Ｃ１、Ｗ１と表現する。強誘電体容量
素子の第１のＭＯＳＦＥＴのゲートと接続されていない
側の電極はワード線Ｆ０、Ｆ１に接続されている。第１
のＭＯＳＦＥＴのソースは接地されている。第１のビッ
ト線Ｂ０、Ｂ１は、リファレンス線ＲＢとともに差動セ
ンスアンプＳＢ０、ＳＢ１に接続されており、第２のビ
ット線Ｄ０、Ｄ１は、リファレンス線ＲＤとともに差動
センスアンプＳＤ０、ＳＤ１に接続されている。第２の
ＭＯＳＦＥＴのゲートは制御線Ｃに、またドレインは第
２のビット線Ｄに接続されている。第３のＭＯＳＦＥＴ
のゲートは補助ワード線Ｗに、ドレインは第１のビット
線Ｂに接続される。
【００２７】［書き込み］書き込みはワード単位で行
う。ワード０のセルにデータを書き込む場合について説
明する。電源電圧をＶＤＤと表現する。ＴＡ２、ＴＣ２
がオフになるように制御線Ｃ０の電位を設定する。ワー
ド線Ｆ０を接地レベルに設定し、Ｂ０、Ｂ１にそれぞれ
書き込みたいデータに相当する電位レベル（ＶＤＤ、ま
たは接地レベル）を与える。Ｗ０をＴＡ３、ＴＣ３がオ
ンになる電位に設定したのち、Ｆ０の電位を一度ＶＤＤ
に上げてまた接地レベルに戻す。すると、Ｆ０が接地レ
ベルのときかＶＤＤのときかどちらかでＴＡ１のドレイ
ンとＦ０、ＴＣ１のドレインとＦ０の間に電圧がかかり
これによりデータに相当する向きの分極を強誘電体容量
素子ＦＡ、ＦＣに起こすことができる。このとき強誘電
体容量素子にかかる電圧が分極を起こすのに十分な大き
さになるよう強誘電体特性およびＶＤＤを設定する。ま
た、本実施例では読み出しの時、ワード線Ｆを接地レベ
ルに設定した状態で分極によるドレイン電流変化を検出
しているため、この状態でドレイン電流が分極方向によ
り大きく変化するようトランジスタのしきい値の設定や
強誘電体特性の設定を行う。
う。ワード０のセルにデータを書き込む場合について説
明する。電源電圧をＶＤＤと表現する。ＴＡ２、ＴＣ２
がオフになるように制御線Ｃ０の電位を設定する。ワー
ド線Ｆ０を接地レベルに設定し、Ｂ０、Ｂ１にそれぞれ
書き込みたいデータに相当する電位レベル（ＶＤＤ、ま
たは接地レベル）を与える。Ｗ０をＴＡ３、ＴＣ３がオ
ンになる電位に設定したのち、Ｆ０の電位を一度ＶＤＤ
に上げてまた接地レベルに戻す。すると、Ｆ０が接地レ
ベルのときかＶＤＤのときかどちらかでＴＡ１のドレイ
ンとＦ０、ＴＣ１のドレインとＦ０の間に電圧がかかり
これによりデータに相当する向きの分極を強誘電体容量
素子ＦＡ、ＦＣに起こすことができる。このとき強誘電
体容量素子にかかる電圧が分極を起こすのに十分な大き
さになるよう強誘電体特性およびＶＤＤを設定する。ま
た、本実施例では読み出しの時、ワード線Ｆを接地レベ
ルに設定した状態で分極によるドレイン電流変化を検出
しているため、この状態でドレイン電流が分極方向によ
り大きく変化するようトランジスタのしきい値の設定や
強誘電体特性の設定を行う。
【００２８】その後、ＴＡ３、ＴＣ３をオフにするよう
に補助ワード線Ｗ０の電位を設定すれば強誘電体容量素
子ＦＡ、ＦＣは分極したままとなる。書き込みを行わな
いワード１においては、Ｆ１を接地レベル、Ｃ１をＴＢ
２、ＴＤ２をオフにする電位、Ｗ１をＴＢ３、ＴＤ３を
オフにする電位に設定することで、他のワードに書き込
みを行っている間強誘電体容量素子ＦＢ、ＦＤの分極を
壊さず、また接続部ＣＢ、ＣＤの電荷を保持できる。
に補助ワード線Ｗ０の電位を設定すれば強誘電体容量素
子ＦＡ、ＦＣは分極したままとなる。書き込みを行わな
いワード１においては、Ｆ１を接地レベル、Ｃ１をＴＢ
２、ＴＤ２をオフにする電位、Ｗ１をＴＢ３、ＴＤ３を
オフにする電位に設定することで、他のワードに書き込
みを行っている間強誘電体容量素子ＦＢ、ＦＤの分極を
壊さず、また接続部ＣＢ、ＣＤの電荷を保持できる。
【００２９】［読み出し］次に、電源立ち上げ処理後の
データ読み出し動作について説明する。図４の左上およ
び右上のセルのデータを読み出す場合を例に説明する。
読み出しもワード単位で行う。立ち上げ処理後あるいは
前回のリフレッシュ処理後、制御線Ｃ０の電位はＴＡ
２、ＴＣ２がオフになる電位に保持されている。ワード
線Ｆ０を接地レベルに設定し、Ｂ０、Ｂ１を強誘電体容
量素子に印加したとしても分極が反転しない程度の電圧
（例えば０．１Ｖ）に設定する。Ｗ０をＴＡ３、ＴＣ３
がオンになる電位に設定すると、ＴＡ１、ＴＣ１は強誘
電体容量素子の分極により書き込まれたデータに相当す
るしきい値変化が起きているためそれぞれのデータに従
うドレイン電流が流れる。このためＢ０、Ｂ１の電位
は、この電流値と電圧供給源の内部抵抗とＴＡ１やＴＣ
１の抵抗で決まる値、すなわち書き込まれたデータに従
った値を示す。
データ読み出し動作について説明する。図４の左上およ
び右上のセルのデータを読み出す場合を例に説明する。
読み出しもワード単位で行う。立ち上げ処理後あるいは
前回のリフレッシュ処理後、制御線Ｃ０の電位はＴＡ
２、ＴＣ２がオフになる電位に保持されている。ワード
線Ｆ０を接地レベルに設定し、Ｂ０、Ｂ１を強誘電体容
量素子に印加したとしても分極が反転しない程度の電圧
（例えば０．１Ｖ）に設定する。Ｗ０をＴＡ３、ＴＣ３
がオンになる電位に設定すると、ＴＡ１、ＴＣ１は強誘
電体容量素子の分極により書き込まれたデータに相当す
るしきい値変化が起きているためそれぞれのデータに従
うドレイン電流が流れる。このためＢ０、Ｂ１の電位
は、この電流値と電圧供給源の内部抵抗とＴＡ１やＴＣ
１の抵抗で決まる値、すなわち書き込まれたデータに従
った値を示す。
【００３０】データに応じた２つの電位の間となる電圧
をリファレンス線ＲＢに与えＢ０、Ｂ１の電位とＲＢの
リファレンス電位を差動センスアンプＳＢ０、ＳＢ１に
入力し比較することでセルＡ、セルＣに記憶されたデー
タがそれぞれ“１”、“０”のいずれであるかを判別す
ることができる。読み出しを行わないワード１はＦ１を
接地レベル、Ｃ１をＴＢ２、ＴＤ２をオフにする電位、
Ｗ１をＴＢ３、ＴＤ３をオフにする電位に設定する。こ
れにより強誘電体容量素子ＦＢ、ＦＤの分極が破壊され
ることがないようにすることができ、また接続部ＣＢ、
ＣＤの電荷を保持することができる。
をリファレンス線ＲＢに与えＢ０、Ｂ１の電位とＲＢの
リファレンス電位を差動センスアンプＳＢ０、ＳＢ１に
入力し比較することでセルＡ、セルＣに記憶されたデー
タがそれぞれ“１”、“０”のいずれであるかを判別す
ることができる。読み出しを行わないワード１はＦ１を
接地レベル、Ｃ１をＴＢ２、ＴＤ２をオフにする電位、
Ｗ１をＴＢ３、ＴＤ３をオフにする電位に設定する。こ
れにより強誘電体容量素子ＦＢ、ＦＤの分極が破壊され
ることがないようにすることができ、また接続部ＣＢ、
ＣＤの電荷を保持することができる。
【００３１】［立ち上げ処理］次に、電源オフ状態から
立ち上げるときの立ち上げ処理について説明する。立ち
上げ処理では、データの読み出しと再書き込みが行われ
るが、これが完了するまで外部からのデータの読み書き
は禁止する。立ち上げ処理の読み出し方法について説明
する。読み出しはワード単位で行う。ＴＡ２、ＴＣ２が
オフするように制御線Ｃ０の電位を設定する。ワード線
Ｆ０の電位を接地レベルに設定し、補助ワード線Ｗ０を
ＴＡ３、ＴＣ３がオフになる電位に設定する。Ｄ０、Ｄ
１を接地レベルに設定し、ＴＡ２、ＴＣ２をオンさせて
接続部の電位を接地レベルに設定した後、Ｄ０、Ｄ１を
フローティング状態とする。この状態で、ワード線Ｆ０
の電位をＶＤＤに上げるとＤ０、Ｄ１の電位が強誘電体
容量と配線容量との関係で決まる値に変化する。Ｆ０の
電位を上げたとき、強誘電体容量素子の強誘電体膜は直
前の分極の向きにより分極反転を起こす場合と起こさな
い場合とがあるため、Ｄ０、Ｄ１の電位は、強誘電体容
量素子に書き込まれていたデータにより２つの値を示
す。２つの電位の中間となる電位をリファレンス線ＲＤ
に与え、この電位とＤ０、Ｄ１の電位とを差動センスア
ンプＳＤ０、ＳＤ１に入力し比較することによりセル
Ａ、セルＣに記憶されていたデータがそれぞれ“１”、
“０”のいずれであったのかを判別する。読み出しを行
わないワード１においては、Ｆ１を接地レベル、Ｃ１を
ＴＢ２、ＴＤ２をオフにする電位、Ｗ１をＴＢ３、ＴＤ
３をオフにする電位に設定する。これにより、強誘電体
容量素子ＦＢ、ＦＤの分極を壊さないようにすることが
でき、また接続部の電荷を保持させることができる。
立ち上げるときの立ち上げ処理について説明する。立ち
上げ処理では、データの読み出しと再書き込みが行われ
るが、これが完了するまで外部からのデータの読み書き
は禁止する。立ち上げ処理の読み出し方法について説明
する。読み出しはワード単位で行う。ＴＡ２、ＴＣ２が
オフするように制御線Ｃ０の電位を設定する。ワード線
Ｆ０の電位を接地レベルに設定し、補助ワード線Ｗ０を
ＴＡ３、ＴＣ３がオフになる電位に設定する。Ｄ０、Ｄ
１を接地レベルに設定し、ＴＡ２、ＴＣ２をオンさせて
接続部の電位を接地レベルに設定した後、Ｄ０、Ｄ１を
フローティング状態とする。この状態で、ワード線Ｆ０
の電位をＶＤＤに上げるとＤ０、Ｄ１の電位が強誘電体
容量と配線容量との関係で決まる値に変化する。Ｆ０の
電位を上げたとき、強誘電体容量素子の強誘電体膜は直
前の分極の向きにより分極反転を起こす場合と起こさな
い場合とがあるため、Ｄ０、Ｄ１の電位は、強誘電体容
量素子に書き込まれていたデータにより２つの値を示
す。２つの電位の中間となる電位をリファレンス線ＲＤ
に与え、この電位とＤ０、Ｄ１の電位とを差動センスア
ンプＳＤ０、ＳＤ１に入力し比較することによりセル
Ａ、セルＣに記憶されていたデータがそれぞれ“１”、
“０”のいずれであったのかを判別する。読み出しを行
わないワード１においては、Ｆ１を接地レベル、Ｃ１を
ＴＢ２、ＴＤ２をオフにする電位、Ｗ１をＴＢ３、ＴＤ
３をオフにする電位に設定する。これにより、強誘電体
容量素子ＦＢ、ＦＤの分極を壊さないようにすることが
でき、また接続部の電荷を保持させることができる。
【００３２】この読み出しは強誘電体分極を破壊して行
われるため、データの再書き込みが必要である。再書き
込みを行う方法について２例を説明する。第１の方法
は、第１のビット線Ｂに書き込みデータを与える方法で
ある。第２のビット線Ｄによるデータ読み出しの完了
後、そのデータを一時的に記憶する。Ｄ０、Ｄ１にある
電位を与え接合部ＣＡ、ＣＣを同じ電位にした後、Ｃ０
の電位を操作してＴＡ２、ＴＣ２をオフにし、接合部Ｃ
Ａ、ＣＣをフローティング状態にする。Ｆ０の電位を接
地レベルに設定した後、読み出されたセルＡ、セルＣの
データ（ＶＤＤ、または接地レベル）をＢ０、Ｂ１に与
え、ＴＡ３、ＴＣ３をオンにする。次に、Ｆ０の電位を
一旦ＶＤＤにまで引き上げ、その後再び接地レベルにま
で落とす。第２の方法は、データ読み出し時に強誘電体
容量素子の反転分極の行われたセルについてのみ分極の
反転を行う方法である。データ読み出しの終了した時点
ではＦ０側に高い電圧をかけた向きに強誘電体容量素子
は分極している。そこで、元々のデータがこの向きの分
極である場合には単に接合部の電位を通常の書き込みを
行ったときに接続部に現れる電位に強制的に設定するの
みとする。具体的にセルＡにこの処理を行う場合、電源
オン状態での通常の書き込みを行ったときに接合部に保
持される電位を測定やシミュレーションにより求め、そ
の電位を第２のビット線Ｄ０に与え、ＴＡ２を一度オン
にしてまたオフにすることにより接続部を書き込み後の
状態と同じにする。読み出しにより分極反転が起きた場
合は、分極の方向を逆に戻した後、接続部の電位を通常
の書き込み後の値に設定する。具体的にセルＡにこの処
理を行う場合は、ワード線Ｆ０を接地レベルとし、第２
のビット線Ｄ０をＶＤＤに設定しＴＡ２をオンにするこ
とで強誘電体の分極を逆向きに設定した後、Ｄ０の電位
を書き込み後の電位と同じ値に変化させてからＴＡ２を
オフにする。立ち上げ処理の読み出しと再書き込みが終
了した後、外部からのデータの読み書きを許可する。
われるため、データの再書き込みが必要である。再書き
込みを行う方法について２例を説明する。第１の方法
は、第１のビット線Ｂに書き込みデータを与える方法で
ある。第２のビット線Ｄによるデータ読み出しの完了
後、そのデータを一時的に記憶する。Ｄ０、Ｄ１にある
電位を与え接合部ＣＡ、ＣＣを同じ電位にした後、Ｃ０
の電位を操作してＴＡ２、ＴＣ２をオフにし、接合部Ｃ
Ａ、ＣＣをフローティング状態にする。Ｆ０の電位を接
地レベルに設定した後、読み出されたセルＡ、セルＣの
データ（ＶＤＤ、または接地レベル）をＢ０、Ｂ１に与
え、ＴＡ３、ＴＣ３をオンにする。次に、Ｆ０の電位を
一旦ＶＤＤにまで引き上げ、その後再び接地レベルにま
で落とす。第２の方法は、データ読み出し時に強誘電体
容量素子の反転分極の行われたセルについてのみ分極の
反転を行う方法である。データ読み出しの終了した時点
ではＦ０側に高い電圧をかけた向きに強誘電体容量素子
は分極している。そこで、元々のデータがこの向きの分
極である場合には単に接合部の電位を通常の書き込みを
行ったときに接続部に現れる電位に強制的に設定するの
みとする。具体的にセルＡにこの処理を行う場合、電源
オン状態での通常の書き込みを行ったときに接合部に保
持される電位を測定やシミュレーションにより求め、そ
の電位を第２のビット線Ｄ０に与え、ＴＡ２を一度オン
にしてまたオフにすることにより接続部を書き込み後の
状態と同じにする。読み出しにより分極反転が起きた場
合は、分極の方向を逆に戻した後、接続部の電位を通常
の書き込み後の値に設定する。具体的にセルＡにこの処
理を行う場合は、ワード線Ｆ０を接地レベルとし、第２
のビット線Ｄ０をＶＤＤに設定しＴＡ２をオンにするこ
とで強誘電体の分極を逆向きに設定した後、Ｄ０の電位
を書き込み後の電位と同じ値に変化させてからＴＡ２を
オフにする。立ち上げ処理の読み出しと再書き込みが終
了した後、外部からのデータの読み書きを許可する。
【００３３】［リフレッシュ］リフレッシュ処理回路
は、前回リフレッシュを実行してからの経過時間をカウ
ントし、所定の時間を越えると次のリフレッシュを促す
信号を発生する。リフレッシュが開始されてから再書き
込みが完了するまでは外部から読み書きができないよう
に制御する。次に、先に説明した電源オン状態での読み
出し方法により記憶データを読み出しこれを一時記憶し
ておく。このデータを書き込むために、まず、強誘電体
容量素子ＦＡ、ＦＣの分極方向を一定方向に揃える。例
えば、Ｆ０をＶＤＤに、Ｄ０、Ｄ１を接地レベルに設定
し、ＴＡ２、ＴＣ２をオンして、ワード０のセルの分極
状態を一様にする。
は、前回リフレッシュを実行してからの経過時間をカウ
ントし、所定の時間を越えると次のリフレッシュを促す
信号を発生する。リフレッシュが開始されてから再書き
込みが完了するまでは外部から読み書きができないよう
に制御する。次に、先に説明した電源オン状態での読み
出し方法により記憶データを読み出しこれを一時記憶し
ておく。このデータを書き込むために、まず、強誘電体
容量素子ＦＡ、ＦＣの分極方向を一定方向に揃える。例
えば、Ｆ０をＶＤＤに、Ｄ０、Ｄ１を接地レベルに設定
し、ＴＡ２、ＴＣ２をオンして、ワード０のセルの分極
状態を一様にする。
【００３４】次に、Ｆ０の電位を接地レベルとし、Ｄ
０、Ｄ１の電位を所望の初期値に設定した後、ＴＡ２、
ＴＣ２をオフして接続部ＣＡ、ＣＣをフローティング状
態とする。その後、Ｂ０、Ｂ１にそれぞれのセルに書き
込むデータに対応した電圧（ＶＤＤまたは接地レベル）
に設定し、ＴＡ３、ＴＣ３をオンする。この状態で、Ｆ
０を一旦ＶＤＤに引き上げ、その後接地レベルに落とし
て書き込みを行う。リフレッシュ時の読み出しは、破壊
読み出しではないため、書き込みを行うことなく接続部
から失われた電荷を補償するのみで済ますこともでき
る。その場合には、Ｄ０、Ｄ１に正常に書き込みが行わ
れたときに分極方向に応じて接続部ＣＡ、ＣＣに現れる
電位をＤ０、Ｄ１に与え、ＴＡ２、ＴＣ２をオンさせた
後に、オフとし、接続部ＣＡ、ＣＣの電位を書き込みを
行った直後の電位に復帰させる。なお、本実施例におい
て、第１のビット線Ｂと第２のビット線Ｄは同時に使用
されることがないため、同一配線とすることが可能であ
る。この場合、配線を簡素化できるという利点と差動セ
ンスアンプを半減させることができるという利点があ
る。
０、Ｄ１の電位を所望の初期値に設定した後、ＴＡ２、
ＴＣ２をオフして接続部ＣＡ、ＣＣをフローティング状
態とする。その後、Ｂ０、Ｂ１にそれぞれのセルに書き
込むデータに対応した電圧（ＶＤＤまたは接地レベル）
に設定し、ＴＡ３、ＴＣ３をオンする。この状態で、Ｆ
０を一旦ＶＤＤに引き上げ、その後接地レベルに落とし
て書き込みを行う。リフレッシュ時の読み出しは、破壊
読み出しではないため、書き込みを行うことなく接続部
から失われた電荷を補償するのみで済ますこともでき
る。その場合には、Ｄ０、Ｄ１に正常に書き込みが行わ
れたときに分極方向に応じて接続部ＣＡ、ＣＣに現れる
電位をＤ０、Ｄ１に与え、ＴＡ２、ＴＣ２をオンさせた
後に、オフとし、接続部ＣＡ、ＣＣの電位を書き込みを
行った直後の電位に復帰させる。なお、本実施例におい
て、第１のビット線Ｂと第２のビット線Ｄは同時に使用
されることがないため、同一配線とすることが可能であ
る。この場合、配線を簡素化できるという利点と差動セ
ンスアンプを半減させることができるという利点があ
る。
【００３５】［第２の実施例］図５は、本発明の第２の
実施例の主要部の回路図である。図５の点線内は複数の
セルで構成されたセルアレイを示しており、図５では説
明のため４つのセルの場合を示した。左上のセルをセル
Ａ、左下をセルＢ、右上をせルＣ、右下をセルＤと表現
する。各セルは強誘電体容量素子（ＦＡ〜ＦＤ）と、ゲ
ートが強誘電体容量素子の一方の電極と接続された第１
のＭＯＳＦＥＴ（ＴＡ１〜ＴＤ１）と、この接合部（Ｃ
Ａ〜ＣＤ）にソースが接続された第２のＭＯＳＦＥＴ
（ＴＡ２〜ＴＤ２）を有する。
実施例の主要部の回路図である。図５の点線内は複数の
セルで構成されたセルアレイを示しており、図５では説
明のため４つのセルの場合を示した。左上のセルをセル
Ａ、左下をセルＢ、右上をせルＣ、右下をセルＤと表現
する。各セルは強誘電体容量素子（ＦＡ〜ＦＤ）と、ゲ
ートが強誘電体容量素子の一方の電極と接続された第１
のＭＯＳＦＥＴ（ＴＡ１〜ＴＤ１）と、この接合部（Ｃ
Ａ〜ＣＤ）にソースが接続された第２のＭＯＳＦＥＴ
（ＴＡ２〜ＴＤ２）を有する。
【００３６】セルはマトリックス状に配置されており、
ワード方向とビット方向と呼ばれる二つの軸で一つのセ
ルを特定できる。図５では横方向をワード方向、縦方向
をビット方向と呼ぶ。第１のビット線Ｂと第２のビット
線Ｄはビット方向のセルに共通になっており、図５では
左の列のセル群をビット０と呼び、ビット０のビット線
Ｂ、ＤをそれぞれＢ０、Ｄ０、右の列をビット１と呼
び、ビット１のビット線をＢ１、Ｄ１と表現する。制御
線Ｃ、ワード線Ｆはワード方向のセルで共通になってお
り、図５では上の行のセル群をワード０と呼び、ワード
０の配線をそれぞれＣ０、Ｆ０、下の行をワード１と呼
び、ワード１の配線をＣ１、Ｆ１と表現する。強誘電体
容量素子の第１のＭＯＳＦＥＴのゲートと接続されてい
ない側の電極はワード線Ｆ０、Ｆ１に接続されている。
第１のＭＯＳＦＥＴのソースは接地され、ドレインは第
１のビット線Ｂ０、Ｂ１に接続されている。第２のＭＯ
ＳＦＥＴのゲートは制御線Ｃに、またドレインは第２の
ビット線Ｄ０、Ｄ１に接続されている。第１のビット線
Ｂ０、Ｂ１はリファレンス線ＲＢとともに差動センスア
ンプＳＢ０、ＳＢ１に接続されている。
ワード方向とビット方向と呼ばれる二つの軸で一つのセ
ルを特定できる。図５では横方向をワード方向、縦方向
をビット方向と呼ぶ。第１のビット線Ｂと第２のビット
線Ｄはビット方向のセルに共通になっており、図５では
左の列のセル群をビット０と呼び、ビット０のビット線
Ｂ、ＤをそれぞれＢ０、Ｄ０、右の列をビット１と呼
び、ビット１のビット線をＢ１、Ｄ１と表現する。制御
線Ｃ、ワード線Ｆはワード方向のセルで共通になってお
り、図５では上の行のセル群をワード０と呼び、ワード
０の配線をそれぞれＣ０、Ｆ０、下の行をワード１と呼
び、ワード１の配線をＣ１、Ｆ１と表現する。強誘電体
容量素子の第１のＭＯＳＦＥＴのゲートと接続されてい
ない側の電極はワード線Ｆ０、Ｆ１に接続されている。
第１のＭＯＳＦＥＴのソースは接地され、ドレインは第
１のビット線Ｂ０、Ｂ１に接続されている。第２のＭＯ
ＳＦＥＴのゲートは制御線Ｃに、またドレインは第２の
ビット線Ｄ０、Ｄ１に接続されている。第１のビット線
Ｂ０、Ｂ１はリファレンス線ＲＢとともに差動センスア
ンプＳＢ０、ＳＢ１に接続されている。
【００３７】［書き込み］この実施例でも書き込みおよ
び読み出しはワード単位で行う。ワード０のセルにデー
タを書き込む場合について説明する。ＴＡ２、ＴＣ２が
オフになるよう制御線Ｃ０の電位を設定する。ワード線
Ｆ０の電位を接地レベルに設定し、Ｂ０、Ｂ１にそれぞ
れ書き込みたいデータに相当する電位レベル（ＶＤＤ、
または接地レベル）を与える。Ｆ０の電位を一度ＶＤＤ
にあげてまた接地レベルに戻し、続いてＢ０、Ｂ１も接
地レベルに落とす。この処理により、Ｆ０が接地レベル
のときかＶＤＤのときかのどちらかでＴＡ１のドレイン
とＦ０、ＴＣ１のドレインとＦ０の間に電圧がかかりこ
れによりデータに相当する向きの分極を強誘電体容量素
子ＦＡ、ＦＣに起こすことができる。
び読み出しはワード単位で行う。ワード０のセルにデー
タを書き込む場合について説明する。ＴＡ２、ＴＣ２が
オフになるよう制御線Ｃ０の電位を設定する。ワード線
Ｆ０の電位を接地レベルに設定し、Ｂ０、Ｂ１にそれぞ
れ書き込みたいデータに相当する電位レベル（ＶＤＤ、
または接地レベル）を与える。Ｆ０の電位を一度ＶＤＤ
にあげてまた接地レベルに戻し、続いてＢ０、Ｂ１も接
地レベルに落とす。この処理により、Ｆ０が接地レベル
のときかＶＤＤのときかのどちらかでＴＡ１のドレイン
とＦ０、ＴＣ１のドレインとＦ０の間に電圧がかかりこ
れによりデータに相当する向きの分極を強誘電体容量素
子ＦＡ、ＦＣに起こすことができる。
【００３８】また、図５の実施例では、読み出しの時、
ワード線Ｆに読み出し電圧を加えたときの分極によるド
レイン電流変化を利用するため、その状態でドレイン電
流が分極方向により大きく変化し、またワード線Ｆが接
地レベルでは分極がどちら向きであってもドレイン電流
の差が小さくなるようにトランジスタのしきい値の設
定、強誘電体特性の設定を行う。書き込みを行わないワ
ード１はＦ１をＶＤＤ／２、Ｃ１をＴＢ２、ＴＤ２をオ
フにする電位に設定することで、他のワードに書き込み
を行っている間、強誘電体容量素子ＦＢ、ＦＤの分極状
態および接続部ＣＢ、ＣＤの電荷を保存できる。
ワード線Ｆに読み出し電圧を加えたときの分極によるド
レイン電流変化を利用するため、その状態でドレイン電
流が分極方向により大きく変化し、またワード線Ｆが接
地レベルでは分極がどちら向きであってもドレイン電流
の差が小さくなるようにトランジスタのしきい値の設
定、強誘電体特性の設定を行う。書き込みを行わないワ
ード１はＦ１をＶＤＤ／２、Ｃ１をＴＢ２、ＴＤ２をオ
フにする電位に設定することで、他のワードに書き込み
を行っている間、強誘電体容量素子ＦＢ、ＦＤの分極状
態および接続部ＣＢ、ＣＤの電荷を保存できる。
【００３９】［読み出し］立ち上げ処理後のデータ読み
出しについて説明する。例としてワード０のセルのデー
タを読み出す場合について説明する。ＴＡ２、ＴＣ２が
オフになるようＣ０の電位を設定する。Ｆ０を読み出し
電圧に設定し、Ｂ０、Ｂ１を強誘電体容量素子に印加し
たとしても分極が反転しない程度の電圧（例えば０．１
Ｖ）に設定する。ＴＡ１、ＴＣ１は強誘電体容量素子の
分極により書き込まれたデータに相当するしきい値変化
が起きているためそれぞれのセルのデータに従うドレイ
ン電流が流れる。
出しについて説明する。例としてワード０のセルのデー
タを読み出す場合について説明する。ＴＡ２、ＴＣ２が
オフになるようＣ０の電位を設定する。Ｆ０を読み出し
電圧に設定し、Ｂ０、Ｂ１を強誘電体容量素子に印加し
たとしても分極が反転しない程度の電圧（例えば０．１
Ｖ）に設定する。ＴＡ１、ＴＣ１は強誘電体容量素子の
分極により書き込まれたデータに相当するしきい値変化
が起きているためそれぞれのセルのデータに従うドレイ
ン電流が流れる。
【００４０】このためＢ０、Ｂ１の電位は電圧供給源の
内部抵抗とＴＡ１やＴＣ１の抵抗で決まる値となり、つ
まり書き込まれたデータにより異なる２つの値を示す。
この２つの電位の間となる電圧をリファレンス線ＲＢに
与えＢ０、Ｂ１の電位とＲＢのリファレンス電位を差動
センスアンプＳＢ０、ＳＢ１に入力し比較することでセ
ルＡ、セルＣの記憶データがそれぞれ“１”、“０”の
いずれであるのかが判別できる。読み出しを行わないワ
ード１はＦ１を接地レベル、Ｃ１をＴＢ２、ＴＤ２をオ
フにする電位に設定する。これにより、他のセルについ
て読み出しを行っているときに強誘電体容量素子ＦＢ、
ＦＤの分極が壊されたり、接続部ＣＢ、ＣＤの電荷が失
われたりすることのないようにすることができる。
内部抵抗とＴＡ１やＴＣ１の抵抗で決まる値となり、つ
まり書き込まれたデータにより異なる２つの値を示す。
この２つの電位の間となる電圧をリファレンス線ＲＢに
与えＢ０、Ｂ１の電位とＲＢのリファレンス電位を差動
センスアンプＳＢ０、ＳＢ１に入力し比較することでセ
ルＡ、セルＣの記憶データがそれぞれ“１”、“０”の
いずれであるのかが判別できる。読み出しを行わないワ
ード１はＦ１を接地レベル、Ｃ１をＴＢ２、ＴＤ２をオ
フにする電位に設定する。これにより、他のセルについ
て読み出しを行っているときに強誘電体容量素子ＦＢ、
ＦＤの分極が壊されたり、接続部ＣＢ、ＣＤの電荷が失
われたりすることのないようにすることができる。
【００４１】［立ち上げ処理］次に、電源オフ状態から
立ち上げるときの立ち上げ処理について説明する。立ち
上げ処理ではデータの読み出しと、再書き込みを行い、
再書き込みが完了するまで外部からのデータの読み書き
を禁止する。このときの読み出しはワード単位で行う。
外部からの読み書きを禁止する処理を行った後、ＴＡ
２、ＴＣ２がオフになるように制御線Ｃ０の電位を設定
する。ワード線Ｆ０を接地レベルに設定する。第２のビ
ット線Ｄ０を接地レベルに設定してからＴＡ２、ＴＣ２
がオンになる電位にＣ０を設定し、接続部ＣＡ、ＣＣを
接地レベルに設定する。
立ち上げるときの立ち上げ処理について説明する。立ち
上げ処理ではデータの読み出しと、再書き込みを行い、
再書き込みが完了するまで外部からのデータの読み書き
を禁止する。このときの読み出しはワード単位で行う。
外部からの読み書きを禁止する処理を行った後、ＴＡ
２、ＴＣ２がオフになるように制御線Ｃ０の電位を設定
する。ワード線Ｆ０を接地レベルに設定する。第２のビ
ット線Ｄ０を接地レベルに設定してからＴＡ２、ＴＣ２
がオンになる電位にＣ０を設定し、接続部ＣＡ、ＣＣを
接地レベルに設定する。
【００４２】その後、ＴＡ２、ＴＣ２をオフにするよう
にＣ０の電位を設定する。Ｆ０をＶＤＤにあげると強誘
電体容量素子の分極の向きにより分極反転を起こす場合
と起こさない場合があるため、接合部ＣＡ、ＣＣの電位
は強誘電体容量素子に書き込まれたデータにより２つの
値を示す。ワード線Ｆ０に立ち上げ時の読み出し電圧を
印加し、第１のビット線Ｂに０．１Ｖ程度の電圧を印加
し、ビット線Ｂが分極方向によってとる２つの電位の間
となる電圧をリファレンス線ＲＢに与えＢ０、Ｂ１の電
位とＲＢのリファレンス電位を差動センスアンプに入力
し比較することでセルＡ、セルＣに記憶されていたデー
タを判別する。読み出しを行わないワード１はＦ１を接
地レベル、Ｃ１をＴＢ２、ＴＤ２をオフにする電位に設
定することで強誘電体容量素子ＦＢ、ＦＤの分極を壊さ
ないようにする。
にＣ０の電位を設定する。Ｆ０をＶＤＤにあげると強誘
電体容量素子の分極の向きにより分極反転を起こす場合
と起こさない場合があるため、接合部ＣＡ、ＣＣの電位
は強誘電体容量素子に書き込まれたデータにより２つの
値を示す。ワード線Ｆ０に立ち上げ時の読み出し電圧を
印加し、第１のビット線Ｂに０．１Ｖ程度の電圧を印加
し、ビット線Ｂが分極方向によってとる２つの電位の間
となる電圧をリファレンス線ＲＢに与えＢ０、Ｂ１の電
位とＲＢのリファレンス電位を差動センスアンプに入力
し比較することでセルＡ、セルＣに記憶されていたデー
タを判別する。読み出しを行わないワード１はＦ１を接
地レベル、Ｃ１をＴＢ２、ＴＤ２をオフにする電位に設
定することで強誘電体容量素子ＦＢ、ＦＤの分極を壊さ
ないようにする。
【００４３】この読み出しは強誘電体分極を破域して読
み出すため、データの再書き込みが必要である。再書き
込みの１番目の方法は、データ読み出しの完了後、ワー
ド線Ｆ０を接地電位とし、ＴＡ２、ＴＣ２をオンとした
状態でＤ０、Ｄ１にある電位（初期化電圧）を与え、接
合部ＣＡ、ＣＣを同じ電位にした後Ｃ０の電位を変え、
ＴＡ２、ＴＣ２をオフにして接合部をフローティングに
する。この後、Ｆ０の電位を接地レベルに設定して読み
出されたデータを該当するビット線Ｂに印加し、Ｆ０を
ＶＤＤに一旦引き上げ次いで接地電位に落として書き込
みを行う。再書き込みの２番目の方法は、立ち上げ時の
読み出しの際に分極が反転した強誘電体に対してのみ再
度分極の反転を行い、接続部ＣＡ、ＣＣの電荷の補償は
分極反転のあったセルについてもなかったセルについて
も行う方式である。
み出すため、データの再書き込みが必要である。再書き
込みの１番目の方法は、データ読み出しの完了後、ワー
ド線Ｆ０を接地電位とし、ＴＡ２、ＴＣ２をオンとした
状態でＤ０、Ｄ１にある電位（初期化電圧）を与え、接
合部ＣＡ、ＣＣを同じ電位にした後Ｃ０の電位を変え、
ＴＡ２、ＴＣ２をオフにして接合部をフローティングに
する。この後、Ｆ０の電位を接地レベルに設定して読み
出されたデータを該当するビット線Ｂに印加し、Ｆ０を
ＶＤＤに一旦引き上げ次いで接地電位に落として書き込
みを行う。再書き込みの２番目の方法は、立ち上げ時の
読み出しの際に分極が反転した強誘電体に対してのみ再
度分極の反転を行い、接続部ＣＡ、ＣＣの電荷の補償は
分極反転のあったセルについてもなかったセルについて
も行う方式である。
【００４４】読み出した時点では全ての強誘電体容量素
子はＦ０側に高い電圧をかけた向きに分極している。こ
のため元々のデータがこの向きの分極である場合は接合
部の電位を通常の書き込みでなるはずの電位に強制的に
すればよい。一方、読み出しにより分極反転が起きた場
合は、分極の方向を逆に戻した後、接合部の電位を通常
の書き込み後の値に設定する。ここで、セルＡでは反転
が起こり、セルＣでは起こらなかったものとする。この
場合は、ワード線Ｆ０を接地電位にし、第２のビット線
Ｄ０をＶＤＤに設定しＴＡ２をオンにすることで強誘電
体容量素子ＦＡの分極を逆向きにする。その後、Ｄ０と
Ｄ１の電位をそれぞれの書き込み後の電位と同じ値に変
化させてからＣ０の電位を操作することによりＴＡ２、
ＴＣ２をオン／オフさせ、それぞれのセルを書き込み後
と同じ状態にする。書き込み処理終了後、外部からの読
み書きの禁止を解除して、立ち上げ処理を終了する。
子はＦ０側に高い電圧をかけた向きに分極している。こ
のため元々のデータがこの向きの分極である場合は接合
部の電位を通常の書き込みでなるはずの電位に強制的に
すればよい。一方、読み出しにより分極反転が起きた場
合は、分極の方向を逆に戻した後、接合部の電位を通常
の書き込み後の値に設定する。ここで、セルＡでは反転
が起こり、セルＣでは起こらなかったものとする。この
場合は、ワード線Ｆ０を接地電位にし、第２のビット線
Ｄ０をＶＤＤに設定しＴＡ２をオンにすることで強誘電
体容量素子ＦＡの分極を逆向きにする。その後、Ｄ０と
Ｄ１の電位をそれぞれの書き込み後の電位と同じ値に変
化させてからＣ０の電位を操作することによりＴＡ２、
ＴＣ２をオン／オフさせ、それぞれのセルを書き込み後
と同じ状態にする。書き込み処理終了後、外部からの読
み書きの禁止を解除して、立ち上げ処理を終了する。
【００４５】［リフレッシュ］リフレッシュ処理回路
は、前回実行してからの経過時間をカウントし、所定の
時間を経過すると、次のリフレッシュを促す信号を発生
する。そして、リフレッシュが開始されてから再書き込
みが完了するまでは外部から読み書きができないように
制御する。次に、先に説明した電源オン状態での読み出
し方法により記憶データを読み出しこれを一時記憶して
おく。このデータを書き込むために、まず、強誘電体容
量素子ＦＡ、ＦＣの分極方向を一定方向に揃える。例え
ば、Ｆ０をＶＤＤに、Ｄ０、Ｄ１を接地レベルに設定
し、ＴＡ２、ＴＣ２をオンして、ワード０のセルの分極
状態を一様にする。
は、前回実行してからの経過時間をカウントし、所定の
時間を経過すると、次のリフレッシュを促す信号を発生
する。そして、リフレッシュが開始されてから再書き込
みが完了するまでは外部から読み書きができないように
制御する。次に、先に説明した電源オン状態での読み出
し方法により記憶データを読み出しこれを一時記憶して
おく。このデータを書き込むために、まず、強誘電体容
量素子ＦＡ、ＦＣの分極方向を一定方向に揃える。例え
ば、Ｆ０をＶＤＤに、Ｄ０、Ｄ１を接地レベルに設定
し、ＴＡ２、ＴＣ２をオンして、ワード０のセルの分極
状態を一様にする。
【００４６】次に、Ｆ０を接地レベルとし、Ｄ０、Ｄ１
の電位を予め定められた初期値に設定した後、ＴＡ２、
ＴＣ２をオフして接続部ＣＡ、ＣＣをフローティング状
態とする。その後、Ｂ０、Ｂ１にそれぞれのセルに書き
込むデータに対応した電圧（ＶＤＤまたは接地レベル）
に設定する。この状態で、Ｆ０を一旦ＶＤＤに引き上
げ、その後接地レベルに落として書き込みを行う。リフ
レッシュ時の読み出しは、破壊読み出しではないため、
書き込みを行うことなく接続部から失われた電荷を補償
するのみで済ますこともできる。その場合には、Ｄ０、
Ｄ１に正常に書き込みが行われたときに分極方向に応じ
て接続部ＣＡ、ＣＣに現れる電位をＤ０、Ｄ１に与え、
ＴＡ２、ＴＣ２をオンさせた後に、オフとし、接続部Ｃ
Ａ、ＣＣの電位を通常の書き込みを行った直後の電位に
復帰させる。なお、本実施例においても、第１のビット
線Ｂと第２のビット線Ｄは同時に使用されることがない
ため、同一配線とすることが可能である。これにより、
配線を簡素化することができる。
の電位を予め定められた初期値に設定した後、ＴＡ２、
ＴＣ２をオフして接続部ＣＡ、ＣＣをフローティング状
態とする。その後、Ｂ０、Ｂ１にそれぞれのセルに書き
込むデータに対応した電圧（ＶＤＤまたは接地レベル）
に設定する。この状態で、Ｆ０を一旦ＶＤＤに引き上
げ、その後接地レベルに落として書き込みを行う。リフ
レッシュ時の読み出しは、破壊読み出しではないため、
書き込みを行うことなく接続部から失われた電荷を補償
するのみで済ますこともできる。その場合には、Ｄ０、
Ｄ１に正常に書き込みが行われたときに分極方向に応じ
て接続部ＣＡ、ＣＣに現れる電位をＤ０、Ｄ１に与え、
ＴＡ２、ＴＣ２をオンさせた後に、オフとし、接続部Ｃ
Ａ、ＣＣの電位を通常の書き込みを行った直後の電位に
復帰させる。なお、本実施例においても、第１のビット
線Ｂと第２のビット線Ｄは同時に使用されることがない
ため、同一配線とすることが可能である。これにより、
配線を簡素化することができる。
【００４７】
【発明の効果】以上説明したように、本発明の不揮発性
半導体メモリ装置は、電源オフにより失われた強誘電体
の分極により誘起された電荷を電源投入時に補償するも
のであるので、電源オフにより記憶データが消えること
がなく、電源投入後には、電源オフ前の記憶データを利
用することが可能になる。また、一定時間経過以内に記
憶データをリフレッシュするものであるので、書き込み
後長時間が経過しても信頼性高くデータを読み出すこと
が可能になる。
半導体メモリ装置は、電源オフにより失われた強誘電体
の分極により誘起された電荷を電源投入時に補償するも
のであるので、電源オフにより記憶データが消えること
がなく、電源投入後には、電源オフ前の記憶データを利
用することが可能になる。また、一定時間経過以内に記
憶データをリフレッシュするものであるので、書き込み
後長時間が経過しても信頼性高くデータを読み出すこと
が可能になる。
【図１】本発明の実施の形態を説明するためのメモリセ
ルの回路図。
ルの回路図。
【図２】本発明の実施例において用いられるスイッチン
グ素子である電界効果トランジスタの断面図。
グ素子である電界効果トランジスタの断面図。
【図３】本発明の実施の形態を説明するためのブロック
図。
図。
【図４】本発明の第１の実施例を説明するためのメモリ
セル部の回路図。
セル部の回路図。
【図５】本発明の第２の実施例を説明するためのメモリ
セル部の回路図。
セル部の回路図。
【図６】従来技術の半導体装置の断面図。
【図７】従来技術の半導体装置の断面図。
【図８】従来技術の半導体装置の断面図。
【図９】従来技術の不揮発性メモリ装置の回路図。
１ 強誘電体容量素子 ２ 電界効果トランジスタ ３ スイッチング素子 ４ 強誘電体容量素子と電界効果トランジスタのゲート
との接続部 ５ 基板またはウェル ６ 拡散層 ９ メモリセルアレイ １０ 電位付与回路 １１ データ判別回路 １２ 入出力制御回路 １３ 立ち上げ処理回路 １４ データ識別回路 １５ リフレッシュ処理回路 １８ ｐ型シリコン基板 １９ ｎ型ソース領域 ２０ ｎ型ドレイン領域 ２１ ソース電極 ２２ ドレイン電極 ２３ 酸化シリコン膜 ２４ 多結晶シリコン膜 ２５、３２、３４、４２ 強誘電体膜 ２６ ゲート電極 ２７ オーミック電極 ２９ ｐ型シリコンウェル ３０ ｎ+ 型ドレイン領域 ３１ ｎ+ 型ソース領域 ３３ 白金層 ３５ ゲート白金層 ３６ チャネル領域 ３７ ｐ型ＧａＡｓ基板 ３８ ｎ型ソース領域 ３９ ｎ型ドレイン領域 ４０ ｎ- 拡散層 ４１ 導電体膜 ４３ ゲート上部電極 ＣＬ コントロールライン ＤＬ 電位付与配線 ＧＬ 共通電位線 ＳＬ 基板電位線 ＷＬ ワード線
との接続部 ５ 基板またはウェル ６ 拡散層 ９ メモリセルアレイ １０ 電位付与回路 １１ データ判別回路 １２ 入出力制御回路 １３ 立ち上げ処理回路 １４ データ識別回路 １５ リフレッシュ処理回路 １８ ｐ型シリコン基板 １９ ｎ型ソース領域 ２０ ｎ型ドレイン領域 ２１ ソース電極 ２２ ドレイン電極 ２３ 酸化シリコン膜 ２４ 多結晶シリコン膜 ２５、３２、３４、４２ 強誘電体膜 ２６ ゲート電極 ２７ オーミック電極 ２９ ｐ型シリコンウェル ３０ ｎ+ 型ドレイン領域 ３１ ｎ+ 型ソース領域 ３３ 白金層 ３５ ゲート白金層 ３６ チャネル領域 ３７ ｐ型ＧａＡｓ基板 ３８ ｎ型ソース領域 ３９ ｎ型ドレイン領域 ４０ ｎ- 拡散層 ４１ 導電体膜 ４３ ゲート上部電極 ＣＬ コントロールライン ＤＬ 電位付与配線 ＧＬ 共通電位線 ＳＬ 基板電位線 ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792
Claims (14)
- 【請求項１】 強誘電体容量素子と、該強誘電体容量素
子の一方の電極にゲート電極が接続された電界効果トラ
ンジスタと、第１および第２の端子と制御ゲート端子と
を有し前記電界効果トランジスタのゲート電極に第２の
端子が接続されたスイッチング素子と、を有するメモリ
セルをマトリックス状に配置してなるメモリ装置であっ
て、前記強誘電体容量素子の他方の電極がワード線に接
続され、前記電界効果トランジスタのソースが共通電位
端子に、そのドレインが直接または制御ゲート端子が第
２のワード線に接続された第２のスイッチング素子を介
して第１のビット線に接続され、前記スイッチング素子
の第１の端子が第２のビット線に接続され、その制御ゲ
ート端子が前記ワード線と平行に走る制御線に接続され
ていることを特徴とする不揮発性半導体メモリ装置。 - 【請求項２】 前記第１のビット線が前記第２のビット
線を兼ねていることを特徴とする請求項１記載の不揮発
性半導体メモリ装置。 - 【請求項３】 前記強誘電体容量素子の前記一方の電極
が前記電界効果トランジスタの前記ゲート電極と一体的
に形成されていることを特徴とする請求項１記載の不揮
発性半導体メモリ装置。 - 【請求項４】 電源投入時に、前記強誘電体容量素子を
一方の分極状態となるように操作し、このとき分極の反
転が起こったか否かを判定することによって記憶データ
を読み出し、該読み出しデータを該当するメモリセルに
書き込む立ち上げ処理を行う機能が備えられていること
を特徴とする請求項１記載の不揮発性半導体メモリ装
置。 - 【請求項５】 一定の時間経過以内に前記メモリセルの
記憶データを読み出しこの読み出しデータを当該メモリ
セルに書き込むリフレッシュ機能が備えられていること
を特徴とする請求項１記載の不揮発性半導体メモリ装
置。 - 【請求項６】 強誘電体容量素子と、該強誘電体容量素
子の一方の電極にゲート電極が接続された電界効果トラ
ンジスタと、第１および第２の端子と制御ゲート端子と
を有し前記電界効果トランジスタのゲート電極に第２の
端子が接続されたスイッチング素子と、を有するメモリ
セルがマトリックス状に配置され、前記強誘電体容量素
子の他方の電極がワード線に接続され、前記電界効果ト
ランジスタのソースが共通電位端子に、そのドレインが
直接または制御ゲート端子が第２のワード線に接続され
た第２のスイッチング素子を介して第１のビット線に接
続され、前記スイッチング素子の第１の端子が第２のビ
ット線に接続され、その制御ゲート端子が前記ワード線
と平行に走る制御線に接続されているメモリ装置の駆動
方法であって、前記ワード線を低電圧状態とした状態
で、前記第２のビット線を介して前記電界効果トランジ
スタのゲート電極に所定の電圧を付与した後に、前記ワ
ード線に反対方向に分極された強誘電体容量素子の強誘
電体の分極状態を反転させることのできる高電圧を印加
し、このとき前記ゲート電極に生じる電圧変化を利用し
て記憶データを読み出すことを特徴とする不揮発性半導
体メモリ装置の駆動方法。 - 【請求項７】 前記ゲート電極に生じる電圧変化を前記
第２のビット線を介して検出することにより、あるい
は、第１のビット線を介して前記電界効果トランジスタ
のドレイン電流に起因する電圧変化を検出することによ
り、前記記憶データを読み出すことを特徴とする請求項
６記載の不揮発性半導体メモリ装置の駆動方法。 - 【請求項８】 電源投入後に、請求項６記載のデータ読
み出しを行い、この読み出しデータを該当するメモリセ
ルに書き込む立ち上げ処理を行うことを特徴とする不揮
発性半導体メモリ装置の駆動方法。 - 【請求項９】 前記電界効果トランジスタのゲート電極
に所定の電圧を印加した状態でフローティング状態とし
た後、記憶データに応じた電圧を第１のビット線を介し
て前記電界効果トランジスタのドレインに印加し、前記
ワード線を低電圧から一旦高電圧に引き上げ再び低電圧
に戻すことによって記憶データの書き込みを行うことを
特徴とする請求項８記載の不揮発性半導体メモリ装置の
駆動方法。 - 【請求項１０】 記憶データの読み出し時に前記強誘電
体容量素子の分極状態に反転が起こらなかった場合に
は、前記電界効果トランジスタのゲート電極にその記憶
データに対応する電圧を付与した後に該ゲート電極をフ
ローティング状態とし、記憶データの読み出し時に前記
強誘電体容量素子の分極状態に反転が起った場合には、
該強誘電体容量素子の分極状態を反転させた後、前記電
界効果トランジスタのゲート電極にその記憶データに対
応する電圧を付与した後に該ゲート電極をフローティン
グ状態とすることを特徴とする請求項８記載の不揮発性
半導体メモリ装置の駆動方法。 - 【請求項１１】 強誘電体容量素子と、該強誘電体容量
素子の一方の電極にゲート電極が接続された電界効果ト
ランジスタと、第１および第２の端子と制御ゲート端子
とを有し前記電界効果トランジスタのゲート電極に第２
の端子が接続されたスイッチング素子と、を有するメモ
リセルがマトリックス状に配置され、前記強誘電体容量
素子の他方の電極がワード線に接続され、前記電界効果
トランジスタのソースが共通電位端子に、そのドレイン
が直接または制御ゲート端子が第２のワード線に接続さ
れた第２のスイッチング素子を介して第１のビット線に
接続され、前記スイッチング素子の第１の端子が第２の
ビット線に接続され、その制御ゲート端子が前記ワード
線と平行に走る制御線に接続されているメモリ装置の駆
動方法であって、前記スイッチング素子をオフ状態と
し、前記電界効果トランジスタのドレインに前記第１の
ビット線を介して記憶させるデータに対応する電圧を印
加しておき、前記ワード線に印加する電圧を低電圧から
一旦高電圧に引き上げ再び低電圧に戻して書き込みを行
うことを特徴とする不揮発性半導体メモリ装置の駆動方
法。 - 【請求項１２】 前記スイッチング素子をオフ状態と
し、前記ワード線に所定の電圧を印加した状態で、前記
第１のビット線を介して前記電界効果トランジスタのド
レインに所定の電圧を印加し、このとき流れるドレイン
電流に起因する電圧変化を検出することによって記憶デ
ータの読み出しを行うことを特徴とする請求項１１記載
の不揮発性半導体メモリ装置の駆動方法。 - 【請求項１３】 一定時間経過以内に記憶データの読み
出しを行い、その読み出された記憶データを請求項１１
に記載された方法により該当メモリセルに書き込むこと
を特徴とする不揮発性半導体メモリ装置の駆動方法。 - 【請求項１４】 強誘電体容量素子と、該強誘電体容量
素子の一方の電極にゲート電極が接続された電界効果ト
ランジスタと、第１および第２の端子と制御ゲート端子
とを有し前記電界効果トランジスタのゲート電極に第２
の端子が接続されたスイッチング素子と、を有するメモ
リセルがマトリックス状に配置され、前記強誘電体容量
素子の他方の電極がワード線に接続され、前記電界効果
トランジスタのソースが共通電位端子に、そのドレイン
が直接または制御ゲート端子が第２のワード線に接続さ
れた第２のスイッチング素子を介して第１のビット線に
接続され、前記スイッチング素子の第１の端子が第２の
ビット線に接続され、その制御ゲート端子が前記ワード
線と平行に走る制御線に接続されているメモリ装置の駆
動方法であって、一定時間経過以内に、記憶データの読
み出しを行い、その読み出したデータに従って前記電界
効果トランジスタのゲート電極の電圧を当初のデータ書
き込み時の電圧に復帰させるリフレッシュ処理を行うこ
とを特徴とする不揮発性半導体メモリ装置の駆動方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8143924A JP2982692B2 (ja) | 1996-06-06 | 1996-06-06 | 不揮発性半導体メモリ装置およびその駆動方法 |
| EP97109207A EP0811982A3 (en) | 1996-06-06 | 1997-06-06 | Non-volatile ferroelectric memory device for storing data bits restored upon power-on and intermittently refreshed |
| US08/879,483 US5912835A (en) | 1996-06-06 | 1997-06-06 | Non-volatile ferroelectric memory device for storing data bits restored upon power-on and intermittently refreshed |
| KR1019970024044A KR100263259B1 (ko) | 1996-06-06 | 1997-06-07 | 전원을 켤 때 및 간헐적으로 리프레시될 때 복원된 데이타 비트들을 저장하기 위한 비휘발성 강유전체 메모리 소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8143924A JP2982692B2 (ja) | 1996-06-06 | 1996-06-06 | 不揮発性半導体メモリ装置およびその駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09326200A true JPH09326200A (ja) | 1997-12-16 |
| JP2982692B2 JP2982692B2 (ja) | 1999-11-29 |
Family
ID=15350269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8143924A Expired - Fee Related JP2982692B2 (ja) | 1996-06-06 | 1996-06-06 | 不揮発性半導体メモリ装置およびその駆動方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5912835A (ja) |
| EP (1) | EP0811982A3 (ja) |
| JP (1) | JP2982692B2 (ja) |
| KR (1) | KR100263259B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020001622A (ko) * | 2000-06-27 | 2002-01-09 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체기억장치 및 그 구동방법 |
| US6967891B2 (en) | 2003-03-17 | 2005-11-22 | Sony Corporation | Information processing apparatus and semiconductor memory |
| JP2013530482A (ja) * | 2010-06-11 | 2013-07-25 | レイディアント テクノロジーズ，インコーポレイテッド | 強誘電体キャパシタによって制御される可変インピーダンス回路 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040134873A1 (en) * | 1996-07-25 | 2004-07-15 | Li Yao | Abrasive-free chemical mechanical polishing composition and polishing process containing same |
| JP3741852B2 (ja) * | 1998-01-22 | 2006-02-01 | ローム株式会社 | データ記憶装置 |
| US6198652B1 (en) * | 1998-04-13 | 2001-03-06 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor integrated memory device |
| EP1126525A3 (en) * | 2000-02-15 | 2005-10-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device, method for driving the same and method for fabricating the same |
| US6449184B2 (en) * | 2000-06-19 | 2002-09-10 | Matsushita Electric Industrial Co., Ltd. | Method for driving semiconductor memory |
| CN1229867C (zh) * | 2000-07-13 | 2005-11-30 | 松下电器产业株式会社 | 半导体存储装置的驱动方法 |
| DE10056546C1 (de) * | 2000-11-15 | 2002-06-20 | Infineon Technologies Ag | Anordnung und Verfahren zur Erhöhung der Speicherdauer und der Speichersicherheit in einem ferroelektrischen oder ferromagnetischen Halbleiterspeicher |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH02185789A (ja) * | 1989-01-12 | 1990-07-20 | Seiko Epson Corp | 強誘電体集積回路 |
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- 1997-06-06 EP EP97109207A patent/EP0811982A3/en not_active Ceased
- 1997-06-06 US US08/879,483 patent/US5912835A/en not_active Expired - Lifetime
- 1997-06-07 KR KR1019970024044A patent/KR100263259B1/ko not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0811982A2 (en) | 1997-12-10 |
| US5912835A (en) | 1999-06-15 |
| KR100263259B1 (ko) | 2000-09-01 |
| EP0811982A3 (en) | 1999-11-17 |
| JP2982692B2 (ja) | 1999-11-29 |
| KR980004953A (ko) | 1998-03-30 |
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