JP2013530482A - 強誘電体キャパシタによって制御される可変インピーダンス回路 - Google Patents

Abstract

強誘電体キャパシタ、可変インピーダンス素子および導電性負荷を含むメモリセルが開示される。第１および第２の分極状態を特徴とする強誘電体キャパシタは、制御端子と第１のスイッチ端子との間に接続される。可変インピーダンス素子は、制御端子上の信号によって決定される、第１および第２のスイッチ端子間のインピーダンスを有する。導電性負荷は、第１の電力端子と第１のスイッチ端子との間に接続される。第２のスイッチ端子は、第２の電力端子に接続される。電位差が、第１および第２の電力端子間に印加された場合に、第１のスイッチ端子上の電位は、強誘電体キャパシタの分極状態によって決定された方法で変化する。
【選択図】図１

Description

メモリをプログラムするかまたはメモリを維持するための電力が必ずしも利用可能だとは限らない環境で、不揮発性メモリの少数ビットが必要とされる多くの用途が存在する。ラインを監視し、かつ事象が発生した場合に、ラインにおける事象の発生を記録するメモリを検討する。電力は、事象が発生する時間中に利用可能なだけである。すなわち、唯一の電力は、事象信号における電力である。さらに、信号における電力は、きわめて小さい可能性がある。原則として、メモリには、メモリに電力を供給し、かつ監視状態における回路を維持するバッテリなど、メモリ自体の電源を設けることができる。しかしながら、かかる機構は、バッテリの交換を必要とし、メモリのコストを著しく増加させる。

理想的には、メモリは、長期間にわたってラインを監視でき、かつ独立した電源を用いずに、ラインにおける事象を記録できるべきである。電力が、いくらか後の時間にメモリに印加された場合に、メモリは、メモリに電力が供給されなかった期間中に事象が発生したか否かを反映する状態を呈するべきである。

本発明は、第１および第２の分極状態を特徴とする強誘電体キャパシタと、制御端子上の信号によって決定される、第１および第２のスイッチ端子間のインピーダンスを有する可変インピーダンス素子と、第１の電力端子と第１のスイッチ端子との間に接続される導電性負荷と、を含むメモリセルである。強誘電体キャパシタは、制御端子と第１のスイッチ端子との間に接続され、第２のスイッチ端子は、第２の電力端子に接続される。電位差が、第１および第２の電力端子間に印加された場合に、第１のスイッチ端子上の電位は、強誘電体キャパシタの分極状態によって決定された方法で変化する。

本発明の一態様において、分極状態は、第１および第２の電力端子間に印加されている電位差に応じて、第１の状態から第２の状態に切り替わる。メモリセルには、分極状態が、印加された電位差に応じて第１の状態から第２の状態に切り替わる場合に、分極状態を第１の分極状態にリセットするフィードバック回路が含まれる。フィードバック回路には、電位差が第１および第２の電力端子間に印加された場合に、第１のスイッチ端子と第１の電力端子との間の始動電位を測定するフィードバック素子が含まれる。フィードバック回路は、始動電位に基づいて、分極状態を第１の分極状態に設定する。

図１は、本発明の一実施形態による自律メモリ回路の概略図である。 図２は、本発明による自律メモリ回路の別の実施形態の概略図である。 図３は、ベース抵抗４３を有するＮＰＮトランジスタ４６をスイッチとして示す。 図４は、スイッチング素子として強誘電体ＦＥＴ５１を利用する自律メモリ回路の概略図である。 図５Ａは、自律メモリ回路システムを示す。図５Ｂは、自律メモリ回路システムを示す。 図６は、本発明の一態様に基づいてフィードバック経路を利用する不揮発性ラッチのブロック図である。 図７は、一実施形態によるメモリ回路が電源投入された場合の、図３に示す母線およびノード４９’上の電位を示す。 図８は、本発明による不揮発性ラッチの一実施形態の概略図である。 図９は、本発明によるラッチの別の実施形態を示す。 図１０は、本発明によるラッチの別の実施形態を示す。 図１１は、本発明の別の実施形態によるユニポーララッチを示す。 図１２は、本発明によるラッチの別の実施形態を示す。 図１３は、図１２に示す実施形態において利用可能な強誘電体継電器の一実施形態を示す。

本発明がその利点を提供する方法は、図１を参照するとより容易に理解できるが、図１は、本発明の一実施形態による自律メモリ回路の概略図である。自律メモリ回路２０には、強誘電体キャパシタ２１と、電流で作動する制御入力部２５を有するスイッチ２３と、が含まれる。導電性負荷２２が、母線とスイッチ２３との間に接続される。

強誘電体キャパシタ２１は、強誘電体キャパシタ２１にわたって電圧を印加することによって切り替えることができる残留分極を有する。すなわち、キャパシタにわたる電圧がない状態で、キャパシタの誘電体は、電気的に分極されている。誘電体は、それがアップまたはダウンに分極されることに対応する２つの状態を有する。電圧が、強誘電体キャパシタにわたって印加された場合に、電界が、強誘電体キャパシタに生成される。電界方向が、残留分極の方向と同じである場合に、小電流が、強誘電体キャパシタの２つのプレートを接続する回路に流れる。他方では、印加された電界が、残留分極の方向と反対の方向である場合に、残留分極は、方向を変更して新しい電界方向と一致し、大電流が、外部回路に流れる。電流および電流が流れるときの電圧の大きさは、強誘電体キャパシタの組成、面積および厚さを調整することによって設定することができる。

スイッチ２３は、電流が制御入力部２５に入ると、高インピーダンス状態から低インピーダンス状態に変わる。回路２０において、スイッチ２３への入力線の電位が、スイッチの状態と無関係に、グランドまたはその近くのままであると仮定される。以下の説明を単純化するために、母線が正であること、および正の母線電位が強誘電体キャパシタ２１のプレートにわたって印加された場合に、「アップ」残留分極状態が設定されると仮定される。しかしながら、入力が電力を基準とし、かつ出力がグランドを基準とする他の実施形態を利用することができる。

最初に、強誘電体キャパシタ２１が、アップ状態に分極されていると仮定する。電力がオンされると、スイッチ２３は、最初はオフ状態である。したがって、ノード２６の電位は、Ｖに増加する。強誘電体キャパシタ２１に印加される電界もまたアップ方向であり、強誘電体キャパシタ２１は、状態を反転させない。したがって、スイッチ２３の入力部にはほとんど電流が流れず、スイッチ２３はオフのままであり、自律メモリ回路２０の出力は、素早くＶの電位になる。

次に、強誘電体キャパシタ２１が、ダウン状態に分極されてていると仮定する。電力がオンされると、強誘電体キャパシタ２１にわたって印加された電界は、強誘電体キャパシタ２１の残留分極の電界と反対であり、強誘電体キャパシタ２１は、状態を反転させ、印加された電界と一致する。この場合に、大電流が、スイッチ２３の制御入力部に流れ込み、スイッチ２３は、導通状態に入る。ノード２６は、Ｖより低い中間状態に降下する。特定の電位は、スイッチの詳細に依存する。この中間状態は、強誘電体キャパシタ２１がそのアップ状態へのスイッチングを終えるまで、そのままである。その時点で、これ以上の電荷が強誘電体キャパシタ２１から流れることはなく、スイッチ２３は、再び非導通状態に入る。したがって次に、ノード２６の電位は、再びＶに増加する。

したがって、電力がオンされた後で、自律メモリ回路２０は、強誘電体キャパシタ２１が状態を切り替えるために必要とされる期間にわたって、強誘電体キャパシタ２１の分極状態に依存する一時的出力を有する。電力がオンされたときに強誘電体キャパシタ２１が、アップであり、かつ切り替わらない場合に、出力は、ほとんど直ちに高くなる。電力がオンされたときに強誘電体キャパシタ２１が、ダウンであり、かつ切り替わる場合に、出力は、一時的期間は中間状態になり、次に高くなる。その一時的期間後、出力は常に高くなり、強誘電体キャパシタ２１は、アップ分極状態になる。

ここで、図２は、本発明による自律メモリ回路の別の実施形態における概略図である。自律メモリ回路３０は、次の点で自律メモリ回路２０と異なる。すなわち、スイッチ３３が、電流信号ではなく電圧信号に基づいて切り替わり、かつキャパシタ３４が、電荷−電圧変換を提供するために追加されたという点で異なる。電力が印加されたときに強誘電体キャパシタ２１がアップ状態である場合に、強誘電体キャパシタ２１はアップ状態のままであり、スイッチ３３は、電荷がキャパシタ３４によってほとんど受け取られないので、導電性にはならない。

電力が印加されたときに強誘電体キャパシタ２１がダウン状態である場合に、強誘電体キャパシタ２１は、電力の増加と共に、その分極を反転し始める。分極における変化は、放出されてキャパシタ３４に蓄積される電荷を生じ、それによって、スイッチ３３の入力部における電位を上昇させる。キャパシタ３４が正しく選択された場合に、ライン２５上の電位の増加は、スイッチ３３を導通させるのに十分であり、それによって、ノード２６における電位を低下させる。強誘電体キャパシタ２１が状態を変化させている限り、ノード２６は、グランドとＶとの間の中間電位のままである。ひとたび強誘電体キャパシタ２１が状態を完全に変化させると、追加電荷は、キャパシタ３４に蓄積されない。次に、キャパシタ３４上の電荷は、スイッチ３３における漏れ電流によって決定された速度で漏れる。この時点において、スイッチ３３は、再び非導通となり、ノード２６は、Ｖに上昇する。したがって、自律メモリ回路３０は、上記の自律メモリ回路２０と類似の方法で動作する。すなわち、電源投入中に、出力信号を監視して、電源投入前の強誘電体キャパシタ２１の状態を判定することができる。電源投入が完了した後で、出力は高くなり、強誘電体キャパシタ２１はアップ状態になる。

本発明による自律メモリ回路の上記の実施形態は、スイッチを利用して、電源投入時に強誘電体キャパシタの状態を変更する。しかしながら、増幅器または他の可変抵抗装置を利用することが可能である。ここで図３および４は、上記のスイッチの代わりにアナログ装置が用いられる、本発明の一態様による自律メモリ回路における２つの実施形態の概略図である。図３に示す自律メモリ回路４０は、ベース抵抗４３を有するＮＰＮトランジスタ４６をスイッチとして利用する。導電性負荷は、抵抗器４４である。電源投入時に、キャパシタ４２は、強誘電体キャパシタ４１から移動されたどんな電荷も、トランジスタ４６のエミッタ抵抗に対してコレクタを制御する電圧に変換する。キャパシタ４２用の放電時間は、抵抗器４３によって制御され、かつ強誘電体キャパシタ４１の初期状態がダウンに分極されている場合に、ノード４９’における電位が、始動中にバス４５上の電位未満に留まる時間を決定する。電源投入後、強誘電体キャパシタ４１の状態は、矢印４７によって示すようにアップ分極状態である。場合によっては、抵抗器４４、強誘電体キャパシタ４１および抵抗器４３における値の適切な選択によって、回路は、キャパシタ４２なしに適切に動作することが可能になる。

ここで図４は、スイッチング素子として強誘電体ＦＥＴ５１を利用する自律メモリ回路の概略図である。自律メモリ回路５０は、図３に関連して上記した自律メモリ回路４０と類似の方法で動作する。強誘電体ＦＥＴ５１は、入力ノード上の電位によって制御される、ノード４９とグランドとの間の可変抵抗を提供する。強誘電体ＦＥＴは、当該技術分野において周知であり、したがってここで詳細には説明しない。読者は、これらの装置のより詳細な説明のためには米国特許第５，０７０，３８５号明細書を参照されたい。強誘電体ＦＥＴは、強誘電体キャパシタ４１と同じ製造システムで製造して、それらを低コストで同時に構築できるようにすることが可能である。強誘電体装置が、シリコンウエハなどの結晶基板を必要としないことにもまた留意されたい。装置は、製造温度に耐えられる任意の基板上に製造することができ、したがって回路全体は、非晶質基板上に製造することができ、これは、製造コストをかなり低減する。

上記の自律メモリ回路の動作は、プログラムモードおよび読み取りモードに分割することができる。プログラムモードにおいて、外部電力はバス４５上で必要とされず、キャパシタ４２は必要ではない。図３を再び参照し、かつ強誘電体キャパシタ４１が、自律メモリ回路４０の以前の読み取りによって、プログラムモードに入る前にアップ状態にリセットされたと仮定する。強誘電体キャパシタ４１をリセットするために十分な電圧を有する正パルスが、入力部に印加された場合に、強誘電体キャパシタ４１の状態は、ダウン状態に変わり、状態が変更されるまで、そこに留まる。正の入力パルスは、強誘電体キャパシタ４１の分極を反転させ、それは、電流がノード４９からトランジスタ４６に流れ込むことに帰着する。正パルスはまた、強誘電体キャパシタ４１のリセットに起因する電流が、トランジスタ４６のコレクタ／エミッタ経路を通ってグランドに分路されるように、抵抗器４３を通してトランジスタ４６をオンする。新しい状態は、強誘電体キャパシタ４１が読み取りにおいてリセットされるまで、どんな電力もなく、外部回路が自律メモリ回路４０に接続されることもなく、強誘電体キャパシタ４１に記憶されたままである。回路の電源が切られている間に、正パルスがノード４９に印加された場合に、強誘電体キャパシタ４１は、それが既にアップでなければ、アップに切り替えられる。したがって、自律メモリ回路４０は、それが、プログラミングソースによって供給される電力以外の電力を、記録モードの間に必要としないという点で、後で読み取るために電界における事象を記録することによく適している。さらに、プログラミングソースによって要求される電力は、非常に小さい。プログラミング中に流れる唯一の電流は、強誘電体キャパシタ４１が状態を反転させる場合に、強誘電体キャパシタ４１から移動される電荷によって表される電流に加えて、トランジスタ４６のベースを通る漏れ電流である。プログラミングソースからの電力消費は、トランジスタを適切に選択すれば、マイクロワット未満にすることができる。

自律メモリ回路４０は、自律メモリ回路４０に電源投入することによって、アップ状態に自動的にリセットする。抵抗器４４、およびトランジスタがプログラミング中にオンされる程度が、電源投入段階中に消費される電力を決定する。再び、電力要求は、極めて小さくすることができ、したがって監視されている装置からの信号は、装置をリセットするのに十分になり得る。ひとたびリセットされると、電力消費は、トランジスタ４６がオフなので低い。

ここで、図５Ａおよび５Ｂは、自律メモリ回路システムを示す。図５Ａは、本発明による電界装置における一実施形態の概略図であり、図５Ｂは、図５Ａに示す電界装置６０などの電界装置の状態を読み取るための読み取り回路の概略図である。電界装置６０には、上記のような強誘電体キャパシタ４１およびスイッチング素子４６が含まれる。読み取り装置６５は、抵抗負荷４４、電荷−電圧変換器４２、および電力がバス４５に印加された場合にノードＡ’における電位を測定するコントローラ６３を提供する。電界装置６０は、電界装置６０の端子ＡおよびＢを、読み取り装置６５の端子Ａ’およびＢ’にそれぞれ接続することよって、読み取り装置６５に接続される。

また、本発明の自律メモリ回路を用いて、不揮発性ラッチを構成することができる。上記の自律メモリ回路実施形態は、自律メモリ回路への電力印加の前における強誘電体キャパシタの状態にかかわらず、電源投入後に「アップ」状態である状態を仮定する。電源投入中にデータが破壊されないようにラッチ機能を提供するために、電力が印加されたときに強誘電体キャパシタがダウン状態だった場合には、ある種のフィードバック回路を設けて、強誘電体キャパシタの状態をダウン状態にリセットしなければならない。

本発明の一態様において、自律メモリ回路の出力部からスイッチ／増幅器の制御入力部にフィードバック経路が設けられる。ここで図６は、本発明のこの態様に基づいたフィードバック経路を利用する不揮発性ラッチ７０のブロック図である。ラッチ７０におけるフィードバック回路７７は、自律メモリ回路が電源投入されると、ノード７６と母線７８との間の電位差を測定する。負荷７１にわたる電位差が、所定の閾値より大きい場合に、フィードバック回路７７は、スイッチ７３を導通状態にして強誘電体キャパシタ７２をダウン状態に設定する信号をライン７５上に生成する。スイッチ７３がオンすると、フィードバック回路７７用の制御入力部は、永続的にオンに保持され、回路はラッチする。

ここで図７は、強誘電体キャパシタ４１がアップおよびダウン状態で自律メモリ回路４０が電源投入された場合の時間の関数として、図３に示す母線およびノード４９’上の電位を示す。回路４０が電源投入されたときに強誘電体キャパシタ４１がダウン状態である場合に、ノード４９’上の電位は、ノード４９’が、強誘電体キャパシタ４１に分極状態を変更させ始める値に達するまで、最初は母線電位と共に増加する。強誘電体キャパシタ４１が分極を反転させ始めると、トランジスタ４６を導通させ始める電荷が放出される。トランジスタ４６が、過度に導通し始めた場合に、ノード４９’上の電位は降下し始め、強誘電体キャパシタ４１は、スイッチングを停止する。トランジスタ４６が十分に導通しない場合に、ノード４９’上の電位は、より速く上昇して強誘電体キャパシタ４１がより速く切り替わるようにし、より多くの電流をトランジスタ４６の制御入力部に送り込み、その導電性を増加させる。したがって、回路は、ゆっくりした上昇速度で、特定の中間においてノード４９の電位で安定する。このように、トランジスタ４６の導電性における変化は、強誘電体キャパシタ４１の状態における変化が完了するまで、ノード４９’における電圧上昇を制限する。この時点において、さらなる電荷は、強誘電体キャパシタ４１から放出されず、したがってトランジスタ４６は、再び非導通となる。強誘電体キャパシタ４１の遷移中の電位は、以下の説明において「シェルフ電圧」Ｖｓと呼ばれる。ノード４９’またはスイッチの他の形態に基づいた自律メモリ回路における類似のノードにおける特定の電位形状は、一般に、特定のスイッチインプリメンテーションに依存する。

図７および特に点曲線を再び参照すると、図３に示す母線およびノード４９’上の電位は、強誘電体キャパシタ４１がアップ状態である状態で、自律メモリ回路４０が電源投入された場合の時間の関数として示されている。強誘電体キャパシタ４１が、電源投入においてオンに切り替わらないので、トランジスタ４６の制御入力部へは電流がほとんど流れず、トランジスタ４６は導通しない。ノード４９上の電位は、直ちに母線４５上の電圧に上昇する。

電力投入シーケンス中にノード４９における出力部に別の回路が装着されている場合に、母線４５に印加される電圧は、次のように十分に高くなければならない。すなわち、強誘電体キャパシタ４１の読み取りに電力を供給するためと同様に、ノード４９に装着された外部回路の入力部に電力を供給するための電流の組み合わされた消費ゆえの導電性負荷４４にわたる電圧降下によって、ノード４９が、強誘電体キャパシタ４１に対する読み取り動作を完了できるほどに十分に高く上昇できなくてはならないことに注目することが重要である。

再び図６を参照する。上記のように、強誘電体キャパシタ７２が、電源投入時にダウン状態である場合に、ノード７６上の電位は、アップ状態に切り替わるために強誘電体キャパシタ７２の状態用に必要とされる期間にわたって、母線７８上の電位より小さい。シェルフ電圧用の特定の値および中間状態の期間は、スイッチ７３、強誘電体キャパシタ７２、および電荷−電圧変換器７４の特性に依存する。フィードバック回路は、Ｖｓと母線７８との間の差を検出しなければならない。フィードバック回路７７は、７８とノード７６との間の電位差が閾値より大きい場合にスイッチ７３をオンするが、その電位差がその閾値未満である場合にはスイッチ７３をオンしない。フィードバック装置用の閾値電圧は、強誘電体キャパシタ７２が切り替わり始めるまで、フィードバック回路７７がその決定をしてはならない。

ここで図８は、本発明による不揮発性ラッチ８０における一実施形態の概略図である。トランジスタ８２は、ラッチ８０における導電性負荷として働く。電源投入中に、トランジスタ８１のゲート上の電位は、ＶまたはＶｓすなわちシェルフ電圧である。電位がＶである場合に、トランジスタ８１は、全面的にオフであり、したがってトランジスタ８１は、高インピーダンスを提供する。この場合に、トランジスタ８１は、決してオンにならず、トランジスタ８３は、オフのままである。出力は高くなり、強誘電体キャパシタ８４は、アップ状態にプログラムされたままである。

Ｖｓがノード８７において生成された場合に、トランジスタ８１は、トランジスタ８１をオンするのに十分な、ドレインおよびゲート間の負電位にさらされ、したがってトランジスタ８１は、シェルフ電圧がノード８７で生成された場合には非常に低いインピーダンスを提供する。トランジスタ８１がオンした場合に、トランジスタ８３はオンし、ノード８６をＶに、かつノード８７をグランドにし、したがってＶの全てを強誘電体キャパシタ８４に印加して、強誘電体キャパシタ８４を再びダウン状態に切り替える。

上記の閾値基準は、シェルフ電圧ＶｓおよびＶ間の差がトランジスタ８１の閾値電圧より大きいように回路を設計することによって満たされる。

電荷−電圧変換機能は、キャパシタ８５によって提供される。ここで、ノードの寄生キャパシタンスおよびトランジスタ８３のゲートキャパシタンスが不十分な場合に、従来のキャパシタを利用することができる。また、センスキャパシタが必要とされる実施形態のいずれかにおいて、強誘電体キャパシタをセンスキャパシタ用に使用することが可能である。

ノード８７をグランドにしてトランジスタ８１をオンするか、またはノード８６をグランドにしてトランジスタ８１をオフすることによってラッチ８０に電力が供給される間に、ラッチ８０をプログラムすることができる。電力がオフの間に、強誘電体キャパシタ８４は、ノード８６または８７に電位を印加することによって、やはりプログラムすることができる。ノード８７が、高くされた場合に、出力は、ラッチが電源投入されると高くなる。ノード８６が高くされた場合に、出力は、ラッチが電源投入されると低くなる。

ここで図９は、本発明によるラッチの別の実施形態を示す。ラッチ９０は、バイポーラトランジスタから構成され、かつラッチ８０に関して上記した方法と類似の方法で動作する。ラッチ９０の状態は、強誘電体キャパシタ９３に記憶され、キャパシタ９４は、強誘電体キャパシタ９３から出る電荷をＮＰＮトランジスタ９２を動作させる電圧に変換する。フィードバック経路は、ＰＮＰ形トランジスタ９１によって提供される。導電性負荷９５は、抵抗器または他の負荷とすることができる。

ラッチ９０におけるトランジスタ９１およびまたはラッチ８０におけるトランジスタ８１のオフインピーダンスが、非常に高くなり得るので、ノード９６およびラッチ８０における対応ノードは、ラッチ出力が高い場合にはフロートして、回路がオンの間にノード９６を静電荷に影響されやすくする可能性があることに留意されたい。この状況は、トランジスタ９１が非導通状態である場合に、キャパシタ９４を放電させるために、抵抗器９９などのプルダウン装置を含むことによって改善することができる。プルダウン装置は、非常に高い値の抵抗器、逆バイアスダイオード（ＭＯＳで構築するのが簡単である）、またはトランジスタ９１をオンする電圧を超える電圧における出力によってオンされるプルダウンスイッチでなければならない。プルダウンスイッチの場合に、スイッチは、出力がＶになった場合にのみオンするべきである。

上記の実施形態において、フィードバック経路は、単一のトランジスタまたはスイッチ装置から構成された。これは、トランジスタ技術がバイポーラ装置を提供したので可能になった。例えば、ラッチ９０は、ＮＰＮおよびＰＮＰトランジスタの両方を利用することが可能である。スイッチを提供するために利用される技術がユニポーラの場合に、フィードバック経路は、追加のスイッチまたはトランジスタを必要とする。例えば、図４に関連して上記した強誘電体ＦＥＴは、ＮチャネルエンハンスメントＦＥＴまたはＮチャネルデプレッションＦＥＴと類似している。負のゲート電圧用の拡張を備えた強誘電体ＦＥＴは、まだ存在しない。したがって、フィードバック経路の異なる形態を利用しなければならない。

ここで図１０は、本発明によるラッチの別の実施形態を示す。ラッチ１００は、ユニポーラスイッチング装置から構成される。導電性負荷１０５、スイッチ１０４、強誘電体キャパシタ７２は、ラッチ１００の自律メモリセル部分を形成する。２つのクランプスイッチ１０２および１０３は、Ｖを出力と比較して、シェルフ電圧がラッチ１００の電源投入中に発生するかどうかを判定し、かつそれに応じてメモリスイッチの状態を設定する。クランプアップスイッチ１０２およびクランプダウンスイッチ１０３は、両方とも閾値を有し、かつ同じタイプのスイッチ（ユニポーラ）である。例えば、２つのクランプスイッチは、エンハンスメントスイッチ、すなわち、それらの制御入力部に電圧が印加されない場合にオフであるエンハンスメントスイッチから構成することが可能である。これは、ＮチャネルＦＥＴ、ＮＰＮバイポーラトランジスタまたは強誘電体ＦＥＴの機能である。

クランプダウンスイッチ１０３は、シェルフ電圧を超えるが、しかしクランプアップスイッチ１０２の閾値より小さい閾値を有する。シェルフ電圧が発生した場合に、クランプダウンスイッチ１０３のターンオンは遅延されるが、しかしＶによってトリガされるクランプアップスイッチ１０２は、オンしてスイッチ１０４をオンし、出力を引き下げ、加えてクランプダウンスイッチ１０３が決してオンしないことを保証する。シェルフ電圧が発生しない場合、すなわち、強誘電体キャパシタ７２が、電力を印加される前にアップ状態に分極された場合に、クランプダウンスイッチ１０３は、クランプアップスイッチ１０２の前にオンし、したがってスイッチ１０４をオフに保ち、かつ出力をハイ状態に保つ。この状況において、クランプアップスイッチ１０２は、結局、クランプダウンスイッチ１０３の後でオンする。しかしながら、ゲート負荷１０１によって、クランプアップスイッチ１０２が、クランプダウンスイッチ１０３を圧倒できないように保証される。ゲート負荷１０１はまた、クランプスイッチによる電力消費を制限する。

ここで図１１は、本発明の別の実施形態によるユニポーララッチを示す。ラッチ１１０は、もっぱらＮＰＮトランジスタから構成される。クランプアップスイッチは、抵抗器１２３および１２４を介してバイアスをかけられたＮＰＮトランジスタ１１２から構成され、かつ抵抗器１２１によって提供されるゲート負荷を有する。クランプダウンスイッチは、抵抗器１１５および１１６から構成された抵抗分割器によって設定された閾値を有するＮＰＮトランジスタ１１３から構成される。抵抗器１１７は、トランジスタ１１２および１１３がオフの場合に、ノード１２５がフロートするのを防ぐための有限漏れ経路を提供する。電荷−電圧変換は、強誘電体キャパシタ１１９が状態を変更する場合に、強誘電体キャパシタ１１９から流れる電荷を受け取るキャパシタ１１８によって実行される。図１０に示すスイッチ１０４は、ＮＰＮトランジスタ１１１によって実現される。

上記の実施形態は、トランジスタから構成されたスイッチを利用する。しかしながら、スイッチはまた、継電器または電気機械装置からを構成することが可能である。ここで図１２は、本発明の別の実施形態によるラッチを示す。ラッチ１５０は、図６においてスイッチ７３によって表されるスイッチング機能用の強誘電体継電器１５２、および図６に示すフィードバック回路７７用の強誘電体継電器１５３を利用する。

強誘電体継電器は、当該技術分野において周知であり、したがって、これらの継電器は、ここで詳細には説明しない。この説明のために、例示的な強誘電体継電器が図１３に示されている。しかしながら、かかる継電器の他の多くの実施形態が、本発明において利用可能である。強誘電体継電器１６０は、２つの電極１６２および１６３間にはさまれた強誘電体材料１６１の層から構成される。この例のために、次のことが仮定される。すなわち、電極１６２は、層１６１の長さにおける変化に応じて、自身の長さを著しく変更することができず、したがって、層１６１の長さが変化した場合に、電極１６２は、層１６１が長さを増加させるかまたは減少させるかに依存してコンタクト１６４が電極１６５の方へかまたはそこから離れる方へ移動するように、曲がると仮定される。層１６１は、印加される電界に応じて層１６１の長さがより短くなることゆえに、電極１６２および１６３間に電位が印加された場合に、コンタクト１６４が電極１６５と接触するように、分極される。電極間に電位が印加されない場合に、コンタクト１６４と電極１６５との間の接触は、断たれている。

強誘電体継電器１６０は、リード１６６を入力部に接続し、リード１６８を出力部に接続し、かつリード１６７を母線１５４に接続することによって、図１２に示す継電器１５３用に使用することができる。同様に、強誘電体継電器１６０は、リード１６７をグランドに接続し、リード１６８を入力部に接続し、かつリード１６６を出力部に接続することによって、継電器１５２用に使用することができる。スイッチング電位は、強誘電体キャパシタ１５１の分極が切り替えられている場合に、強誘電体キャパシタ１５１から移動された電荷によって供給される。

層１６１ならびに電極１６２および１６３がまた、強誘電体キャパシタを形成することに留意されたい。したがって、強誘電体キャパシタ１５１、ならびに強誘電体継電器１５２および１５３おけるキャパシタの相対的キャパシタンスを適切に選択することによって、強誘電体キャパシタ１５１が状態を変更する場合に強誘電体キャパシタ１５１から切り替えられる電荷は、強誘電体継電器１５２および１５３の状態を切り替えるのに十分である。本発明の一実施形態において、相対的キャパシタンスは、キャパシタの相対的面積を操作することによって制御される。強誘電体継電器１５２における強誘電体キャパシタがまた、上記の電荷−電圧変換器の機能を果たし、したがって電圧変換器への追加費用が必要とされないことにもまた留意されたい。

容量性回路が、母線１５４から、素子１５１−１５３に関連する３つの強誘電体キャパシタを通ってグランドまでずっと存在することに留意されたい。３つのキャパシタのサイズを適切に選択することよって、導電性負荷１５５は、除去することが可能である。

本発明の上記の実施形態は、本発明の様々な態様を示すために提供された。しかしながら、異なる特定の実施形態に示された本発明の異なる態様を組み合わせて、本発明の他の実施形態を提供できることを理解されたい。さらに、本発明への様々な修正が、前述の説明および添付の図面から当業者には明白になろう。したがって、本発明は、ただ添付の特許請求の範囲によってのみ限定される。

Claims (24)

1. 第１および第２の分極状態を特徴とする強誘電体キャパシタと、
   制御端子上の信号によって決定される、第１および第２のスイッチ端子間のスイッチインピーダンスを有する可変インピーダンス素子において、前記強誘電体キャパシタが、前記制御端子と前記第１のスイッチ端子との間に接続される可変インピーダンス素子と、
   を含む回路において、
   電位差が、前記第１および第２のスイッチ端子間に印加された場合に、前記強誘電体キャパシタの前記分極状態によって決定された方法で変化する電流が、前記第１のスイッチ端子と前記第２のスイッチ端子との間に流れることを特徴とする回路。
2. 請求項１に記載の回路において、前記制御端子と前記第２のスイッチ端子との間に電荷−電圧変換器をさらに含むことを特徴とする回路。
3. 請求項１に記載の回路において、第１の電力端子と前記第１のスイッチ端子との間に接続された導電性負荷において、前記第２のスイッチ端子が第２の電力端子に接続される導電性負荷をさらに含むことを特徴とする回路。
4. 請求項３に記載の回路において、前記導電性負荷が、前記制御端子上の前記信号によって決定されるインピーダンスを有することを特徴とする回路。
5. 請求項１に記載の回路において、前記可変インピーダンス素子が、バイポーラトランジスタ、強誘電体ＦＥＴ、ＦＥＴ、増幅器、強誘電体継電器、強磁性継電器、および静電ＭＥＭスイッチからなる群から選択されることを特徴とする回路。
6. 請求項１に記載の回路において、前記スイッチインピーダンスが、前記制御端子上の電位の関数として変化し、前記回路が、前記制御端子に接続された電荷−電圧変換器を含むことを特徴とする回路。
7. 請求項６に記載の回路において、前記電荷−電圧変換器が、強誘電体誘電材料を有するキャパシタを含むことを特徴とする回路。
8. 請求項３に記載の回路において、前記分極状態が、前記第１および第２の電力端子間に印加されている電位差に応じて、前記第１の状態から前記第２の状態に切り替わり、前記回路が、前記印加された電位差に応じて前記分極状態が前記第１の状態から前記第２の状態切り替わった場合に、前記分極状態を前記第１の分極状態にリセットするフィードバック回路をさらに含むことを特徴とする回路。
9. 請求項８に記載の回路において、前記フィードバック回路が、前記第１および第２の電力端子の間に前記電位差が印加された場合に前記第１のスイッチ端子と前記第１の電力端子との間の始動電位を測定する、かつ前記始動電位に基づいて前記分極状態を前記第１の分極状態に設定するフィードバック素子を含むことを特徴とする回路。
10. 請求項８に記載の回路において、前記可変インピーダンス素子が、第１のタイプのバイポーラ装置を含み、前記フィードバック素子が、反対のタイプのバイポーラ装置を含むことを特徴とする回路。
11. 請求項１０に記載の回路において、前記バイポーラ装置がバイポーラトランジスタを含むことを特徴とする回路。
12. 請求項１０に記載の回路において、前記バイポーラ装置がＭＯＳＦＥＴを含むことを特徴とする回路。
13. 請求項８に記載の回路において、前記フィードバック回路が、第１のキャパシタンスを特徴とする第１の強誘電体継電器を含むことを特徴とする回路。
14. 請求項８に記載の回路において、前記フィードバック回路が、バイポーラトランジスタ、強誘電体ＦＥＴ、ＦＥＴ、増幅器、強誘電体継電器、強磁性継電器、および静電ＭＥＭスイッチからなる群から選択される装置を含むことを特徴とする回路。
15. 請求項１３に記載の回路において、前記可変インピーダンス素子が、前記第１のキャパシタンスに依存するキャパシタンスを有する第２の強誘電体継電器を含むことを特徴とする回路。
16. 請求項８に記載の回路において、前記フィードバック回路が、フィードバック負荷ならびに第１および第２のフィードバックスイッチを含み、前記フィードバック負荷が、前記印加された電位に応じて、前記第１のフィードバックスイッチによって前記制御端子に接続され、前記第２のフィードバックスイッチが、前記可変インピーダンス素子の前記第１のスイッチ端子上の前記電位が所定の閾値より大きい電位であることに応じて、前記制御端子を前記第２の電力端子に接続することを特徴とする回路。
17. 請求項１６に記載の回路において、前記第１の電力端子が、前記電位差が印加された場合に第１の電力電位であり、前記所定の閾値が、前記第１の電力電位未満であることを特徴とする回路。
18. 請求項１６に記載の回路において、前記可変インピーダンス素子ならびに前記第１および第２のフィードバックスイッチが、同じタイプのスイッチを含むことを特徴とする回路。
19. 請求項１７に記載の回路において、前記スイッチが、ＮチャネルＦＥＴ、ＮＰＮバイポーラトランジスタ、または強誘電体ＦＥＴからなる群から選択されることを特徴とする回路。
20. 第１の強誘電体キャパシタと、
    第２の強誘電体キャパシタによって制御されるスイッチを有する強誘電体継電器において、前記スイッチが、第１および第２のスイッチ端子を有し、前記第１のスイッチ端子が、前記第２の強誘電体キャパシタが第１の分極状態を有する場合に、前記第２のスイッチ端子に接続され、前記第１のスイッチ端子が、前記第２の強誘電体キャパシタが第２の分極状態を有する場合に、前記第２のスイッチ端子から切断される強誘電体継電器と、
    を含む回路において、
    前記第１の強誘電体キャパシタが、前記第２の強誘電体キャパシタと直列に接続され、
    前記第１の強誘電体キャパシタが、前記第１のスイッチ端子に接続され、
    前記第２の強誘電体キャパシタが、前記第２のスイッチ端子に接続されることを特徴とする回路。
21. 請求項２０に記載の回路において、前記第１の強誘電体キャパシタが分極状態を変更した場合に前記第１の強誘電体キャパシタから放出された電荷が、前記第２の強誘電体キャパシタに分極状態を変更させるのに十分であるように選択されたキャパシタンスを、前記第１の強誘電体キャパシタが有することを特徴とする回路。
22. 第１および第２の分極状態を特徴とする強誘電体キャパシタの状態を決定するための方法において、
    制御端子上の信号によって決定される第１および第２のスイッチ端子間のスイッチインピーダンスを有する可変インピーダンス素子を提供することにおいて、前記強誘電体キャパシタが、前記制御端子と前記第１のスイッチ端子との間に接続されることと、
    前記第１および第２スイッチ端子間の電位差を印加することと、
    前記第１のスイッチ端子と前記第２のスイッチ端子との間に流れる電流を測定して、前記強誘電体キャパシタの前記分極状態を決定することと、
    を含むことを特徴とする方法。
23. 請求項２２に記載の方法において、前記強誘電体キャパシタから出る電荷を、前記制御端子に印加される電圧に変換することさらに含むことを特徴とする方法。
24. 請求項２２に記載の方法において、前記分極状態が、第１および第２の電力端子間に印加されている電位差に応じて、前記第１の状態から前記第２の状態に切り替わり、前記方法が、前記分極状態が前記印加された電位差に応じて前記第１の状態から前記第２の状態に切り替わる場合に、前記分極状態を前記第１の分極状態にリセットすることをさらに含むことを特徴とする方法。

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