TW202001895A - 感測一記憶體單元 - Google Patents

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Abstract

本發明描述用於感測一記憶體單元之裝置及方法。該記憶體單元可包含一鐵電記憶體單元。在一讀取操作期間，一第一切換組件可基於儲存於該記憶體單元上之一邏輯狀態來選擇性耦合一感測組件與該記憶體單元以在該記憶體單元與該感測組件之間轉移一電荷。可與該第一切換組件耦合之一第二切換組件可將與該電荷相關聯之一電壓下轉換至該感測組件之一操作電壓內之另一電壓。在一些情況中，該感測組件可依比該記憶體單元操作之一電壓低之一電壓操作以減少功率消耗。

Description

感測一記憶體單元
技術領域係關於感測一記憶體單元。
下文大體上係關於操作一記憶體陣列，且更明確言之，下文係關於感測一記憶體單元。
記憶體裝置廣泛用於儲存各種電子裝置(諸如電腦、無線通信裝置、相機、數位顯示器及其類似者)中之資訊。藉由程式化一記憶體裝置之不同狀態來儲存資訊。例如，二進位裝置具有通常由一邏輯「1」或一邏輯「0」表示之兩個狀態。在其他系統中，可儲存兩個以上狀態。為存取儲存資訊，電子裝置之一組件可讀取或感測記憶體裝置中之儲存狀態。為儲存資訊，電子裝置之一組件可寫入或程式化記憶體裝置中之狀態。
存在各種類型之記憶體裝置，其包含磁性硬碟、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態RAM (DRAM)、同步動態RAM (SDRAM)、鐵電RAM (FeRAM)、磁性RAM (MRAM)、電阻性RAM (RRAM)、快閃記憶體、相變記憶體(PCM)及其他。記憶體裝置可為揮發性或非揮發性的。非揮發性記憶體(例如FeRAM)可長時間保存其所儲存之邏輯狀態，即使缺少一外部電源。揮發性記憶體裝置(例如DRAM)會隨時間損失其儲存狀態，除非其由一外部電源週期性再新。FeRAM可使用類似於揮發性記憶體之裝置架構，但可歸因於使用一鐵電電容器作為一儲存裝置而具有非揮發性。因此，FeRAM裝置可具有比其他非揮發性及揮發性記憶體裝置提高之效能。
改良記憶體裝置一般可包含提高記憶體單元密度、提高讀取/寫入速度、提高可靠性、增加資料保存、減少功率消耗或降低製造成本以及其他度量。亦期望提高記憶體裝置之一感測組件之一效率(例如減少功率消耗、擴大感測邊限)。
本專利申請案主張Vo等人於2018年4月25日申請之名稱為「SENSING A MEMORY CELL」之美國專利申請案第15/962,938號之優先權，該案讓與本發明之受讓人且其全文以引用的方式明確併入本文中。
在一些記憶體裝置中，可判定一記憶體單元之一操作電壓以利用記憶體單元中所使用之一材料(例如一鐵電材料)之電性質來儲存資訊。在一些情況中，記憶體單元之操作電壓可大於周邊電路(例如一感測組件)可操作之另一電壓。當一周邊電路經設計以支援適合於記憶體單元之較大操作電壓時，周邊電路可具有一較大功率消耗、較差感測特性或其他較不夠理想態樣。
本文描述一電路(例如一下轉換電路)及用於在一存取操作(例如一讀取操作)期間使用該電路來感測一記憶體單元之方法。電路(例如一下轉換電路)可經組態以減小一感測組件在一讀取操作期間遇到之一電壓或電荷。例如，當使用一下轉換電路時，感測組件可經組態以依比其中未使用下轉換電路之感測組件低之一功率操作。下轉換電路可基於儲存於一記憶體單元上之一邏輯狀態來選擇性耦合記憶體單元與一感測組件。另外，下轉換電路可將指示儲存於記憶體單元上之邏輯狀態之一電壓限制(例如減小、下轉換)至較適合於感測組件之一第二電壓。下轉換電路可擴大一讀取操作期間之感測組件之一感測窗且可促進感測組件依一節能讀取操作所期望之一操作電壓操作。
在一些情況中，下轉換電路可定位於一記憶體單元與一感測組件之間。電路可包含可配置成一串聯組態之T1 (例如一第一切換組件)及T2 (例如一第二切換組件)。在一些實例中，T1可為一p型金屬氧化物半導體(PMOS)場效電晶體(FET)且T2可為一n型金屬氧化物半導體(NMOS)場效電晶體(FET)。此外，T1可與一節點(例如一第一節點)耦合，且T2可與T1及感測組件耦合，其中T2之一閘極可電連接至節點。在一讀取操作期間，記憶體單元可與節點耦合，且可基於儲存於記憶體單元上之一邏輯狀態來建立節點處之不同電壓。
下轉換電路之T1可經組態以在由於耦合節點與記憶體單元而在節點處出現一第一電壓時接通(例如啟動)。在一些情況中，第一電壓可對應於儲存於記憶體單元上之一「高」邏輯狀態(例如邏輯狀態「1」)。當由於耦合節點與記憶體單元而在節點處出現不同於第一電壓之一第二電壓時，T1可保持不啟動。在一些情況中，第二電壓可對應於儲存於記憶體單元上之一「低」邏輯狀態(例如邏輯狀態「0」)。基於上述電路組態，可使用T1之一臨限電壓及施加至T1之一閘極之一電壓來完成讀取操作期間之T1之此操作。因而，T1可在讀取操作期間基於指示存在於T1之一節點處之記憶體單元105-b之一邏輯狀態之一電荷來將記憶體單元之電荷選擇性轉移至感測組件。
另外，下轉換電路之T2可組態成一源極隨耦器組態，使得當節點處之第一電壓(例如施加至T2之一閘極之電壓)大於T2之一臨限電壓時，T2可接通(例如啟動)以使第一電壓通過節點。因此，T2可藉由T2之臨限電壓來限制(例如減小、下轉換)節點處之第一電壓，且使減小電壓通過感測組件。因而，可藉由選擇T2之臨限電壓來將節點處之第一電壓減小至感測組件之一操作電壓內之一電壓。
T1可基於儲存於記憶體單元上之一邏輯狀態來選擇性啟動以耦合記憶體單元(例如透過節點)與感測組件，例如，T1可在記憶體單元儲存一「高」邏輯狀態(例如邏輯狀態「1」)時啟動，而在記憶體單元儲存一「低」邏輯狀態(例如邏輯狀態「0」)時保持不啟動。節點處之電壓可指示讀取操作期間之記憶體單元之邏輯狀態。另外，當啟動T1時，T2可將節點處之電壓限制(例如減小、下轉換)至可適合於感測組件操作之一減小電壓。如上文所描述，下轉換電路之操作可歸因於感測組件之一較低操作電壓及一擴大感測邊限而提供一更節能及可靠感測操作。
下文將在圖1至圖3之背景中進一步描述上文所引入之本發明之特徵。接著，針對圖4至圖5來描述具體實例。參考與感測一記憶體單元相關之設備圖、系統圖及流程圖來進一步繪示及描述本發明之此等及其他特徵。
圖1繪示根據本發明之態樣之支援感測一記憶體單元之一記憶體陣列100之一實例。圖1係記憶體陣列100之各種組件及特徵之一繪示性示意圖。因而，應瞭解，圖中展示繪示功能相互關係而非其在記憶體陣列100內之實際實體位置之記憶體陣列100之組件及特徵。記憶體陣列100亦可指稱一電子記憶體設備或裝置。記憶體陣列100包含可程式化以儲存不同狀態之記憶體單元105。在一些情況中，各記憶體單元105可為一鐵電記憶體單元，其可包含具有一鐵電材料作為絕緣材料之一電容器。在一些情況中，電容器可指稱一鐵電容器。各記憶體單元105可程式化以儲存表示為一邏輯0及一邏輯1之兩個狀態。各記憶體單元105可彼此上下堆疊以導致雙層記憶體單元145。因此，圖1中之實例可為描繪雙層記憶體陣列之一實例。
在一些情況中，記憶體單元105經組態以儲存兩個以上邏輯狀態。一記憶體單元105可將表示可程式化狀態之一電荷儲存於一電容器中；例如，一帶電及不帶電電容器可分別表示兩個邏輯狀態。一電荷可表示存在於一組件或一導體中或一組件或一導體上之一電荷量。在一些情況中，一電荷可對應於儲存於一記憶體單元105之一電容器中之一邏輯狀態。在一些情況中，一電荷可對應於某一其他值及/或分量。如本文中所使用，一電荷不受限於由一單一質子或電子攜帶之一特定值。DRAM架構通常可使用此一設計，且所採用之電容器可包含具有順電或線性極化性質之一介電材料作為絕緣體。相比而言，一鐵電記憶體單元可包含具有一鐵電材料作為絕緣材料之一電容器。一鐵電電容器之不同電荷位準可表示不同邏輯狀態。鐵電材料具有非線性極化性質；下文將討論一鐵電記憶體單元105之一些細節及優點。
可藉由啟動或選擇字線110及數位線115來對記憶體單元105執行諸如讀取及寫入之操作，其可指稱存取操作。字線110亦可稱為列線、感測線及存取線。數位線115亦可稱為位元線、行線、存取線。字線及數位線或其類似物之指涉物可在不失理解或操作之情況下互換。字線110及數位線115可彼此垂直(或近乎垂直)以產生一陣列。取決於記憶體單元之類型(例如FeRAM、RRAM)，可存在諸如(例如)板線之其他存取線。應瞭解，可基於記憶體單元之類型及/或用於記憶體裝置中之特定存取線來改動記憶體裝置之準確操作。
啟動或選擇一字線110或一數位線115可包含將一電壓施加至各自線。字線110及數位線115可由導電材料(諸如金屬(例如銅(Cu)、鋁(Al)、金(Au)、鎢(W))、金屬合金、碳、導電摻雜半導體或其他導電材料、合金、化合物或其類似者)製成。
記憶體陣列100可為二維(2D)記憶體陣列或三維(3D)記憶體陣列。一3D記憶體陣列可包含彼此上下疊置之2D記憶體陣列。與2D陣列相比，此可增加可放置或產生於一單一晶粒或基板上之記憶體單元之數目，其繼而可降低生產成本或提高記憶體陣列之效能或兩者。記憶體陣列100可包含任何數目個層級。各層級可經對準或定位使得記憶體單元105可跨各層級彼此大致對準。記憶體單元105之各列可連接至一單一字線110，且記憶體單元105之各行連接至一單一數位線115。可藉由啟動一字線110及一數位線115 (例如將一電壓施加至字線110或數位線115)來存取其等相交處之一單一記憶體單元105。存取記憶體單元105可包含讀取或寫入記憶體單元105。一字線110及數位線115之相交點可指稱一記憶體單元之一位址。
在一些架構中，一單元之邏輯儲存裝置(例如一電容器)可藉由一選擇器裝置來與數位線電隔離。字線110可連接至且可控制選擇器裝置。例如，選擇器裝置可為一電晶體(例如薄膜電晶體(TFT))且字線110可連接至電晶體之閘極。啟動字線110導致一記憶體單元105之電容器與其對應數位線115之間的一電連接或閉合電路。接著，可存取數位線以讀取或寫入記憶體單元105。另外，如下文圖2中將描述，鐵電記憶體單元之存取操作需要經由板線來額外連接至鐵電記憶體單元之一節點(即，單元板節點)。在一些情況中，可在一讀取操作期間對一數位線115預充電。隨後，可在對數位線115預充電之後啟動一字線110以耦合一記憶體單元105與數位線115。在一些情況中，可基於啟動字線110來使一電荷透過一電路轉移於記憶體單元105與一感測組件(例如感測組件125)之間，該電路經組態以減小與讀取操作期間之電荷相關聯之一電壓。在一些情況中，可基於透過電路所轉移之電荷來判定儲存於記憶體單元105上之一邏輯狀態。
可透過一列解碼器120及一行解碼器130來控制存取記憶體單元105。例如，一列解碼器120可自記憶體控制器140接收一列位址且基於所接收之列位址來啟動適當字線110。類似地，一行解碼器130自記憶體控制器140接收一行位址且啟動適當數位線115。例如，記憶體陣列100可包含標記為WL_1至WL_M之多個字線110及標記為DL_1至DL_N之多個數位線115，其中M及N取決於陣列大小。因此，可藉由啟動一字線110及一數位線115 (例如WL_2及DL_3)來存取其等相交處之記憶體單元105。另外，鐵電記憶體單元之存取操作需要啟動與板線解碼器相關聯之記憶體單元105之一對應板線。
在存取之後，可由感測組件125讀取或感測一記憶體單元105以判定記憶體單元105之儲存狀態。例如，在存取記憶體單元105之後，記憶體單元105之鐵電電容器可放電至其對應數位線115上。使鐵電電容器放電可由偏壓或施加一電壓至鐵電電容器所致。放電可引起數位線115之電壓之一變化，感測組件125可比較該電壓變化與一參考電壓以判定記憶體單元105之儲存狀態。例如，若數位線115具有高於參考電壓之一電壓，則感測組件125可判定儲存於記憶體單元105中之狀態係一邏輯1，且反之亦然。感測組件125可包含各種電晶體或放大器以偵測及放大一信號差，其可指稱鎖存。接著，可透過行解碼器130來輸出記憶體單元105之偵測邏輯狀態作為輸出135。在一些情況中，感測組件125可為一行解碼器130或列解碼器120之部分。或者，感測組件125可連接至行解碼器130或列解碼器120或與行解碼器130或列解碼器120電子通信。
在一些情況中，一電路可定位於一記憶體單元105與一感測組件125之間。電路可經組態以在一讀取操作期間選擇性耦合感測組件125與記憶體單元105且在讀取操作期間選擇性下轉換自記憶體單元105接收之一信號。電路之一第一切換組件可選擇性耦合感測組件125與記憶體單元105以針對儲存於記憶體單元105上之特定邏輯狀態基於儲存於記憶體單元105上之一邏輯狀態來使一電荷轉移感測組件125與記憶體單元105之間。另外，電路之一第二切換組件可針對儲存於記憶體單元105上之特定邏輯狀態來減小與讀取操作期間之感測組件125之電荷相關聯之一電壓。
可藉由類似地啟動相關字線110及數位線115來設定或寫入一記憶體單元105，即，可將一邏輯值儲存於記憶體單元105中。行解碼器130或列解碼器120可接受寫入至記憶體單元105之資料，例如輸入/輸出135。可藉由跨鐵電電容器施加一電壓來寫入一鐵電記憶體單元105。下文將更詳細討論此程序。
在一些記憶體架構中，存取記憶體單元105會降級或破壞所儲存之邏輯狀態且可執行重寫或再新操作以使記憶體單元105恢復原始邏輯狀態。例如，在DRAM中，可在一感測操作期間使電容器部分或完全放電損壞所儲存之邏輯狀態。因此，可在一感測操作之後重寫邏輯狀態。另外，啟動一單一字線110可導致列中所有記憶體單元放電；因此，需要重寫列中之若干或所有記憶體單元105。
在包含DRAM之一些記憶體架構中，記憶體單元會隨時間損失其儲存狀態，除非其由一外部電源週期性再新。例如，一帶充電容器可透過漏電流來隨時間放電以導致儲存資訊損失。此等所謂揮發性記憶體裝置之再新率可相對較高(例如DRAM陣列每秒數十次再新操作)，其可導致大量功率消耗。隨著記憶體陣列不斷增大，增加功率消耗會抑制記憶體陣列之部署或操作(例如電源供應、發熱、材料限制)，依賴一有限電源(諸如電池)之行動裝置尤其如此。如下文將討論，鐵電記憶體單元105可具有可導致相對於其他記憶體架構之提高效能之有益性質。
記憶體控制器140可透過各種組件(例如列解碼器120、行解碼器130及感測組件125)來控制記憶體單元105之操作(例如讀取、寫入、重寫、再新、放電)。在一些情況中，列解碼器120、行列解碼器130及感測組件125之一或多者可與記憶體控制器140共置。記憶體控制器140可產生列及行位址信號以啟動所要字線110及數位線115。記憶體控制器140亦可產生及控制記憶體陣列100之操作期間所使用之各種電壓或電流。例如，其可在存取一或多個記憶體單元105之後將放電電壓施加至一字線110或數位線115。
在一些情況中，記憶體控制器140可控制一讀取操作之各個階段。在一些情況中，記憶體控制器140可控制與對一選定數位線115預充電且在對數位線115預充電之後啟動一字線110以耦合記憶體單元105與數位線115相關聯之時序。在一些情況中，記憶體控制器140可透過一電路(例如一下轉換電路)來控制在記憶體單元105與一感測組件(例如感測組件125)之間轉移一電荷，該電路經組態以減小與讀取操作期間所轉移之電荷相關聯之一電壓。在一些情況中，記憶體控制器140可基於將數位線耦合至一第一節點來將電路之一第一切換組件之一閘極偏壓至一第二電壓。在一些情況中，記憶體控制器140可基於透過電路所轉移之電荷來判定儲存於記憶體單元上之一邏輯狀態。
一般而言，本文中所討論之一施加電壓或電流之振幅、形狀或持續時間可經調整或變動且因操作記憶體陣列100時所討論之各種操作而不同。此外，可同時存取記憶體陣列100內之一個、多個或所有記憶體單元105；例如，可在一存取(或寫入或程式化)操作期間同時存取記憶體陣列100之多個或所有單元，其中將所有記憶體單元105或記憶體單元105之一群組設定或重設為一單一邏輯狀態。應瞭解，可基於記憶體單元之類型及/或記憶體裝置中所使用之特定存取線來改動記憶體裝置之準確操作。在其中可存在其他存取線(例如板線)之一些實例中，需要啟動與一字線及一數位線合作之一對應板線以存取記憶體陣列之一特定記憶體單元105。應瞭解，記憶體裝置之準確操作可基於記憶體單元之類型及/或記憶體裝置中所使用之特定存取線來變動。
圖2繪示根據本發明之態樣之支援感測一記憶體單元之一電路200之一圖式。電路200包含一記憶體單元105-a、字線110-a、數位線115-a及感測組件125-a，其等可分別為一記憶體單元105、字線110、數位線115及感測組件125之實例，如參考圖1所描述。記憶體單元105-a可包含一邏輯儲存組件，諸如具有一第一板(單元板230)及一第二板(單元底板215)之電容器205。單元板230及單元底板215可透過定位於其等之間的一鐵電材料來電容性耦合。可翻轉單元板230及單元底板215之定向且不改變記憶體單元105-a之操作。電路200亦包含選擇器裝置220及參考線225。可經由板線210來存取單元板230且可經由數位線115-a來存取單元底板215。如上文所描述，可藉由對電容器205充電或放電來儲存各種狀態。
可藉由操作電路200中所表示之各種元件來讀取或感測電容器205之儲存狀態。電容器205可與數位線115-a電子通信。例如，當不啟動選擇器裝置220時，電容器205可與數位線115-a隔離，且當啟動選擇器裝置220時，電容器205可連接至數位線115-a。啟動選擇器裝置220可指稱選擇記憶體單元105-a。在一些情況中，選擇器裝置220係一電晶體(例如薄膜電晶體(TFT))且其操作藉由施加一電壓至電晶體閘極來控制，其中電壓量值大於電晶體之臨限電壓量值。字線110-a可啟動選擇器裝置220；例如，將施加至字線110-a之一電壓施加至電晶體閘極以連接電容器205與數位線115-a。
在一些情況中，可在一讀取操作期間對數位線115-a預充電。隨後，可加偏壓於字線110-a以耦合記憶體單元105-a與預充電數位線115-a。耦合記憶體單元105-a與預充電數位線115-a可使一電荷轉移於記憶體單元105-a與一第一節點(例如節點A)之間，該第一節點與預充電數位線115-a耦合。在一些情況中，經組態以限制電荷之一電壓之電路(例如下轉換電路)可定位於第一節點與感測組件125-a之間。在一些情況中，電路包含與第一節點耦合之一第一切換組件及與第一切換組件及感測組件125-a耦合之一第二切換組件，其中第二切換組件之一閘極電連接至第一節點。在一些情況中，電路之第一切換組件經組態以基於記憶體單元將指示一高邏輯狀態之一第一電荷轉移至第一節點來選擇性耦合感測組件125-a與第一節點。在一些情況中，電路之第二切換組件經組態以減小與讀取操作期間之感測組件之第一電荷相關聯之電壓。
在其他實例中，可交換選擇器裝置220及電容器205之位置，使得選擇器裝置220連接於板線210與單元板230之間且使得電容器205位於數位線115-a與選擇器裝置220之另一端子之間。在此實例中，選擇器裝置220可透過電容器205來與數位線115-a保持電子通信。此組態可與讀取及寫入操作之交替時序及偏壓相關聯。
歸因於電容器205之板之間的鐵電材料，且如下文將更詳細討論，電容器205可不在連接至數位線115-a之後放電。在一方案中，為感測由鐵電電容器205儲存之邏輯狀態，可加偏壓於字線110-a以選擇記憶體單元105-a且可將一電壓施加至板線210。在一些情況中，在加偏壓於板線210及字線110-a之前，數位線115-a虛擬接地且接著與虛擬接地隔離，其可指稱「浮動」。加偏壓於板線210可導致跨電容器205之一電壓差(例如板線210電壓-數位線115-a電壓)。電壓差可導致儲存於電容器205上之電荷之一變化，其中儲存電荷之變化之量值可取決於電容器205之初始狀態，例如，初始狀態儲存一邏輯1或一邏輯0。此可引起基於儲存於電容器205上之電荷之數位線115-a之電壓之一變化。藉由變動單元板230之電壓來操作記憶體單元105-a可指稱「移動單元板」。
數位線115-a之電壓變化可取決於其本質電容。即，隨著電荷流動通過數位線115-a，一些有限電荷可儲存於數位線115-a中且所得電壓可取決於本質電容。本質電容可取決於數位線115-a之物理特性(其包含尺寸)。數位線115-a可連接諸多記憶體單元105，因此，數位線115-a可具有導致一不可忽略電容(例如皮法(pF)數量級)之一長度。接著，可由感測組件125-a比較數位線115-a之所得電壓與一參考(例如參考線225之一電壓)以判定儲存於記憶體單元105-a中之邏輯狀態。可使用其他感測程序。
感測組件125-a可包含各種電晶體或放大器以偵測及放大一信號差，其可指稱鎖存。感測組件125-a可包含接收及比較數位線115-a之電壓及參考線225之電壓(其可為一參考電壓)之一感測放大器。可基於比較來將感測放大器輸出驅動至較高(例如一正)或較低(例如負或接地)供應電壓。例如，若數位線115-a具有高於參考線225之一電壓，則可將感測放大器輸出驅動至一正供應電壓。在一些情況中，感測放大器亦可將數位線115-a驅動至供應電壓。接著，感測組件125-a可鎖存感測放大器之輸出及/或數位線115-a之電壓，其可用於判定儲存於記憶體單元105-a中之狀態，例如邏輯1。替代地，若數位線115-a具有低於參考線225之一電壓，則可將感測放大器輸出驅動至一負或接地電壓。感測組件125-a可類似地鎖存感測放大器輸出以判定儲存於記憶體單元105-a中之狀態，例如邏輯0。接著，參考圖1，可(例如)透過行解碼器130來輸出記憶體單元105-a之鎖存邏輯狀態作為輸出135。
在一些情況中，感測組件125-a可經組態以依低於與記憶體單元105-a相關聯之一第二電壓之一第一電壓操作。例如，記憶體單元105-a可經組態以在一讀取操作期間在一節點A上產生大於第一電壓之一信號。一較低操作電壓可促進將一較薄閘極氧化物用於感測組件125-a之各種電晶體或放大器。採用一較薄閘極氧化物之電晶體或放大器除減少功率消耗之外，亦可提供一較簡單感測操作(例如，歸因於一感測節點與一參考節點之間的一較佳匹配特性)。此外，一較低操作電壓可促進藉由相較於經組態以依與記憶體單元105-a相關聯之第二電壓操作之各種感測組件減小與佈置各種電路組件相關聯之橫向實體尺寸(例如一電晶體之一閘極長度、一隔離空間)來按比例調整由感測組件125-a佔據之一面積。
為寫入記憶體單元105-a，可跨電容器205施加一電壓。可使用各種方法。在一實例中，可透過字線110-a來啟動選擇器裝置220以將電容器205電連接至數位線115-a。可藉由控制單元板230 (透過板線210)及單元底板215 (透過數位線115-a)之電壓來跨電容器205施加一電壓。為寫入一邏輯0，可使單元板230呈高態(即，可將一正電壓施加至板線210)，且可使單元底板215呈低態(例如，虛擬接地或將一負電壓施加至數位線115-a)。執行相反程序以寫入一邏輯1，其中使單元板230呈低態且使單元底板215呈高態。
圖3繪示根據本發明之態樣之用於支援感測一記憶體單元之一鐵電記憶體單元之具有磁滯曲線300-a及300-b之非線性電性質之一實例。磁滯曲線300-a及300-b分別繪示一實例性鐵電記憶體單元寫入及讀取程序。磁滯曲線300描繪依據一電壓差V而變化之儲存於一鐵電電容器(例如圖2之電容器205)上之電荷Q。
一鐵電材料之特徵在於一自發電極化，即，其在缺少一電場之情況下維持一非零電極化。實例性鐵電材料包含鈦酸鋇(BaTiO3 )、鈦酸鉛(PbTiO3 )、鋯鈦酸鉛(PZT)及鉭酸鍶鉍(SBT)。本文中所描述之鐵電電容器可包含此等或其他鐵電材料。一鐵電電容器內之電極化導致鐵電材料表面之一淨電荷且透過電容器端子來吸引相反電荷。因此，電荷儲存於鐵電材料及電容器端子之介面處。因為可在缺少一外部施加電場之情況下相對較長時間(甚至無限期地)維持電極化，所以可比(例如)用於DRAM陣列中之電容器顯著減少電荷洩漏。此可減少執行上文針對一些DRAM架構所描述之再新操作之需要。
可自一電容器之一單一端子之視角瞭解磁滯曲線300-a及300-b。例如，若鐵電材料具有一負極化，則正電荷累積於端子處。同樣地，若鐵電材料具有一正極化，則負電荷累積於端子處。另外，應瞭解，磁滯曲線300中之電壓表示跨電容器之一電壓差且係定向的。例如，可藉由將一正電壓施加至所討論之端子(例如一單元板230)且使第二端子(例如一單元底板215)維持接地(或約零伏特(0 V))來實現一正電壓。可藉由使所討論之端子維持接地且將一正電壓施加至第二端子來施加一負電壓，即，可施加正電壓以使所討論之端子負極化。類似地，可將兩個正電壓、兩個負電壓或正電壓及負電壓之任何組合施加至適當電容器端子以產生磁滯曲線300-a及300-b中所展示之電壓差。
如磁滯曲線300-a中所描繪，鐵電材料可維持具有一零電壓差之一正或負極化以導致兩個可能充電狀態：充電狀態305及充電狀態310。根據圖3之實例，充電狀態305表示一邏輯0且充電狀態310表示一邏輯1。在一些實例中，可使各自充電狀態之邏輯值相反以適應用於操作一記憶體單元之其他方案。
可藉由通過施加電壓控制鐵電材料之電極化且因此控制電容器端子上之電荷來將一邏輯0或1寫入至記憶體單元。例如，跨電容器施加一淨正電壓315導致電荷累積，直至達到充電狀態305-a。在移除電壓315之後，充電狀態305-a跟隨路徑320，直至其在零電壓處達到充電狀態305。類似地，藉由施加一淨負電壓325來寫入充電狀態310，其導致充電狀態310-a。在移除負電壓325之後，充電狀態310-a跟隨路徑330，直至其在零電壓處達到充電狀態310。充電狀態305-a及310-a亦可指稱剩餘極化(Pr)值，即，在移除外部偏壓(例如電壓)之後保留之極化(或電荷)。矯頑電壓係電荷(或極化)為零時之電壓。
為讀取或感測鐵電電容器之儲存狀態，可跨電容器施加一電壓。作為回應，儲存電荷Q改變，且變化程度取決於初始充電狀態，即，最終儲存電荷(Q)取決於最初儲存充電狀態305-b或310-b。例如，磁滯曲線300-b繪示兩個可能儲存充電狀態305-b及310-b。可跨電容器施加電壓335，如參考圖2所討論。在其他情況中，可將一固定電壓施加至單元板，且儘管描繪為一正電壓，但電壓335可為負的。回應於電壓335，充電狀態305-b可跟隨路徑340。同樣地，若最初儲存充電狀態310-b，則其跟隨路徑345。充電狀態305-c及充電狀態310-c之最終位置取決於包含特定感測方案及電路之諸多因數。
在一些情況中，最終電荷可取決於連接至記憶體單元之數位線之本質電容。例如，若電容器電連接至數位線且施加電壓335，則數位線之電壓可歸因於其本質電容而上升。因此，一感測組件處所量測之一電壓可不等於電壓335，而是可取決於數位線之電壓。在一些情況中，可在一讀取操作期間將電容器電連接至數位線之前對數位線預充電。因此，磁滯曲線300-b上之最終充電狀態305-c及310-c之位置可取決於數位線之電容且可透過一負載線分析來判定，即，充電狀態305-c及310-c可相對於數位線電容來界定。因此，電容器之電壓(電壓350或電壓355)可不同且可取決於電容器之初始狀態。
可藉由比較數位線電壓與一參考電壓來判定電容器之初始狀態。數位線電壓可為電壓335與跨電容器之最終電壓(電壓350或電壓355)之間的差，即，(電壓335-電壓350)或(電壓335-電壓355)。可產生一參考電壓，使得其量值介於兩個可能數位線電壓之兩個可能電壓之間以判定所儲存之邏輯狀態，即，數位線電壓高於或低於參考電壓。例如，參考電壓可為兩個量((電壓335-電壓350)及(電壓335-電壓355))之一平均值。在由感測組件比較之後，可判定所感測之數位線電壓高於或低於參考電壓，且可判定鐵電記憶體單元之儲存邏輯值(即，一邏輯0或1)。
在一些情況中，定位於數位線與感測組件之間的一電路可經組態以將數位線電壓減小至感測組件之一操作電壓內之一第二電壓。在一些情況中，感測組件可包含使用一薄閘極氧化物來製造以減少功率消耗且改良感測特性之各種電晶體及放大器。在一些情況中，電路之一第一切換組件經組態以基於儲存於鐵電記憶體單元上之一邏輯狀態來選擇性耦合感測組件與數位線。另外，電路之一第二切換組件可經組態以將數位線電壓限制(例如減小、下轉換)為第二電壓。
如上文所討論，讀取未使用一鐵電電容器之一記憶體單元會降級或破壞所儲存之邏輯狀態。然而，一鐵電記憶體單元可在一讀取操作之後維持初始邏輯狀態。例如，若儲存充電狀態305-b，則充電狀態可在一讀取操作期間跟隨路徑340達到充電狀態305-c，且在移除電壓335之後，充電狀態可在相反方向上藉由跟隨路徑340來恢復至初始充電狀態305-b。
圖4繪示根據本發明之態樣之支援感測一記憶體單元之一電路400之一實例。電路400繪示一簡化電路組態以突顯共同促進一記憶體單元之感測之若干電路組件。電路400包含定位於感測組件125-b與另一感測電路420之間的一下轉換電路410。感測組件125-b可為參考圖1及圖2所描述之感測組件125或125-a之一實例或某一部分。另外，感測電路420可經組態以與記憶體單元105-b耦合。記憶體單元105-b可為參考圖1或圖2所描述之記憶體單元105或105-a之一實例。電路400可經組態以在一讀取操作期間感測儲存於記憶體單元105-b上之一邏輯狀態，如參考圖5所描述。
下轉換電路410可經組態以限制在一讀取操作期間轉移於記憶體單元105-b與感測組件125-b之間的一電荷之一電壓。此外，下轉換電路410可經組態以基於儲存於記憶體單元105-b上之一邏輯狀態來選擇性耦合記憶體單元105-b與感測組件125-b (例如透過節點1)。記憶體單元105-b與感測組件125-b之間的此一選擇性耦合可改良包含電路400之一記憶體裝置之一感測操作，例如一讀取操作期間之一較大感測邊限、一較快感測操作、一較少功率消耗。在一些情況中，下轉換電路410可指稱一電路。
下轉換電路410可包含T1 (例如一第一切換組件)及T2 (例如一第二切換組件)。T1可為一PMOS FET且T2可為NMOS FET。在一些情況中，PMOS FET及NMOS FET可配置成一串聯組態。此外，T1可與節點1 (例如一第一節點)耦合，且T2可與T1及感測組件125-b耦合，其中T2之一閘極與節點1 (例如第一節點)耦合。因而，感測電路420可經組態以限制在一讀取操作期間轉移於記憶體單元105-b與感測組件125-b之間的一電荷之一電壓。在一些情況中，感測電路420可指稱一電路。
T1之操作(例如啟動或不啟動)可由T1之一臨限電壓、施加至T1之一閘極之一電壓(即，ISObF)、節點1處之一電壓或其等之一組合判定。T1可經組態以具有一特定臨限電壓。另外，與ISObF相關聯之電壓量值(例如施加至T1之閘極之電壓)可經組態以結合T1之特定臨限電壓、取決於在一讀取操作期間建立於節點1處之一電壓而選擇性接通(例如啟動) T1。在讀取操作期間，記憶體單元105-b可與節點1耦合，且可基於儲存於記憶體單元105-b上之一邏輯狀態來在節點1處建立不同電壓。依此方式，T1可基於儲存於記憶體單元105-b上之邏輯狀態來選擇性接通(例如啟動)以耦合記憶體單元105-b與感測組件125-b。例如，T1可經組態以在將一第一電壓施加至T1之閘極且將一第二電壓(例如指示儲存於記憶體單元105-b上之一高邏輯狀態之一電荷)施加至T1之一節點時啟動。另外，T1可經組態以在將第一電壓施加至T1之閘極且將小於第二電壓之一第三電壓(例如指示儲存於記憶體單元105-b上之一低邏輯狀態之一電荷)施加至T1之節點時保持不啟動。
T2之操作可由T2之一臨限電壓及施加至T2之一閘極之一電壓判定。施加至T2之閘極之電壓對應於節點1處之一電壓，因為T2之閘極電連接至節點1。T2之操作可描述為一源極隨耦器組態中之一NMOS FET之操作。即，當施加至T2之閘極之電壓(例如節點1處之電壓)大於T2之臨限電壓時，T2可啟動。換言之，當啟動T1及T2兩者時，T2可限制(例如減小、下轉換)節點1處之一電壓，使得節點3處之一電壓可比節點1處之電壓小至少T2之臨限電壓。T2之臨限電壓可經組態使得節點3處之電壓係在感測組件125-b之一操作電壓內。在一些情況中，感測組件125-b經組態以依低於一第二電壓之一第一電壓操作，記憶體單元105-b經組態以依該第二電壓操作。
T1可基於儲存於記憶體單元105-b上之一邏輯狀態來選擇性啟動以耦合記憶體單元105-b (例如透過節點1)與感測組件125-b，例如，當記憶體單元105-b儲存一「高」邏輯狀態(例如邏輯狀態「1」)時，T1可啟動，而當記憶體單元105-b儲存一「低」邏輯狀態(例如邏輯狀態「0」)時，T1可保持不啟動。歸因於與儲存於記憶體單元105-b上之邏輯狀態相關聯之電壓位準之一較大差，T1之選擇性啟動可擴大感測組件125-b之一讀取電壓窗(例如一感測窗)。另外，當啟動T1時，T2可將節點1處之電壓限制(例如減小、下轉換)至可適合於感測組件125-b操作之一第二電壓。
在一些情況中，下轉換電路410可包含T3 (例如一第三切換組件)，其表示為虛線連接至節點3。虛線連接指示T3可為一選用組件。T3可與感測組件125-b及T2耦合。
在一些情況中，感測組件125-b之一參考節點(例如與VSAref信號相關聯之一節點)可與一額外組件(例如一NMOS FET)耦合以提供一可靠參考電壓。可在一感測操作期間比較參考節點處之一電壓(例如VSAref信號)與節點3處之一電壓(例如一信號電壓)以判定一記憶體單元之一邏輯狀態。感測組件125-b之參考節點可為與參考圖2所描述之參考線225相關聯之節點之一實例。在一些情況中，參考節點處之額外組件(例如一NMOS FET)可引入一額外寄生元件(例如與NMOS FET相關聯之一閘極電容)。因此，T3可經組態以匹配感測組件之參考節點之一負載(例如一電容性負載)以促進一可靠及快速感測操作。
在一些情況中，施加至T1之閘極之電壓(例如ISObF)可為一恆定電壓(例如0.6 V至1 V之間的一電壓)且T2之閘極可耦合至一啟用信號(例如ISOa)。在感測操作之一部分(例如參考圖5所描述之階段6)期間，施加至T2之閘極之啟用信號(例如ISOa)可雙態觸發(例如自0 V轉變至1.5 V，而非返回至0 V)以啟動T2，而非雙態觸發施加至T1之閘極之電壓(例如，在階段6期間，ISObF自VHSA 轉變至pPCASCEn，而非返回至VHSA )。因而，與雙態觸發啟用信號(例如ISOa)相關聯之電壓變化可作為一耦合雜訊耦合至節點3。在一些情況中，T3之一閘極可耦合至另一啟用信號(例如ISOaF)(其可具有啟用信號(例如ISOa)之一相反極性)，例如，在感測操作之部分期間，ISOaF自1.5 V轉變至0 V，而非返回至1.5 V。T3可由另一啟用信號(例如ISOaF)控制以抑制可在感測操作期間發生之耦合雜訊。
記憶體單元105-b可包含一選擇器裝置T8及一電容器(例如電容器205-a)。在一些情況中，電容器(例如電容器205-a)可為一鐵電電容器之一實例。選擇器裝置T8可為參考圖2所描述之選擇器裝置220之一實例。電容器205-a可為參考圖2所描述之電容器205之一實例。此外，記憶體單元105-b可與一字線(WL) 110-b相關聯。字線110-b可為參考圖1及圖2所描述之字線110之一實例。在一些情況中，電容器205-a可為參考圖1及圖2所描述之記憶體單元105之一FeRAM電容器。電容器205-a可儲存一邏輯狀態(例如一邏輯狀態1或一邏輯狀態0)。在一存取操作(例如讀取儲存於電容器205-a上之邏輯狀態之一讀取操作)期間，可加偏壓於(例如選擇)字線110-b以啟動選擇器裝置T8，使得電容器205-a可與數位線115-b耦合。數位線115-b可為參考圖1及圖2所描述之數位線115之一實例。可將一數位線選擇信號(例如一電壓信號YL)施加至T9之一閘極以啟動T9，使得數位線115-b可耦合至節點2。
感測電路420可促進一讀取操作期間之各種信號時序。感測電路420可包含電晶體T4至T7。T4可經組態以回應於DL2VSS (例如施加至T4之一閘極之一電壓)而將節點2連接至Vss。在一些情況中，Vss可表示0 V或一虛擬接地。由於T4將節點2連接至Vss，所以可使節點2 (例如連接至節點2之一數位線)放電至Vss (例如0 V)。T5可經組態以回應於DL2VDD1 (例如施加至T5之一閘極之一電壓)而將節點1連接至VDLB節點。由於T5將節點1連接至VDLB節點，所以可將節點1預充電至對應於VDLB節點之電壓位準之一電壓位準。T6可經組態以回應DLChF (例如施加至T6之一閘極之一電壓)而將節點1連接至VHSA 。由於T6將節點1連接至VHSA ，所以可將節點1預充電至VHSA 。在一些情況中，T5可啟動以將節點1預充電至VDLB節點之電壓位準，接著，T6可啟動以進一步將節點1預充電至VHSA 。T7可經組態以回應CASCEn (例如施加至T7之一閘極之一電壓)而將節點1連接至節點2。T7可促進在一讀取操作之各個階段期間在節點1及節點2處建立不同電壓位準。
在一些情況中，第一切換組件(例如T1)經組態以在讀取操作期間基於儲存於記憶體單元(例如記憶體單元105-b)上之一邏輯狀態來選擇性耦合感測組件(例如感測組件125-b)與第一節點(例如節點1)。在一些情況中，第一切換組件經組態以在記憶體單元將指示一高邏輯狀態(例如邏輯狀態「1」)之一第一電荷轉移至第一節點之後選擇性耦合感測組件與第一節點。在一些情況中，第二切換組件經組態以減小與讀取操作期間之感測組件之電荷相關聯之電壓。
在一些情況中，第一切換組件包括一PMOS FET且第二切換組件包括一NMOS FET，且PMOS FET及NMOS FET配置成一串聯組態。在一些情況中，PMOS FET經組態以回應於施加至PMOS FET之一閘極之一第二電壓而至少部分基於儲存於記憶體單元上之邏輯狀態及PMOS FET之一臨限電壓來將記憶體單元之電荷選擇性轉移至感測組件。在一些情況中，至少部分基於施加至PMOS FET之一閘極之一第二電壓，PMOS FET經組態以在一第三電壓存在於第一節點處時啟動及在一第四電壓存在於第一節點處時不啟動。第一節點處之第三電壓可對應於記憶體單元之一高邏輯狀態，且第一節點處之第四電壓可對應於記憶體單元之一低邏輯狀態。
在一些情況中，NMOS FET經組態為一源極隨耦器以將與電荷相關聯之電壓下轉換至感測組件之一操作電壓內之一第二電壓，且第二電壓比與電荷相關聯之電壓低對應於NMOS FET之一臨限電壓之一量。在一些情況中，電路(例如下轉換電路410)進一步包含與感測組件及第二切換組件耦合之一第三切換組件(例如T3)，其中第三切換組件經組態以抑制感測組件與第二切換組件之間的一耦合雜訊。在一些情況中，感測組件經組態以依低於一第二電壓之一第一電壓操作，記憶體單元經組態以依第二電壓操作。在一些情況中，電路(例如下轉換電路410)經組態以在記憶體單元在讀取操作期間將指示一高邏輯狀態(例如邏輯狀態「1」)之一第一電荷轉移至第一節點時耦合感測組件與記憶體單元，且電路經組態以在記憶體單元在讀取操作期間將指示一低邏輯狀態(例如邏輯狀態「0」)之一第二電荷轉移至第一節點時隔離感測組件與記憶體單元。
進一步繪示支援感測一記憶體單元之電路400之詳細操作，其包含在一讀取操作之各個階段期間操作下轉換電路410及感測電路420，如參考圖5所描述。
圖5繪示根據本發明之態樣之支援感測一記憶體單元之一時序圖500之一實例。時序圖500繪示在一讀取操作期間感測儲存於一記憶體單元上之一邏輯狀態之程序。時序圖500展示與參考圖4所描述之電路400之組件及節點相關聯之各種電壓位準(例如依據時間而變化之電壓信號)以繪示可如何執行感測一記憶體單元。圖5中所使用之時間及電壓標度僅供說明，且在一些情況中可不精確描繪特定值。時序圖500包含施加至T4之一閘極之一電壓(即，DL2VSS)、施加至T5之一閘極之一電壓(即，DL2VDD1)、施加至T6之一閘極之一電壓(即，DLChF)、施加至T7之一閘極之一電壓(即，CASCEn)、施加至T1之一閘極之一電壓(即，ISObF)、施加至感測組件125-b之一電壓(例如ARNsa)、與字線110-b相關聯之一電壓(即，V_WL)、節點1處之一電壓(即，V_Node 1)、節點2處之一電壓(即，V_Node 2)及節點3處之一電壓(即，V_Node 3)。在一些情況中，節點3處之電壓(即，V_Node 3)可對應於與感測組件125-b之一參考電壓(例如VSAref信號之一參考電壓)比較之感測組件125-b之一信號電壓。
在初始階段510 (例如階段0)期間，可使節點1及節點2兩者(例如數位線115-b)放電至Vss。在一些情況中，Vss對應於0 V或一虛擬接地。在初始階段510期間，DL2VSS (例如施加至T4之閘極之電壓)可經組態以處於VHSA 以啟動T4，使得T4可使節點2放電至Vss。在一些情況中，VHSA 可介於2.5 V至3 V之間。另外，CASCEn (例如施加至T7之閘極之電壓)可經組態以處於pCASCEn以啟動T7。在一些情況中，pCASCEn可介於2.5 V至3 V之間。由於啟動T7，所以T7耦合節點2與節點1，且T4可在初始階段510期間使節點1放電至Vss。初始階段510可對應於t0至t1之間的一時段。
在時間t1處，第一階段520 (例如階段1)可開始，其中可開始對電路400預充電。在t1處，DL2VSS (例如施加至T4之閘極之電壓)可經組態以減小至Vss以不啟動T4，使得節點2處之一電壓(例如對應於數位線115-b之電壓)可不再連接至Vss。在第一階段520期間，T7保持啟動(例如，CASCEn保持於pCASCEn處)，使得T7耦合節點1及節點2。在時間t1處，DL2VDD1 (例如施加至T5之閘極之電壓)可經組態以處於VCCP 以啟動T5。在一些情況中，VCCP 可介於3.1 V至3.4 V之間。由於啟動T5，所以T5將節點1 (及與數位線115-b耦合之節點2)預充電至VDLB節點處之一電壓位準。在一些情況中，VDLB節點處之電壓位準對應於VDD1 且VDD1 可介於1.5 V至2 V之間。因此，V_Node 2 (例如節點2處之電壓)可在第一階段520期間上升至VDD1 。同時，V_Node 1 (例如節點1處之電壓)亦可上升至VDD1 。因此，節點1及節點2兩者可在第一階段520期間預充電至VDD1 。第一階段520可對應於t1與t2之間的一時段。
在時間t2處，第二階段530 (例如階段2)可開始，其中繼續對電路400預充電。在t2處，DLChF (例如施加至T6之閘極之電壓)可經組態以自VHSA 下降至Vss以啟動T6。由於啟動T6，所以T6可將節點1自VDD1 進一步預充電至VHSA ，如V_Node 1 (例如節點1處之電壓)中所繪示。在一些情況中，pCASCEn (例如CASCEn之一值(施加至T7之閘極之電壓))可經組態使得V_Node 2 (例如節點2處之電壓)不會在階段2期間超過VDD1 。在一些情況中，由於啟動T6，T6可將節點1處之一電容器預充電至VHSA 。在第二階段530期間，亦可使感測組件125-b之一參考節點(例如與VSAref信號相關聯之一節點)及一信號節點(例如與節點3耦合之一節點)放電(例如再新)。第二階段530可對應於t2與t3之間的一時段。
在時間t3處，第三階段540 (例如階段3)可開始，其中可加偏壓於字線110-b以耦合記憶體單元105-b與感測電路420。在t3處，DLChF (例如施加至T6之閘極之電壓)可經組態以返回至VHSA 以不啟動T6。因此，未啟動之T6隔離節點1 (其已在第二階段530期間預充電至VHSA )與VHSA 。另外，可在時間t3處將CASCEn減小至VDD1 。此外，可將字線110-b偏壓至VCCP 以啟動T8。在一些情況中，字線110-b可與寄生元件(例如一寄生電阻及一寄生電容，其等之組合可導致V_WL之一延遲上升)相關聯，且V_WL (例如與字線110-b相關聯之電壓)可展現圖5中所繪示之一上升時間。在一些情況中，此一上升時間可變動且可取決於一記憶體單元與一字線驅動器(例如與參考圖1所描述之列解碼器120相關聯之一字線驅動器)之一特定實體位置。V_WL可在第三階段540接近結束時上升至VCCP 。第三階段540可對應於t3與t4之間的一時段。
在時間t4處，第四階段550 (例如階段4)可開始，其中可開始記憶體單元105-b與電路400之剩餘者之間的充電共用。在時間t4處，V_WL可達到VCCP 以完全啟動T8。由於啟動T8，所以T8可耦合電容器205-a與數位線115-b，數位線115-b與已在第一階段520期間預充電至VDD1 之節點2耦合。耦合電容器205-a與經預充電DL115-b可導致歸因於電容器205-a與經預充電數位線115-b之間的一充電共用而減小節點2處之電壓(例如V_Node 2)。由於電荷共用，所以節點2處之不同電壓(例如V_Node 2)可基於儲存於電容器205-a (例如記憶體單元105-b)上之一邏輯狀態來產生。在一些情況中，電容器205-a之一「高」邏輯狀態(例如邏輯狀態「1」)可導致第四階段550結束時之節點2處之一電壓，其高於對應於電容器205-a之一「低」邏輯狀態(例如邏輯狀態「0」)之節點2處之另一電壓，如V_Node 2 (例如與節點2相關聯之電壓)中所繪示。在第四階段550期間，T7保持不啟動以隔離節點2與節點1，使得可在節點2與節點1隔離時實現電荷共用(例如，基於電容器205-a之邏輯狀態來在節點2處產生不同電壓)。第四階段550可對應於t4與t5之間的一時段。
在時間t5處，第五階段560 (例如階段5)可開始且節點2處之電荷可與節點1共用。在時間t5處，CASCEn (例如施加至T7之閘極之電壓)可經組態以增大至pCASCEn以啟動T7。由於啟動T7，所以T7可耦合節點1及節點2。在耦合節點1及節點2之後，V_Node 1 (例如節點1處之電壓或在一些情況中跨節點1處之電容器之一電壓)可減小，而V_Node 2 (例如節點2處之電壓)可增大至接近VDD1 。節點1處之不同電壓(例如V_Node 1)可基於節點2處之不同電壓(例如V_Node 2)來產生，節點2處之不同電壓指示儲存於電容器205-a (例如記憶體單元105-b)上之邏輯狀態。因此，節點1處之兩個不同電壓值(例如V_Node 1)可在第五階段560結束時產生，節點1處之兩個不同電壓值對應於儲存於電容器205-a上之邏輯狀態。第五階段560可對應於t5與t6之間的一時段。
在時間t6處，第六階段570 (例如階段6)可開始且感測組件可使用下轉換電路410來取樣節點2處之電荷。在時間t6處，ISObF (例如施加至T1之閘極之電壓)可經組態以下降至pPCASCEn。在一些情況中，pPCASCEn可介於0.6 V至1 V之間。如上文參考圖4所討論，T1可基於儲存於電容器205-a上之邏輯狀態來選擇性啟動以耦合節點1與節點3 (例如感測組件125-b之一信號節點)。換言之，當記憶體單元105-b儲存一「高」邏輯狀態(例如邏輯狀態「1」)時，T1可啟動，而當記憶體單元105-b儲存一「低」邏輯狀態(例如邏輯狀態「0」)時，T1可保持不啟動。此外，當啟動T1時，T2可將節點1處之電壓限制(例如減小、下轉換)至可適合於感測組件125-b操作之一第二電壓(例如節點3處之一電壓)。因此，第六階段570期間所建立之V_Node 3 (例如與感測組件125-b之一信號節點耦合之節點3處之電壓)可表示指示儲存於電容器205-a (例如記憶體單元105-b)上之一特定邏輯狀態之一減小(例如下轉換)電壓。V_Node 3可對應於VDD2 ，其可在儲存於電容器205-a上之邏輯狀態對應於一「高」邏輯狀態(例如邏輯狀態「1」)時等於或小於感測組件125-b之一操作電壓。在一些情況中，VDD2 可介於1 V至1.4 V之間。第六階段570可對應於t6與t7之間的一時段。
在一些情況中，當儲存於記憶體單元105-b上之邏輯狀態(例如「低」邏輯狀態、邏輯狀態「0」)無法完全啟動T1時，T1可轉移少量電荷。此少量電荷轉移可源自正常程序變動(例如T1之一臨限電壓之變動、電容器205-a之一電容值之變動、與數位線115-b相關聯之寄生電容之變動)。少量電荷可導致V_Node 3小幅上升，如圖5中所繪示。對應於一邏輯狀態「0」之V_Node 3之上升在一鎖存操作(例如偵測及放大一信號差)期間可非常微小以判定記憶體單元之邏輯狀態。
在時間t7處，第七階段580 (例如階段7)可開始。在時間t7處，ISObF (例如施加至T1之閘極之電壓)可經組態以增大至VHSA 以在V_Node 3 (例如節點3之電壓)穩定之後不啟動T1。第七階段580可對應於t7與t8之間的一時段。
在時間t8處，一鎖存操作可開始(例如可觸發一鎖存器)以比較節點3處之電荷與一參考信號。在時間t8處，ARNsa (例如施加至感測組件125-b之電壓)可經組態以上升至VDD2 。在一些情況中，ARNsa可啟動感測組件125-b之一部分以偵測及放大V_Node 3與一參考電壓(例如VSAref信號之一參考電壓)之間的一電壓差以判定儲存於記憶體單元105-b (例如電容器205-a)上之邏輯狀態，例如鎖存操作。在一些情況中，t7與t8之間的一時間間隔可非常短暫。
圖6展示根據本發明之態樣之支援感測一記憶體單元之一記憶體裝置之一方塊圖600。記憶體陣列100-a可指稱一電子記憶體設備且包含記憶體控制器140-a及記憶體單元105-c，其等可為參考圖1所描述之記憶體控制器140及記憶體單元105之實例。記憶體控制器140-a可包含一偏壓組件650及一時序組件655，且可如參考圖1所描述般操作記憶體陣列100-a。記憶體控制器140-a可與字線110-c、數位線115-c、板線210-b及感測組件125-c (其等可為參考圖1至圖4所描述之字線110、數位線115、板線210及感測組件125之實例)電子通信。記憶體陣列100-a亦可包含一參考組件660及一鎖存器665。記憶體陣列100-a之組件可彼此電子通信且可執行參考圖1至圖5所描述之功能。在一些情況中，參考組件660、感測組件125-c及鎖存器665可為記憶體控制器140-a之組件。
記憶體控制器140-a可經組態以藉由施加電壓至各個節點來啟動字線110-c、板線210-b或數位線115-c。例如，偏壓組件650可經組態以施加一電壓以操作記憶體單元105-b而讀取或寫入記憶體單元105-b，如上文所描述。在一些情況中，記憶體控制器140-a可包含一列解碼器、行解碼器或兩者，如參考圖1所描述。此可使記憶體控制器140-a能夠存取一或多個記憶體單元105。偏壓組件650亦可提供電壓電位至參考組件660以產生一參考信號用於感測組件125-c。另外，偏壓組件650可提供電壓電位用於感測組件125-c之操作。在一些情況中，記憶體控制器140-a可控制一讀取操作之各個階段。在一些情況中，記憶體控制器140-a可在一讀取操作期間對數位線115-c預充電。在一些情況中，記憶體控制器140-a可在對數位線115-c預充電之後啟動字線110-c以耦合記憶體單元105-c與數位線115-c。在一些情況中，記憶體控制器140-a可至少部分基於啟動字線110-c來使一電荷透過一電路轉移於記憶體單元105-c與感測組件125-c之間，該電路經組態以減小與讀取操作期間之電荷相關聯之一電壓。在一些情況中，記憶體控制器140-a可至少部分基於透過電路所轉移之電荷來判定儲存於記憶體單元105-c上之一邏輯狀態。
在一些情況中，記憶體控制器140-a可使用時序組件655來執行其操作。例如，時序組件655可控制各種字線選擇、數位線選擇或板線偏壓之時序，其包含用於執行本文中所討論之記憶體功能(諸如讀取及寫入)之切換及電壓施加時序。在一些情況中，時序組件655可控制偏壓組件650之操作。
在一些情況中，記憶體陣列100-a可包含參考組件660。參考組件660可包含各種組件以產生感測組件125-c之一參考信號。參考組件660可包含經組態以產生參考信號之電路。在一些情況中，參考組件660可包含其他記憶體單元105。在一些實例中，參考組件660可經組態以輸出具有兩個感測電壓之間的一值之一電壓，如參考圖3所描述。或者，參考組件660可經設計以輸出一虛擬接地電壓(即，約0 V)。
感測組件125-c可比較來自記憶體單元105-c之一信號(透過數位線115-c)與來自參考組件660之一參考信號。在判定邏輯狀態之後，感測組件可將輸出儲存於鎖存器665中，其中可根據一電子裝置(記憶體陣列100-a係其之一部分)之操作來使用該輸出。在一些情況中，感測組件125-c可在與感測組件125-c相關聯之一第二節點(例如參考圖4所描述之節點3)處建立一第二電壓(例如時間t8之後之V_Node 3，如參考圖5所描述)，其中第二電壓指示儲存於記憶體單元105-c上之邏輯狀態。在一些情況中，感測組件125-c可經組態以依低於一第二電壓之一第一電壓操作，記憶體單元105-c經組態以依第二電壓操作。
在一些情況中，記憶體裝置(其可指稱一電子記憶體裝置)可包含一記憶體陣列(其包含與一數位線及一字線耦合之一記憶體單元)及與記憶體陣列耦合之一控制器。在一些情況中，控制器可經組態以：在一讀取操作期間對數位線預充電，在對數位線預充電之後啟動字線以耦合記憶體單元與數位線，至少部分基於啟動字線來使一電荷透過一電路(其經組態以減小與讀取操作期間之電荷相關聯之一電壓)轉移於記憶體單元與一感測組件之間，且至少部分基於透過電路所轉移之電荷來判定儲存於記憶體單元上之一邏輯狀態。
圖7展示根據本發明之態樣之支援感測一記憶體單元之一記憶體控制器715之一方塊圖700。記憶體控制器715可為參考圖1及圖6所描述之記憶體控制器140之態樣之一實例。記憶體控制器715可包含一偏壓組件720、一時序組件725、一預充電組件730、一感測組件735及一下轉換組件740。此等模組之各者可直接或間接彼此通信(例如經由一或多個匯流排)。
偏壓組件720可在對數位線預充電之後啟動一字線以耦合一記憶體單元與數位線。在一些情況中，偏壓組件720可基於耦合數位線與一第一節點來將電路之一第一切換組件之一閘極偏壓至一第二電壓。在一些情況中，當記憶體單元儲存一高邏輯狀態時，偏壓組件720可基於將第一切換組件之閘極偏壓至第二電壓來啟動第一切換組件以耦合感測組件與第一節點。在一些情況中，偏壓組件720可基於將第一節點預充電至第一電壓來使數位線與第一節點在讀取操作期間隔離一持續時間，其中啟動字線以耦合記憶體單元與數位線係基於隔離數位線與第一節點。
在一些情況中，偏壓組件720可在讀取操作期間之持續時間之後基於啟動字線來重新耦合數位線與第一節點，其中在記憶體單元與感測組件之間轉移電荷係基於重新耦合數位線與第一節點。在一些情況中，偏壓組件720可基於啟動字線來耦合數位線與已預充電至一第一電壓之一第一節點，其中在記憶體單元與感測組件之間轉移電荷係基於耦合數位線與第一節點。在一些情況中，偏壓組件720可耦合數位線與第一節點以在第一節點處建立指示儲存於記憶體單元上之邏輯狀態之電壓。
預充電組件730可在一讀取操作期間對一數位線預充電。在一些情況中，預充電組件730可基於對數位線預充電來將一第一節點預充電至一第一電壓。
感測組件735可基於啟動字線來使一電荷透過一電路轉移於記憶體單元與一感測組件之間，該電路經組態以減小與讀取操作期間之電荷相關聯之一電壓。在一些情況中，感測組件735可基於透過電路所轉移之電荷來判定儲存於記憶體單元上之一邏輯狀態。在一些情況中，當記憶體單元儲存一低邏輯狀態時，感測組件735可在將第一切換組件之閘極偏壓至第二電壓時使第一切換組件維持一不啟動狀態。在一些情況中，感測組件735可基於在記憶體單元與感測組件之間轉移電荷來啟動感測組件。在一些情況中，感測組件735可基於啟動感測組件來在與感測組件相關聯之一第二節點處建立一第二電壓，其中第二電壓指示儲存於記憶體單元上之邏輯狀態。
在一些情況中，使電荷透過電路來轉移於記憶體單元與感測組件之間進一步包含：當記憶體單元在讀取操作期間將指示一高邏輯狀態之一第一電荷轉移至一第一節點時，啟動電路以耦合感測組件與記憶體單元。在一些情況中，判定儲存於記憶體單元上之邏輯狀態進一步包含：比較與透過電路所轉移之電荷相關聯之一減小電壓與感測組件之一參考電壓。
下轉換組件740可藉由電路之一第二切換組件來將與電荷相關聯之電壓下轉換至一第三電壓，其中第三電壓比與電荷相關聯之電壓低對應於第二切換組件之一臨限電壓之一量。在一些情況中，下轉換組件740可基於啟動電路以耦合感測組件與記憶體單元來下轉換與感測組件之第一電荷相關聯之一電壓。
圖8展示繪示根據本發明之態樣之用於感測一記憶體單元之一方法800的一流程圖。方法800之操作可由本文中所描述之一記憶體陣列100或其組件實施。例如，方法800之操作可由參考圖1、圖6及圖7所描述之一記憶體控制器執行。在一些實例中，一記憶體陣列100可執行一組程式碼以控制裝置之功能元件執行下文將描述之功能。另外或替代地，記憶體陣列100可使用專用硬體來執行下文將描述之功能之態樣。
在805中，記憶體陣列100可在一讀取操作期間對一數位線預充電。可根據本文中所描述之方法來執行操作805。在特定實例中，操作805之態樣可由參考圖6及圖7所描述之一預充電組件執行。
在810中，記憶體陣列100可在對數位線預充電之後啟動一字線以耦合一記憶體單元與數位線。可根據本文中所描述之方法來執行操作810。在特定實例中，操作810之態樣可由參考圖6及圖7所描述之一偏壓組件執行。
在815中，記憶體陣列100可至少部分基於啟動字線來使一電荷透過一電路轉移於記憶體單元與一感測組件之間，該電路經組態以減小與讀取操作期間之電荷相關聯之一電壓。可根據本文中所描述之方法來執行操作815。在特定實例中，操作815之態樣可由參考圖7所描述之一感測組件執行。
在820中，記憶體陣列100可至少部分基於透過電路所轉移之電荷來判定儲存於記憶體單元上之一邏輯狀態。可根據本文中所描述之方法來執行操作820。在特定實例中，操作820之態樣可由參考圖7所描述之一感測組件執行。
描述用於執行方法800之一設備。該設備可包含用於在一讀取操作期間對一數位線預充電之構件、用於在對該數位線預充電之後啟動一字線以耦合一記憶體單元與該數位線之構件、用於至少部分基於啟動該字線來使一電荷透過一電路(其經組態以減小與該讀取操作期間之電荷相關聯之一電壓)轉移於該記憶體單元與一感測組件之間的構件及用於至少部分基於透過該電路所轉移之該電荷來判定儲存於該記憶體單元上之一邏輯狀態之構件。
描述用於執行方法800之另一設備。該設備可包含一記憶體單元及與該記憶體單元電子通信之一記憶體控制器，其中該記憶體單元可操作以：在一讀取操作期間對一數位線預充電，在對該數位線預充電之後啟動一字線以耦合一記憶體單元與該數位線，至少部分基於啟動該字線來使一電荷透過一電路(其經組態以減小與該讀取操作期間之電荷相關聯之一電壓)轉移於該記憶體單元與一感測組件之間，且至少部分基於透過該電路所轉移之該電荷來判定儲存於該記憶體單元上之一邏輯狀態。
上文所描述之方法800及設備之一些實例可進一步包含用於至少部分基於耦合該數位線與一第一節點來將該電路之一第一切換組件之一閘極偏壓至一第二電壓之程序、特徵、構件或指令。上文所描述之方法800及設備之一些實例可進一步包含用於在該記憶體單元儲存一高邏輯狀態時至少部分基於將該第一切換組件之該閘極偏壓至該第二電壓來啟動該第一切換組件以耦合該感測組件與該第一節點之程序、特徵、構件或指令。
上文所描述之方法800及設備之一些實例可進一步包含用於藉由該電路之一第二切換組件來將與該電荷相關聯之該電壓下轉換至一第三電壓之程序、特徵、構件或指令，其中該第三電壓可比與該電荷相關聯之該電壓低對應於該第二切換組件之一臨限電壓之一量。
上文所描述之方法800及設備之一些實例可進一步包含用於在該記憶體單元儲存一低邏輯狀態時使該第一切換組件在可將該第一切換組件之該閘極偏壓至該第二電壓時維持一不啟動狀態之程序、特徵、構件或指令。在上文所描述之方法800及設備之一些實例中，使該電荷透過該電路來轉移於該記憶體單元與該感測組件之間可進一步包含用於在該記憶體單元在該讀取操作期間將指示一高邏輯狀態之一第一電荷轉移至一第一節點時啟動該電路以耦合該感測組件與該記憶體單元之程序、特徵、構件或指令。
上文所描述之方法800及設備之一些實例可進一步包含用於至少部分基於啟動該電路以耦合該感測組件與該記憶體單元來下轉換與該感測組件之該第一電荷相關聯之一電壓之程序、特徵、構件或指令。在上文所描述之方法800及設備之一些實例中，判定儲存於該記憶體單元上之該邏輯狀態可進一步包含用於比較與透過該電路所轉移之該電荷相關聯之一減小電壓與該感測組件之一參考電壓之程序、特徵、構件或指令。
上文所描述之方法800及設備之一些實例可進一步包含用於至少部分基於對該數位線預充電來將一第一節點預充電至一第一電壓之程序、特徵、構件或指令。上文所描述之方法800及設備之一些實例可進一步包含用於至少部分基於將該第一節點預充電至該第一電壓來使該數位線與該第一節點在該讀取操作期間隔離一持續時間之程序、特徵、構件或指令，其中啟動該字線以耦合該記憶體單元與該數位線可至少部分基於隔離該數位線與該第一節點。
上文所描述之方法800及設備之一些實例可進一步包含用於至少部分基於啟動該字線來在該讀取操作期間之該持續時間之後重新耦合該數位線與該第一節點之程序、特徵、構件或指令，其中在該記憶體單元與該感測組件之間轉移該電荷可至少部分基於重新耦合該數位線與該第一節點。上文所描述之方法800及設備之一些實例可進一步包含用於至少部分基於啟動該字線來耦合該數位線與可能已預充電至一第一電壓之一第一節點之程序、特徵、構件或指令，其中在該記憶體單元與該感測組件之間轉移該電荷可至少部分基於耦合該數位線與該第一節點。
上文所描述之方法800及設備之一些實例可進一步包含用於耦合該數位線與該第一節點以在該第一節點處建立指示儲存於該記憶體單元上之該邏輯狀態之該電壓之程序、特徵、構件或指令。上文所描述之方法800及設備之一些實例可進一步包含用於至少部分基於在該記憶體單元與該感測組件之間轉移該電荷來啟動該感測組件之程序、特徵、構件或指令。上文所描述之方法800及設備之一些實例可進一步包含用於至少部分基於啟動該感測組件來在與該感測組件相關聯之一第二節點處建立一第二電壓之程序、特徵、構件或指令，其中該第二電壓可指示儲存於該記憶體單元上之該邏輯狀態。
應注意，上文所描述之方法描述可行實施方案，且可重新配置或依其他方式修改操作及步驟，且其他實施方案係可行的。此外，可組合來自兩個或兩個以上方法之特徵。
本發明描述一種裝置。該裝置可包含：一記憶體單元，其經組態以儲存一邏輯狀態；一感測組件，其經組態以在一讀取操作期間判定儲存於該記憶體單元上之該邏輯狀態；及一電路，其包含與一第一節點耦合之一第一切換組件及與該第一切換組件及該感測組件耦合之一第二切換組件，其中該第二切換組件之一閘極與該第一節點耦合，該電路經組態以限制在該讀取操作期間轉移於該記憶體單元與該感測組件之間的一電荷之一電壓。
在一些實例中，該第一切換組件經組態以在該讀取操作期間至少部分基於儲存於該記憶體單元上之該邏輯狀態來選擇性耦合該感測組件與該第一節點。在一些實例中，該第一切換組件經組態以在該記憶體單元將指示一高邏輯狀態之一第一電荷轉移至該第一節點之後選擇性耦合該感測組件與該第一節點。在一些實例中，該第二切換組件經組態以減小與該讀取操作期間之該感測組件之該電荷相關聯之該電壓。
在一些實例中，該第一切換組件包括一PMOS FET且該第二切換組件包括一NMOS FET，且該PMOS FET及該NMOS FET配置成一串聯組態。在一些實例中，該PMOS FET經組態以回應於將一第二電壓施加至該PMOS FET之一閘極而至少部分基於儲存於該記憶體單元上之該邏輯狀態及該PMOS FET之一臨限電壓來將該記憶體單元之該電荷選擇性轉移至該感測組件。
在一些實例中，至少部分基於施加至該PMOS FET之一閘極之一第二電壓，該PMOS FET經組態以在一第三電壓存在於該第一節點處時啟動及在一第四電壓存在於該第一節點處時不啟動，且該第一節點處之該第三電壓對應於該記憶體單元之一高邏輯狀態且該第一節點處之該第四電壓對應於該記憶體單元之一低邏輯狀態。在一些實例中，該NMOS FET經組態為一源極隨耦器以將與該電荷相關聯之該電壓下轉換至該感測組件之一操作電壓內之一第二電壓，且該第二電壓比與該電荷相關聯之該電壓低對應於該NMOS FET之一臨限電壓之一量。
在一些實例中，該電路進一步包括與該感測組件及該第二切換組件耦合之一第三切換組件，其中該第三切換組件經組態以抑制該感測組件與該第二切換組件之間的一耦合雜訊。在一些實例中，該感測組件經組態以依低於一第二電壓之一第一電壓操作，該記憶體單元經組態以依該第二電壓操作。在一些實例中，該電路經組態以在該記憶體單元在該讀取操作期間將指示一高邏輯狀態之一第一電荷轉移至該第一節點時耦合該感測組件與該記憶體單元，且該電路經組態以在該記憶體單元在該讀取操作期間將指示一低邏輯狀態之一第二電荷轉移至該第一節點時隔離該感測組件與該記憶體單元。
可使用各種不同科技之任何者來表示本文中所描述之資訊及信號。例如，可由電壓、電流、電磁波、磁場或磁粒子、光場或光粒子或其等之任何組合表示可在以上描述中提及之資料、指令、命令、資訊、信號、位元、符號及晶片。一些圖式可將信號繪示為一單一信號；然而，一般技術者應瞭解，信號可表示一信號匯流排，其中匯流排可具有各種位元寬度。
如本文中所使用，術語「虛擬接地」係指保持約零伏特(0 V)之一電壓但不直接與接地連接之一電路之一節點。因此，一虛擬接地之電壓可暫時波動且在穩定狀態中恢復至約0 V。可使用各種電子電路元件(諸如由運算放大器及電阻器組成之一電壓分壓器)來實施一虛擬接地。其他實施方案亦可行。「虛擬接地」或「經虛擬接地」意謂連接至約0 V。
術語「電子通信」及「耦合」係指支援組件之間的電子流之組件之間的一關係。此可包含組件之間的一直接連接或可包含中間組件。彼此電子通信或耦合之組件可主動交換電子或信號(例如在一通電電路中)或可不主動交換電子或信號(例如在一斷電電路中)，但可經組態及操作以在一電路通電之後交換電子或信號。例如，經由一開關(例如一電晶體)來實體連接之兩個組件係電子通信或可耦合，無論開關之狀態如何(即，打開或閉合)。
如本文中所使用，術語「實質上」意謂經修飾特性(例如由術語「實質上」修飾之一動詞或形容詞)無需為絕對的，而是足夠接近於達成特性之優點。
如本文中所使用，術語「電極」可係指一電導體，且在一些情況中，可用作一記憶體陣列之一記憶體單元或其他組件之一電點。一電極可包含提供記憶體陣列100之元件或組件之間的一導電路徑之一跡線、電線、導線、導電層或其類似者。
術語「隔離」係指其中電子目前無法流動於組件之間的組件之間的一關係；若組件之間存在一開路，則組件彼此隔離。例如，當一開關打開時，藉由開關實體連接之兩個組件可彼此隔離。
如本文中所使用，術語「短接」係指組件之間的一關係，其中經由啟動所討論之兩個組件之間的一單一中間組件來在組件之間建立一導電路徑。例如，當兩個組件之間的一開關閉合時，短接至一第二組件之一第一組件可與第二組件交換電子。因此，短接可為使電荷能夠流動於電子通信之組件(或線)之間的一動態操作。
本文中所討論之裝置(其包含記憶體陣列100)可形成於一半導體基板(諸如矽、鍺、矽鍺合金、砷化鎵、氮化鎵等等)上。在一些情況中，基板係一半導體晶圓。在其他情況中，基板可為一絕緣體上矽(SOI)基板，諸如玻璃上矽(SOG)或藍寶石上矽(SOS)或另一基板上磊晶半導體材料層。可透過使用各種化學物種(其包含(但不限於)磷、硼或砷)摻雜來控制基板或基板之子區域之導電性。可在基板之初始形成或生長期間藉由離子植入或藉由任何其他摻雜方式來執行摻雜。
本文中所討論之一或若干電晶體可表示一FET且包括具有一源極、汲極及閘極之三端子裝置。端子可透過導電材料(例如金屬)來連接至其他電子元件。源極及汲極可導電且可包括一重摻雜(例如簡併)半導體區域。源極及汲極可由一輕摻雜半導體區域或通道分離。若通道係n型(即，多數載子係電子)，則FET可指稱一n型FET。若通道係p型(即，多數載子係電洞)，則FET可指稱一p型FET。通道可由一絕緣閘極氧化物罩蓋。可藉由將一電壓施加至閘極來控制通道導電性。例如，將一正電壓或負電壓分別施加至一n型FET或一p型FET可導致通道變為導電。當將大於或等於一電晶體之臨限電壓之一電壓施加至電晶體閘極時，電晶體可「接通」或「啟動」。當將小於電晶體之臨限電壓之一電壓施加至電晶體閘極時，電晶體可「切斷」或「不啟動」。
本文中結合附圖所闡述之[實施方式]描述實例性組態且不表示可實施或在申請專利範圍之範疇內之所有實例。本文中所使用之術語「例示性」意謂「用作一實例、例項或說明」，而非意謂「較佳」或「優於其他實例」。詳細描述包含用於提供所描述技術之理解之具體細節。然而，此等技術可在無此等具體細節之情況下實踐。在一些例項中，以方塊圖形式展示熟知結構及裝置以免模糊所描述實例之概念。
在附圖中，類似組件或特徵可具有相同元件符號。此外，可藉由在元件符號後加一短劃及區分類似組件之一第二元件符號來區分相同類型之各種組件。若說明書中僅使用第一元件符號時，描述適用於具有相同第一元件符號之類似組件之任何者，無論第二元件符號如何。
可使用各種不同科技之任何者來表示本文中所描述之資訊及信號。例如，可由電壓、電流、電磁波、磁場或磁粒子、光場或光粒子或其等之任何組合表示可在以上描述提及之資料、指令、命令、資訊、信號、位元、符號及晶片。
可使用經設計以執行本文中所描述之功能之一通用處理器、一數位信號處理器(DSP)、一專用積體電路(ASIC)、一場可程式化閘陣列(FPGA)或其他可程式化邏輯裝置、離散閘或電晶體邏輯、離散硬體組件或其等之任何組合來實施或執行結合本文中之揭示內容所描述之各種闡釋性區塊及模組。一通用處理器可為一微處理器，但在替代例中，處理器可為任何習知處理器、控制器、微控制器或狀態機。一處理器亦可實施為計算裝置之一組合(例如一DSP及一微處理器之一組合、多個微處理器、結合一DSP核心之一或多個微處理器或任何其他此類組態)。
可在硬體、由一處理器執行之軟體、韌體或其等之任何組合中實施本文中所描述之功能。若在由一處理器執行之軟體中實施，則可將功能作為一或多個指令或程式碼儲存於一電腦可讀媒體上或經由一電腦可讀媒體傳輸。其他實例及實施方案係在本發明及隨附發明申請專利範圍之範疇內。例如，歸因於軟體之性質，可使用由一處理器執行之軟體、硬體、韌體、硬連線或此等之任何者之組合來實施上文所描述之功能。實施功能之特徵亦可實體定位於各種位置處，其包含經分佈使得功能之部分實施於不同實體位置處。此外，如本文中(其包含在發明申請專利範圍中)所使用，一項目清單(例如以諸如「…之至少一者」或「…之一或多者」之一片語開始之一項目清單)中所使用之「或」指示一包含性清單，使得(例如) A、B或C之至少一者之一清單意謂A或B或C或AB或AC或BC或ABC (即，A及B及C)。此外，如本文中所使用，片語「基於…」不應被解釋為參考一條件閉集。例如，在不脫離本發明之範疇之情況下，描述為「基於條件A」之一例示性步驟可基於條件A及條件B兩者。換言之，如本文中所使用，片語「基於…」應依相同於片語「至少部分基於…」之方式解釋。
電腦可讀媒體包含非暫時性電腦儲存媒體及通信媒體兩者，其等包含促進一電腦程式自一位置轉移至另一位置之任何媒體。一非暫時性儲存媒體可為可由一通用或專用電腦存取之任何可用媒體。例如(但不限於)，非暫時性電腦可讀媒體可包括RAM、ROM、電可擦除可程式化唯讀記憶體(EEPROM)、光碟(CD) ROM或其他光磁儲存器、磁碟儲存器或其他磁性儲存裝置、或可用於攜載或儲存呈指令或資料結構之形式之所要程式碼構件且可由一通用或專用電腦或一通用或專用處理器存取之任何其他非暫時性媒體。此外，任何連接被適當稱為一電腦可讀媒體。例如，若使用一同軸電纜、光纖電纜、雙絞線、數位用戶線(DSL)或諸如紅外線、無線電及微波之無線技術來自一網站、伺服器或其他遠端源傳輸軟體，則同軸電纜、光纖電纜、雙絞線、數位用戶線(DSL)或諸如紅外線、無線電及微波之無線技術包含於媒體之定義中。如本文中所使用，磁碟及光碟包含CD、雷射光碟、光學光碟、數位多功能光碟(DVD)、軟磁碟及藍光光碟，其中磁碟通常磁性複製資料，而光碟使用雷射來光學複製資料。上文之組合亦包含於電腦可讀媒體之範疇內。
提供本文中之描述來使熟習技術者能夠製造或使用本發明。熟習技術者將易於明白本發明之各種修改，且可在不脫離本發明之範疇之情況下將本文中所定義之一般原理應用於其他變動。因此，本發明不受限於本文中所描述之實例及設計，而應被給予與本文中所揭示之原理及新穎特徵一致之最廣範疇。
100‧‧‧記憶體陣列 100-a‧‧‧記憶體陣列 105‧‧‧記憶體單元 105-a‧‧‧記憶體單元 105-b‧‧‧記憶體單元 105-c‧‧‧記憶體單元 110‧‧‧字線 110-a‧‧‧字線 110-b‧‧‧字線 110-c‧‧‧字線 115‧‧‧數位線 115-a‧‧‧數位線 115-b‧‧‧數位線 115-c‧‧‧數位線 120‧‧‧列解碼器 125‧‧‧感測組件 125-a‧‧‧感測組件 125-b‧‧‧感測組件 125-c‧‧‧感測組件 130‧‧‧行解碼器 135‧‧‧輸入/輸出 140‧‧‧記憶體控制器 140-a‧‧‧記憶體控制器 145‧‧‧雙層記憶體單元 200‧‧‧電路 205‧‧‧電容器 205-a‧‧‧電容器 210‧‧‧板線 210-b‧‧‧板線 215‧‧‧單元底板 220‧‧‧選擇器裝置 225‧‧‧參考線 230‧‧‧單元板 300‧‧‧磁滯曲線 300-a‧‧‧磁滯曲線 300-b‧‧‧磁滯曲線 305‧‧‧充電狀態 305-a‧‧‧充電狀態 305-b‧‧‧充電狀態 305-c‧‧‧充電狀態 310‧‧‧充電狀態 310-a‧‧‧充電狀態 310-b‧‧‧充電狀態 310-c‧‧‧充電狀態 315‧‧‧淨正電壓 320‧‧‧路徑 325‧‧‧淨負電壓 330‧‧‧路徑 335‧‧‧電壓 340‧‧‧路徑 345‧‧‧路徑 350‧‧‧電壓 355‧‧‧電壓 400‧‧‧電路 410‧‧‧下轉換電路 420‧‧‧感測電路 500‧‧‧時序圖 510‧‧‧初始階段 520‧‧‧第一階段 530‧‧‧第二階段 540‧‧‧第三階段 550‧‧‧第四階段 560‧‧‧第五階段 570‧‧‧第六階段 580‧‧‧第七階段 600‧‧‧方塊圖 650‧‧‧偏壓組件 655‧‧‧時序組件 660‧‧‧參考組件 665‧‧‧鎖存器 700‧‧‧方塊圖 715‧‧‧記憶體控制器 720‧‧‧偏壓組件 725‧‧‧時序組件 730‧‧‧預充電組件 735‧‧‧感測組件 740‧‧‧下轉換組件 800‧‧‧方法 805‧‧‧操作 810‧‧‧操作 815‧‧‧操作 820‧‧‧操作 Q‧‧‧電荷 V‧‧‧電壓
圖1繪示根據本發明之態樣之支援感測一記憶體單元之一記憶體陣列之一實例。
圖2繪示根據本發明之態樣之支援用於感測一記憶體單元之技術之一電路之一實例。
圖3繪示根據本發明之態樣之支援感測一記憶體單元之磁滯曲線之一實例。
圖4繪示根據本發明之態樣之支援感測一記憶體單元之一電路之一實例。
圖5繪示根據本發明之態樣之支援感測一記憶體單元之一時序圖之一實例。
圖6至圖7展示根據本發明之態樣之支援感測一記憶體單元之一裝置之方塊圖。
圖8繪示根據本發明之態樣之用於感測一記憶體單元之一方法。
105-b‧‧‧記憶體單元
110-b‧‧‧字線
115-b‧‧‧數位線
125-b‧‧‧感測組件
205-a‧‧‧電容器
400‧‧‧電路
410‧‧‧下轉換電路
420‧‧‧感測電路

Claims (25)

  1. 一種裝置，其包括： 一記憶體單元，其經組態以儲存一邏輯狀態； 一感測組件，其經組態以在一讀取操作期間判定儲存於該記憶體單元上之該邏輯狀態；及 一電路，其包含與一第一節點耦合之一第一切換組件及與該第一切換組件及該感測組件耦合之一第二切換組件，其中該第二切換組件之一閘極與該第一節點耦合，該電路經組態以限制在該讀取操作期間轉移於該記憶體單元與該感測組件之間的一電荷之一電壓。
  2. 如請求項1之裝置，其中該第一切換組件經組態以在該讀取操作期間至少部分基於儲存於該記憶體單元上之該邏輯狀態來選擇性耦合該感測組件與該第一節點。
  3. 如請求項2之裝置，其中該第一切換組件經組態以在該記憶體單元將指示一高邏輯狀態之一第一電荷轉移至該第一節點之後選擇性耦合該感測組件與該第一節點。
  4. 如請求項1之裝置，其中該第二切換組件經組態以減小與該讀取操作期間之該感測組件之該電荷相關聯之該電壓。
  5. 如請求項1之裝置，其中： 該第一切換組件包括一p型金屬氧化物半導體(PMOS)場效電晶體(FET)且該第二切換組件包括一n型金屬氧化物半導體(NMOS)場效電晶體(FET)；且 該PMOS FET及該NMOS FET配置成一串聯組態。
  6. 如請求項5之裝置，其中該PMOS FET經組態以回應於將一第二電壓施加至該PMOS FET之一閘極而至少部分基於儲存於該記憶體單元上之該邏輯狀態及該PMOS FET之一臨限電壓來將該記憶體單元之該電荷選擇性轉移至該感測組件。
  7. 如請求項5之裝置，其中： 至少部分基於施加至該PMOS FET之一閘極之一第二電壓，該PMOS FET經組態以在一第三電壓存在於該第一節點處時啟動及在一第四電壓存在於該第一節點處時不啟動；且 該第一節點處之該第三電壓對應於該記憶體單元之一高邏輯狀態且該第一節點處之該第四電壓對應於該記憶體單元之一低邏輯狀態。
  8. 如請求項5之裝置，其中： 該NMOS FET經組態為一源極隨耦器以將與該電荷相關聯之該電壓下轉換至該感測組件之一操作電壓內之一第二電壓；且 該第二電壓比與該電荷相關聯之該電壓低對應於該NMOS FET之一臨限電壓之一量。
  9. 如請求項1之裝置，其中該電路進一步包括與該感測組件及該第二切換組件耦合之一第三切換組件，其中該第三切換組件經組態以抑制該感測組件與該第二切換組件之間的一耦合雜訊。
  10. 如請求項1之裝置，其中該感測組件經組態以依低於一第二電壓之一第一電壓操作，該記憶體單元經組態以依該第二電壓操作。
  11. 如請求項1之裝置，其中： 該電路經組態以在該記憶體單元在該讀取操作期間將指示一高邏輯狀態之一第一電荷轉移至該第一節點時耦合該感測組件與該記憶體單元；且 該電路經組態以在該記憶體單元在該讀取操作期間將指示一低邏輯狀態之一第二電荷轉移至該第一節點時隔離該感測組件與該記憶體單元。
  12. 一種方法，其包括： 在一讀取操作期間對一數位線預充電； 在對該數位線預充電之後，啟動一字線以耦合一記憶體單元與該數位線； 至少部分基於啟動該字線來使一電荷透過一電路轉移於該記憶體單元與一感測組件之間，該電路經組態以減小與該讀取操作期間之該電荷相關聯之一電壓；及 至少部分基於透過該電路所轉移之該電荷來判定儲存於該記憶體單元上之一邏輯狀態。
  13. 如請求項12之方法，其進一步包括： 至少部分基於耦合該數位線與一第一節點來將該電路之一第一切換組件之一閘極偏壓至一第二電壓。
  14. 如請求項13之方法，其進一步包括： 當該記憶體單元儲存一高邏輯狀態時，至少部分基於將該第一切換組件之該閘極偏壓至該第二電壓來啟動該第一切換組件以耦合該感測組件與該第一節點。
  15. 如請求項14之方法，其進一步包括： 由該電路之一第二切換組件將與該電荷相關聯之該電壓下轉換至一第三電壓，其中該第三電壓比與該電荷相關聯之該電壓低對應於該第二切換組件之一臨限電壓之一量。
  16. 如請求項13之方法，其進一步包括： 當該記憶體單元儲存一低邏輯狀態時，使該第一切換組件在將該第一切換組件之該閘極偏壓至該第二電壓時維持一不啟動狀態。
  17. 如請求項12之方法，其中使該電荷透過該電路來轉移於該記憶體單元與該感測組件之間進一步包括： 當該記憶體單元在該讀取操作期間將指示一高邏輯狀態之一第一電荷轉移至一第一節點時，啟動該電路以耦合該感測組件與該記憶體單元。
  18. 如請求項17之方法，其進一步包括： 至少部分基於啟動該電路以耦合該感測組件與該記憶體單元來下轉換與該感測組件之該第一電荷相關聯之一電壓。
  19. 如請求項12之方法，其中判定儲存於該記憶體單元上之該邏輯狀態進一步包括： 比較與透過該電路所轉移之該電荷相關聯之一減小電壓與該感測組件之一參考電壓。
  20. 如請求項12之方法，其進一步包括： 至少部分基於對該數位線預充電來將一第一節點預充電至一第一電壓；及 至少部分基於將該第一節點預充電至該第一電壓來使該數位線與該第一節點在該讀取操作期間隔離一持續時間，其中啟動該字線以耦合該記憶體單元與該數位線係至少部分基於隔離該數位線與該第一節點。
  21. 如請求項20之方法，其進一步包括： 在該讀取操作期間之該持續時間之後，至少部分基於啟動該字線來重新耦合該數位線與該第一節點，其中在該記憶體單元與該感測組件之間轉移該電荷係至少部分基於重新耦合該數位線與該第一節點。
  22. 如請求項12之方法，其進一步包括： 至少部分基於啟動該字線來耦合該數位線與已預充電至一第一電壓之一第一節點，其中在該記憶體單元與該感測組件之間轉移該電荷係至少部分基於耦合該數位線與該第一節點。
  23. 如請求項22之方法，其中耦合該數位線與該第一節點在該第一節點處建立指示儲存於該記憶體單元上之該邏輯狀態之該電壓。
  24. 如請求項12之方法，其進一步包括： 至少部分基於在該記憶體單元與該感測組件之間轉移該電荷來啟動該感測組件；及 至少部分基於啟動該感測組件來在與該感測組件相關聯之一第二節點處建立一第二電壓，其中該第二電壓指示儲存於該記憶體單元上之該邏輯狀態。
  25. 一種記憶體裝置，其包括： 一記憶體陣列，其包括與一數位線及一字線耦合之一記憶體單元； 一控制器，其與該記憶體陣列耦合，該控制器可操作以： 在一讀取操作期間對該數位線預充電； 在對該數位線預充電之後，啟動該字線以耦合該記憶體單元與該數位線； 至少部分基於啟動該字線來使一電荷透過一電路轉移於該記憶體單元與一感測組件之間，該電路經組態以減小與該讀取操作期間之該電荷相關聯之一電壓；及 至少部分基於透過該電路所轉移之該電荷來判定儲存於該記憶體單元上之一邏輯狀態。
TW108112070A 2018-04-25 2019-04-08 感測一記憶體單元 TWI698867B (zh)

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