JP5096406B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に関するものである。

従来、ビット線のプリチャージ電圧を電源電位ＶＤＤの１／２の電圧とするハーフＶＤＤ（ＨＶＤＤ）プリチャージ方式がある。図１３に一般的なＨＶＤＤプリチャージ方式のＤＲＡＭ（Dynamic Random Access Memory）の回路構成を示す。図１３に示すようにＤＲＡＭ回路１は、メモリセル２と、プリチャージ回路３と、センスアンプ４と、ＨＶＤＤ電源５と、ビット線対Ｄ、ＤＢを有する。プリチャージ回路３は、電源電位ＶＤＤの１／２の電位（以下、１／２ＶＤＤと記載する）を供給するＨＶＤＤ電源５が接続されている。プリチャージ回路３は、プリチャージ動作時にビット線対Ｄ、ＤＢを１／２ＶＤＤにプリチャージする。この１／２ＶＤＤをリファレンス電圧とする。

図１４を用いて、ＤＲＡＭ回路１の動作を簡単に説明する。本例では、メモリセル２にはハイレベルのデータが保持されているものとする。なお、便宜上、記号「ＷＬ０」、「ＳＥ」、「ＰＤＬ」は各配線名を示すと同時に、その配線に出力されている信号名を示すものとする。以下、その他の配線についても同様とする。

まず、時刻ｔ１以前では、ワード線信号ＷＬ０、センスアンプ制御信号ＳＥ、プリチャージ制御信号ＰＤＬは、それぞれロウレベルである。よって、メモリセル２のメモリセルトランジスタＴｒ０がオフ、センスアンプ４、プリチャージ回路５が動作を停止している。また、既にビット線対Ｄ０、ＤＢ０はイコライジング及びプリチャージされており、それぞれの電位は１／２ＶＤＤとなっている。

時刻ｔ１にワード線信号ＷＬ０がハイレベルとなる。このことにより、メモリセルトランジスタＴｒ０がオンし、メモリセルキャパシタＣ０の電荷がビット線Ｄ０に伝達される。そして、ビット線Ｄ０の電位がリファレンス電圧より僅かに上昇する。なお、このときのワード線信号ＷＬ０の電位として、電源電圧ＶＤＤよりも高い電圧ＶＰＰが供給されている。これは、メモリセルトランジスタＴｒ０を確実にオン状態に保持するためである。

時刻ｔ２にセンスアンプ制御信号ＳＥがハイレベルになり、センスアンプ４が動作する。このことにより、ビット線対Ｄ０、ＤＢ０の電位差が増幅される。この電位差が外部回路に読み出されＤＲＡＭ回路１の出力データとなる。

時刻ｔ３に、ワード線信号ＷＬ０がロウレベル、プリチャージ制御信号ＰＤＬがハイレベルになる。このことにより、メモリセルトランジスタＴｒ０がオフし、プリチャージ回路３がプリチャージ動作を開始する。

時刻ｔ４にプリチャージ回路３のプリチャージ動作により、ビット線対Ｄ０、ＤＢ０がイコライジング及びプリチャージされ、それぞれの電位が１／２ＶＤＤとなる。

しかし、このようなＨＶＤＤプリチャージ方式のＤＲＡＭ回路１には以下のような問題がある。まず、セルキャパシタＣ０は、セルトランジスタＴｒ０のドレインもしくはソースの一方に接続されている。このため、メモリセルにおいてハイレベルのデータが保持されている場合、セルキャパシタＣ０の充電電荷がセルトランジスタＴｒ０のバックバイアス（通常、接地電位）側に漏れ出してしまう。よって、メモリセルトランジスタＴｒ０がオンになったとき、漏れ出した電荷分だけビット線Ｄ０の１／２ＶＤＤからの電位上昇が小さくなってしまう。この問題は、近年の回路の微細化に伴い顕著となっている。逆にメモリセルがロウレベルのデータを保持されている場合、上述した電荷の漏れ出しが生じないため、データのホールド特性に問題は生じない。つまり、メモリセルのデータのホールド特性のマージンは、ハイレベルのデータを読み出し時のビット線の電位がリファレンス電圧からどの程度上昇したかに依存する。このマージンは、リファレンス電圧を下げることで大きくなる。

次に、製造工程の微細化のためメモリセルトランジスタＴｒ０のゲート耐圧が下がっている。このため、ワード線信号ＷＬ０のハイレベル時の電圧ＶＰＰの電位を上げることができない。よって、メモリセル２へのハイレベルのデータ書き込み時に、セルキャパシタＣ０へのハイレベル電位の書き込み不足が生じる。

更に、センスアンプ４の動作時において、センスアンプ４を構成するＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ共にゲート電圧として１／２ＶＤＤしか与えられていない。よって、電源電圧ＶＤＤが低下すると、トランジスタのしきい値電圧に近くなり、センスアンプ４の動作電圧が不足する。このため、センスアンプ４が動作しづらくなる。このことは、近年の低電圧化する電源電圧に対して不利となる。

このような問題に対応するため、リファレンス電圧を１／２ＶＤＤより低くする方式が開発されている。リファレンス電圧が下がることで、ハイレベルのデータを保持する場合のメモリセルのデータホールド特性のマージンを上げること等が可能となる。そのような技術の一例として、特許文献１の技術がある。図１５に特許文献１の半導体記憶装置１０の構成を示す。図１５に示すように、半導体記憶装置１０は、プリチャージ回路２１〜２４と、メモリセル３１〜３４と、センスアンプ４１〜４４を有する。プリチャージ回路２１〜２４には、それぞれプリチャージ制御信号ＶＢＰが入力される。メモリセル３１〜３４には、それぞれワード線信号ＷＬ０が入力される。センスアンプ４１〜４４には、それぞれセンスアンプ制御信号ＳＥが入力される。プリチャージ回路２１、メモリセル３１、センスアンプ４１は、それぞれビット線対Ｄ１、ＤＢ１に接続されている。以下、プリチャージ回路２２〜２４と、メモリセル３２〜３４と、センスアンプ４２〜４４も同様に、ビット線対Ｄ２、ＤＢ２〜Ｄ４、ＤＢ４に接続されている。但し、プリチャージ回路２１のみ、プルダウン回路５１を有する。プルダウン回路５１は、ＮＭＯＳトランジスタＴｒ１１とＴｒ１２を有する。ＮＭＯＳトランジスタＴｒ１１とＴｒ１２は、それぞれビット線対Ｄ１と接地電圧ＧＮＤ間、及び、ＤＢ１と接地電圧ＧＮＤ間に接続される。ＮＭＯＳトランジスタＴｒ１１とＴｒ１２は、ゲートに入力されるイコライズ制御信号ＶＥＱによりオン、オフを制御される。

図１６を用いて、半導体記憶装置１０の動作を簡単に説明する。本例では、メモリセルキャパシタＣ１１にはハイレベルのデータが保持されているものとする。時刻ｔ１にプリチャージ制御信号ＶＢＰがロウレベルになる。この時点までに、各ビット線対Ｄ１、ＤＢ１〜Ｄ４、ＤＢ４は、電圧ＶＢＬにプリチャージされている。

時刻ｔ２〜ｔ４では、ワード線信号ＷＬ０がハイレベルとなる。このことにより、メモリセル３１〜３４の保持するデータがビット線対Ｄ１、ＤＢ１〜Ｄ４、ＤＢ４に読み出される。時刻ｔ３〜ｔ５、では、センスアンプ制御信号ＳＥがハイレベルになり、センスアンプ４１〜４４が動作する。そして、各ビット線に読み出されたデータを増幅する。このうちの選択ビット線対のデータが外部回路に読み出され半導体記憶装置１０の出力データとなる。

時刻ｔ６〜ｔ７（期間ＴＥＱＧ）では、イコライズ制御信号ＶＥＱがハイレベルとなる。このことにより、ビット線対Ｄ１、ＤＢ１の電位が接地電位ＧＮＤとなる。時刻ｔ８では、プリチャージ制御信号ＶＢＰがハイレベルになる。このことにより、プリチャージ及びイコライジングが行われる。このプリチャージ及びイコライジング動作により、全てのビット線対Ｄ１、ＤＢ１〜Ｄ４、ＤＢ４、つまり合計８本のビット線がプリチャージ制御信号線を通じて接続され、電荷がシェアされる。この結果、ビット線対Ｄ１、ＤＢ１が放電されているため、８本のビット線の電位は、１／２ＶＤＤよりも低い３／８ＶＤＤとなる。この３／８ＶＤＤをリファレンス電圧とすることで、上述した問題を回避している。

特開平８−２９７９７４号公報

特許文献１の半導体記憶装置１０では、リファレンス電圧を１／２ＶＤＤより低下させるため、ビット線対Ｄ１、ＤＢ１を接地電位ＧＮＤに接続し放電させる。このため、通常の読み出し・書き込みの１サイクル動作に加え図１６の期間ＴＥＱＧが必要となり、半導体記憶装置を高速動作させる上で不利になる。

本発明の一態様は、参照電圧を供給する参照電圧回路と、第１のワード線に対して接続された第１のメモリ回路と、第２のワード線に対して接続された第２のメモリ回路と有し、前記第１のメモリ回路と前記第２のメモリ回路のいずれか一方が選択された場合に読み出し・書き込み動作が行われる半導体記憶装置であって、前記第１のメモリ回路と前記第２のメモリ回路のそれぞれは、複数のメモリセルと、前記複数のメモリセルに記憶されたデータを読み出す複数のビット線対と、前記参照電圧回路と前記複数のビット線を接続し、前記複数のビット線対をプリチャージするプリチャージ回路と、選択時に前記複数のビット線対の電位差を増幅するセンスアンプ回路と、前記複数のビット線対のいずれかを前記参照電圧よりも低いプルダウン電圧に引き下げるプルダウン回路とを有し、前記第１のメモリ回路が選択され、前記第２のメモリ回路が非選択された読み出し・書き込み動作期間において、前記第２のメモリ回路の前記プルダウン回路は、前記ビット線対を前記プルダウン電圧に引き下げ、前記読み出し・書き込み動作期間後のプリチャージ期間に、前記第１のメモリ回路と前記第２のメモリ回路のプリチャージ回路によってそれぞれ複数のビット線対を前記参照電圧回路に接続する半導体記憶装置である。

本発明の他の態様は、選択される第１のセンスアンプと、前記第１のセンスアンプに結合する第１のビット線対と、前記第１のビット線対のいずれか一方に結合する第１のメモリセルと、前記第１のメモリセルに結合する第１のワード線と、前記第１のビット線対の間に結合する第１のイコライズ回路と、選択されない第２のセンスアンプと、前記第２のセンスアンプに結合する第２のビット線対と、前記第２のビット線対のいずれか一方に結合する第２のメモリセルと、前記第２のメモリセルに結合する第２のワード線と、前記第２のビット線対の間に結合する第２のイコライズ回路と、前記第２のビット線対に結合するプルダウン回路と、前記第１のセンスアンプが活性化される前に前記プルダウン回路を活性化し、前記プルダウン回路が活性化されている期間以外に前記第１のイコライズ回路と前記第２のイコライズ回路とを同時に活性化する制御回路と、を備える半導体記憶装置である。

本発明にかかる半導体記憶装置によれば、読み出し・書き込み動作期間において非選択の第２のメモリ回路のビット線対をプルダウン電圧に引き下げる。そして、プリチャージ期間に選択された第１のメモリ回路のビット線対と非選択の第２のメモリ回路のビット線対を接続し、電荷のシェアを行う。このことにより、ビット線対をプルダウン電圧へ引き下げる動作を、選択された第１のメモリ回路で行う必要がない。

本発明によれば、半導体記憶装置の速度低下を防ぎつつ、データのホールド特性を改善することが可能である。

実施の形態１にかかる半導体記憶装置の構成の一例である。 実施の形態１にかかる半導体記憶装置の動作のタイミングチャートである。 実施の形態１にかかる半導体記憶装置の動作の波形図である。 実施の形態２にかかる半導体記憶装置の構成の一例である。 実施の形態２にかかる半導体記憶装置の構成の一例である。 その他の実施の形態にかかる半導体記憶装置の構成の一例である。 実施の形態３にかかる半導体記憶装置の構成の一例である。 実施の形態３にかかる半導体記憶装置の動作の波形図である。 従来の半導体記憶装置の動作の波形図である。 従来の半導体記憶装置の動作の波形図である。 実施の形態３にかかる半導体記憶装置の他の構成の一例である。 実施の形態３にかかる半導体記憶装置の他の構成の一例である。 従来の半導体記憶装置の構成の一例である。 従来の半導体記憶装置の動作の波形図である。 従来の半導体記憶装置の構成の一例である。 従来の半導体記憶装置の動作のタイミングチャートである。

発明の実施の形態１

以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。この実施の形態１は、本発明をＤＲＡＭ回路に適用したものである。図１に本実施の形態１の半導体記憶装置１００の構成の一例を示す。

図１に示すように、半導体記憶装置１００は、メモリ回路ユニットＭＣ１、ＭＣ２と、参照電圧制御回路５００とを有する。参照電圧制御回路５００は、参照電圧電源回路３００を有する。更に、参照電圧制御回路５００は、後述するプリチャージ回路１３０、１４０、２４０、２３０に対して、それぞれプリチャージ制御信号ＰＤＬ１１、ＰＤＬ１２、ＰＤＬ２１、ＰＤＬ２２を出力する。また、参照電圧制御回路５００は、後述するプルダウン回路１５０、２５０に対して、それぞれプルダウン制御信号ＰＤＧ１１、ＰＤＬ２２を出力する。

メモリ回路ユニットＭＣ１は、センスアンプエリアＳＡＥＧ１１、ＳＡＥ１２と、セルアレイプレートＣＡＰ１０とを有する。メモリ回路ユニットＭＣ２は、センスアンプエリアＳＡＥ２１、ＳＡＥＧ２２と、セルアレイプレートＣＡＰ２０とを有する。参照電圧電源回路３００は、リファレンス電圧としてＶｒｅｆを出力し、参照電圧供給配線３１０により各センスアンプエリアに対してリファレンス電圧Ｖｒｅｆを供給している。なお、抵抗Ｒ３０１〜Ｒ３２０は、参照電圧供給配線３１０が有する配線抵抗であり、本実施の形態１では無視できる程度の抵抗値しか有さないものとする。

ここで、セルアレイプレートとは、選択された１つのワード線に対して接続されたメモリセル群を指すものとする。よって、例えば、セルアレイプレートＣＡＰ１０に接続されているワード線ＷＬ１０が選択されると（ワード線信号ＷＬ１０がハイレベルとなる）、セルアレイプレートＣＡＰ２０に接続されているワード線ＷＬ２０は非選択（ワード線信号ＷＬ２０がロウレベルのまま）となる。以降、選択されたワード線に接続されるセルアレイプレートを「選択セルアレイプレート」、それ以外の非選択のワード線に接続されるセルアレイプレートを「非選択セルアレイプレート」と称す。

センスアンプエリアＳＡＥＧ１１は、センスアンプ１１０と、プリチャージ回路１３０と、プルダウン回路１５０とを有する。センスアンプ１１０、プリチャージ回路１３０、プルダウン回路１５０、セルアレイプレートＣＡＰ１０は、ビット線対Ｄ１１、ＤＢ１１と接続される。

センスアンプエリアＳＡＥ１２は、センスアンプ１２０と、プリチャージ回路１４０とを有する。センスアンプ１２０、プリチャージ回路１４０、セルアレイプレートＣＡＰ１０は、ビット線対Ｄ１２、ＤＢ１２と接続される。

セルアレイプレートＣＡＰ１０は、メモリセル１６１、１６２を有する。メモリセル１６１は、セルトランジスタＴｒ１６１と、セルキャパシタＣ１６１とを有する。メモリセル１６２は、セルトランジスタＴｒ１６２と、セルキャパシタＣ１６２とを有する。セルトランジスタＴｒ１６１が、ビット線Ｄ１１とセルキャパシタＣ１６１間に接続される。セルトランジスタＴｒ１６２が、ビット線ＤＢ１１とセルキャパシタＣ１６２間に接続される。セルトランジスタＴｒ１６１、Ｔｒ１６２のゲートには、それぞれワード線信号ＷＬ１０が入力される。ワード線信号ＷＬ１０がハイレベルになると、メモリセル１６１と１６２は、それぞれ保持しているデータをビット線Ｄ１１、Ｄ１２に伝達する。なお、ワード線信号ＷＬ１０は、電源電圧ＶＤＤより高い電圧のＶＰＰをハイレベル、接地電圧ＧＮＤをロウレベルとする信号である。また、他のワード線信号も同様とする。

センスアンプ１１０は、メモリセル１６１から伝達されたデータにより生じたビット線対Ｄ１１、ＤＢ１１間の電位差を、センスアンプ制御信号ＳＥ１１に応じて電源電圧ＶＤＤから接地電圧ＧＮＤに増幅する。センスアンプ１２０は、メモリセル１６２から伝達されたデータにより生じたビット線対Ｄ１２、ＤＢ１２間の電位差を、センスアンプ制御信号ＳＥ１２に応じて電源電圧ＶＤＤから接地電圧ＧＮＤに増幅する。なお、センスアンプ制御信号ＳＥ１１は、電源電圧ＶＤＤをハイレベル、接地電圧ＧＮＤをロウレベルとする信号である。また、他のセンスアンプ制御信号も同様とする。

プリチャージ回路１３０は、ＮＭＯＳトランジスタＴｒ１３１〜Ｔｒ１３３を有する。ＮＭＯＳトランジスタＴｒ１３１は、ビット線対Ｄ１１、ＤＢ１１間に接続される。ＮＭＯＳトランジスタＴｒ１３２は、ビット線Ｄ１１と参照電圧供給配線３１０間に接続される。ＮＭＯＳトランジスタＴｒ１３３は、ビット線ＤＢ１１と参照電圧供給配線３１０間に接続される。ＮＭＯＳトランジスタＴｒ１３１〜Ｔｒ１３３のゲートには、それぞれプリチャージ制御信号ＰＤＬ１１が入力される。なお、プリチャージ制御信号ＰＤＬ１１は、電源電圧ＶＤＤをハイレベル、接地電圧ＧＮＤをロウレベルとする信号である。また、他のプリチャージ制御信号も同様とする。

プリチャージ制御信号ＰＤＬ１１がハイレベルになると、ＮＭＯＳトランジスタＴｒ１３１〜Ｔｒ１３３がオンする。このため、ビット線Ｄ１１、ＤＢ１１、参照電圧供給配線３１０が短絡状態となり、プリチャージ動作及びイコライジング動作が行われる。よって、プリチャージ回路１３０は、イコライジング回路としての機能も同時に有する。このことは、他のプリチャージ回路も同様である。

プリチャージ回路１４０は、ＮＭＯＳトランジスタＴｒ１４１〜Ｔｒ１４３を有する。ＮＭＯＳトランジスタＴｒ１４１は、ビット線対Ｄ１２、ＤＢ１２間に接続される。ＮＭＯＳトランジスタＴｒ１４２は、ビット線Ｄ１２と参照電圧供給配線３１０間に接続される。ＮＭＯＳトランジスタＴｒ１４３は、ビット線ＤＢ１２と参照電圧供給配線３１０間に接続される。ＮＭＯＳトランジスタＴｒ１４１〜Ｔｒ１４３のゲートには、それぞれプリチャージ制御信号ＰＤＬ１２が入力される。

プリチャージ制御信号ＰＤＬ１２がハイレベルになると、ＮＭＯＳトランジスタＴｒ１４１〜Ｔｒ１４３がオンする。このため、ビット線Ｄ１２、ＤＢ１２、参照電圧供給配線３１０が短絡状態となり、プリチャージ動作及びイコライジング動作が行われる。

プルダウン回路１５０は、ＮＭＯＳトランジスタＴｒ１５１、Ｔｒ１５２を有する。ＮＭＯＳトランジスタＴｒ１５１は、ビット線Ｄ１１と接地電圧ＧＮＤ間に接続される。ＮＭＯＳトランジスタＴｒ１５２は、ビット線ＤＢ１１と接地電圧ＧＮＤ間に接続される。ＮＭＯＳトランジスタＴｒ１５１、Ｔｒ１５２のゲートには、それぞれプルダウン制御信号ＰＤＧ１１が入力される。なお、プルダウン制御信号ＰＤＧ１１は、電源電圧ＶＤＤをハイレベル、接地電圧ＧＮＤをロウレベルとする信号である。また、他のプルダウン制御信号も同様とする。

プルダウン制御信号ＰＤＧ１１がハイレベルになると、ＮＭＯＳトランジスタＴｒ１５１、Ｔｒ１５２がオンする。このため、ビット線Ｄ１１、ＤＢ１１が接地電圧ＧＮＤと接続され、接地電圧ＧＮＤに固定される。つまり、ビット線Ｄ１１、ＤＢ１１の寄生容量が保持する電荷を放電する。

なお、図１のセルアレイプレートＣＡＰ１０では、図面及び動作説明の簡略化のため、ワード線ＷＬ１０に接続されるメモリセル１６１、１６２のみ記載している。しかし、メモリセル１６１、１６２に限らず、ワード線ＷＬ１０の延在方向に更に複数のメモリセルを有してもよい。なお、その場合、それらメモリセルのそれぞれに接続されるビット線対、センスアンプ、プリチャージ回路、プルダウン回路が存在する。

センスアンプエリアＳＡＥＧ２２は、センスアンプ２１０と、プリチャージ回路２３０と、プルダウン回路２５０とを有する。センスアンプ２１０、プリチャージ回路２３０、プルダウン回路２５０、セルアレイプレートＣＡＰ２０は、ビット線対Ｄ２２、ＤＢ２２と接続される。

センスアンプエリアＳＡＥ２１は、センスアンプ２２０と、プリチャージ回路２４０とを有する。センスアンプ２２０、プリチャージ回路２４０、セルアレイプレートＣＡＰ２０は、ビット線対Ｄ２１、ＤＢ２１と接続される。

セルアレイプレートＣＡＰ２０は、メモリセル２６１、２６２を有する。メモリセル２６１は、セルトランジスタＴｒ２６１と、セルキャパシタＣ２６１とを有する。メモリセル２６２は、セルトランジスタＴｒ２６２と、セルキャパシタＣ２６２とを有する。セルトランジスタＴｒ２６１が、ビット線Ｄ２１とセルキャパシタＣ２６１間に接続される。セルトランジスタＴｒ２６２が、ビット線ＤＢ２２とセルキャパシタＣ２６２間に接続される。セルトランジスタＴｒ２６１、Ｔｒ２６２のゲートには、それぞれワード線信号ＷＬ２０が入力される。ワード線信号ＷＬ２０がハイレベルになると、メモリセル２６１と２６２は、それぞれ保持しているデータをビット線Ｄ２１、Ｄ２２に伝達する。

センスアンプ２１０は、メモリセル２６２から伝達されたデータにより生じたビット線対Ｄ２２、ＤＢ２２間の電位差を、センスアンプ制御信号ＳＥ２２に応じて電源電圧ＶＤＤから接地電圧ＧＮＤに増幅する。センスアンプ２２０は、メモリセル２６１から伝達されたデータにより生じたビット線対Ｄ２１、ＤＢ２１間の電位差を、センスアンプ制御信号ＳＥ２１に応じて電源電圧ＶＤＤから接地電圧ＧＮＤに増幅する。

プリチャージ回路２３０は、ＮＭＯＳトランジスタＴｒ２３１〜Ｔｒ２３３を有する。ＮＭＯＳトランジスタＴｒ２３１は、ビット線対Ｄ２２、ＤＢ２２間に接続される。ＮＭＯＳトランジスタＴｒ２３２は、ビット線Ｄ２２と参照電圧供給配線３１０間に接続される。ＮＭＯＳトランジスタＴｒ２３３は、ビット線ＤＢ２２と参照電圧供給配線３１０間に接続される。ＮＭＯＳトランジスタＴｒ２３１〜Ｔｒ２３３のゲートには、それぞれプリチャージ制御信号ＰＤＬ２２が入力される。

プリチャージ制御信号ＰＤＬ２２がハイレベルになると、ＮＭＯＳトランジスタＴｒ２３１〜Ｔｒ２３３がオンする。このため、ビット線Ｄ２２、ＤＢ２２、参照電圧供給配線３１０が短絡状態となり、プリチャージ動作及びイコライジング動作が行われる。

プリチャージ回路２４０は、ＮＭＯＳトランジスタＴｒ２４１〜Ｔｒ２４３を有する。ＮＭＯＳトランジスタＴｒ２４１は、ビット線対Ｄ２１、ＤＢ２１間に接続される。ＮＭＯＳトランジスタＴｒ２４２は、ビット線Ｄ２１と参照電圧供給配線３１０間に接続される。ＮＭＯＳトランジスタＴｒ２４３は、ビット線ＤＢ２１と参照電圧供給配線３１０間に接続される。ＮＭＯＳトランジスタＴｒ１２４１〜Ｔｒ２４３のゲートには、それぞれプリチャージ制御信号ＰＤＬ２１が入力される。

プリチャージ制御信号ＰＤＬ２１がハイレベルになると、ＮＭＯＳトランジスタＴｒ２４１〜Ｔｒ２４３がオンする。このため、ビット線Ｄ２１、ＤＢ２１、参照電圧供給配線３１０が短絡状態となり、プリチャージ動作及びイコライジング動作が行われる。

プルダウン回路２５０は、ＮＭＯＳトランジスタＴｒ２５１、Ｔｒ２５２を有する。ＮＭＯＳトランジスタＴｒ２５１は、ビット線Ｄ２２と接地電圧ＧＮＤ間に接続される。ＮＭＯＳトランジスタＴｒ２５２は、ビット線ＤＢ２２と接地電圧ＧＮＤ間に接続される。ＮＭＯＳトランジスタＴｒ２５１、Ｔｒ２５２のゲートには、それぞれプルダウン制御信号ＰＤＧ２２が入力される。

プルダウン制御信号ＰＤＧ２２がハイレベルになると、ＮＭＯＳトランジスタＴｒ２５１、Ｔｒ２５２がオンする。このため、ビット線Ｄ２２、ＤＢ２２が接地電圧ＧＮＤと接続され、接地電圧ＧＮＤに固定される。つまり、ビット線Ｄ２２、ＤＢ２２の寄生容量が保持する電荷を放電する。

セルアレイプレートＣＡＰ２０もセルアレイプレートＣＡＰ１０と同様、メモリセル２６１、２６２に限らず、ワード線ＷＬ２０の延在方向に更に複数のメモリセルを有し、それらメモリセルに接続されるビット線対、センスアンプ等が存在してもよい。

次に、半導体記憶装置１００の動作を図面を参照しながら詳細に説明する。図２、図３に半導体記憶装置１００の動作のタイミングチャートを示す。図２は各信号のタイミングチャートであり、図３はビット線Ｄ１１、ＤＢ１１、Ｄ１２、ＤＢ１２、Ｄ２２、ＤＢ２２の電位レベルである。なお、図２、図３の符号が同じ時刻は同一時刻を表すものとする。また、図３の電源電圧ＶＤＤは論理レベルのハイ、接地電圧ＧＮＤは論理レベルのロウを示すものとする。また、ここで本例では、メモリセル１６１、１６２にハイレベルのデータが保持されているものとする。

まず、時刻ｔ１以前では、プリチャージ制御信号ＰＤＬ１１、ＰＤＬ１２、ＰＤＬ２１、ＰＤＬ２２は全てハイレベルである。このため、プリチャージ回路１３０、１４０、２３０、２４０が全てプリチャージ動作及びイコライジング動作を行っている。よって、ビット線対Ｄ１１、ＤＢ１１、Ｄ２１、ＤＢ２１、Ｄ２２、ＤＢ２２の電位は全て、リファレンス電圧Ｖｒｅｆとなっている。

時刻ｔ１では、プリチャージ制御信号ＰＤＬ１１、ＰＤＬ１２、ＰＤＬ２２がロウレベルになる。このため、プリチャージ回路１３０、１４０、２４０がプリチャージ動作及びイコライジング動作を停止する。

時刻ｔ２では、ワード線信号ＷＬ１０がハイレベルになる。このため、メモリセル１６１、１６２からハイレベルのデータが伝達される。つまり、セルキャパシタＣ１６１、１６２が保持していた電荷がビット線Ｄ１１、Ｄ１２に伝達され、ビット線Ｄ１１、Ｄ１２の電位が僅かに上昇する。なお、ビット線Ｄ２１、Ｄ２２の電位は、ワード線信号ＷＬ２０がロウレベルのままであるため変化しない。また、プルダウン制御信号２２がハイレベルになる。このため、ビット線対Ｄ２２、ＤＢ２２と接地電位ＧＮＤが接続される。よって、ビット線対Ｄ２２、ＤＢ２２の電位が接地電圧ＧＮＤに降下する。なお、ワード線信号ＷＬ１０及びプルダウン制御信号２２がハイレベルになるタイミングは、特に同時でなくてもよい。

時刻ｔ３では、センスアンプ制御信号ＳＥ１１、ＳＥ１２がハイレベルとなる。このため、センスアンプ１１０、１２０が動作し、ビット線対Ｄ１１、ＤＢ１１間及びＤ１２、ＤＢ１２間の電位差が増幅される。なお、メモリセル１６１、１６２にハイレベルのデータが保持されているため、ビット線Ｄ１１、Ｄ１２の電位は電源電圧ＶＤＤに上昇し、ビット線ＤＢ１１、ＤＢ１２の電位は接地電位ＧＮＤに降下する。

時刻ｔ４では、ワード線信号ＷＬ１０がロウレベルとなる。このため、ビット線Ｄ１１、Ｄ１２とメモリセル１６１、１６２とが遮断される。また、センスアンプ制御信号ＰＤＬ１１、ＰＤＬ１２がロウレベルとなる。このため、センスアンプ１１０、１２０が動作を停止する。また、プルダウン制御信号２２がロウレベルになる。よって、ビット線対Ｄ２２、ＤＢ２２と接地電位ＧＮＤが遮断される。なお、ワード線信号ＷＬ１０、センスアンプ制御信号ＰＤＬ１１、ＰＤＬ１２、プルダウン制御信号２２がロウレベルになるタイミングは、特に同時でなくてもよい。

時刻ｔ５では、再びプリチャージ制御信号ＰＤＬ１１、ＰＤＬ１２、ＰＤＬ２２がハイレベルになる。このため、プリチャージ回路１３０、１４０、２３０がプリチャージ動作及びイコライジング動作を行う。このことにより、ビット線対Ｄ１１、ＤＢ１１、Ｄ１２、ＤＢ１２、Ｄ２１、ＤＢ２１、Ｄ２２、ＤＢ２２が参照電圧供給配線３１０と接続される。よって、ビット線対Ｄ１１、ＤＢ１１、Ｄ１２、ＤＢ１２、Ｄ２１、ＤＢ２１、Ｄ２２、ＤＢ２２間で電荷のシェアが行われる。この電荷シェアにより、ビット線Ｄ１１、ＤＢ１１、Ｄ１２、ＤＢ１２、Ｄ２２、ＤＢ２２の電位が１／３ＶＤＤになる。なお、ワード線信号ＷＬ２０、センスアンプ制御信号ＳＥ２１、プリチャージ制御信号ＰＤＬ２１が共に、時刻ｔ１〜ｔ５の期間変化しない。このため、ビット線対Ｄ２１、ＤＢ２１は、元のプリチャージ電圧、つまり、リファレンス電圧Ｖｒｅｆのままである。このため、リファレンス電圧Ｖｒｅｆを１／３ＶＤＤに設定しおくことで、ビット線対Ｄ２１、ＤＢ２１は、上述した電荷シェアに殆ど関係せず、電位の変化も起こらない。

なお、上述した動作とは逆にワード線ＷＬ２０が選択、つまりセルアレイプレートＣＡＰ２０が選択された場合、非選択のセルアレイプレートＣＡＰ１０のビット線対Ｄ１１、ＤＢ１１がプルダウン回路１５０により接地電位ＧＮＤとなる。その後、プリチャージ回路２３０、２４０、１３０がプリチャージ動作及びイコライジング動作を行い、上述した動作と同様、ビット線対Ｄ１１、ＤＢ１１、Ｄ１２、ＤＢ１２、Ｄ２１、ＤＢ２１、Ｄ２２、ＤＢ２２間で電荷のシェアが行われる。その結果、上述した動作と同様、ビット線Ｄ１１、ＤＢ１１、Ｄ１２、ＤＢ１２、Ｄ２２、ＤＢ２２の電位が１／３ＶＤＤになる。

以上、従来の半導体記憶装置１０は、１つの選択セルアレイプレートにて、プリチャージ及びイコライジング動作時に接地電位ＧＮＤにプルダウンしたビット線対と、その他のビット線対とで電荷のシェアを行っていた。このため、図１６の期間ＴＥＱＧのような期間が必要であった。しかし、本実施の形態１の半導体記憶装置１００は、ワード線信号がハイレベルになる選択セルアレイプレートと異なる非選択セルアレイプレートの所定のビット線対を接地電位に固定する。そして、選択セルアレイプレートのビット線対をプリチャージ及びイコライジングするとき、接地電位に固定した非選択セルアレイプレートの所定のビット線対とを接続する。これにより、従来の半導体記憶装置１０の図１６の期間ＴＥＱＧのような期間を必要とせず、各ビット線対間の電荷シェアを行い、１／２ＶＤＤより低電位にビット線をプリチャージすることができる。つまり、半導体記憶装置１００では所定のビット線対を接地電圧へ引き下げる動作を、選択セルアレイプレートで行う必要がない。よって、読み出し・書き込みの１サイクル動作の遅延の原因となる、期間ＴＥＱＧのような期間が無くなり、半導体記憶装置１００を高速動作させる上での問題点が無くなる。また、このように低電位にビット線をプリチャージすることで、メモリセルのハイレベルデータのホールド特性が改善される。

また、図１の回路構成では、プルダウン回路１５０、２５０が２つのトランジスタにより、ビット線対を接地電圧ＧＮＤに降下させているが、１つのトランジスタでビット線対のどちらか一方を接地電圧ＧＮＤに降下させてもよい。この場合、プリチャージ動作及びイコライジング動作により、ビット線対Ｄ１１、ＤＢ１１、Ｄ１２、ＤＢ１２、Ｄ２１、ＤＢ２１、Ｄ２２、ＤＢ２２間で電荷のシェアが行われると、各ビット線の電位は２／５ＶＤＤにプリチャージされる。このように、回路構成を変えることで、各ビット線のプリチャージ電位の設定を変えることも容易となる。

また、従来の半導体記憶装置１０では、装置の回路レイアウトにおいて以下のような問題点がある。従来の半導体記憶装置１０では、一定の数のセンスアンプ及びプリチャージ群毎に図１５のプルダウン回路５１及びそのプルダウン回路５１の制御回路が配置される。ここで、通常の半導体記憶装置では、同一形状の複数のセンスアンプ及びプリチャージ回路がワード線の延在方向に順に配置される。このため、半導体記憶装置１０のように一部のプリチャージ回路内にプルダウン回路５１が存在すると、他のプルダウン回路を有さないプリチャージ回路内にデッドスペースが生じてしまう。このため、半導体記憶装置１０の回路はチップの回路の面積効率が悪化し、回路規模が増大化する問題がある。

しかし、本実施の形態１の半導体記憶装置１００では、図１のプルダウン回路１５０、２５０を含む同一形状のセンスアンプエリアＳＡＥＧ１１、ＳＡＥＧ２２をワード線の延在方向に順に配置できる。このため、上述したようなデッドスペースを生じることが無い。このため、チップの面積効率の悪化を防ぎ、回路規模が増大化を回避することができる。

また、上述した実施例では、チップのレイアウト上、ビット線対の延在方向のセルアレイプレートのビット線対同士を接続し、上述した電荷のシェア動作を行っている。しかし、ビット線対の延在方向ではなく、ワード線の延在方向のセルアレイプレートのビット線同士を接続し、電荷のシェアを行ってもかまわない。このように、本実施の形態１の半導体記憶装置１００は、チップレイアウト上、どこの非選択セルアレイプレートのビット線対を接地電位ＧＮＤにし、選択セルアレイプレートのビット線対と電荷シェアすればよいのかは問題にならない。

発明の実施の形態２

以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。この実施の形態２も、実施の形態１と同様、本発明をＤＲＡＭ回路に適用したものである。図４に本実施の形態２の半導体記憶装置２００の構成の一例を示す。図４に示すように、半導体記憶装置２００は、バンクＢＫ１と、参照電圧制御回路５００と、デコーダ４００を有する。なお、本実施の形態２は、単一バンクであるバンクＢＫ１を用いて説明を行う。

参照電圧制御回路５００は、実施の形態１と同様、参照電圧電源回路３００を有する。また、参照電圧制御回路５００は、実施の形態１と同様、センスアンプエリアＳＡＥＧ１１、ＳＡＥＧ２２のプルダウン回路にプルダウン制御信号ＰＬＧ１１、ＰＬＧ２２を出力する。また、センスアンプエリアＳＡＥＧ１１、ＳＡＥ１２、ＳＡＥ２１、ＳＡＥＧ２２、更に、後述するセンスアンプエリアＳＡＥ３１、ＳＡＥ３２、ＳＡＥ４１、ＳＡＥ４２のプリチャージ回路にも制御信号ＰＤＬ１１、ＰＤＬ１２、ＰＤＬ２１、ＰＤＬ２２、ＰＤＬ３１、ＰＤＬ３２、ＰＤＬ４１、ＰＤＬ４２を出力する。なお、図４に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。

バンクＢＫ１は、メモリ回路ユニットＭＣ１〜ＭＣ４を有する。メモリ回路ユニットＭＣ１、ＭＣ２の構成及び接続関係は実施の形態１と同様である。メモリ回路ユニットＭＣ３は、センスアンプエリアＳＡＥ３１、ＳＡＥ３２と、セルアレイプレートＣＡＰ３０とを有する。メモリ回路ユニットＭＣ４は、センスアンプエリアＳＡＥ４１、ＳＡＥ４２と、セルアレイプレートＣＡＰ４０とを有する。参照電圧供給配線３１０は、実施の形態１と同様、各センスアンプエリアに対してリファレンス電圧Ｖｒｅｆを供給している。また、抵抗Ｒ３０１〜Ｒ３４０は、参照電圧供給配線３１０が有する配線抵抗であり、半導体記憶装置１００と同様、本実施の形態２でも無視できる程度の抵抗値しか有さないものとする。

セルアレイプレートＣＡＰ３０、ＣＡＰ４０は、セルアレイプレートＣＡＰ１０もしくはＣＡＰ２０と同様、複数のメモリセルを有する回路構成となっている。例えば、セルアレイプレートＣＡＰ３０は、メモリセル３６１、３６２を有する。セルアレイプレートＣＡＰ４０は、メモリセル４６１、４６２を有する。

センスアンプエリアＳＡＥ３１、ＳＡＥ３２、ＳＡＥ４１、ＳＡＥ４２は、プルダウン回路を持たないセンスアンプエリアＳＡＥ１２もしくはＳＡＥ２１と同様の回路構成となっている。よって、センスアンプエリアＳＡＥ３１、ＳＡＥ３２、ＳＡＥ４１、ＳＡＥ４２が有するプリチャージ回路（不図示）のそれぞれも参照電圧供給配線３１０と接続され、リファレンス電圧Ｖｒｅｆが供給される。また、参照電圧制御回路５００から出力され、センスアンプエリアＳＡＥ３１、ＳＡＥ３２、ＳＡＥ４１、ＳＡＥ４２が有するプリチャージ回路（不図示）がプリチャージ動作を行うために入力されるプリチャージ制御信号を、それぞれＰＤＬ３１、ＰＤＬ３２、ＰＤＬ４１、ＰＤＬ４２とする。

セルアレイプレートＣＡＰ３０のメモリセル３６１に接続されるビット線対Ｄ３１、ＤＢ３１がセンスアンプエリアＳＡＥ３１のセンスアンプ（不図示）及びプリチャージ回路（不図示）に接続される。また、メモリセル３６２に接続されるビット線対Ｄ３２、ＤＢ３２がセンスアンプエリアＳＡＥ３２のセンスアンプ及びプリチャージ回路に接続される。同様に、セルアレイプレートＣＡＰ４０のメモリセル４６１に接続されるビット線対Ｄ４１、ＤＢ４１がセンスアンプエリアＳＡＥ４１のセンスアンプ（不図示）及びプリチャージ回路（不図示）に接続される。また、メモリセル４６２に接続されるビット線対Ｄ４２、ＤＢ４２がセンスアンプエリアＳＡＥ４２のセンスアンプ及びプリチャージ回路に接続される。

ワード線ドライバＷＬＤ１は、セルアレイプレートＣＡＰ１０〜ＣＡＰ４０内の所定のメモリセルを選択するため、ワード線信号ＷＬ１０〜ＷＬ４０のいずれか１つをハイレベルにする。なお、以下必要に応じて、ハイレベルになったワード線を「選択ワード線」と称す。

以上により、本明細書で言うバンクとは、複数のセルアレイプレート及びそれに対応するセンスアンプエリアを有し、そのバンク内の複数のワード線のうち、１つのワード線が選択されると、他のワード線は全て非選択となる回路単位を言うものとする。よって、１バンク内の選択セルアレイプレート以外は、全て非選択セルアレイプレートなる。

デコーダ４００は、セルアレイプレート選択信号Ａ［１：０］に応じて、参照電圧制御回路５００に制御信号を送信し、プルダウン回路１５０もしくは２５０のどちらを動作させるかを制御する。ここで、セルアレイプレート選択信号Ａ［１：０］は、メモリセルのアドレスを指定するためバンクＢＫ１内の４つのセルアレイプレートＣＡＰ１０〜ＣＡＰ４０の１つを指定する２ビットの値を持つ制御信号である。例えば、ワード線ＷＬ１０が選択される場合（ワード線信号ＷＬ１０がハイレベルのとき）、セルアレイプレート選択信号Ａ［１：０］は、「００」となる。以下同様、ワード線ＷＬ３０が選択される場合「０１」、ワード線ＷＬ４０が選択される場合「１０」、ワード線ＷＬ２０が選択される場合「１１」となるものとする。このような場合、デコーダ４００は、セルアレイプレート選択信号Ａ［１：０］の下位ビットにより、プルダウン回路１５０もしくは２５０のどちらを動作させるかを判断する。例えば、ワード線ＷＬ１０もしくはＷＬ４０が選択される場合、セルアレイプレート選択信号Ａ［１：０］の下位ビットは「０」の値となる。この場合、デコーダ４００は、プルダウン回路２５０を動作させる。逆に、ワード線ＷＬ３０もしくはＷＬ２０が選択される場合、セルアレイプレート選択信号Ａ［１：０］の下位ビットは「１」の値となる。この場合、デコーダ４００は、プルダウン回路１５０を動作させる。

以下、半導体記憶装置２００の動作を説明する。まず、ワード線ＷＬ１０が選択される場合、セルアレイプレート選択信号Ａ［１：０］は「００」の値である。このとき、デコーダ４００は、セルアレイプレート選択信号Ａ［１：０］の下位ビットが「０」であるため、プルダウン回路２５０を動作させる。つまり、イコライジング動作及びプリチャージ動作が行われるとき、ビット線Ｄ１１、ＤＢ１１、Ｄ１２、ＤＢ１２、Ｄ２２、ＤＢ２２で電荷のシェアが行われる。なお、この場合の動作は実施の形態１の動作で説明したのと同様の動作である。

ワード線ＷＬ４０が選択される場合、セルアレイプレート選択信号Ａ［１：０］は「１０」の値である。このとき、デコーダ４００は、セルアレイプレート選択信号Ａ［１：０］の下位ビットが「０」であるため、ワード線ＷＬ１０が選択された場合と同様、プルダウン回路２５０を動作させる。つまり、イコライジング動作及びプリチャージ動作が行われるとき、ビット線Ｄ４１、ＤＢ４１、Ｄ４２、ＤＢ４２、Ｄ２２、ＤＢ２２で電荷のシェアが行われる。

次に、ワード線ＷＬ３０が選択される場合、セルアレイプレート選択信号Ａ［１：０］は「０１」の値である。このとき、デコーダ４００は、セルアレイプレート選択信号Ａ［１：０］の下位ビットが「１」であるため、プルダウン回路１５０を動作させる。つまり、イコライジング動作及びプリチャージ動作が行われるとき、ビット線Ｄ３１、ＤＢ３１、Ｄ３２、ＤＢ３２、Ｄ１１、ＤＢ１１で電荷のシェアが行われる。

ワード線ＷＬ２０が選択される場合、セルアレイプレート選択信号Ａ［１：０］は「１１」の値である。このとき、デコーダ４００は、セルアレイプレート選択信号Ａ［１：０］の下位ビットが「１」であるため、ワード線ＷＬ３０が選択された場合とプルダウン回路１５０を動作させる。つまり、イコライジング動作及びプリチャージ動作が行われるとき、ビット線Ｄ２１、ＤＢ２１、Ｄ２２、ＤＢ２２、Ｄ１１、ＤＢ１１で電荷のシェアが行われる。

以上、実施の形態２の半導体記憶装置２００では、実施の形態１の半導体記憶装置１００のように、１つのセルアレイプレートに対し、１つのプルダウン回路を有するセンスアンプエリアを設ける必要はない。つまり、半導体記憶装置２００のように、１バンクあたり２以上の複数のセルアレイプレートに対して、プルダウン回路を有するセンスアンプエリアが２つだけあればよい。

また、ワード線ＷＬ１０〜ＷＬ４０が均等に選択される場合、デコーダ４００により、２つのプルダウン回路のうち一方、つまり図４のプルダウン回路１５０もしくは２５０に動作が偏ることを防ぐことができる。例えば、もしワード線ＷＬ４０が選択される以外は全てプルダウン回路２５０がプルダウン動作を行うとすると、頻繁に、具体的には３／４の確率でビット線対Ｄ２２、ＤＢ２２の電位が接地電位ＧＮＤとなる。この場合、ビット線対Ｄ２２、ＤＢ２２に接続されているメモリセル２６２が頻繁にディスターブ状態となる。このため、メモリセル２６２がハイレベルのデータを保持している場合、データホールド特性が悪化してしまうことが考えられる。しかし、上述したようにデコーダ４００があることで、プルダウン回路１５０、２５０を均等に動作させることができ、どちらか一方のビット線対に対するディスターブ比率の偏りを防止できる。

ここで、図４では、１バンクにセルアレイプレートが４つの場合を示したが、１バンクに更に複数のセルアレイプレートを有してもよい。この場合であっても、１バンクあたりに、プルダウン回路を有するセンスアンプエリアが２つだけあればよい。このため、回路規模の増大を最小限に抑えることができる。例えば、実施の形態１の半導体記憶装置１００と本実施の形態２の半導体記憶装置２００では、単位セルアレイプレート数におけるプルダウン回路の占める面積比が１／２になる。更に、１バンクにセルアレイプレートが８つの場合では、上記面積比が１／４になる。このことは、従来の半導体記憶装置１０に対する回路規模の増大化防止による利点が更に大きくなる。

なお、１バンクあたりに、どれくらいのセルアレイプレート及びセンスアンプエリアの数が配置可能かは、電荷シェアを行うプリチャージ回路間の配線抵抗の最大値、具体的には図４で言うところの配線抵抗Ｒ３１０〜Ｒ３４０の合成抵抗の抵抗値により決定される。この理由として以下のことがあげられる。電荷シェアを行うプリチャージ回路間の配線が長くなり配線抵抗が大きくなると、ビット線間で電荷シェアを行ったにも関わらず、ビット線の電位に差が生じてしまう。このため、リファレンス電圧Ｖｒｅｆに満たないビット線をリファレンス電圧Ｖｒｅｆまで上昇させるのに時間がかかる。よって、この時間分の遅延が許容できる範囲に応じてセルアレイプレート数が決定される。例えば通常、配線抵抗Ｒ３１０〜Ｒ３４０の抵抗値は非常に小さいため、半導体記憶装置２００のように１バンク内に少なくとも４セルアレイプレート程度が配置できる。

またここで、図４では、チップのレイアウト上、バンク内においてプルダウン回路１５０、２５０を含むセンスアンプエリアＳＡＥＧ１１とＳＡＥＧ２２をバンクの両端に配置している。このことは、以下のような利点がある。通常、ＤＲＡＭ回路のような半導体記憶装置では、１バンクあたり同一の回路構成のセルアレイプレートとセンスアンプエリアが規則的に配置される。例えば図４に示すように、センスアンプエリアＳＡＥ１２やセルアレイプレートＣＡＰ１０と同様の回路（センスアンプエリアＳＡＥ１２〜ＳＡＥ４２、セルアレイプレートＣＡＰ２０〜ＣＡＰ４０）を隣接して配置していく。しかし、センスアンプエリアＳＡＥＧ１１とＳＡＥＧ２２は、センスアンプエリアＳＡＥ１２等と異なり、プルダウン回路１５０、２５０を有している。このため、センスアンプエリアＳＡＥＧ１１とＳＡＥＧ２２をバンクの内側でなく外側に配置することで、設計の容易性を上げることができる。

また、図４とは反対に図５のように、プルダウン回路１５０、２５０を含むセンスアンプエリアＳＡＥＧ１１とＳＡＥＧ２２をバンクの中央に配置してもかまわない。このことにより、１バンク内のセルアレイプレートの数が増加した場合、電荷シェアを行うプリチャージ回路間の配線を、図４の回路構成より短く、具体的には最大で１／２程度にすることができる。よって、上述した設計の容易性の利点は小さくなるが、電荷シェアを行うプリチャージ回路間の配線抵抗Ｒ３１０〜Ｒ３４０の悪影響を小さくできる。このため、図４の構成よりプリチャージの時間を短縮できたり、１バンク内のセルアレイプレートの数を図４の構成より増やすことができる。

なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態２では、単一バンクの構成を説明したが、図６に示すように、１つのチップＣＰ１にバンクＢＫ１と同様の構成のバンクを更に複数用意した、複数バンク構成としてもよい（図６ではｎ個）。そして、バンク間の配線抵抗が十分小さい場合、上述してきたプリチャージ時の電荷のシェアを、バンク内に限らずバンク間で行ってもよい。

発明の実施の形態３

以下、本発明を適用した具体的な実施の形態３について、図面を参照しながら詳細に説明する。この実施の形態３も、実施の形態１と同様、本発明をＤＲＡＭ回路に適用したものである。図７に本実施の形態３の半導体記憶装置６００の構成の一例を示す。図７に示すように、半導体記憶装置６００は、メモリ回路ユニットＭＣ１、ＭＣ２と、参照電圧制御回路５００と、ローカルバスプリチャージ回路６１０と、ＨＶＤＤ電源６２０と、バッファアンプ６３０と、Ｙデコーダ６４０と、ローカルバスのデータ線対ＬＢＵＳ、ＬＢＵＳＢとを有する。

ローカルバスのデータ線対ＬＢＵＳ、ＬＢＵＳＢは、メモリ回路ユニットＭＣ１、ＭＣ２のそれぞれのビット線対から出力される読み出しデータを外部回路に伝達する。また、ローカルバスのデータ線対ＬＢＵＳ、ＬＢＵＳＢは、外部回路からの書き込みデータを、メモリ回路ユニットＭＣ１、ＭＣ２のそれぞれのビット線対に伝達する。

メモリ回路ユニットＭＣ１、ＭＣ２は、基本的に実施の形態１と同様であるが、それぞれのビット線対と、上記ローカルバスのデータ線対ＬＢＵＳ、ＬＢＵＳＢ間にＹスイッチ６０１〜６０４を有する。Ｙスイッチ６０１は、ビット線対Ｄ１１、ＤＢ１１とデータ線対ＬＢＵＳ、ＬＢＵＳＢ間に、ＮＭＯＳトランジスタＴｒ６０１、Ｔｒ６０２が接続される。Ｙスイッチ６０２は、ビット線対Ｄ１２、ＤＢ１２とデータ線対ＬＢＵＳ、ＬＢＵＳＢ間に、ＮＭＯＳトランジスタＴｒ６０３、Ｔｒ６０４が接続される。なお、Ｙスイッチ６０３と６０４も、それぞれビット線対Ｄ２１、ＤＢ２１とＤ２２、ＤＢ２２とデータ線対ＬＢＵＳ、ＬＢＵＳＢ間に、ＮＭＯＳトランジスタが接続される。ただし、図面の簡略化のため省略する。Ｙスイッチ６０１〜６０４は、Ｙデコーダ６４０からのカラム信号Ｙ１１、Ｙ１２、Ｙ２１、Ｙ２２により、それぞれが接続されているビット線対と、データ線対ＬＢＵＳ、ＬＢＵＳＢとを電気的に接続する。なお、カラム信号Ｙ１１、Ｙ１２、Ｙ２１、Ｙ２２は、ある一つが選択されハイレベルとなると、他のカラム信号はロウレベルを保持する。つまり、ワード信号ＷＬ１０、ＷＬ２０及びカラム信号Ｙ１１、Ｙ１２、Ｙ２１、Ｙ２２により、１つのメモリセルが選択され、そのメモリセルの保持データが半導体記憶装置６００の出力データとして外部回路で利用される。

バッファアンプ６３０は、ローカルバスのデータ線対ＬＢＵＳ、ＬＢＵＳＢの電位差を増幅する。このデータ線対ＬＢＵＳ、ＬＢＵＳＢの電位差の増幅タイミングは、選択Ｙスイッチのオン状態となる期間とほぼ同時でよい。

ローカルバスプリチャージ回路６１０は、ＮＭＯＳトランジスタＴｒ６１１、Ｔｒ６１２、Ｔｒ６１３を有する。ＮＭＯＳトランジスタＴｒ６１１は、データ線対ＬＢＵＳ、ＬＢＵＳＢ間に接続される。ＮＭＯＳトランジスタＴｒ６１２は、データ線ＬＢＵＳとＨＶＤＤ電源６２０との間に接続される。ＮＭＯＳトランジスタＴｒ６１３は、データ線ＬＢＵＳＢとＨＶＤＤ電源６２０との間に接続される。ＮＭＯＳトランジスタＴｒ６１１、Ｔｒ６１２、Ｔｒ６１３のゲートには、Ｙデコーダ６４０からのデータ線プリチャージ制御信号ＹＰＤＬが入力される。データ線プリチャージ制御信号ＹＰＤＬが、ハイレベルとなる場合、ＮＭＯＳトランジスタＴｒ６１１、Ｔｒ６１２、Ｔｒ６１３がオン状態（ローカルバスプリチャージ回路６１０がオン状態）となり、データ線対ＬＢＵＳ、ＬＢＵＳＢのイコライジングとプリチャージが行われる。

ＨＶＤＤ電源６２０は、１／２ＶＤＤの電圧を供給する。よって、プリチャージ期間中のデータ線対ＬＢＵＳ、ＬＢＵＳＢは、１／２ＶＤＤの電圧でプリチャージされる。

その他の構成は実施の形態１と同様であり、説明は省略する。実施の形態１、２では、説明の煩雑さを避けるため、ローカルバスのデータ線対ＬＢＵＳ、ＬＢＵＳＢ等の構成を省略していた。しかし、本実施の形態３では、ローカルバスのデータ線対ＬＢＵＳ、ＬＢＵＳＢ等を示し、その影響を含め、本実施の形態３の動作や効果の説明を行う。

次に、半導体記憶装置６００の動作を、図面を参照しながら詳細に説明する。図８（ａ）（ｂ）に半導体記憶装置６００の動作のタイミングチャートを示す。本例では、メモリセル１６１にハイレベルのデータが保持されており、このデータを読み出す動作を示している。図８（ａ）では、メモリ回路ユニットＭＣ１のビット線対Ｄ１１、ＤＢ１１の電位レベル及び各制御信号等の信号波形を示し、図８（ｂ）では、カラム信号Ｙ１１及びデータ線プリチャージ制御信号ＹＰＤＬの信号波形を示している。また、実施の形態１で説明したように、ビット線対Ｄ１１、ＤＢ１１は、１／３ＶＤＤでプリチャージされているものとする。また、ローカルバスのデータ線対ＬＢＵＳ、ＬＢＵＳＢは、１／２ＶＤＤでプリチャージされているものとする。

なお、図８（ａ）のビット線対Ｄ１１、ＤＢ１１の電位レベルの波形は、ローカルバスのデータ線対ＬＢＵＳ、ＬＢＵＳＢ等を考慮したものとなっているため、図３に示したものと若干異なることに注意する。図８（ａ）（ｂ）に示す以外の信号線は、図２、図３で説明したものと同様であり、特に断らない限り説明は省略する。また、図８（ａ）（ｂ）に記載の時刻の符号と、図２、図３の時刻の符号が同じものは同一時刻を表すものとする。

まず、図８（ａ）に示すように、時刻ｔ２では、ワード線信号ＷＬ１０がハイレベルになる。このため、メモリセル１６１のセルトランジスタＴｒ１６１が活性化し、セルキャパシタＣ１６１とビット線Ｄ１１が電気的に接続される。よって、セルキャパシタＣ１６１が保持していた電荷がビット線Ｄ１１に伝達され、ビット線Ｄ１１の電位が１／３ＶＤＤから僅かに上昇する。逆に、セルトランジスタＴｒ１６１とセルキャパシタＣ１６１の共通ノードであるセルノードの電位は低下する。

時刻ｔ３では、センスアンプ制御信号ＳＥ１１がハイレベルとなる。このため、センスアンプ１１０が動作し、ビット線対Ｄ１１、ＤＢ１１間の電位差が増幅される。なお、メモリセル１６１にハイレベルのデータが保持されているため、ビット線Ｄ１１の電位は電源電圧ＶＤＤに上昇し、ビット線ＤＢ１１の電位は接地電位ＧＮＤに降下する。但し、メモリセル１６１のセルノードは、セルトランジスタＴｒ１６１のオン抵抗のため、ビット線Ｄ１１の電位より、低下した電位となる。

次に、図８（ｂ）に示すように、時刻ｔ６１では、データ線プリチャージ制御信号ＹＰＤＬがロウレベル、カラム信号Ｙ１１がハイレベルとなる。カラム信号Ｙ１１がハイレベルとなることから、Ｙスイッチ６０１がオン状態となり、ビット線Ｄ１１とデータ線ＬＢＵＳ、ビット線ＤＢ１１とデータ線ＬＢＵＳＢが電気的に接続される。よって、ハイレベルのビット線Ｄ１１からデータ線ＬＢＵＳに電荷が流入し、ロウレベルのビット線ＤＢ１１へデータ線ＬＢＵＳから電荷が流入する。このため、データ線ＬＢＵＳの電位が上昇、データ線ＬＢＵＳＢの電位が降下する。バッファアンプ６３０は、このデータ線対ＬＢＵＳ、ＬＢＵＳＢの電位差を増幅する。なお、この電位差に応じた出力信号が、後段の回路で加工され半導体記憶装置６００の出力データとなる。

また、図８（ａ）に示すように、ハイレベルのビット線Ｄ１１からデータ線ＬＢＵＳに電荷が流出するため、ビット線Ｄ１１の電位が降下する。同時に、メモリセル１６１のセルノードの電位も降下する。このセルノードの電位とビット線のプリチャージ電圧（１／３ＶＤＤ）との差電位をＡとする。なお、ロウレベルのビット線ＤＢ１１へデータ線ＬＢＵＳから電荷が流入するため、ビット線ＤＢ１１の電位が上昇する。

次に、図８（ｂ）に示すように、時刻ｔ６２では、データ線プリチャージ制御信号ＹＰＤＬがハイレベル、カラム信号Ｙ１１がロウレベルとなる。カラム信号Ｙ１１がロウレベルとなることから、Ｙスイッチ６０１がオフ状態となり、ビット線Ｄ１１とデータ線ＬＢＵＳ、ビット線ＤＢ１１とデータ線ＬＢＵＳＢが電気的に遮断される。また、データ線プリチャージ制御信号ＹＰＤＬがハイレベルとなることから、ローカルバスプリチャージ回路６１０がオン状態となり、データ線対ＬＢＵＳ、ＬＢＵＳＢのイコライジング、及び、プリチャージが行われる。よって、データ線対ＬＢＵＳ、ＬＢＵＳＢが再び１／２ＶＤＤにプリチャージされる。また、この時点では、センスアンプ１１０が動作しているため、図８（ａ）に示すように、ビット線対Ｄ１１、ＤＢ１１の電位はそれぞれＶＤＤ、ＧＮＤとなる。

次に、時刻ｔ５では、ワード信号ＷＬ１０、センスアンプ制御信号ＳＥ１１がロウレベル、プリチャージ制御信号ＰＤＬ１１がハイレベルになる。なお、図８（ａ）（ｂ）に記載していないが、このとき、プリチャージ制御信号ＰＤＬ１２、ＰＤＬ２２もハイレベルになる。このことは実施の形態１で既に説明済みであるが、この動作により、ビット線対Ｄ１１、ＤＢ１１、Ｄ１２、ＤＢ１２、Ｄ２１、ＤＢ２１、Ｄ２２、ＤＢ２２が参照電圧供給配線３１０と接続される。そして、実施の形態１で既に説明したように各ビット線間で電荷シェアが行われ、ビット線対Ｄ１１、ＤＢ１１及び、他のビット線対の電位が１／３ＶＤＤにプリチャージされる。

従来では、通常、ローカルバスのデータ線対ＬＢＵＳ、ＬＢＵＳＢは、電源電圧ＶＤＤにプリチャージされている。ここで、仮に半導体記憶装置６００において、このようなローカルバスのデータ線対ＬＢＵＳ、ＬＢＵＳＢが電源電圧ＶＤＤにプリチャージされる場合の動作のタイミングチャート（データの読み出し時）を図９（ａ）（ｂ）に示す。なお、データ線対ＬＢＵＳ、ＬＢＵＳＢを電源電圧ＶＤＤにプリチャージするため、図７のＮＭＯＳトランジスタＴｒ６１２、Ｔｒ６１３の共通ノードには、ＨＶＤＤ電源６２０ではなく、電源電圧ＶＤＤを供給するＶＤＤ電源が接続されることになる。

図９（ｂ）に示すように、この場合、時刻ｔ６１〜ｔ６２において、カラム信号Ｙ１１がハイレベルにとなり、ビット線対とローカルバスのデータ線対が電気的に接続されると、ローカルバスのデータ線ＬＢＵＳＢの電位が降下する。このデータ線ＬＢＵＳＢともう一方のデータ線ＬＢＵＳとの電位差をバッファアンプ６３０が増幅する。よって、ローカルバスのデータ線ＬＢＵＳＢの電位が更に降下する。

時刻ｔ６２以降では、ローカルバスプリチャージ回路６１０がオン状態となり、データ線対ＬＢＵＳ、ＬＢＵＳＢを電源電圧ＶＤＤにプリチャージする。このとき、電位の降下したデータ線ＬＢＵＳＢを電源電圧ＶＤＤに戻すため、ＶＤＤ電源から電流が供給される。ここで、データ線対ＬＢＵＳ、ＬＢＵＳＢのようなローカルバスは、ビット線対と比較して寄生容量が非常に大きい。このため、ローカルバスを充放電することにより消費される電流は、半導体記憶装置６００のようなＤＲＡＭ回路全体の消費電流の中でも大きな比率を占める。よって、上述したように、読み出し動作に伴う、データ線の充放電で消費される電流が問題となる。更に、メモリセルへのデータ書き込みを行う場合は、書き込みデータに応じて、データ線対ＬＢＵＳ、ＬＢＵＳＢの電位差を完全にＶＤＤとすることから、読み出し時よりも更に充放電電流が多くなる。このことから、ローカルバスの充放電電流をできる限り削減する機構が望まれている。

本実施の形態３の半導体記憶装置６００では、ローカルバスのデータ線対ＬＢＵＳ、ＬＢＵＳＢを１／２ＶＤＤでプリチャージする。このプリチャージ期間に半導体記憶装置６００は、ローカルバスプリチャージ回路６１０のＮＭＯＳトランジスタＴｒ６１１がオン状態となる。このことにより、ローカルバスのデータ線対ＬＢＵＳ、ＬＢＵＳＢが電気的に接続される（以下、イコライジングと称す）。よって、例えば図８では、このイコライジング動作により高電位側のデータ線ＬＢＵＳから低電位側のデータ線ＬＢＵＳＢへ電荷が流入し、いずれ中間電位である１／２ＶＤＤでデータ線対ＬＢＵＳ、ＬＢＵＳＢの電位が平衡状態となる。このイコライジング動作には、ＨＶＤＤ電源６２０からの電流供給はほぼ必要ない。このため、ローカルバスのデータ線対ＬＢＵＳ、ＬＢＵＳＢの充放電することによる消費電流もほぼないことになる。よって、本実施の形態３の半導体記憶装置６００は、低消費電力動作が可能となる。

更に、ここで、従来のＤＲＡＭ回路１のようにビット線対を１／２ＶＤＤプリチャージする場合において、ローカルバスのデータ線対の存在を考慮した動作タイミングチャートを図１０（ａ）（ｂ）に示す。なお、本例でも、選択メモリセルがハイレベルのデータを記憶しており、そのデータを読み出す場合を想定する。また、半導体記憶装置６００と同様、低消費電流化のためローカルバスのデータ線対ＬＢＵＳ、ＬＢＵＳＢのプリチャージ電圧を１／２ＶＤＤとしている。

図１０（ａ）に示すように、時刻ｔ６１〜ｔ６２において、カラム信号Ｙがハイレベルにとなり、ビット線対とローカルバスのデータ線対が電気的に接続される。この場合、半導体記憶装置６００と同様、ハイレベルのビット線Ｄからデータ線ＬＢＵＳに電荷が流入するため、ビット線Ｄの電位が降下する。同時に、メモリセルのセルノードの電位も降下する。このセルノードの電位とビット線のプリチャージ電圧（１／２ＶＤＤ）との差電位をＢとする。なお、ロウレベルのビット線ＤＢへデータ線ＬＢＵＳから電荷が流入するため、ビット線ＤＢの電位が上昇する。

次に、ビット線対Ｄ、ＤＢからデータ線対ＬＢＵＳ、ＬＢＵＳＢへのデータの伝達が時刻ｔ６２で終了し、ワード信号が時刻ｔ５でロウレベルに立ち下がる。このため、セルトランジスタＴｒがオフする。この場合、図１０（ａ）に示すように、メモリセルのセルノードの電位は、プリチャージ電圧（１／２ＶＤＤ）との差がＢの電位で保持されてしまう。

ここで、セルノードが保持する電位は、基板側に漏れ出すリーク電流等により時間が経過すると徐々に低下してしまう。この現象は、特にハイレベルを保持するメモリセルで問題となる。そして、ハイレベルを保持するメモリセルのセルノードの電圧が一定の電圧以下になると、保持するハイレベルのデータを読み出すことができなくなる。このため、誤ったデータが半導体記憶装置から出力される可能性があり、装置の信頼性が低下する。この問題に対処するため、一定期間ごとにリフレッシュ動作を行い、メモリセルの保持データを維持する必要がある。このリフレッシュ動作を行う間隔は、メモリセルのハイレベルデータのホールド特性で決定される。このホールド特性が良い場合、装置の信頼性の向上や、リフレッシュ動作を行う間隔を長くすることができる。結果として、リフレッシュ動作の間隔が長い場合、半導体記憶装置の低消費電力化が可能になる。なお、ロウレベルを保持するメモリセルでは、リーク電流によってセルノードの電圧が低下するだけであり上記問題は発生しない。

本実施の形態３の半導体記憶装置６００では、図８（ａ）に示すようにメモリセルのセルノードの電位は、プリチャージ電圧（１／３ＶＤＤ）との電位差がＡとなるよう保持される。ここで、図８（ａ）、図１０（ａ）に示した電位差Ａ、Ｂの関係は、図からも明らかなようにＡ＞Ｂとなる。このため、１／３ＶＤＤプリチャージを行う半導体記憶装置６００の方が、１／２ＶＤＤプリチャージを行う半導体記憶装置より、ハイレベルデータのホールド特性が改善されている。このため、データ線対ＬＢＵＳ、ＬＢＵＳＢの１／２ＶＤＤプリチャージ化を行っても、ビット線対の１／３ＶＤＤプリチャージ化により、上記装置の信頼性や消費電流の問題を解決することができる。

以上まとめると、ローカルバス（データ線対ＬＢＵＳ、ＬＢＵＳＢ）のＶＤＤ電圧プリチャージでは、充放電電流が大きい問題があった。この問題に対処するため、ローカルバスで消費される充放電電流を削減する目的でローカルバスの１／２ＶＤＤ化を行うが、この方法では、メモリセルのハイレベルのホールド特性が悪化する。しかし、本実施の形態３の半導体記憶装置６００では、ビット線対のプリチャージ電圧を１／３ＶＤＤ化しているため、メモリセルのハイレベルのホールド特性の悪化を防ぐことが可能である。このことにより、半導体記憶装置６００のデータ保持機能の信頼性を上げることはもちろん、リフレッシュ動作を行う間隔を長くすることができ、消費電力の削減も可能となる。また、実施の形態１と同様の効果も有するため、本実施の形態３は、従来技術と比較して、低消費電力化、ホールド特性の改善、動作速度の高速化等が可能となる。

また、この観点から、ビット線対のプリチャージ電圧を更に下げることで、更なるホールド特性の改善を図ることも可能であることがわかる。このため、図１１に示す半導体記憶装置７００のように、センスアンプエリアＳＡＥ１２、ＳＡＥ２１にも、プルダウン回路１５０、２５０と同様のプルダウン回路６１０、６２０を有するようにしてもよい。このプルダウン回路６１０、６２０は、それぞれビット線対Ｄ１２、ＤＢ１２、ビット線対Ｄ２１、ＤＢ２１に接続される。そして、動作状態をそれぞれプルダウン制御信号ＰＤＧ１２、ＰＤＧ２１で制御される。プルダウン制御信号ＰＤＧ１２、ＰＤＧ２１は、プルダウン制御信号ＰＤＧ１１、ＰＤＧ２２と同様、参照電圧制御回路５００が生成するものとする。

この図１１の半導体記憶装置７００の動作を簡単に説明する。なお、実施の形態１と同様、ワード信号ＷＬ１０が選択ワード信号となるものとする。この場合、ビット線対Ｄ２１、ＤＢ２１、Ｄ２２、ＤＢ２２に接続されるメモリセルは選択されない。よって、プルダウン回路６２０、及び実施の形態１と同様プルダウン回路２５０をプルダウン動作させる。このことにより、ビット線対Ｄ２１、ＤＢ２１、及び、ビット線対Ｄ２２、ＤＢ２２が接地電圧ＧＮＤに降下する。そして、その後、プリチャージ期間にビット線対Ｄ２１、ＤＢ２１、Ｄ２２、ＤＢ２２を含めた全ビット線対で電荷シェアを行う。このことにより、全ビット線対のプリチャージ電圧を１／３ＶＤＤよりも更に低下した１／４ＶＤＤとさせることができる。よって、この低下したプリチャージ電圧を基準とすることで、更なるホールド特性の改善を図ることできる。

また、ビット線対をグランド（接地電圧）プリチャージとしてもよい。但し、グランドプリチャージの場合には、ビット線対のどちらか一方にリファレンスセルを接続する必要がある。例えば、メモリ回路ユニットＭＣ１を例にとると、図１２に示すように、リファレンスセルＤＣＡＰ８００がビット線ＤＢ１１に接続される。このリファレンスセルＤＣＡＰ８００は、セルトランジスタＴｒ８０１、セルキャパシタＣ８０１とを有する。なお、グランドプリチャージの場合には、リファレンスセルＤＣＡＰ８００と同様のものが他のビット線対にも接続される。

セルトランジスタＴｒ８０１のゲートにはワード信号ＤＷＬ８００が入力される。ワード信号ＷＬ１０が選択されると、ワード信号ＤＷＬ８００により、セルトランジスタＴｒ８０１も活性化し、セルキャパシタＣ８０１が保持する電荷がビット線ＤＢ１１に伝達される。よって、ビット線ＤＢ１１の電位が上昇する。この上昇した電位と、メモリセル１６１が保持するデータに応じたビット線Ｄ１１の電位を比較して、センスアンプ１１０がビット線対Ｄ１１、ＤＢ１１の電位差を増幅する。このため、メモリセル１６１が保持するデータの判定は、セルトランジスタＴｒ８０１がオンしたときのビット線ＤＢ１１の上昇した電位が基準となる。この基準の電位は、セルキャパシタＣ８０１の容量で決定される。よって、例えば、セルキャパシタＣ８０１の容量を調整し、セルトランジスタＴｒ８０１がオンしたときのビット線ＤＢ１１の上昇する電位を１／３ＶＤＤとすると、上述したビット線対を１／３ＶＤＤプリチャージとする場合と同じ効果がある。なお、プルダウン回路１５０、２５０、６１０、６２０は、通常のグランドプリチャージ用の用途として使用するだけでよくなる。

以上のように、ビット線対のグランドプリチャージの場合には、リファレンスセルのセルキャパシタの容量を調整し、上記基準の電圧を１／２ＶＤＤより低下させる。このようにすることで、データ線対を１／２ＶＤＤプリチャージとしても上述した半導体憶装置６００と同じ効果が得られる。なお、セルキャパシタの容量は任意に設定でき、上記基準の電圧を１／２ＶＤＤより低下させる容量であればよい。例えば、図１２では、メモリセル１６１のセルキャパシタＣ１６１の容量をＣとすると、セルキャパシタＣ８０１の容量を１／２Ｃ未満とする。

また、例えばワード信号ＷＬ１０が選択ワード信号である場合、全ビット線対のグランドプリチャージを行う前に、プルダウン回路２５０、６２０により、ビット線対Ｄ２１、ＤＢ２１及びビット線対Ｄ２２、ＤＢ２２を予め接地電圧ＧＮＤにしてもよい。このことにより、選択ワード信号ＷＬ１０がロウレベルになった後、ビット線対Ｄ１１、ＤＢ１１及びビット線対Ｄ１２、ＤＢ１２のみを接地電圧ＧＮＤとするだけで、全ビット線対のグランドプリチャージが完了する。つまり、選択メモリセルに接続されていないビット線対を、前もって接地電圧ＧＮＤとするため、グランドプリチャージを速く完了させることが可能となる。また、ビット線対を接地電圧ＧＮＤに放電する期間を異なるように調整することも可能である。例えば、上記例で言うと、プルダウン回路２５０のプルダウン動作後、プルダウン回路６２０のプルダウン動作を行うようにする。こうすることで、接地電圧供給電源へのピーク電流が分散でき、この電源の大幅な強化を行わなくて良い利点がある。

１００、２００、６００、７００ 半導体記憶装置
３００ 参照電圧電源回路
４００ デコーダ
５００ 参照電圧制御回路
１１０、１２０、２１０、２２０ センスアンプ
１３０、１４０、２３０、２４０ プリチャージ回路
１５０、２５０、６１０、６２０ プルダウン回路
１６１、１６２、２６１、２６２、３６１、３６２、４６１、４６２ メモリセル
ＳＡＥＧ１１、ＳＡＥＧ２２、ＳＡＥ１２、ＳＡＥ２１、ＳＡＥ３１、ＳＡＥ３２、ＳＡＥ４１、ＳＡＥ４２ センスアンプエリア
ＣＡＰ１０〜４０ セルアレイプレート
ＢＫ１〜ＢＫ（ｎ） バンク
ＣＰ１ チップ
Ｄ１１、ＤＢ１１〜Ｄ４２、ＤＢ４２ ビット線対
ＷＬ１０〜ＷＬ４０ ワード線
Ｔｒ１３１〜Ｔｒ２６２ トランジスタ
Ｃ１６１〜Ｃ２６２ コンデンサ
６０１〜６０４ Ｙスイッチ
６１０ ローカルバスプリチャージ回路
６２０ ＨＶＤＤ電源
６３０ バッファアンプ
６４０ Ｙデコーダ

Claims (10)

1. 参照電圧を供給する参照電圧回路と、
   第１のワード線に対して接続された第１のメモリ回路と、
   第２のワード線に対して接続された第２のメモリ回路とを有し、前記第１のメモリ回路と前記第２のメモリ回路のいずれか一方が選択された場合に読み出し・書き込み動作が行なわれる半導体記憶装置であって、
   前記第１および第２のメモリ回路はそれぞれ、
   複数のメモリセルと、
   前記複数のメモリセルに記憶されたデータを読み出す複数のビット線対と、
   前記参照電圧回路と前記複数のビット線対を接続し、前記複数のビット線対を前記参照電圧にプリチャージするプリチャージ回路と、
   選択時に前記複数のビット線対の電位差を増幅するセンスアンプ回路と、
   前記複数のビット線対のいずれかを前記参照電圧よりも低いプルダウン電圧に引き下げるプルダウン回路とを有し、
   前記第１のメモリ回路が選択され、前記第２のメモリ回路が非選択された読み出し・書き込み動作期間において、非選択とされた前記第２のメモリ回路のプルダウン回路は、前記第２のメモリ回路の前記ビット線対のいずれかを前記プルダウン電圧に引き下げ、
   前記第１のメモリ回路の読み出し・書き込み動作期間後のプリチャージ期間に、前記第１および第２のメモリ回路のプリチャージ回路によってそれぞれの複数のビット線対を前記参照電圧回路に接続することで電荷のシェアを行なう
   半導体記憶装置。
2. 前記読み出し・書き込み動作期間後のプリチャージ期間に、前記第１のメモリ回路と前記第２のメモリ回路の双方のプリチャージ回路によってそれぞれ複数のビット線対を前記参照電圧回路に接続する場合、前記ビット線対の少なくとも一方のビット線が参照電圧回路に接続される請求項１に記載の半導体記憶装置。
3. 前記プルダウン電圧は、接地電圧である請求項１または請求項２に記載の半導体記憶装置。
4. 当該半導体記憶装置は、第３のワード線に対して接続された第３のメモリ回路を更に有し、
   前記第３のメモリ回路は、
   複数のメモリセルと、
   前記複数のメモリセルに記憶されたデータを読み出す複数のビット線対と、
   前記参照電圧回路と前記複数のビット線を接続し、前記複数のビット線対をプリチャージするプリチャージ回路と、
   選択時に前記複数のビット線対の電位差を増幅するセンスアンプ回路とを有し、
   前記第３のメモリ回路が選択され、前記第１のメモリ回路及び前記第２のメモリ回路が非選択された読み出し・書き込み動作期間において、
   前記第１のメモリ回路もしくは前記第２のメモリ回路の一方の前記プルダウン回路は、前記ビット線対を前記プルダウン電圧に引き下げ、
   前記読み出し・書き込み動作期間後のプリチャージ期間に、前記第３のメモリ回路と、前記第１もしくは第２のメモリ回路うちプルダウン動作を行った方のメモリ回路のプリチャージ回路によってそれぞれ複数のビット線対を前記参照電圧回路に接続することで電荷のシェアを行う
   請求項１〜請求項３のいずれか１項に記載の半導体記憶装置。
5. 当該半導体記憶装置は、制御回路を更に有し、
   前記第１のメモリ回路が選択、前記第２、第３のメモリ回路が非選択される場合、読み出し・書き込み動作期間において、前記第２のメモリ回路の前記プルダウン回路は、前記ビット線対を前記プルダウン電圧に引き下げ、前記読み出し・書き込み動作期間後のプリチャージ期間に、前記第１、第２のメモリ回路のプリチャージ回路によってそれぞれ複数のビット線対を前記参照電圧回路に接続することで電荷のシェアを行い、
   前記第２のメモリ回路が選択、前記第１、第３のメモリ回路が非選択される場合、読み出し・書き込み動作期間において、前記第１のメモリ回路の前記プルダウン回路は、前記ビット線対を前記プルダウン電圧に引き下げ、前記読み出し・書き込み動作期間後のプリチャージ期間に、前記第１、第２のメモリ回路のプリチャージ回路によってそれぞれ複数のビット線対を前記参照電圧回路に接続することで電荷のシェアを行い、
   前記第３のメモリ回路が選択、前記第１、第２のメモリ回路が非選択される場合、読み出し・書き込み動作期間において、前記第１もしくは第２のメモリ回路の一方の前記プルダウン回路は、前記ビット線対を前記プルダウン電圧に引き下げ、前記読み出し・書き込み動作期間後のプリチャージ期間に、そのプルダウン動作を行った方のメモリ回路のプリチャージ回路と前記第３のメモリ回路のプリチャージ回路によってそれぞれ複数のビット線対を前記参照電圧回路に接続することで電荷のシェアを行い、
   前記制御回路は、第１〜第３のメモリ回路の選択、非選択回数から前記第１もしくは第２のメモリ回路のプルダウン回路の選択回数をモニターし、前記モニター結果に応じて、選択回数が平準化されるよう前記第１もしくは第２のメモリ回路のプルダウン回路を選択し、前記選択されたプルダウン回路が、ビット線対を前記プルダウン電圧に引き下げる
   請求項４に記載の半導体記憶装置。
6. 前記第１のメモリ回路及び前記第２のメモリ回路及び前記第３のメモリ回路が同一線上に配置され、かつ、前記第３のメモリ回路が、前記第１、第２のメモリ回路の間に配置され、
   前記第１のメモリ回路は、前記第３のメモリ回路側に位置する境界線と反対側の領域にプルダウン回路を設け、
   前記第２のメモリ回路は、前記第３のメモリ回路側に位置する境界線と反対側の領域にプルダウン回路を設けた請求項４または請求項５に記載の半導体記憶装置。
7. 当該半導体記憶装置は、第４のワード線に対して接続された第４のメモリ回路を更に有し、
   前記第４のメモリ回路は、
   複数のメモリセルと、
   前記複数のメモリセルに記憶されたデータを読み出す複数のビット線対と、
   前記参照電圧回路と前記複数のビット線を接続し、前記複数のビット線対をプリチャージするプリチャージ回路と、
   選択時に前記複数のビット線対の電位差を増幅するセンスアンプ回路とを備え、
   前記第１のメモリ回路及び前記第２のメモリ回路及び前記第３のメモリ回路及び前記第４のメモリ回路が同一線上に配置され、
   前記第１のメモリ回路と前記第２のメモリ回路が、それぞれプルダウン回路を有する領域を介して配列され、
   更に、前記第３のメモリ回路と前記第４のメモリ回路との間に、前記第１のメモリ回路及び第２のメモリ回路が配置されている請求項４または請求項５に記載の半導体記憶装置。
8. 前記センスアンプは、選択時にビット線対の電位差を電源電圧まで増幅し、
   前記参照電圧は、前記電源電圧の１／２未満の電圧である
   請求項１〜請求項７のいずれか１項に記載の半導体記憶装置。
9. データ線対と、
   前記複数のビット線対と前記データ線対との間にそれぞれ接続される複数のＹスイッチと、
   前記データ線対の電位差を増幅するバッファアンプと、
   前記バッファアンプの動作期間以外の期間に、前記データ線対を所定の電圧にプリチャージするバスプリチャージ回路と、を更に有し、
   前記複数のＹスイッチのうちの１つが、前記選択された第１のメモリ回路のメモリセルに接続されるビット線対と前記データ線対を電気的に接続する
   請求項８に記載の半導体記憶装置。
10. 前記所定の電圧は、前記電源電圧の１／２の電圧である
    請求項９に記載の半導体記憶装置。

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