JP2006054017A - メモリディジット線のキャパシタ支持によるプレチャージ - Google Patents

Abstract

【課題】 正確なタイミング調節に依存することなく、ディジット線をＶｃｃ／２と異なるレベルに効果的にプレチャージすることのできる回路及び方法を提供すること。
【解決手段】 メモリディジット線の対をプレチャージする回路および方法が提供される。ディジット線の最終的なプレチャージ電圧は、プレチャージ前のディジット線電圧の平均とは異なる。その最終的なプレチャージ電圧は、プレチャージ回路のキャパシタのサイズを適切に選択することによって設定され得る。
【選択図】 図４Ａ

Description

本発明は、集積回路メモリに関する。特に、本発明は、ＤＲＡＭ （Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）におけるディジット線のプレチャージに関する。

ＤＲＡＭは、一般に、コンピュータ及び他の電子システムにおいてメインメモリとして用いられる半導体ＲＡＭ （Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の１形態である。ＤＲＡＭは、集積回路「セル」のアレイに情報を格納する。情報は、一般に、ディジット線と呼ばれる対のワイヤを用いて、これらのセルから読取り、或いはこれらセルに書込まれる。

個々のＤＲＡＭのセルは、論理ビット値を格納するキャパシタを有し、一般に、ディジット線の単一の対でアクセスされる。前記ディジット線を本明細書中ではＤＬ及び／ＤＬとして参照する。読取り動作を実行する場合、ＤＬ及び／ＤＬは、ある電圧レベルにプレチャージされる。例えば、ＤＬ及び／ＤＬは、電源電圧の約半分（Ｖｃｃ／２）にプレチャージされ得る。ディジット線電圧が実質的に同じレベルまで引かれるので、プレチャージは、また、等化として参照される。ディジット線の１つ、例えばＤＬが、セルのキャパシタに格納された電圧に接続される。この電圧は、セルに格納されたデータ値に従って、プレチャージの電圧レベルより高く或いは低くなる。このセルの電圧は、格納された値に従って、ＤＬの電圧を引上げ或いは引下げる。

この時点で、センス増幅回路は、ＤＬと／ＤＬとの間の電位差を増幅するため、作動され、その結果、最大ｒａｉｌ−ｔｏ−ｒａｉｌ電位差となる。例えば、論理１は、約Ｖｃｃの最終ＤＬ電圧及び約０Ｖ、即ちグランド電圧（ＧＮＤ）の最終／ＤＬ電圧により示され得る。ＤＬの新規電圧レベルは、メモリセルの内容をリフレッシュするために使用され得る。従って、プレチャージすることは、読取り動作のみならず、ルーチンであるリフレッシュ動作のためにも重要である。

いくつかの実施では、プレチャージ電圧レベルは、Ｖｃｃ／２から著しく変わり得る。例えば、プレチャージ電圧レベルは、約Ｖｃｃ／２−０．２Ｖであり得る。いくつかの技術が、これらの異なるプレチャージレベルを扱うために開発された。しかしながら、公知の技術の多くは欠点を有する。例えば、ディジット線対を所望のプレチャージ電圧に接続するための公知のブリーダゲートの使用は、比較的緩慢な電圧変化を起こし得る。或いは、公知の２段階プレチャージ技術は、正確なタイミング調節に依存し得、前記タイミング調節は、少なくとも部分的に回路シミュレーション結果に基づいたものである。このシミュレーションタイミングへの依存は、より軟弱なロバスト設計を生じる傾向がある。

以上の考察により、正確なタイミング調節に依存することなく、ディジット線をＶｃｃ／２と異なるレベルに効果的にプレチャージすることのできる回路及び方法を提供することが望まれる。

本発明によれば、正確なタイミング調節に依存することなく、ディジット線をＶｃｃ／２と異なるレベルに効果的にプレチャージすることのできる回路及び方法を提供する。本発明のプレチャージ回路は、３つのトランジスタと、キャパシタと、１対の相補信号線（ＰＲＥ及び／ＰＲＥと示す）とを含む。前記回路は、好ましくは、センス増幅回路に接続されている。

プレチャージは、ＧＮＤのような比較的低電圧の電源に接続されたキャパシタの一方の側で開始する。この接続は、適切な電圧を第１トランジスタのゲートに印加することによりなされる。次に、キャパシタは、比較的低電圧の電源から切断され、実質的に同時にディジット線対に接続される。１つの実施形態において、前記キャパシタは、高電圧を信号線／ＰＲＥに印加することによりＧＮＤに接続され、低電圧を信号線／ＰＲＥに印加することにより切断される。更に、ディジット線は、高電圧を信号線ＰＲＥに高電圧を印加することによりキャパシタ及び互いのディジット線に接続される。

前記ディジット線がキャパシタ及び互いのディジット線に接続された場合、それらは実質的に同じ電圧になる。しかしながら、ＤＬ及び／ＤＬは通常約Ｖｃｃ及び０Ｖの値を有するが、ディジット線プレチャージ電圧は、約Ｖｃｃ／２にならない。有利な点であるが、前記線はまた、比較的低電圧を維持している本発明のプレチャージ回路のキャパシタにも接続されているので、プレチャージ電圧は、より低いレベルに強制される。従って、両方のディジット線をＶｃｃ／２より低い値にプレチャージすることができる。

正確なプレチャージ電圧レベルは、キャパシタに格納された電圧及びＤＬおよび／ＤＬの初期電圧、ならびに、ディジット線の対応する容量及びキャパシタのサイズに依存する。最終的には、最終プレチャージ電圧は、キャパシタのサイズにより決定される。

本発明により、複数の導電線の各々に対して同じ電圧を設定する回路であって、該回路は、第１の端子および第２の端子を有するキャパシタであって、該第１の端子がノードに接続され、該第２の端子が第１の一定電圧源に接続されている、キャパシタと、該ノードと第２の一定電圧源との間に直列に接続された第１のスイッチングデバイスと、該導電線と該ノードとの間に接続された少なくとも１つの第２のスイッチングデバイスとを備える、回路が提供され、それにより上記目的が達成される。

前記第１のスイッチングデバイスは、第１の制御信号を受信することに応答して、前記ノードを前記第２の一定電圧源に接続するように動作し、前記第２のスイッチングデバイスは、第２の制御信号を受信することに応答して、前記複数の導電線を該ノードに接続するように動作し得る。

前記第１の制御信号および前記第２の制御信号は、実質的に反対の論理値を有し得る。

前記第２のスイッチングデバイスは、２つのトランジスタを含み、前記第２の制御信号は、該２つのトランジスタのゲートに接続され得る。

前記同じ電圧は、該同じ電圧が設定される前は、該導電線に対する電圧の平均に等しくなり得る。

前記第１のスイッチングデバイスは、トランジスタを含み得る。

前記第２の一定電圧源は、前記第１の一定電圧源の電圧よりも低い電圧を有し得る。

本発明により、複数の導電線の各々に対して同じ電圧を設定する方法であって、該方法は、該キャパシタを所望の電圧値へと充電可能にするために、第１のスイッチを介して、キャパシタを一定電圧源に接続するステップと、該第１のスイッチを介して、該キャパシタを該一定電圧源から切断するステップと、少なくとも１つの他のスイッチを介して、該複数の導電線を該キャパシタに接続するステップとを包含する、方法が提供され、それにより上記目的が達成される。

前記同じ電圧は、前記複数の導電線を前記キャパシタに接続する前は、該導電線に対する電圧の平均に等しくなくてもよい。

前記キャパシタを一定電圧源から切断するステップと、前記複数の導電線をキャパシタに接続するステップは、実質的に同時に起こり得る。

本発明により、導電線の対の各々に対して同じ電圧を設定する方法であって、該方法は、第１の導電線に対して第１の電圧を設定するステップと、第２の導電線に対して該第１の電圧に等しくない第２の電圧を設定するステップと、該第１の導電線および該第２の導電線を互いに接続するステップと、該第１の電圧および該第２の電圧を所定の値へと引っ張るステップであって、該所定の値が該第１の電圧および該第２の電圧の平均に等しくない、ステップとを包含する、方法が提供され、それにより上記目的が達成される。

前記所定の値は、前記第１の電圧および前記第２の電圧の平均よりも小さくてもよい。

前記第１の電圧および前記第２の電圧は、実質的に反対の論理値を有し得る。

前記第１の電圧を設定するステップと、前記第２の電圧を設定するステップは、センスアンプを稼動するステップを含み得る。

前記接続するステップは、少なくとも１つのスイッチングデバイスを介してなされ得る。

前記接続するステップは、前記第１の導電線と前記第２の導電線との間に直列に接続された２つのトランジスタを稼動するステップを含み得る。

前記接続するステップは、前記第１の導電線および前記第２の導電線を前記同じノードに接続するステップを含み得る。

前記ノードの電圧を固定値に設定するステップをさらに包含し得る。

前記固定値は、前記所定の値よりも低くてもよい。

前記所定の値を提供するために、キャパシタのサイズを決定するステップをさらに包含し得る。

前記接続するステップは、前記第１の導電線および前記第２の導電線を前記キャパシタの端子に接続するステップを含み得る。

本発明により、複数のセルを含むダイナミックランダムアクセスメモリ（ＤＲＡＭ）であって、該複数のセルの各々は、プレチャージ回路を含み、該プレチャージ回路は、第１の端子および第２の端子を有するキャパシタであって、該第１の端子がノードに接続され、該第２の端子が第１の一定電圧源に接続される、キャパシタと、該ノードと該第２の一定電圧源との間に直列に接続された第１のスイッチングデバイスと、導電線の対と該ノードとの間に接続された少なくとも１つの他のスイッチングデバイスとを含む、ＤＲＡＭが提供され、それにより上記目的が達成される。

前記複数のセルにそれぞれ接続された複数のセンスアンプをさらに含み得る。

前記少なくとも１つのスイッチングデバイスは、２つのトランジスタを含み、前記トランジスタのゲートは、互いに接続され、該ゲートは、第１の制御信号線に接続され得る。

前記第１のスイッチングデバイスは、トランジスタであり、該トランジスタのゲートは、第２の制御信号線に接続され、前記第１の制御信号線および該第２の制御信号線の電圧は、実質的に反対の論理値を有し得る。

本発明により、プロセッサと、該プロセッサに接続されたメモリコントローラと、複数の導電線を介して、該メモリコントローラに接続されたメモリとを含み、該メモリは、各々がプレチャージ回路を含む複数のセルを含み、該プレチャージ回路は、第１の端子および第２の端子を有するキャパシタであって、該第１の端子がノードに接続され、該第２の端子が第１の一定電圧源に接続される、キャパシタと、該ノードと第２の一定電圧源との間に直列に接続されている第１のスイッチングデバイスと、該導電線の対と該ノードとの間に接続されている少なくとも１つの他のスイッチングデバイスとを含む、システムが提供され、これにより上記目的が達成される。

前記導電線は、前記メモリコントローラと前記メモリとの間でデータを転送し得る。

前記メモリは、ダイナミックランダムアクセスメモリを含み得る。

本発明により、複数の導電線の各々に対して同じ電圧を設定する回路であって、該回路は、第１の導電線とノードとの間に接続された第１のトランジスタと、第２の導電線と該ノードとの間に接続された第２のトランジスタと、該ノードと第１の一定電圧源との間に接続されたキャパシタと、該ノードと第２の一定電圧源との間に接続された第３のトランジスタとを含む、回路が提供され、それにより上記目的が達成される。

前記第１のトランジスタおよび前記第２のトランジスタのゲートに接続されている第１の制御信号線と、前記第３のトランジスタのゲートに接続されている第２の制御信号線とをさらに含み得る。

前記第１の一定電圧源および前記第２の一定電圧源は、異なる電圧値を生成し得る。

本発明により、複数の導電線の各々に対して同じ電圧を設定する回路であって、該回路は、該キャパシタを所望の電圧値へと充電可能にするために、キャパシタを一定電圧源に接続する手段と、該キャパシタを該一定電圧源から切断する手段と、該複数の導電線を該キャパシタに接続する手段とを含む、回路が提供され、それにより上記目的が達成される。

本発明により、複数の導電線の各々に対して同じ電圧を設定する回路であって、該回路は、第１の導電線に対して第１の電圧を設定する手段と、第２の導電線に対して該第１の電圧に等しくない第２の電圧を設定する手段と、該第１の導電線および該第２の導電線を互いに接続する手段と、該第１の電圧および該第２の電圧を所定の値へと引っ張る手段であって、該所定の値が該第１の電圧および該第２の電圧の平均に等しくない、手段とを含む、回路が提供され、それにより上記目的が達成される。

本発明は、有利な点であるが、正確なタイミング調節に依存することなく、ディジット線をＶｃｃ／２と異なる電圧レベルにプレチャージする。本発明は、比較的小規模な回路に依存し、電圧は、比較的急速に変化する。プレチャージは、ＤＲＡＭシステムにおいて繰返し行われるリフレッシュ動作に必要なので、全体的なシステムパフォーマンス及び信頼性を著しく改善することができる。

本発明の以上及び他の目的及び利点は、添付の図面と共に、以下の詳細な説明を考慮することにより明らかになる。前記図面において、同じ参照番号は、全てに亘って、同じ部分に相当する。

ＤＲＡＭは、その最も簡略な形態において、セルのアレイであり、その各々は、（１）電荷を保有するキャパシタと、（２）前記キャパシタが保有する電荷にアクセスするスイッチとして機能するトランジスタとを含む。ＤＲＡＭアレイは、一般に、カラムとロウとに配列されている。図１は、１対のＤＲＡＭセル１０２を示す。個々のセル１０２は、ディジット線１０４と、トランジスタ１０８のＯＮ／ＯＦＦ状態を制御する対応するワード線１０６ａ又は１０６ｂとに接続されている。ワード線１０６ａ又は１０６ｂの信号がトランジスタ１０８をＯＮ（即ち、トランジスタを導電性にする）にした場合、ディジット線１０４は、キャパシタ１１０に情報を書込み、或いはキャパシタ１１０から情報を読取るために用いられる。

メモリセルのデータは、キャパシタ１１０に格納される。キャパシタ１１０の一方のプレートは、電源１１２に結ばれ、前記電圧は、Ｖｒｅｆ値の電圧を発生する。１つの実施では、Ｖｒｅｆは、全てのセル１０２において、約Ｖｃｃ／２であり得る。キャパシタ１１０のもう一方のプレートは、ノードＶｃｅｌｌに結ばれて、前記ノードの電圧値は、セルに格納されたデータにより変化する。例えば、論理１を格納したセルは、約ＶｃｃのＶｃｅｌｌ電圧を有し得、その結果、キャパシタ１１０間に約＋Ｖｃｃ／２の電圧が発生し得る。反対に、論理０を格納したセルは、約０ＶのＶｃｅｌｌ電圧を有し得、その結果、キャパシタ１１０間に約−Ｖｃｃ／２の電圧が発生し得る。キャパシタ１１０に格納された電荷は、しばしば時間によりリークするので、ＤＲＡＭセルの内容を周期的にリフレッシュする必要がある。

多くのＤＲＡＭシステムは、メモリセルのデータにアクセスするため、ＤＬ及び／ＤＬとして参照するディジット線の対を用いる。読取り動作を実行する場合、ＤＬ及び／ＤＬは、共にＶｒｅｆにプレチャージされる。次に、トランジスタ１０８は、個々の必要なメモリセルを作動させ、ノードＶｃｅｌｌをディジット線ＤＬに接続する。Ｖｃｅｌｌが論理１を示す場合、ＤＬの電圧は、Ｖｒｅｆより大きな値に引上げられる。Ｖｃｅｌｌが論理０を示す場合、ＤＬの電圧は、Ｖｒｅｆより小さな値に引下げられる。次に、センスアンプは、高い電圧の方をＶｃｃに、低い電圧の方を０Ｖ（ＧＮＤ）にし、その結果、その特定のセルの値を示す最大ｒａｉｌ−ｔｏ−ｒａｉｌ電位差となる。線ＤＬの大きな最終電圧はまた、問題になっているメモリセルの内容をリフレッシュするのに用いることができる。

以上に説明したプレチャージ動作は、Ｖｒｅｆが実質的にＶｃｃ／２に等しい場合、簡単である。個々の読取り又は書込み動作の後、ＤＬ及び／ＤＬの一方はＶｃｃの電圧を含み、他方は０の電圧を含む。読取り又はリフレッシュ動作を見越してＤＬ及び／ＤＬをプレチャージするため、ＤＬ及び／ＤＬは、全ての電源から切断され、次に、互いに接続されなければならない。電荷の共有は、２つの電圧が電圧の中央値（この場合、およそＶｃｃ／２）に設定されることを保証する。

実際には、Ｖｒｅｆは、しばしばＶｃｃ／２と異なる電圧に設定される。例えば、Ｖｒｅｆは、Ｖｃｃ／２より低くなり得る。このより低いプレチャージ電圧は、作動していない期間中のセルの電流リークの効果を軽減するのに役立つ。即ち、Ｖｃｅｌｌが比較的高い電圧を有する場合、セルがリフレッシュしない限り、その電圧は、時間により、減少する傾向にある。Ｖｃｅｌｌ電圧が著しく減少する（例えば、Ｖｃｃ／２に接近する）場合、Ｖｃｃ／２のプレチャージ電圧を有することは、データ破損を生じ得る。従って、Ｖｃｃ／２より低いプレチャージ電圧を用いることは、電流リークが誤った論理値の読取りをしてしまう機会を減らすことになる。しかし、Ｖｃｃ／２より著しく低いプレチャージ電圧を用いることは、ＤＬ及び／ＤＬをプレチャージする回路の構造をより複雑にする必要があることに注意されたい。

図２Ａは、公知のプレチャージ回路の１つの例を示し、前記回路は、ブリーダゲート２０８を用いる。ディジット線２０２ａ及び２０２ｂは、関連するメモリセルに或いはメモリセルから信号ＤＬ及び／ＤＬを伝送する。ＮＭＯＳトランジスタ２０４は、作動の際、ディジット線２０２ａを２０２ｂに接続する。ＮＭＯＳトランジスタ２０６ａ及び２０６ｂは、作動の際、ディジット線２０２ａ及び２０２ｂをノード２１０に接続する。最後に、ＮＭＯＳトランジスタ２０８は、作動の際、ノード２１０を電源２１２に接続する。電源２１２は、Ｖｒｅｆの値の電圧を発生する。ＮＭＯＳトランジスタ２０４、２０６ａ、及び２０６ｂのゲートは、入力信号ＰＲＥを受信するが、ＮＭＯＳトランジスタ２０８のゲートは、入力信号／ＰＲＥを受信する。

図２Ｂは、図２Ａのブリーダゲート回路を用いた実例となるプレチャージ動作を示すタイミング図である。ディジット線電圧ＤＬ及び／ＤＬは、最初はそれぞれＶｃｃ及び０であるが、信号／ＰＲＥ及びＰＲＥはそれぞれＶｃｃ及び０Ｖに設定される。従って、ＮＭＯＳトランジスタ２０８は導電され、ノード２１０が電源２１２に結ばれるが、ＮＭＯＳトランジスタ２０４、２０６ａ、及び２０６ｂは導電されない。時間２１４で、信号ＰＲＥは高くなる。その結果、ＮＭＯＳトランジスタ２０４、２０６ａ、及び２０６ｂがＯＮになり（即ち、導電性にする）、ディジット線２０２ａ及び２０２ｂを互いに接続し、ノード２１０に接続する。従って、信号ＤＬ及び／ＤＬは、時間２１６で、電圧Ｖｒｅｆに等しくなり始め、前記Ｖｒｅｆは実質的にＶｃｃ／２と異なってもよい。

このブリーダゲートは、効果的に両方のディジット線をＶｒｅｆにプレチャージする。残念ながら、そのアプローチも比較的緩慢である。電圧Ｖｒｅｆは、ディジット線に到達する前に、Ｖｒｅｆ電力バス及びブリーダゲート２０８を経由しなければならない。この潜在的な長い経路は、長いプレチャージ遅延を引起こし得る。

図３Ａは、Ｖｃｃ／２と異なる電圧までディジット線ペアをプレチャージするために用いられ得る別の公知の回路を示す。ディジット線３０２ａおよび３０２ｂは、センスアンプ３０４に接続される。センスアンプ３０４は、ＰＭＯＳトランジスタ３０６ａおよび３０６ｂならびにＮＭＯＳトランジスタ３０８ａおよび３０８ｂを含む。ＰＭＯＳトランジスタ３０６ａおよび３０６ｂのソースは、互いおよびノードＡＣＴに結ばれる。ノードＡＣＴは、ＰＭＯＳトランジスタ３１０によって電圧Ｖｃｃ（導電性の場合）にか、または、トランジスタ３１２によって０Ｖに（導電性の場合）結ばれ得る。同様に、ＮＭＯＳトランジスタ３０８ａおよび３０８ｂのソースは、互いおよびノード／ＲＮＬに結ばれる。ノード／ＲＮＬは、ＰＭＯＳトランジスタ３１４によって電圧源３１８に（導電性の場合）か、ＮＭＯＳトランジスタ３１６によって０Ｖに（導電性の場合）結ばれ得る。電圧源３１８は、値Ｖｒｅｆの電圧を発生する。

図３Ｂは、図３Ａの回路を用いた例示的なプレチャージ動作を示すタイミング図である。プレチャージ動作は、２つの段に関与する。最初に、ＤＬは約Ｖｃｃの値を有し、／ＤＬは約０Ｖの値を有する。センスアンプはこのときにアクティブであるので、ノードＡＣＴは約Ｖｃｃであり、ノード／ＲＮＬは約０Ｖである。プレチャージの第１の段は、ノードＡＣＴの電圧が０Ｖまで引き下げられ、ノード／ＲＮＬの電圧がＶｃｃに向かって部分的に引き上げられる時に、時間３２０で開始する。これの遷移に応答して、信号ＤＬは、時間３２２で降下し始める。プレチャージの第２の段は、ノードＡＣＴおよび／ＲＮＬの電圧が一定に保たれる時に、時間３２４で開始する。時間３２６では、ディジット線３０２ａおよび３０２ｂは互いに接続され、電圧ＤＬおよび／ＤＬは、それらの以前の電圧のおおよそ中間に等しくなり始める。ＤＬは短絡が生じる前にＶｃｃより下に降下することが許されているので、ＤＬおよび／ＤＬはＶｃｃ／２より僅かに下の電圧で安定する。

ＤＬおよび／ＤＬが安定する最終的な電圧は、高い電圧が時間３２２と３２６との間に減少する限界に依存し、これは、／ＲＮＬノード電圧が時間３２０と３２４との間に上昇する高さに依存する。正確なプレチャージ電圧を保証するために、第１の段のタイミングは、非常に注意深く設定されるべきである。多くの場合、タイミングパラメータは、正確であることもあり得るし、正確でないこともあり得る回路シミュレーションからの計測値に基づく。このように、この二重段プレチャージ技術は比較的高速であるが、信頼性を持たせて設定するためには比較的困難である。

図４Ａは、本発明によるプレチャージ回路４００を示す。ディジット線４０２ａおよび４０２ｂは、ＮＭＯＳトランジスタ４０４ａおよび４０４ｂによって互いにおよびノード４１０に接続される。ＮＭＯＳトランジスタ４０６は、アクティブである場合にノード４１０を０Ｖに接続する。キャパシタ４０８は、ノード４１０およびに接続された一方のプレートと、値Ｖｒｅｆの電圧を発生させる電圧源４１２に結ばれたもう一方のプレートとを有する。信号ＰＲＥは、ＮＭＯＳトランジスタ４０４ａおよび４０４ｂのゲートを駆動する一方で、信号／ＰＲＥは、ＮＭＯＳトランジスタ４０６のゲートを駆動する。

図４Ｂは、本発明による例示的なプレチャージ動作を示すタイミング図である。最初に、ＤＬおよび／ＤＬはそれぞれ電圧Ｖｃｃおよび０Ｖにあり、その一方で、／ＰＲＥおよびＰＲＥはそれぞれ電圧Ｖｃｃおよび０Ｖにある。このように、ＮＭＯＳトランジスタ４０６は導電性であり、ノード４１０を０Ｖに接続する。従って、キャパシタ４０８の一方のプレートは０Ｖの電圧を有する一方で、もう一方のプレートはＶｒｅｆの電圧を有する。トランジスタ４０４ａ、４０４ｂおよび４０６は、非導電性である。時間４１４では、／ＰＲＥはローになる一方で、ＰＲＥはハイになり、ＮＭＯＳトランジスタ４０６を非導電性にする一方で、実質的に同時にＮＭＯＳトランジスタ４０４ａおよび４０４ｂを導電性にする。ここで、ディジット線４０２ａおよび４０２ｂは互いに接続されているので、時間４１６では、それらはまた同じ電圧に収束し始める。しかしながら、それらはまたノード４１０に接続されているので、ＤＬおよび／ＤＬはＶｃｃ／２に収束されない。むしろ、それらは、この場合はＶｒｅｆであるＶｃｃ／２よりも低い電圧に収束する。

ＤＬおよび／ＤＬの最終的な電圧がＶｃｃ／２と異なる正確な量は、様々な要因に依存する。以下の等式は、図４Ａの容量と電圧との間の関係を示す。

Ｃ_ＤＬはディジット線４０２ａの寄生容量であり、Ｖ_ＤＬは等しくなる前のディジット線４０２ａの電圧であり、Ｃ_／ＤＬはディジット線４０２ｂの寄生容量であり、Ｃ_４０８はキャパシタ４０８の容量であり、Ｖ_４１０はノード４１０の電圧であり、Ｖｒｅｆはターゲットプレチャージ電圧である。

この式を用いて、キャパシタ４０８の容量が決定され得る。なお、電圧供給４１２によって発生される電圧は、Ｖｒｅｆ以外の値であり得る。実際に、Ｖｒｅｆよりも高い電圧を用いることにより、より低い容量Ｃ_４０８が用いられ得ることが好ましい。

このように、単に適切にキャパシタ４０８をサイズ合わせすることによって、効果的なプレチャージが達成され得、これは、図３Ａおよび３Ｂの二重段プレチャージ技術におけるように、タイミングシミュレーションに依存するよりもはるかにロバスト性が高い。さらに、図４Ａおよび４Ｂに示される技術は、図２Ａおよび図２Ｂに示されるアプローチよりも、ディジット線ＤＬおよび／ＤＬがより速く等しくなることを可能にする。

本発明は、有利にも、Ｖｃｃ／２とは異なる電圧までディジット線のペアをプレチャージするシンプルで、ロバスト性があり、かつ、効率的な方法を提供する。プレチャージ回路は小さく、回路素子をほとんど必要とせず、かつ、高速に動作する。さらに、最終的なプレチャージ電圧は、キャパシタ４０８のサイズを選択することによって設定することが容易である。

なお、図４Ａおよび４Ｂに示され、本明細書中に記載される実施形態は単なる例示である。他の変形も可能である。例えば、図４ＡのＮＭＯＳトランジスタはＰＭＯＳトランジスタとＮＭＯＳトランジスタとの組み合わせによって置き換えられ得る。さらに、図４ＢのＤＬおよび／ＤＬの役割は、最終的な動作の結果に影響を与えることなく反転され得る。さらに、アンチフューズ（ａｎｔｉ−ｆｕｓｅ）キャパシタまたはＭＯＳキャパシタのような異なるタイプのキャパシタが、キャパシタ４０８用に用いられ得る。本発明はメモリディジット線をプレチャージするという文脈で記載されたが、本発明を用いて他の導線のペアの電圧を等しくし得る。

図５は、本発明を組み込むシステムを示す。システム５００は、複数のＤＲＡＭチップ５０２、プロセッサ５０４、メモリコントローラ５０６、入力デバイス５０８、出力デバイス５１０、および、選択的ストレージデバイス５１２を備える。ＤＲＡＭチップ５０２は、本発明による（回路４００等の）キャパシタをサポートするプレチャージ回路を備える。この回路は、Ｖｃｃ／２と異なる電圧までディジット線の対をプレチャージし、電流の漏れに対するメモリの耐久性を増大する。データおよび制御信号は、バス５１４を介してプロセッサ５０４とメモリコントローラ５０６との間で送信される。同様に、データおよび制御信号は、バス５１６を介してメモリコントローラ５０６とＤＲＡＭチップ５０２との間で送信される。入力デバイス５０８は、例えば、キーボード、マウス、タッチパッドディスプレイスクリーン、または、ユーザに情報をシステム５００に入力させることができる任意の他の適切なデバイスを備え得る。出力デバイス５１０は、例えば、ビデオディスプレイユニット、プリンタ、または、ユーザに出力データを提供することができる任意の他の適切なデバイスを備え得る。なお、あるいは、入力デバイス５０８および出力デバイス５１０は単一の入力／出力デバイスであり得る。ストレージデバイス５１２は、例えば、１つ以上のディスクまたはテープドライブを備え得る。

以上のように、Ｖｃｃ／２と異なる電圧までディジット線のペアをプレチャージする回路および方法が提供されることがわかった。本発明の好ましい実施形態を用いて本発明を例示してきたが、当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。当業者は、本発明が、制限のためではなく例示のために提示された記載された実施形態以外によって実現され得、本発明は、添付の特許請求の範囲によってのみ制限されることが理解される。
（要旨）
メモリディジット線の対をプレチャージする回路および方法が提供される。ディジット線の最終的なプレチャージ電圧は、プレチャージ前のディジット線電圧の平均とは異なる。その最終的なプレチャージ電圧は、プレチャージ回路のキャパシタのサイズを適切に選択することによって設定され得る。

図１は、一般的なＤＲＡＭセルの回路図である。 図２Ａは、一般的なブリーダゲートプレチャージ回路の回路図である。 図２Ｂは、図２Ａのブリーダゲートプレチャージ回路における信号のタイミング図である。 図３Ａは、一般的な２段階プレチャージ回路の回路図である。 図３Ｂは、図３Ａの２段階プレチャージ回路における信号のタイミング図である。 図４Ａは、本発明によるキャパシタ支持によるプレチャージ回路の回路図である。 図４Ｂは、本発明によるキャパシタ支持によるプレチャージ回路における信号のタイミング図である。 図５は、本発明を組み込んだシステムのブロック図である。

符号の説明

５００ システム
５０２ 複数のＤＲＡＭチップ
５０４ プロセッサ
５０６ メモリコントローラ
５０８ 入力デバイス
５１０ 出力デバイス
５１２ 選択的ストレージデバイス
５１４ バス
５１６ バス

Claims (33)

1. 複数の導電線の各々に対して同じ電圧を設定する回路であって、該回路は、
   第１の端子および第２の端子を有するキャパシタであって、該第１の端子がノードに接続され、該第２の端子が第１の一定電圧源に接続されている、キャパシタと、
   該ノードと第２の一定電圧源との間に直列に接続された第１のスイッチングデバイスと、
   該導電線と該ノードとの間に接続された少なくとも１つの第２のスイッチングデバイスと
   を備える、回路。
2. 前記第１のスイッチングデバイスは、第１の制御信号を受信することに応答して、前記ノードを前記第２の一定電圧源に接続するように動作し、
   前記第２のスイッチングデバイスは、第２の制御信号を受信することに応答して、前記複数の導電線を該ノードに接続するように動作する、請求項１に記載の回路。
3. 前記第１の制御信号および前記第２の制御信号は、実質的に反対の論理値を有する、請求項２に記載の回路。
4. 前記第２のスイッチングデバイスは、２つのトランジスタを含み、
   前記第２の制御信号は、該２つのトランジスタのゲートに接続される、請求項２に記載の回路。
5. 前記同じ電圧は、該同じ電圧が設定される前は、該導電線に対する電圧の平均に等しくない、請求項１に記載の回路。
6. 前記第１のスイッチングデバイスは、トランジスタを含む、請求項１に記載の回路。
7. 前記第２の一定電圧源は、前記第１の一定電圧源の電圧よりも低い電圧を有する、請求項１に記載の回路。
8. 複数の導電線の各々に対して同じ電圧を設定する方法であって、該方法は、
   該キャパシタを所望の電圧値へと充電可能にするために、第１のスイッチを介して、キャパシタを一定電圧源に接続するステップと、
   該第１のスイッチを介して、該キャパシタを該一定電圧源から切断するステップと、
   少なくとも１つの他のスイッチを介して、該複数の導電線を該キャパシタに接続するステップと
   を包含する、方法。
9. 前記同じ電圧は、前記複数の導電線を前記キャパシタに接続する前は、該導電線に対する電圧の平均に等しくない、請求項８に記載の方法。
10. 前記キャパシタを一定電圧源から切断するステップと、前記複数の導電線をキャパシタに接続するステップは、実質的に同時に起こる、前記請求項８に記載の方法。
11. 導電線の対の各々に対して同じ電圧を設定する方法であって、該方法は、
    第１の導電線に対して第１の電圧を設定するステップと、
    第２の導電線に対して該第１の電圧に等しくない第２の電圧を設定するステップと、
    該第１の導電線および該第２の導電線を互いに接続するステップと、
    該第１の電圧および該第２の電圧を所定の値へと引っ張るステップであって、該所定の値が該第１の電圧および該第２の電圧の平均に等しくない、ステップと
    を包含する、方法。
12. 前記所定の値は、前記第１の電圧および前記第２の電圧の平均よりも小さい、請求項１１に記載の方法。
13. 前記第１の電圧および前記第２の電圧は、実質的に反対の論理値を有する、請求項１１に記載の方法。
14. 前記第１の電圧を設定するステップと、前記第２の電圧を設定するステップは、センスアンプを稼動するステップを含む、請求項１１に記載の方法。
15. 前記接続するステップは、少なくとも１つのスイッチングデバイスを介してなされる、請求項１１に記載の方法。
16. 前記接続するステップは、前記第１の導電線と前記第２の導電線との間に直列に接続された２つのトランジスタを稼動するステップを含む、請求項１１に記載の方法。
17. 前記接続するステップは、前記第１の導電線および前記第２の導電線を前記同じノードに接続するステップを含む、請求項１１に記載の方法。
18. 前記ノードの電圧を固定値に設定するステップをさらに包含する、請求項１７に記載の方法。
19. 前記固定値は、前記所定の値よりも低い、請求項１８に記載の方法。
20. 前記所定の値を提供するために、キャパシタのサイズを決定するステップをさらに包含する、請求項１１に記載の方法。
21. 前記接続するステップは、前記第１の導電線および前記第２の導電線を前記キャパシタの端子に接続するステップを含む、請求項２０に記載の方法。
22. 複数のセルを含むダイナミックランダムアクセスメモリ（ＤＲＡＭ）であって、
    該複数のセルの各々は、プレチャージ回路を含み、
    該プレチャージ回路は、
    第１の端子および第２の端子を有するキャパシタであって、該第１の端子がノードに接続され、該第２の端子が第１の一定電圧源に接続される、キャパシタと、
    該ノードと該第２の一定電圧源との間に直列に接続された第１のスイッチングデバイスと、
    導電線の対と該ノードとの間に接続された少なくとも１つの他のスイッチングデバイスと
    を含む、ＤＲＡＭ。
23. 前記複数のセルにそれぞれ接続された複数のセンスアンプをさらに含む、請求項２２に記載のＤＲＡＭ。
24. 前記少なくとも１つのスイッチングデバイスは、２つのトランジスタを含み、
    前記トランジスタのゲートは、互いに接続され、
    該ゲートは、第１の制御信号線に接続されている、請求項２２に記載のＤＲＡＭ。
25. 前記第１のスイッチングデバイスは、トランジスタであり、該トランジスタのゲートは、第２の制御信号線に接続され、
    前記第１の制御信号線および該第２の制御信号線の電圧は、実質的に反対の論理値を有する、請求項２４に記載のＤＲＡＭ。
26. プロセッサと、
    該プロセッサに接続されたメモリコントローラと、
    複数の導電線を介して、該メモリコントローラに接続されたメモリと
    を含み、
    該メモリは、各々がプレチャージ回路を含む複数のセルを含み、
    該プレチャージ回路は、
    第１の端子および第２の端子を有するキャパシタであって、該第１の端子がノードに接続され、該第２の端子が第１の一定電圧源に接続される、キャパシタと、
    該ノードと第２の一定電圧源との間に直列に接続されている第１のスイッチングデバイスと、
    該導電線の対と該ノードとの間に接続されている少なくとも１つの他のスイッチングデバイスと
    を含む、システム。
27. 前記導電線は、前記メモリコントローラと前記メモリとの間でデータを転送する、請求項２６に記載のシステム。
28. 前記メモリは、ダイナミックランダムアクセスメモリを含む、請求項２６に記載のシステム。
29. 複数の導電線の各々に対して同じ電圧を設定する回路であって、該回路は、
    第１の導電線とノードとの間に接続された第１のトランジスタと、
    第２の導電線と該ノードとの間に接続された第２のトランジスタと、
    該ノードと第１の一定電圧源との間に接続されたキャパシタと、
    該ノードと第２の一定電圧源との間に接続された第３のトランジスタと
    を含む、回路。
30. 前記第１のトランジスタおよび前記第２のトランジスタのゲートに接続されている第１の制御信号線と、
    前記第３のトランジスタのゲートに接続されている第２の制御信号線と
    をさらに含む、請求項２９に記載の回路。
31. 前記第１の一定電圧源および前記第２の一定電圧源は、異なる電圧値を生成する、請求項２９に記載の回路。
32. 複数の導電線の各々に対して同じ電圧を設定する回路であって、該回路は、
    該キャパシタを所望の電圧値へと充電可能にするために、キャパシタを一定電圧源に接続する手段と、
    該キャパシタを該一定電圧源から切断する手段と、
    該複数の導電線を該キャパシタに接続する手段と
    を含む、回路。
33. 複数の導電線の各々に対して同じ電圧を設定する回路であって、該回路は、
    第１の導電線に対して第１の電圧を設定する手段と、
    第２の導電線に対して該第１の電圧に等しくない第２の電圧を設定する手段と、
    該第１の導電線および該第２の導電線を互いに接続する手段と、
    該第１の電圧および該第２の電圧を所定の値へと引っ張る手段であって、該所定の値が該第１の電圧および該第２の電圧の平均に等しくない、手段と
    を含む、回路。
    

Images