JPS63308792A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はダイナミック型の半導体記憶装置に関するも
のである。

［従来の技術］ １トランジスタ・１容ロ型ダイナミックＲＡＭは、微細
化技術の進歩とともに、３年で４倍の高集積化が達成さ
れてきた。また、最近は、ダイナミックＲＡＭの回路動
作を安定化させるために、０Ｍ０８回路を周辺回路に用
いることが多く、高速化、低消費電力化が容易になって
きた。

第３図は、従来のＣＭＯＳダイナミックＲＡＭのメモリ
セルおよびセンスアンプの構成を示す回路図である。

図において、複数本のワード線ＷＬと複数組のビット線
対ＢＬ、ＢＬが直交して設けられている（第３図では１
本のワード＄１ｌＷＬと１組のビット線対ＢＬ、ＢＬだ
けを示している）。各ワード線ＷＬとビット線ＢＬおよ
びＢＬとの各交点には、たとえば１つのＭＯＳトランジ
スタＱ１とキャパシタＣ１とから構成されるメモリセル
ＭＣが配置されている。トランジスタＱ１のソースはビ
ット線ＢＬまたはＢＬに接続され、トレインはキャパシ
タＣ１に接続されている。またトランジスタＱ１のゲー
ト電極はワード線Ｗ　Ｌに接続されており、このワード
線ＷＬにはＸアドレスデコーダ（図示せず）によってワ
ード線駆動信号φ２が与えられる。さらにピッ１〜線Ｂ
Ｌ、８１間には凶チャネルＭＯＳトランジスタＱ２が接
続されており、このトランジスタＱ２のゲート電極には
プリチャージ信号φ、が与えられる。

また、ビット線ＢＬ、ＢＬ間には、２つのＰチャネルＭ
ＯＳトランジスタＱ３．Ｑ４により構成されるＰチャネ
ルセンスアンプＳＰが接続されている。トランジスタＱ
３のゲートＮ極とトランジスタＱ４の一方導通端子とは
ビット線ＢＬに接続され、トランジスタＱ３の一方導通
端子とトランジスタＱ４のゲート電極とはビットａＢＬ
に接続されている。そして、トランジスタＱ３およびＱ
４の他方導通端子はＰチャネルＭＯＳトランジスタＱ５
を介して電源ｙｃｃに接続されており、このトランジス
タＱ５のゲート電極にはセンスアンプ駆動信号φ４が与
えられる。

さらに、ビット線ＢＬ、ＢＬ間には、４つのＮチャネル
ＭＯＳト５ンジス’）Ｑ６．Ｑ７．Ｑ９゜ＱＩＯにより
構成されるＮチャネルセンスアンプＳＮが接続されてい
る。トランジスタＱ６のゲート電極とトランジスタＱ７
の一方導通端子とはビットＩｍＢＬに接続され、トラン
ジスタＱ６の一方導通端子とトランジスタＱ７のゲート
電極とはビット線ＢＬに接続されている。そして、トラ
ンジスタＱ６およびトランジスタＱ７の他方導通端子は
トランジスタＱ８を介して接地されており、このトラン
ジスタＱ８のゲート電極にはセンスアンプ駆動信号φ、
が与えられる。さらにトランジスタＱ６およびＱ７にト
ランジスタＱ９およびＱ１０がそれぞれ並列に接続され
ており、これらのトランジスタＱ９およびＱ１０のゲー
ト電極には上述したプリチャージ信号φ、が与えられる
。

各ビット線ＢＬおよびＢＬはそれぞれＮチャネルＮ１１
０ＳトランジスタＱ１１およびＱ１２を介してそれぞれ
データ線Ｉ１０およびＩｌｏに接続されており、これら
のトランジスタＱ１１．Ｑ１２のゲート電極にはＹアド
レスデコーダ（図示せず）によりコラム信号φ、が与え
られる。

次に、第３図の回路の動作を第４図のタイミングチャー
トを参照して説明する。

まず、プリチャージ信号φ、がｒＨＪレベルからｒＬＪ
レベルに立ち下がり、ビット線Ｂ　ｌ−およびＢＬが互
いに同電位の７０−ティング状態となる。そして、Ｘア
ドレスデコーダによりＭ　ＪＲされたワード線ＷＬのワ
ード線駆動信号φ２が低レベルから高レベルに立ち上が
ると、メモリセルＭＣのトランジスタＱ１がオンし、ノ
ードＮに書込まれていた２値情報（「Ｈ」レベルまたは
ｒ　Ｌ　Ｊレベル）によってビット線ＢＬの電位が微小
に変化する。このビット線ＢＬの電位は、ノードＮの保
持データがｒＨＪレベルのときはわずかに（約２００ｍ
Ｖ）ｉ！Ａ＜なり、ノードＮの保持データがｒ　Ｌ　Ｊ
レベルのときはわずかに「約２００ｍＶ）低くなる。

一方、ビットＩＢＬには選沢されたメモリセルＭＣが接
続されていないので、電位変化は起こらない。

ここでは、メモリセルＭＣの保持データがｒＨＪレベル
であるとして説明する。ワード線駆動信号φ２の高レベ
ルは、メモリセルＭＣのｒＨＪレベルのデータを十分に
読出すことができるように、■ＣＣ＋２ＶＴｓのレベル
まで昇圧されている。なお、■ＣＣはｉ源電位、■丁ビ
はトランジスタＱ１のしきい値電圧である。

次に、センスアンプ駆動信号φ８がｒＬＪレベルから「
Ｈ」レベルに立ち上がり、ＮチャネルセンスアンプＳＮ
が動作する。これにより、ＮチャネルセンスアンプＳＮ
はビット線対ＢＬ、ＢＬ間の微小な電位差を増幅し、ビ
ット線対ＢＬ、ＢＬのうち相対的に電位の低い側を接地
電位にまで放電させる。また、センスアンプ駆動信号φ
、がｒＨＪレベルから「Ｌ」レベルに立ち下がり、Ｐチ
ャネルセンスアンプＳＰが動作する。これにより、Ｐチ
ャネルセンスアンプＳＰはビット線対ＢＬ　、　Ｂ　Ｌ
のうち電位の高い側を電源電位Ｖｃｃにまで充電する。

さらに、Ｙアドレスデコーダによって選択されたコラム
信号φ５がｒＬＪレベルから「Ｈ」レベルに変化すると
、トランジスタＱ１１およびＱ１２がオンし、ビット線
ＢＬおよびＢＬがそれぞれデータ線■／○およびＩｌｏ
に接続される。これにより、ビット線ＢＬ、ＳＬのＩＩ
源電位Ｖｃｃおよび接地電位がデータ線Ｉ１０．Ｉ１０
に伝達され、出力バッフ７回路（図示せず）を通して出
力端子に導出される。このようにして、メモリセルＭＣ
内の記憶情報が出力される。

その後、ワード線駆動信号φ２が高レベルから低レベル
に立ち下がると、メモリセルＭＣの１〜ランジスタＱ１
がオフし、メモリセルＭＣに記憶情報が再び保持される
。そして、センスアンプ駆動信号φ、がｒＬＪレベルに
変化し、かっ、センスアンプ駆動信号φ４がｒ）−ＩＪ
レベルに変化することにより、トランジスタＱ８および
Ｑ５がオフし、ＮチャネルセンスアンプＳＮおよびＰチ
ャネルセンスアンプＳＰが非活性状態となる。さらに、
コラム信号φ、がｒｌ−ＩＪレベルから「ＬＪレベルに
立ち下がることにより、ビットｍＢＬ、ＢＬとデータ線
１１０．Ｉｌｏとが遮断される。

次に、プリチャージ信号φ、がｒＨＪレベルに立ち上が
ることによりトランジスタＱ２がオンすると、ＩＩ源電
位ＶＣＣおよび接地電位になっていたビット線対８Ｌ、
８１間が導通し、両方のビット線Ｂｌ−およびＢＬが中
間１佼となる。このようにして、ビット線対ＢＬ、ＢＬ
が（１／２）Ｖｃｃの電位にプリチャージされることに
なり、次の読出および書込サイクルに備える。

［発明が解決しようとする問題点］ ＭＯＳダイナミックＲＡＭにおいては、高速アクセスの
実現が最大の課題であるが、上述のようにワード線駆動
信号φ２を昇圧回路を用いてＶＣＣ＋２ＶＴ１．１程度
の高い電位にする場合、ワード線駆動信号φ２の立ち上
がりに時間がかかるという問題がある。しかし、ワード
線駆動信号φ２を上）ホのように昇圧しないと、メモリ
セルＭＣのトランジスタＱ１の導通時のインピーダンス
を低くすることができないため、メモリセルＭＣのノー
ドＮに「Ｈ」レベルの情報が記憶されていた場合に読出
が高速にできず、また、十分大きな読出電圧を確保する
ことができないという問題がある。

この発明は上記のような問題点を解消するためになされ
たもので、高速化を実現しつつ、がっ、ｒＨＪレベルの
情報の読出電圧を十分確保することができる半導体記憶
装置を得ることを目的とする。

［問題点を解決するための手段］ この発明にかかる半導体記憶装置は、複数のワード線と
、そのワード線に交差して設けられた複数のビット線対
と、ワード線およびビット線の交点に設けられた複数の
メモリセルと、各ビット線対をプリチャージするプリチ
ャージ手段とを備えたものである。特にこの発明におけ
るブリチｔｙ　−ジ手段は、各ビット線対を電源電位の
１／２よりも低い電位にプリチャージするものである。

［作用］ この発明にかかる半導体記憶＠置によれば、ビット線対
が電ａ電位の１７２よりも低い電位にプリチャージされ
るので、センスアンプ動作以前にワード線の電位を昇圧
しなくてもメモリセル内のｒＨＪレベルの記憶情報の読
出電圧を十分大きくとることができ、また、ワード線の
電位の昇圧が必要ないので、アクセス時間が速くなる。

［実施例］ 以下、この発明の一実施例を図面を用いて説明する。

第１図はこの発明の一実施例による半導体記憶装置の主
要部の回路図であり、第２図はこの実施例の動作を説明
するためのタイミングチャートである。

なお、この実施例は以下の点を除いて第３図に示した従
来例と同様の構成であり、相当する部分には同一の参照
番号を付しその説明を省略する。

この実施例の特徴は、メモリセルＭＣに蓄積された情報
を読出す前に、ビット線対ＢＬ、ＢＬを（１／２）Ｖｃ
ｃの零位よりも低い電位ＶＢＬにプリチャージするため
の回路を設けたことである。

図において、一方のビットＩＩＩＢＬは、ＮチャネルＭ
ＯＳトランジスタＱ２２およびＱ２４を介して基準電圧
発生回路１に接続され、他方のピッ（へ線ＢＬは、Ｎチ
ャネルＭＯＳトランジスタＱ２１およびＱ２３を介して
レベル保証回路２に接続されている。前記トランジスタ
Ｑ２１．Ｑ２２のゲート電極ならびにトランジスタＱ２
のゲート電極は互いに接続されており、これらの接続点
にはプリチャージ信号φ、が与えられる。また、前記ト
ランジスタＱ２３のゲート電極には第１の信号φ、が与
えられ、トランジスタＱ２４のゲート電極には第２の信
号φ、が与えられる。さらに、ビット線８１．８丁は、
トランジスタＱ２１とトランジスタＱ２３との間および
トランジスタＱ２２とトランジスタＱ２４との間におい
て互いに接続されている。

前記基準電圧発生回路１は基準電圧■。＝Ｏ［Ｖ］を発
生するものであり、ＮチャネルＭＯＳトランジスタＱ２
５およびコンデンサＣ２から構成されている。トランジ
スタＱ２５の一方導通端子およびコンデンサＣ２の一端
は前記トランジスタＱ２４に接続され、トランジスタＱ
２５の他方導通端子およびコンデンサＣ２の他端は接地
されており、トランジスタＱ２５のゲート電極には前記
第１の信号φ６が与えられる。

他方、前記レベル保証回路２は直列接続された抵抗Ｒ１
およびＲ２からなる。これらの抵抗Ｒ１およびＲ２は電
源ラインと接地ラインとの間に接続されており、抵抗Ｒ
１と抵抗Ｒ２との接続点が前記トランジスタＱ２３に接
続されている。

次に、この実施例の動作を第２図のタイミングチャート
を参照して説明する。

まず、プリチャージ信号φ、がｒｌ−ＩＪレベルからｒ
ＬＪレベルに立ち下がり、ビット線ＢしおよびＢＬが互
いに同電位のフローティング状態となる。そして、ワー
ド線駆動信号φ２がｒＬＪレベルから電源電位ＶＣＣ程
度のｒＨＪレベルに立ち上がると、メモリセルＭＣのト
ランジスタＱ１が導通し、ノードＮに書込まれていた２
値情報によってビット線ＢＬの電位が微小に変化する。

その後、ＮチャネルセンスアンプＳＮ用のセンスアンプ
駆動信号φ、がｒＬＪレベルからｒＨＪレベルに立ち上
がり、ＰチャネルセンスアンプＳＰ用のセンスアンプ駆
動信号φ４がｒＨＪレベルからｒＬＪレベルに立ち下が
る。これにより、ＮチャネルセンスアンプＳＮおよびＰ
チャネルセンスアンプＳＰが活性化し、ビット線ＢＬ、
ＢＬが電ｍ１！位ＶＣＣまたは接地電位に充電または放
電される。

次に、コラム信号φ、が「Ｌ」レベルからｒＨＪレベル
に立ち上がると、トランジスタＱ１１およびＱ１２がオ
ンし、ビットＩＢＬおよびＢＬがそれぞれデータ線Ｉ１
０およびＩｌｏに接続される。

これにより、ビット線ＢＬおよびＢＬの電位がそれぞれ
データ線Ｉ１０およびＩｌｏに伝達される。

その模、ワード線駆動信号φ２が（Ｖ　ＣＣ＋　２　Ｖ
　ｔ、の電圧まで昇圧され、ビット線ＢＬのｒＨＪレベ
ルの電位がメモリセルＭＣのノードＮに十分に書込まれ
る。そして、ワード線駆動信号φ２がｒＨＪレベルから
ｒＬＪレベルに変化することにより、メモリセルＭＣ内
に記憶情報が保持された後、センスアンプ駆動信号φ、
がｒＨＪレベルからｒＬＪレベルに変化しかつセンスア
ンプ駆動信号φ４が「Ｌ」レベルからｒＨＪレベルに変
化することにより、ＮチャネルセンスアンプＳＮおよび
ＰチャネルセンスアンプＳＰが非活性状態となる。さら
に、コラム信号φ、がｒＨＪレベルからｒＬＪレベルに
立ち下がることにより、ビット線ＢＬ、■下とデータ線
Ｉ１０．Ｉ１０とが遮断される。

次に、プリチャージ信号φ１がｒＬＪレベルからｒＨＪ
レベルに立ち上がると、トランジスタＱ９、ＱＩＯ，Ｃ
２１，Ｃ２２，Ｃ２がオンする。

これによって、ビット線８１．８１間が短絡し、両方の
ビット線ＢＬ、ＢＬが（１／２）Ｖｃｃの電位となる。

このとき同時に、第１の信号φ、がｒＨＪレベルからｒ
ＬＪレベルに立ち下がることによってトランジスタＱ２
５がオフし、！Ｓ準電圧発生回路１のコンデンサＣ２の
一端が基準電圧■。−０［Ｖ］の状態で７０−ティング
状態となるとともに、トランジスタＱ２３がオフし、ビ
ット１ｉ１ＢＬとレベル保証回路２との間が遮断される
。

その後、第２の信号φ７がｒＬＪレベルからｒＨＪレベ
ルに立ち上がることによってトランジスタＱ２４がオン
し、ビット線ＢＬと基準電圧発生回路１とが接続される
。このため、ビットＩＩＩＢ＋−およびＢＬの電位によ
り基準電圧発生回路１のコンデンサＣ２が充電され、ビ
ットＩＩＢＬおよびＢＬの電位は低下する。このときの
ビットｍＢＬおよびＢＬの電位、すなわちプリチャージ
電位Ｖ［ＩＬは次式のように計算される。

ここで、０はビット線の数、Ｃａはビット線の容量、Ｃ
２はコンデンサＣ２の容ｌである。Ｃ１１が０、５　ｐ
Ｆであり、ｎが１０２４のとき、Ｃ２＝５１２１）Ｆに
すると、プリチャージ電位ＶＢＬを（１／４）Ｖｃｃに
設定することができる。

なお、このプリチャージ電位ＶＢＬはコンデンサＣ２の
容量値を選択することにより、自由に設定することがで
きる。

プリチャージ電位ＶＩＩＬが定まると、第２の信号φ、
がｒＨＪレベルからｒＬＪレベルに立ち下がることによ
りトランジスタＱ２４がオフし、ビット線ＢＬおよびＢ
Ｌと基準電圧発生回路１との間が遮断された後、第１の
信号φ６がｒＬＪレベルからｒＨＪレベルに立ち上がる
ことによりトランジスタＱ２３がオンし、ビットＩＢＬ
およびＢＴがレベル保証回路２に接続される。このレベ
ル保証回路２は、ビット線対８ｍ、ＢＬのプリチャージ
電位ＢＬがリーク電流等により変動しないようにレベル
を保証する回路であり、電源電位■ＣＣを抵抗Ｒ１およ
びＲ２で分割することによって前記プリチャージ電位Ｖ
ＢＬをビット線対ＢＬ。

ＢＬに与えるものである。

次の読出サイクルが始まるまで、ビット線対ＢＬ、ＢＬ
の電位はレベル保証回路２によって（１／２）Ｖｃｃレ
ベルと接地レベルとの間のプリチャージ電位ＶＢＬに維
持される。

このように、プリチャージ電位ＶＩＩＬが低く設定され
るので、メモリセルＭＣのノードＮにｒＨＪレベルの情
報が記憶されている場合に、ワード線駆動信号φ２がｒ
ＬＪレベルからｒ）−１４レベルに変化したとき、ワー
ド線駆動信号φ２のｒ　ｌ−Ｉ　Ｊレベル（Ｖ　ｃｃレ
ベル）とビット線の電位（ＶＩＩＬレベル）との電位差
が大きくなる。このため、大きな読出電圧を確保するこ
とができ、メモリセルＭＣのトランジスタＱ１の導通時
のインピーダンスを下げることができ、これにより記憶
情報をメモリセルＭＣからビット線ＢＬまたはＢＬに高
速に伝達することができる。

また、ワード線駆動信号φ２を電源電位Ｖｃｃ以上に昇
圧する必要がないので、ワード線駆動信号φ２の立ち上
がり時間が短縮される。

なお、ソフトエラーなどの障害からメモリ動作を守るた
め、上述したように読出／調造動作が完了した俵、ワー
ド線駆動信号φ２を昇圧し、ビット線のｒＨＪレベルの
電位をメモリセルＭＣ内に十分に書込む必要がある。し
かしながら、この動作はアクセス時間とは無関係である
ので、高速性が損われることはない。

この実施例では、レベル保証回路２を抵抗Ｒ１およびＲ
２の抵抗分割によって構成したが、ブリチャージ電位Ｖ
ｆｌＬを維持する動きをするものであれば、他の回路構
成のものを用いてもよい。

Ｃ発明の効果コ 以上のようにこの発明によれば、ビット線対が電源電位
の１／２よりも低い電位にプリチャージされるので、記
憶情報の読出動作の余裕度を十分に大きくとることがで
きるとともに、アクセス時間の高速化を突環することが
できる。

【図面の簡単な説明】

第１図はこの発明による半導体記憶装置の一実施例を示
す回路図、第２図は同実施例の動作を説明するためのタ
イミングチャート、第３図は従来の半導体記憶装置を示
す回路図、第４図は第３図の半導体記憶装置の動作を説
明するためのタイミングチャートである。 １は基準電圧発生回路、２はレベル保証回路、ＢＬ、Ｂ
Ｌはビット線対、ＷＬはワード線、ＭＣはメモリセル、
ＳＰはＰチャネルセンスアンプ、ＳＮはＮチャネルセン
スアンプ、Ｉｌｏ、Ｉｌｏはデータ線である。 なお、各図中同一符号は同一または相当部分を示す。 代理人　　　大　　岩　　ｉｌ　　′ｍ第１図 第２図 谷　　ば　δ　４　　囲　　ば ｊ の

Claims (5)

【特許請求の範囲】
1. （１）複数のワード線、 前記ワード線に交差して設けられた複数のビット線対、 前記ワード線と前記ビット線との交点に設けられた複数
   のメモリセル、および 前記各ビット線対を電源電位の１／２よりも低い電位に
   プリチャージするプリチャージ手段を備えた半導体記憶
   装置。
2. （２）前記プリチャージ手段は、 電源電位の１／２よりも低い所定の基準電位を発生する
   基準電位発生手段と、 前記ビット線対の両方のビット線間を短絡することによ
   り前記ビット線対の電位を電源電位の１／２にするとと
   もに、そのビット線対を前記基準電位発生手段に接続す
   ることによりそのビット線対の電位を電源電位の１／２
   と前記基準電位との間の所定の電位に設定する手段とを
   備えたことを特徴とする特許請求の範囲第１項記載の半
   導体記憶装置。
3. （３）前記基準電位は接地電位であることを特徴とする
   特許請求の範囲第２項記載の半導体記憶装置。
4. （４）前記基準電位発生手段は、一端が接地されたコン
   デンサと、前記コンデンサの他端を接地状態またはフロ
   ーティング状態のいずれかに切換えるスイッチ手段とを
   含むことを特徴とする特許請求の範囲第３項記載の半導
   体記憶装置。
5. （５）前記プリチャージ手段により設定されたビット線
   対の所定の電位を保持するための保持手段をさらに備え
   たことを特徴とする特許請求の範囲第１項ないし第４項
   のいずれかに記載の半導体記憶装置。