JPS63308790A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野〕 この発明はダイナミック型の半導体記憶装置に関するも
のである。

［従来の技術］ １トランジスタ・１容量型ダイナミックＲＡＭは、微細
化技術の進歩とともに、３年で４倍の高集積化が達成さ
れてきた。また、最近は、ダイナミックＲＡＭの回路動
作を安定化させるために、０Ｍ０３回路を周辺回路に用
いることが多く、高速化、低消費電力化が容易になって
きた。

第３図は、従来のＣＭＯＳダイナミックＲＡＭのメモリ
セルおよびセンスアンプの構成を示す回路図である。

図において、複数本のワードＩＩＷＬと複数組のビット
線対ＢＬ、ＢＬが直交して設けられている（第３図では
一本のワード線ＷＬと１組のビット線対ＢＬ、ＢＬだけ
を示している）。各ワード線ＷＬとピット線ＢＬおよび
ＢＬとの各交点には、たとえば１つのＭＯＳトランジス
タＱ１とキャパシタＣ１とから構成されるメモリセルＭ
Ｃが配置されている。トランジスタＱ１のソースはピッ
ト線ＢＬまたはＢＬに接続され、ドレインはキャパシタ
Ｃ１に接続されている。また、トランジスタＱ１のゲー
ト電極はワード線ＷＬに接続され、このワードｌ１ＷＬ
にはＸアドレスデコーダ（図示せず）によってワード線
駆動信号φ２が与えられる。

ヒツトＩＢＬ、ＢＬｆｌｉｌにはＮ′ｆ−ｔネルＭＯＳ
トランジスタＱ２が接続されており、このトランジスタ
Ｑ２のゲート電極にはプリチャージ信号φ。

が与えられる。

また、各ビット線対ＢＬ、８Ｌには、２つのＰチャネル
Ｍ　ＯＳ　ｌ−ランジスタＱ３．Ｑ４により構成される
ＰチャネルセンスアンプＳＰが接続されている。トラン
ジスタＱ３のゲート電極とトランジスタＱ４の一方導通
端子とはビットｌ１ＢＬに接続され、トランジスタＱ３
の一方導通端子とトランジスタＱ４のゲート１！極とは
ビットｍＢＬに接続されている。またトランジスタＱ３
およびＱ４の他方導通端子はＰチャネルＭＯＳトランジ
スタＱ５を介しｒｌｌｉＶｃｃに接続され、このトラン
ジスタＱ５のゲート電極にはセンスアンプ駆動信号φ、
が与えられる。

さらに、ピット纏ＢＬ、ＢＬ間には、４つのＮチャネル
ＭＯ８ｔ−ランジスタＱ６．Ｑ７．Ｑ９゜Ｑ１０により
構成されるＮチャネルセンスアンプＳＮが接続されてい
る。トランジスタＱ６のゲート電極とトランジスタＱ７
の一方導通端子とはピット線ＢＬに接続され、トランジ
スタＱ６の一方導通端子とトランジスタＱ７のゲート電
極とはビットｌ１ｌＢＬに接続されている。またトラン
ジスタＱ６およびＱｌの他方導通端子はＮチャネルＭｏ
ＳトランジスタＱ８を介して接地され、このトランジス
タＱ８のゲート’Ｉｌｌにはセンスアンプ駆動信号φ、
が与えられる。さらにトランジスタＱ６およびＱｌにＮ
チャネルＭｏＳトランジスタＱ９およびＱ１０がそれぞ
れ並列に接続され、これらのトランジスタＱ９およびＱ
１０のゲート電極には上述したプリチャージ信号φ、が
与えられる。

各ごット１ｉｌＢＬ、ＢＬはそれぞれＮチャネルＭｏＳ
トランジスタＱ１１．Ｑｌ　２を介してそれぞれデータ
線Ｉ１０．Ｉ１０に接続され、これらのＮチャネルＭｏ
ＳトランジスタＱ１１．Ｑｌ２のゲート電極には、Ｙア
ドレスデコーダ（図示せず）によりコラム信号φ、が与
えられる。

次に、第３図の回路の動作を第４図のタイミングチャー
トを参照して説明する。

まず、プリチャージ信号φ、がｒＨＪレベルからｒＬＪ
レベルに立ち下がり、ピット線ＢＬ、ＢＬが互いに同電
位のフローティング状態となる。

そして、Ｘアドレスデコーダにより選択されたワード線
ＷＬのワード線駆動信号φ２が低レベルから高レベルに
立ち上がると、メモリセルＭＣのトランジスタＱ１が導
通し、ノードＮに書込まれていた２値情報（「Ｈ」レベ
ルまたは「Ｌ」レベル）によってビットＡ１１ＢＬの電
位が微小に変化する。

このビットＩＩＩＢＬの電位は、ノードＮの保持データ
がｒＨＪレベルのときはわずかに（約２００　ｒａ■）
高くなり、ノードＮの保持データがｒＬＪレベルのとき
はわずかに（約２００ｍＶ）低くなる。

一方、ビットｌ１ｌＢＬには選択されたメモリセルＭＣ
が接続されていないので、電位変化は起こらない。ここ
では、メモリセルＭＣの保持データがｒＨＪレベルであ
るとして説明する。ワード線駆動信号φ２の高レベルは
、メモリセルＭＣのｒＨＪレベルのデータを十分に読出
すことができるように、ＶＣＣ＋２ＶＴ）ｌのレベルま
で昇圧されている。

なお、ＶＣＣは電源電位、ＶＴＭはトランジスタＱ１の
しきい値電圧である。

次に、センスアンプ駆動信号φ、が「し」レベルからｒ
ＨＪレベルに立ち上がり、ＮチャネルセンスアンプＳＮ
が動作する。これにより、ＮチャネルセンスアンプＳＮ
はビット線対ＢＬ、ＢＬ間の微小な電位差を増幅し、ビ
ット線対ＢＬ、ＢＬのうち相対的に電位の低い側を接地
電位にまで放電させる。また、センスアンプ駆動信号φ
、がｒＨＪレベルから「シ」レベルに立ち下がり、Ｐチ
ャネルセンスアンプＳＰが動作する。これにより、Ｐチ
ャネルセンスアンプＳＰはビット線対ＢＬ、ＢＬのうち
電位の高い側を電源電位ＶＣＣにまで充電する。

さらに、Ｙアドレスデコーダによって選択されたコラム
信号φ、がｒＬＪレベルからｒＨＪレベルに変化すると
、トランジスタＱ１１およびＱ１２がオンし、ピット線
ＢＬ、ＢＬがそれぞれデータ１１！Ｉ１０．Ｉｌｏに接
続される。これにより、ピット線ＢＬ、ＢＬの電源電位
ＶＣＣおよび接地電位がデータ１１１１１０．Ｉｌｏに
伝達され、出力バッファ回路（図示せず）を通して出力
端子に導出される。このようにして、メモリセルＭＣ内
の記憶情報が出力される。

その後、ワード線駆動信号φ２が高レベルから低レベル
に立ち下がると、メモリセルＭＣのトランジスタＱ１が
オフし、メモリセルＭＣに記憶情報が再び保持される。

そして、センスアンプ駆動信号φ、がｒＬＪレベルに変
化し、かつ、センスアンプ駆動信号φ４がｒＨＪレベル
に変化することにより、トランジスタＱ８およびＱ５が
オフし、ＮチャネルセンスアンプＳＮおよびＰチャネル
センスアンプＳＰが非活性状態となる。さらに、コラム
信号φ１がｒＨＪレベルから「しｊレベルに立ち下がる
ことにより、ピットＩＩＩＢＬ、ＢＬとデータ線■１０
．Ｉ１０とが遮断される。

次に、プリチャージ信号φ、がｒＨＪレベルに立ち上が
ることによりトランジスタＱ２がオンすると、電源’１
（ｆｆＶｃｃおよび接地電位になっていたビット線対Ｂ
Ｌ、ＢＬ間が導通し、両方のピット線ＢＬおよびＢＬが
中間電位となる。このようにして、ピット線ＢＬ、ＢＬ
が（１／２）Ｖｃｃ（７）電位にプリチャージされるこ
とになり、次の読出および書込サイクルに備える。

［発明が解決しようとする問題虐］ ＭＯＳダイナミックＲＡＭにおいては、大言ｌ化を図る
ほど１ビツトあたりのセル面積およびセル容量が小さく
なり、センスアンプの動作余裕度を十分確保することが
困難になり、これによって、チップ内で発生するノイズ
に対して敏感になってくる。

このことを第５図により説明する。第５図は、メモリセ
ルアレイの平面図である。

図において、複数組のビット線対８に、ＢＬが平行に配
列されており、これに交差するように複数のワード線Ｗ
Ｌが配列されている。各ピット線ＢＬ、８Ｌはメモリセ
ルＭＣを構成するトランジスタの一方の不純物拡散領域
にコンタクト孔５０を介して接続されており、ワード線
ＷＬは前記トランジスタのゲート電極を兼ねている。各
ピット線対ＢＬ、ＢＬは隣接したセンスアンプ（図示せ
ず）に接続されている。

このようなＭＯＳダイナミックＲＡＭを大容量化するた
めにその構造を微細化するにしたがって、ビット線対の
各ピット＄１！ＢＬ、ＢＬ間および各ビット線対ＢＬ、
ＢＬどうしの間が近接することになる。そのため、アル
ミニウムにより形成されるピット線ＢＬ、ＢＬＩ！Ｉの
容量結合が大きくなり、大きな電圧振幅の信号の伝達を
行なう際に容量結合によるノイズの量が大きくなってク
ロストークの原因と−なる。

また、センスアンプの動作の際にピット線ＢＬ。

ＢＬの充放電電流が大きくなり、これによって電源ライ
ンにおけるノイズおよび接地ラインにおけるノイズが大
きくなる。このため、センスアンプ回路だけでなく、他
の回路の動作余裕度を低下させる原因にもなっている。

この発明は上記のような問題点を解消するためになされ
たもので、ビット棒間の容量結合によるノイズの低減お
よびビット線の充放電による電源ラインおよび接地ライ
ンのノイズの低減が聞られた半導体記憶装置を得ること
を目的とする。

Ｌ問題点を解決するための手段］ この発明に係る半導体記憶装置は、複数のワード線と、
前記ワード線に交差しτ設けられた複数のピット線対と
、前記ワード線と前記ビット線との交点に設けられた１
１ａのメモリセルと、第１の駆動信号を発生し所定時間
経過１第２の駆動信号を発生する駆動信号発生手段と、
第１の増幅手段と、第２の増幅手段とを備えている。

前記第１の増幅手段は、駆動信号発生手段からの第１の
駆動信号に応答して、低電位側のビット線の電位をその
電位よりも低い第１の低電位に設定しかつ高１！ｉ位側
のビット線の電位をその電位よりも高い第１の高電位に
設定するものである。また前記第２の増幅手段は、前記
駆動信号発生手段からの第２の駆動信号に応答して、低
電位側のピット線の電位を前記第１の低電位よりもさら
に低い第２の低電位に設定しかつ高電位側のビット線の
電位を前記第１の高電位よりもさらに高い第２の高電位
に設定するものである。

［作用］ この発明の半導体記憶＠胃においては、ピット線対に現
われた電位を所定の電位まで増幅する動作、すなわちセ
ンスアンプ動作が２段階に分割されて行なわれる。

まず、第１の増幅手段によって、低電位側のビット線の
電位が第１の低電位になりかつ高電位側のピット線の電
位が第１のｓｍ位になるようにビット線対間が増幅され
、次に、第２の増幅手段によって、低電位側のピット線
の電位が第２の低電位になりかつ高電位側のビット線の
電位が第２の高電位になるようにビット線対間が増幅さ
れる。

このようにセンスアンプ動作を２段階に分けて行なうこ
とにより、ピット線間に発生する容量結合によるノイズ
が抑えられる。また、ピット線に充放電電流が２回に分
割して流れることになるので、電源ラインおよび接地ラ
インにおけるノイズの量が低減され、回路の動作余裕度
の向上が図られる。

［＊論例］ 以下、この発明の一実施例を図面を用いて説明する。

第１図はこの発明の一実施例による半導体記憶５ｉｌＦ
の主要部の回路図であり、第２図はこの実施例の動作を
説明するためのタイミングチャートである。

なお、この実施例は以下の点を除いて第３図に示した従
来例と同様の構成であり、相当する部分には同一の参照
番号を付しその説明を省略する。

この実施例の特徴は、ＮチャネルセンスアンプＳＮおよ
びＰチャネルセンスアンプＳＰの動作をそれぞれ２段階
に分割して行なわせるようにしたことである。

そのために、ＮチャネルセンスアンプＳＮを活性化する
ためのＮチャネルＭＯＳトランジスタＱ８に並列にＮチ
ャネルＭＯ８）−ランジスタ０１８が接続され、このト
ランジスタＱ１８のゲート電極に、１段階目のセンスア
ンプ動作のための第１のセンスアンプ駆動信号φ６が与
えられる。そして、トランジスタＱ８のゲート電極には
、２段階目のセンスアンプ動作のための第２のセンスア
ンプ駆動信号として従来例と同じセンスアンプ駆動信号
φ、が与えられる。

また、ＰチャネルセンスアンプＳＰを活性化するための
ＰチャネルＭＯＳトランジスタＱ５に並列にＰチャネル
ＭＯＳトランジスタＱ１５が接続され、このトランジス
タＱ１５のゲート電極に、１段階目のセンスアンプ動作
のための第１のセンスアンプ駆動信号φ、が与えられる
。そして、トランジスタＱ５のゲート電極には、２段階
目のセンスアンプ動作のための第２のセンスアンプ駆動
信号として従来例と同じセンスアンプ駆動信号φ、が与
えられる。

前記トランジスタ０１８およびＱ１５に与えられる第２
のセンスアンプ駆動信号φ。およびφ。

は、センスアンプ駆動信号発生回路１により得られる。

このセンスアンプ駆動信号発生回路１は、ＰチャネルＭ
ＯＳトランジスタＱ２’ｌとＮチャネルＭＯＳトランジ
スタＱ２２とからなる第１の反転回路２、ＰチャネルＭ
ＯＳトランジスタＱ２３゜Ｑ２４とＮチャネルＭＯＳト
ランジスタＱ２５゜Ｑ２６とからなる反転！！＋ＩＪｔ
１１回路３、ＰチャネルＭＯＳトランジスタＱ２７とＮ
チャネルＭＯ８ｔ−ランジスタＱ２８とからなる第２の
反転回路４から構成されている。

第１の反転回路２において、トランジスタＱ２１、Ｑ２
２のゲート電極は互いに接続されて前記Ｎチャネルセン
スアンプＳＮとトランジスタＱ８゜０１８との接続点で
あるノードＮ１に接続されている。また、トランジスタ
Ｑ２１の一方導通端子はＮＨＶＣＣに接続され、トラン
ジスタＱ２２の一方導通端子は接地されている。さらに
、これらのトランジスタＱ２１．Ｑ２２の他方導通端子
どうしは互いに接続されて出力端子とされている。

反転制御回路３において、トランジスタＱ２３およびＱ
２５のゲート電極は互いに接続されて前記第１の反転回
路２の出力端子に接続されている。

また、トランジスタＱ２３の一方導通端子は電源ｖＣＣ
に接続され、トランジスタＱ２５．Ｑ２６の一方導通端
子は接地されている。さらに、トランジスタＱ２３の他
方導通端子は、トランジスタＱ２４の一方導通端子およ
び他方導通端子を介してトランジスタＱ２５．Ｑ２６の
他方導通端子に接続されている。トランジスタＱ２４お
よびＱ２６のゲート電極には発生回路駆動信号φ８が与
えられる。そして、トランジスタＱ２４の他方導通端子
とトランジスタＱ２５．Ｑ２６の他方導通端子との接続
点からＮチャネルセンスアンプＳＮ用の第１のセンスア
ンプ駆動信号φ、が出力される。

第２の反転回路４の構成は、ｖｓｌの反転回路２の構成
と同様であり、トランジスタＱ２７および０２Ｂのゲー
ト電極には反転制御回路３の出力が与えられ、トランジ
スタＱ２７およびＱ２８の一方導通端子どうしの接続点
からはＰチャネルセンスアンプＳＰ用の第１のセンスア
ンプ駆動信号φ７が出力される。

次に、この実施例の動作を第２図のタイミングチャート
を参照して説明する。

まず、プリチャージ信号φ、がｒＨＪレベルからＩ’Ｌ
Ｊレベルに立ち下がり、ビット線ＢＬ、ＢＬが互いに同
電位のフローティング状態となる。

そして、ワード線駆動信号φ２が低レベルから（ＶＣＣ
＋２ＶＴ　Ｎ　）程度のへレベルに立ち上がると、メモ
リセルＭＣのトランジスタＱ１が導通し、ノードＮに書
込まれていた２値情報によってビット線ＢＬの電位が微
小に変化する。

その侵、発生回路駆動信号φ８がｒＨＪレベルからｒＬ
Ｊレベルに立ち下がると、反転１１Ｊ　ｔｍ回路３のト
ランジスタＱ２４がオンし、トランジスタＱ２３および
Ｑ２５により反転回路が形成される。

このとき、ノードＮ１の電位はほぼ（１／２）ＶＣＣと
なっているので、第１の反転回路２の出力はｒＬＪレベ
ルとなり、これにより反転制御回路３から出力される第
１のセンスアンプ駆動信号φＳはｒＨＪレベルとなる。

このため、トランジスタ０１８がオンし、ノードＮ１の
電位はＮチャネルセンスアンプＳＮを活性化させるため
に放電により低下するが、ノードＮ１の電位が（１／４
）ＶＣＣ程度になったときに、第１の反転回路２の出力
はｒＬＪレベルからｒＨＪレベルに反転する。なお、こ
の場合、第１の反転回路２のしきい値電圧が（１／４）
Ｖｃｃとなるように設定しておく。

これにより、第１のセンスアンプ駆動信号φ６がｒＨＪ
レベルからｒＬＪレベルに引き戻され、トランジスタ０
１８がオフすることになる。

一方、ＰチャネルセンスアンプＳＰ用の第１のセンスア
ンプ駆動信号φ、は、ＮチャネルセンスアンプＳＮ用の
１１のセンスアンプ駆動信号φＧの立ち上がりをトリが
としてｒＨＪレベルからｒＬＪレベルに立ち下がり、同
様に、センスアンプ駆動信号φ、の立ち下がりをトリガ
としてｒＬＪレベルからｒｌ−ＩＪレベルに立ち上がり
、トランジスタＱ１５を通してＰチャネルセンスアンプ
ＳＰを活性化させる。

これらの第１のセンスアンプ駆動信号φＧおよびφ、に
よって、ビット線対８１，８１間に現われた微小の電位
差を増幅し、ビット線ＢＬおよびＢＬをｒＨＪレベルと
ｒＬＪレベルの中間電位の２値状態、すなわち約（１／
４）Ｖｃｃ電位と約（３／４）ＶｃｃｉＩ位とに固定す
る。

その後、アクセス時間の損失とならない範囲内の一定時
間経過模、ＮチャネルセンスアンプＳＮ用の第２のセン
スアンプ駆動信号φ、がｒＬＪレベルからｒＨＪレベル
に立ち上がり、ＰチャネルセンスアンプＳＰ用の第２の
センスアンプ駆動信号φ、がｒＨＪレベルからｒＬＪレ
ベルに立ち下がる。これにより、Ｎチャネルセンスアン
プＳＮおよびＰチャネルセンスアンプＳＰが活性化し、
中間電位にあったビット線ＢＬ、８Ｌが電源電位ＶＣＣ
または接地電位に充電または放電される。

このように、センスアンプＳＮ、ＳＰの動作を２段階に
分割して行なうことにより、ビット１ａＢＬ、ＢＬの充
放電が２回に分割して行なわれるため、ビット線ＢＬ、
ＢＬ間の容量結合によって発生するノイズの量を２分の
１に低減することができる。

また、ピットｍＢＬ、ＢＬの充放電電流が２回に分割さ
れて流れるので、′Ｒ１１１電位Ｖｃｃおよび接地電位
へのピーク電流も２分の１に低減することができる。

なお、第１のセンスアンプ駆動信号φ６．φ７によりビ
ット線ＢＬ、ＢＬの電位が設定される中間電位は、第１
の反転回路２のしきい値電圧を変えることにより、自在
に変化させることができる。

［発明の効果コ 以上のようにこの発明によれば、ビット線に現われた電
位を所定の電位に増幅するセンスアンプ動作が２段階に
分割して行なわれるので、ビット線間の容量結合による
ノイズが低減され、これにより安定したセンスアンプ動
作が確保される。また、ビット線の充放電電流のピーク
値が小さくなるので、電源ラインおよび接地ラインにお
けるノイズが低減される。

【図面の簡単な説明】

第１図はこの発明による半導体記憶装置の一実施例を示
す回路図、第２図は同実施例の動作を説明するためのタ
イミングチャート、第３図は従来の半導体記憶１ＡＩｌ
ｌを示す回路図、第４図は第３図の半導体記憶装置の動
作を説明するためのタイミングチャート、第５図はメモ
リセルアレイの平面図である。 図において、１はセンスアンプ駆動信号発生回路、２は
第１の反転回路、３は反転制御回路、４は第２の反転回
路、ＢＬ、ＢＬはビット線対、ＷＬはワード線、ＭＣは
メモリセル、ＳＰはＰチャネルセンスアンプ、ＳＮはＮ
チャネルセンスアンプ、Ｉｌｏ、Ｉｌｏはデータ線であ
る。 なお、各図中同一符号は同一または相当部分を示す。

Claims (4)

【特許請求の範囲】
1. （１）複数のワード線、 前記ワード線に交差して設けられた複数のビット線対、 前記ワード線と前記ビット線との交点に設けられた複数
   のメモリセル、 第１の駆動信号を発生し、所定時間経過後第２の駆動信
   号を発生する駆動信号発生手段、 前記第１の駆動信号に応答して、低電位側のビット線の
   電位をその電位よりも低い第１の低電位に設定しかつ高
   電位側のビット線の電位をその電位よりも高い第１の高
   電位に設定する第１の増幅手段、 前記第２の駆動信号に応答して、低電位側のビット線の
   電位を前記第１の低電位よりもさらに低い第２の低電位
   に設定しかつ高電位側のビット線の電位を前記第１の高
   電位よりもさらに高い第２の高電位に設定する第２の増
   幅手段を備えた半導体記憶装置。
2. （２）前記第１の低電位は電源電位の１／２の電位と接
   地電位との中間の電位であり、前記第１の高電位は電源
   電位の１／２の電位と電源電位との中間の電位であるこ
   とを特徴とする特許請求の範囲第１項記載の半導体記憶
   装置。
3. （３）前記第２の低電位は接地電位であり、前記第２の
   高電位は電源電位であることを特徴とする特許請求の範
   囲第１項または第２項記載の半導体記憶装置。
4. （４）前記第１の増幅手段は、前記ビット線の電位を上
   昇または下降させる電圧供給手段と、前記ビット線の電
   位を検出する検出手段と、前記検出手段により検出され
   た電位が前記第１の低電位または第１の高電位になった
   ときに前記電圧供給手段の動作を停止させる手段とを備
   えたことを特徴とする特許請求の範囲第１項ないし第３
   項のいずれかに記載の半導体記憶装置。