JP2722853B2 - 半導体メモリ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体メモリ装置に関
し、特に半導体チップの周辺部に沿って設けられている
データの読出し、書込みのためのデータバスラインに関
する。

【０００２】

【従来の技術】一般に、半導体メモリ装置は、アレイ状
に設けられた複数のメモリセルとそれらにそれぞれ接続
した複数のビット線およびワード線からなるメモリセル
アレイを有し、所定のメモリセルを選択するためのロウ
デコーダおよびカラムデコーダがこのメモリセルアレイ
に隣接して配置されている。更に、これらのロウデコー
ダおよびカラムデコーダにより選択されたメモリセルに
対してデータの読出しおよび書込みを行なうための経路
としてデータバスラインが配置されている。このデータ
バスラインは、半導体チップの周辺部に設けられ、一端
が入出力バッファを介して出力パッドに接続され、他端
がデータアンプまたはライトアンプを介してＩ／Ｏライ
ン（インプット／アウトプットライン）に接続されてい
る。

【０００３】このような半導体メモリ装置において、従
来から高速化について種々の手段が行なわれている。そ
の一つの手段として、データバスラインにメモリセルア
レイから読み出したデータまたはメモリセルアレイに書
込むデータが供給される際に、データバスラインのレベ
ルがすばやくそのデータのレベルとなるように、データ
バスラインにデータが供給される直前にそのレベルを０
と１の中間のレベル、即ち１／２Ｖｃｃとする方法が行
なわれている。

【０００４】従来、データバスラインはそのレベルが相
補的関係となる２本の配線を一組とする配線対から構成
され、１つの配線対で１つのデータを供給している。こ
のような配線対から構成されているデータバスラインの
レベルを、上述した１／２Ｖｃｃとするために、従来は
配線対を構成している２本の配線間を短絡させる手段を
設けていた。即ち、配線対を構成している２本の配線の
レベルは、次のデータが供給されるまで、その前のデー
タのレベルを相補的に保持しているので、必らず一方の
配線はＶｃｃレベル、他方の配線はＧＮＤレベルとなっ
ている。又、これら２本の配線はその長さが等しいため
配線容量が等しく、配線に接続されているトランジスタ
のゲート容量、拡散層容量もほぼ等しい。従って、次の
データが供給される前に２本の配線をゲートトランジス
タ等により短絡させれば、２本の配線のレベルは共に１
／２Ｖｃｃとなり、読出し、書込み動作の高速化を達成
することができる。

【０００５】

【発明が解決しようとする課題】しかし、上述したよう
に従来の半導体メモリ装置は、１つのデータバスライン
を２本の配線からなる配線対で構成すると、配線数が多
くなってしまう問題点がある。例えば、４ビット入出力
の半導体メモリ装置では、４つのデータバスライン、即
ち８本の配線が必要になり、これらの配線を配置する領
域の面積が非常に大きくなり、半導体メモリ装置の集積
化が困難となる。

【０００６】一方、データバスラインを１本の配線から
構成すれば面積は削減することができるが、配線のレベ
ルを１／２Ｖｃｃとすることができないため、動作の高
速化が損なわれる問題点がある。

【０００７】したがって、本発明の目的は、動作の高速
化を損なうことなく、高密度な集積化が可能な半導体メ
モリ装置を提供することにある。

【０００８】

【課題を解決するための手段】本発明の半導体メモリ装
置は、アレイ状に設けられた複数のメモリセルとそれら
にそれぞれ接続した複数のビット線およびワード線から
なるメモリセルアレイと、選択回路を介して複数のビッ
ト線と接続され配線２本で一対となすＩ／Ｏ線対と、Ｉ
／Ｏ線対に接続されたデータアンプおよびライトアンプ
と、入出力パッドに接続された入出力バッファと、デー
タアンプおよびライトアンプと入出力バッファ間に設け
られた１本の配線からなるデータバスラインと、入力さ
れたアドレスが変化したことを検知してアドレス変化検
知信号を発生させるアドレス変化検知回路と、外部から
入力される書込み制御信号に対応して制御信号を発生さ
せる制御信号発生回路と、アドレス変化検知信号または
制御信号に応じてデータバスラインの電位レベルを電源
電位と接地電位との中間レベルにするバランス回路を有
する。

【０００９】このバランス回路は好ましくはデータバス
ラインのレベルを反転する反転手段と、一端が反転手段
の出力と接続され他端が電源に接続されたデータバスラ
インの寄生容量とほぼ等しい容量を有する容量素子と、
容量素子の一端とデータバスライン間に接続されるトラ
ンスファーゲートとを含む。

【００１０】

【実施例】まず、本発明の第１の実施例による半導体メ
モリ装置全体の構成について図１を用いて説明する。こ
こでは、４ＭビットＤＲＡＭを一例に説明する。図１
は、１Ｍワード×４ビット構成のＤＲＡＭの半導体チッ
プの平面図である。

【００１１】半導体チップ１内には、５１２行×１０２
４列、すなわち５１２Ｋビットのメモリセルアレイ４
ａ、４ｂ、…４ｈが８個、横一列に配置され、全体とし
て４Ｍビットのメモリセルアレイを構成している。この
１つのメモリセルアレイに対してそれぞれ一組のロウデ
コーダ２（以下、Ｘデコーダという）、カラムデコーダ
３（以下、Ｙデコーダという）およびセンスアンプ回路
５が設けられている。

【００１２】更に、１つのメモリセルアレイ４ａ、４
ｂ、…４ｈに対してＸ−デコーダ２およびＹ−デコーダ
３により選択されたメモリセルの読出しおよび書込みを
行なうためのデータの経路として、そのレベルが相補的
な関係にある２本の配線からなるＩ／Ｏ線対がワード線
と平行にＹデコーダ３とセンスアンプ５の間に配置され
ている（図示せず）。

【００１３】Ｉ／Ｏ線対は、Ｙ−デコーダ３により制御
される選択スイッチを介してメモリセルアレイのビット
線対に接続され、セルアレイ領域外においてデータアン
プＤＡ１、ＤＡ２、…ＤＡ８およびライトアンプＷＡ
１、ＷＡ２、…ＷＡ８にそれぞれ接続される。半導体チ
ップ１の一方の長辺１−１に沿って４本のデータバスラ
インＲＷＤ１、ＲＷＤ２、ＲＷＤ３、ＲＷＤ４が走る。
４本のデータバスラインＲＷＤ１、ＲＷＤ２、ＲＷＤ
３、ＲＷＤ４の一端はデータアンプＤＡ１およびＤＡ
５、ＤＡ２およびＤＡ６、ＤＡ３およびＤＡ７、ＤＡ４
およびＤＡ８にそれぞれ接続されるとともに、ライトア
ンプＷＡ１およびＷＡ５、ＷＡ２およびＷＡ６、ＷＡ３
およびＷＡ７、ＷＡ４およびＷＡ８にそれぞれ接続さ
れ、他端は半導体チップ１の一方の短辺１−２に配置さ
れた入出力パッドＰａｄ１、Ｐａｄ２、Ｐａｄ３、Ｐａ
ｄ４に入出力バッファＢＵＦ１、ＢＵＦ２、ＢＵＦ３、
ＢＵＦ４を介してそれぞれ接続される。

【００１４】この実施例は、４ａ、４ｂ、４ｃ、４ｄの
メモリセルアレイを動作させるか、４ｅ、４ｆ、４ｇ、
４ｈのメモリセルアレイを動作させるかの選択を入力さ
れたＸアドレスに応じて行なっている。選択された半分
のメモリセルアレイ、即ち４つのメモリセルアレイに対
してそれぞれ４本のデータバスラインＲＷＤ１、ＲＷＤ
２、ＲＷＤ３、ＲＷＤ４を介してデータの読出しまたは
書込みを行なう構成となっている。

【００１５】又、４本のデータバスラインＲＷＤ１、Ｒ
ＷＤ２、ＲＷＤ３、ＲＷＤ４にはそれぞれバランス回路
ＢＡ１、ＢＡ２、ＢＡ３、ＢＡ４が接続されている。こ
のバランス回路ＢＡ１、ＢＡ２、ＢＡ３、ＢＡ４は、チ
ップの短辺１−２に配置され、Ｙ−アドレスバッファ１
１内に設けられたアドレス変化検出回路から供給される
アドレス変化検出信号ＡＴＤ等に応じて、データバスラ
インＲＷＤ１、ＲＷＤ２、ＲＷＤ３、ＲＷＤ４のレベル
を１／２Ｖｃｃとする回路である。

【００１６】このような構成とすることにより、入出力
データ１ビットに対し、１対でなく１本のデータバスラ
インでそのデータの読出し、書込みを行なうことができ
るため、動作速度を損なうことなくデータバスラインを
配置する領域の面積を削減することができる。例えば、
４ビット入出力の半導体メモリ装置の場合、従来ではデ
ータバスライン１ビットについ１対、全部では８本の配
線で構成されたいたが、本発明によれば半分の４本の配
線ですみ、半導体チップの短辺方向で約１６μｍの長さ
の幅の領域を削減することが可能となる。

【００１７】次に、図２を参照して更に詳細に本実施例
を説明する。図２は図１に示す半導体メモリ装置のうち
メモリセルアレイ４ａに対する読出し、書込み動作を説
明するために、模式的に回路構成を示した回路図であ
る。図１と同じ構成部分には同じ符号を付してある。

【００１８】メモリセルアレイ４ａは、１つのＮチャネ
ル型ＭＯＳトランジスタおよび１つの容量素子からセル
が構成された、いわゆる１トランジスタ−１キャパシタ
型セルＭＳをアレイ状に配置して形成されている。１つ
のメモリセルアレイ４ａを構成する複数のビット線はそ
れぞれ相補的関係にある２本の信号線ＢＬａ、ＢＬｂを
一組とする複数のビット線対からなり、それぞれのビッ
ト線対に対して１つのセンスアンプＳＡが接続されてい
る。それぞれのビット線対は選択スイッチ６を介してＩ
／Ｏ線対を形成している配線Ｉ／Ｏａ、Ｉ／Ｏｂに接続
されている。更にこのＩ／Ｏａ、Ｉ／Ｏｂはデータアン
プＤＡ１とライトアンプＷＡ１に接続されている。

【００１９】アドレス信号Ａｉは、図１には示すのを省
略したアドレスパッドに加えられ、時分割にＸアドレス
ＸＡｉがＸ−アドレスバッファ１０を介してＸ−デコー
ダ２に、ＹアドレスＹＡｉがＹ−アドレスバッファ１１
を介してＹ−デコーダ３およびアドレス変化検知回路Ａ
ＤＣにそれぞれ入力される。Ｘ−デコーダ２はＸ−アド
レスＸＡｉに応じてセルアレイ４ａ中の１本のワード線
ＷＬを選択し、Ｙ−デコーダ３はＹ−アドレスＹＡｉに
応じて選択スイッチ６を制御して複数のビット線対のう
ち１組を配線Ｉ／Ｏａ、Ｉ／Ｏｂと接続させる。選択ス
イッチ６は、ゲートにＹ−デコーダ３からの選択信号Ｃ
ＳＬを受け、ソース・ドレイン路がセンスアンプＳＡの
入出力端とＩ／Ｏａ、Ｉ／Ｏｂ間に設けられたトランジ
スタ群により構成されている。

【００２０】アドレス変化検知回路ＡＤＣはＹアドレス
ＹＡｉに応じて読出し動作時ではデータアンプＤＡ１に
対する制御信号ＤＥを発生させ、書込み動作時ではバラ
ンス回路ＢＡに対するアドレス変化検知信号ＡＴＤを発
生させる。

【００２１】外部信号ＲＡＳ、ＣＡＳ、ＷＥは図１に示
すのを省略したそれぞれのパッドに加えられ、それぞれ
ＲＡＳ系制御信号発生回路２０、ＣＡＳ系制御信号発生
回路２１、ＷＥ系制御信号発生回路２２に入力される。
これらの制御信号発生回路からの制御信号のうちＣＡＳ
系制御信号発生回路２１とＷＥ系制御信号発生回路２２
からの信号を受けてデータ出力回路制御信号回路２３
は、出力バッファ２５に対する制御信号ＯＥを発生す
る。更にＷＥ系制御信号発生回路２２は制御信号Ｗ１、
Ｗ２を発生し、バランス回路ＢＡ１、入力バッファ２
６、ライトアンプＷＡ１の活性を制御している。

【００２２】データアンプＤＡ１は制御信号ＤＥに応じ
て活性化され、配線Ｉ／Ｏａ、Ｉ／Ｏｂのレベルを増幅
し、一方のデータを１本のデータバスラインＲＷＤに出
力する。ライトアンプＷＡ１は制御信号Ｗ２に応じて活
性化され、データバスラインＲＷＤ上の書込データを相
補的なデータとして増幅し配線Ｉ／Ｏａ、Ｉ／Ｏｂにそ
れぞれ供給する。

【００２３】入出力バッファＢＵＦ１は出力バッファ２
５と入力バッファ２６から構成されている。出力バッフ
ァ２５は制御信号ＯＥに応じて活性化され、データバス
ラインＲＷＤ上のデータを増幅し、入出力パッドＰａｄ
１にデータを出力する。入力バッファ２６は制御信号Ｗ
１、Ｗ２に応じて活性化され、入出力パッドＰａｄ１に
入力された書込データを増幅し、データバスラインＲＷ
Ｄにデータを出力する。

【００２４】バランス回路ＢＡ１は、制御信号Ｗ１およ
びアドレス変化検知信号ＡＴＤに応じて活性化され、デ
ータバスラインＲＷＤのレベルを１／２Ｖｃｃとする。

【００２５】このような構成であれば、メモリセルアレ
イに対してデータを読出し、書込みをする際に、データ
バスラインＲＷＤが１／２Ｖｃｃとなっているため、高
速動作が可能となる。

【００２６】即ち、読出し動作の場合、入力されたＹ−
アドレスＹＡｉに応じてアドレス変化検知回路ＡＤＣは
アドレス変化検知信号ＡＴＤをアクティブレベルとする
ため、バランス回路ＢＡ１はデータバスラインＲＷＤの
レベルを１／２Ｖｃｃとする。その後、入力されたアド
レスに応じたメモリセルアレイ内のメモリセルのデータ
が配線Ｉ／ＯａおよびＩ／Ｏｂに供給され、このデータ
をデータアンプＤＡ１が増幅する。この時に、データバ
スラインＲＷＤのレベルが１／２Ｖｃｃであるので、デ
ータアンプＤＡ１の出力データのレベル（０またはＶｃ
ｃ）にデータバスラインＲＷＤは高速で達することがで
きる。その後、制御信号ＯＥがアクティブレベルとなる
ため、出力バッファ２５が活性状態となり、データバス
ラインＲＷＤ上のデータを入出力パッドＰａｄ１に出力
する。尚、読出し動作時には外部信号ＷＥは入力されな
いため、この信号に応じて発生する制御信号Ｗ１、Ｗ２
は非アクティブレベルとなり、ライトアンプＷＡ１、入
力バッファ２６は不活性状態である。

【００２７】一方、書込み動作の場合、外部信号ＷＥが
入力されるため、まずＷ１がアクティブレベルとなり、
バランス回路ＢＡ１はデータバスラインＲＷＤのレベル
を１／２Ｖｃｃとする。その後、制御信号Ｗ２がアクテ
ィブレベルとなるため、Ｐａｄ１に入力された書込みデ
ータを入力バッファ２６が増幅する。この時に、データ
バスラインＲＷＤのレベルが１／２Ｖｃｃであるので入
力バッファ２６の出力データのレベル（０またはＶｃ
ｃ）にデータバスラインＲＷＤは高速で達することがで
きる。ライトアンプＷＡ１も制御信号Ｗ２により活性化
されるため、ＲＷＤ上のデータは相補的なデータとして
増幅され、それぞれ配線Ｉ／Ｏａ、Ｉ／Ｏｂに供給され
る。この配線Ｉ／Ｏａ、Ｉ／Ｏｂのレベルがメモリセル
アレイ内の所定のメモリセルに格納され、書込み動作が
終了する。

【００２８】次に、図３を参照して図１、図２に示した
バランス回路ＢＡ１の一構成例を具体的に説明する。こ
のバランス回路ＢＡ１は、制御信号ＡＴＤとＷ１のいず
れかがアクティブレベルになった時にデータバスライン
ＲＷＤに対して動作するように、２つの制御信号を入力
としたＮＯＲゲート回路ＮＯＲ１を有している。このゲ
ート回路ＮＯＲ１はＡＴＤをゲートに受けたＰチャネル
トランジスタ３０２とＮチャネルトランジスタ３０４、
Ｗ１をゲートに受けたＰチャネルトランジスタ３０１と
Ｎチャネルトランジスタ３０３により構成している。Ｎ
ＯＲゲート回路ＮＯＲ１の出力はＣＭＯＳインバータＩ
Ｎ１の入力端に接続され、さらにインバータＩＮ１の出
力とともにインバータＩＮＤの活性制御端に接続され
る。インバータＩＮ２の入力端にはデータバスラインＲ
ＷＤが接続される。インバータＩＮ１は入力端にゲート
を共通に接続され、ソース・ドレイン路が電源と接地間
に直列に接続されたＰチャネルトランジスタ３０５とＮ
チャネルトランジスタ３０６から構成される。インバー
タＩＮ２は、入力端にゲートが共通に接続されたＰチャ
ネルトランジスタ３０７とＮチャネルトランジスタ３０
８を設け、これらトランジスタのドレインは共通接続さ
れてインバータＩＮ２の出力端として節点Ｎに接続され
ている。このインバータＩＮ２はさらに電源とＰチャネ
ルトランジスタ３０７のソースとの間に設けられゲート
が活性制御端（インバータＩＮ１の出力）に接続された
Ｐチャネルトランジスタ３０９と、接地電源とＮチャネ
ルトランジスタ３０８のソースとの間に設けられゲート
が活性制御端（ＮＯＲゲート回路ＮＯＲ１の出力）に接
続されたＮチャネルトランジスタ３１０を含み、これら
２つのトランジスタ３０９、３１０により活性が制御さ
れている。

【００２９】節点ＮとデータバスラインＲＷＤ間にソー
ス・ドレイン路が接続されたＮチャネルトランジスタ３
１１が設けられ、そのゲートにはＣＭＯＳインバータＩ
Ｎ１の出力が印加されている。容量素子Ｃはその一端が
節点Ｎに、他端が接地電位にそれぞれ接続され、節点Ｎ
の電位を保持している。この容量素子Ｃの容量はデータ
バスラインＲＷＤの寄生容量、即ち配線自身の配線容量
に、配線に接続されている複数のトランジスタのゲート
容量または、ソース、ドレイン領域の拡散容量を加えた
容量とほぼ等しい容量を有している。例えば、本実施例
のように４Ｍビットの半導体メモリ装置（チップサイズ
が５．５ｍｍ×１４．５ｍｍ）ではその１本のデータバ
スラインＲＷＤの寄生容量は約５から６ｐＦ（そのうち
ゲート容量および拡散容量は０．５から０．７ｐＦ）と
なるため、容量素子Ｃの容量も約５から６ｐＦに設定さ
れる。

【００３０】このような構成のバランス回路ＢＡ１は以
下のように動作する。制御信号ＡＴＤ、Ｗ１がいずれも
非アクティブレベル（ロウレベル）の時は、ＮＯＲゲー
ト回路ＮＯＲ１の出力はハイレベルとなるため、インバ
ータＩＮ１の出力はロウレベルとなり、両出力を受ける
インバータＩＮ２のＰチャネルトランジスタ３０９とＮ
チャネルトランジスタ３１０はいずれも導通状態となっ
て、ＣＭＯＳインバータＩＮ２を活性状態とする。この
結果、インバータＩＮ２はデータバスラインＲＷＤの電
位を反転して節点Ｎに出力する。この時、Ｎチャネルト
ランジスタ３１１のゲートにはロウレベルが印加される
ため、非導通状態である。従って、容量素子Ｃはデータ
バスラインＲＷＤと反対の電位レベルを保持する（例え
ばデータバスラインＲＷＤのレベルがＧＮＤレベルの場
合、容量素子はＶｃｃの電位を保持している）。

【００３１】制御信号ＡＴＤまたはＷ１のいずれかがア
クティブレベル（ハイレベル）となると、ＮＯＲゲート
回路ＮＯＲ１の出力がロウレベルとなるため、インバー
タＩＮ１の出力はハイレベルとなり、Ｐチャネルトラン
ジスタ３０９とＮチャネルトランジスタ３１０はいずれ
も非導通状態となる。従って、インバータＩＮ２は不活
性状態となるとともにＮチャネルトランジスタ３１１は
導通状態となり、節点ＮとデータバスラインＲＷＤは電
気的に接続される。節点Ｎに接続されている容量素子Ｃ
はそれまでデータバスラインＲＷＤと反対電位を保持し
ており、しかもその容量がデータバスラインＲＷＤの寄
生容量とほぼ等しいため、Ｎチャネルトランジスタ３１
１が導通すると、容量素子ＣまたはデータバスラインＲ
ＷＤの電荷の半分がデータバスラインＲＷＤまたは容量
素子Ｃに移動し、接点ＮとデータバスラインＲＷＤの電
位は共に１／２Ｖｃｃとなる。

【００３２】尚、容量素子Ｃの容量は、厳密にデータバ
スラインＲＷＤの寄生容量と等しい必要はない。即ち、
本発明は、バランス回路が動作してデータバスラインの
電位が電源電位と接地電位のほぼ半分にすることによ
り、１本の配線からなるデータバスラインを用いて読出
し、書込み動作の高速化することに特徴がある。従っ
て、バランス回路が動作した時に、データバスラインの
電位が１／２Ｖｃｃより多少高く又は低くなっても動作
の高速性の点では問題はないため、容量素子Ｃの容量の
設計にはかなり柔軟性がある。。

【００３３】次に、図４乃至図７を参照して図１、図２
に示したデータアンプＤＡ１、ライトアンプＷＡ１、入
力バッファ２５、出力バッファ２６の具体的回路構成に
ついて説明する。

【００３４】図４はデータアンプＤＡ１の回路構成を示
す回路図である。データアンプＤＡ１は、配線Ｉ／Ｏ
ａ、Ｉ／Ｏｂ上のデータを増幅し、一方のデータをデー
タバスラインＲＷＤに供給する回路で、同一構成をもつ
２つの差動回路４２０、４２１と、ＮＡＮＤゲート回路
ＮＡＮＤ１、ＮＯＲゲート回路ＮＯＲ２およびデータバ
スラインＲＷＤに対する出力段とを含む。第１の差動回
路４２０は１対の配線Ｉ／Ｏａ、Ｉ／Ｏｂをそれぞれゲ
ートに接続し、差動対を形成するトランジスタ４０３、
４０４を含み、トランジスタ４０１、４０２により構成
されたカレントミラー回路を負荷とし、アドレス変化検
知回路ＡＤＣ（図２）から供給される制御信号ＤＥをゲ
ートに受けるＮチャネルトランジスタ４０５の導通状態
により活性が制御される。

【００３５】この第１の差動回路４２０に同一構成の第
２の差動回路４２１をもう一段接続し、第２の差動回路
４２１の一方の出力をＰチャネルトランジスタ４０６、
４０７、Ｎチャネルトランジスタ４０８、４０９からな
るＮＡＮＤゲート回路ＮＡＤＮ１と、Ｐチャネルトラン
ジスタ４１０、４１１、Ｎチャネルトランジスタ４１
２、４１３からなるＮＯＲゲート回路ＮＯＲ２に入力し
ている。ＮＡＮＤゲート回路ＮＡＤＮ１は制御信号ＤＥ
をもう一方の入力とし、ＮＯＲゲート回路ＮＯＲ２は制
御信号ＤＥをＰチャネルトランジスタ４１４、Ｎチャネ
ルトランジスタ４１５により構成されるＣＭＯＳインバ
ータにより反転した信号をもう一方の入力としている。

【００３６】このＮＡＮＤゲート回路ＮＡＤＮ１とＮＯ
Ｒゲート回路ＮＯＲ２のそれぞれの出力がソース・ドレ
イン路が電源と出力端間に接続されたＰチャネルトラン
ジスタ４１６のゲートと、ソース・トレイン路が出力端
と接地電位間に接続されたＮチャネルトランジスタ４１
７のゲートにそれぞれ印加され、その出力信号がデータ
バスラインＲＷＤに供給される。

【００３７】図５はライトアンプＷＡ１の回路構成を示
す回路図である。ライトアンプＷＡ１は、データバスラ
インＲＷＤ上のデータを相補的な２つのデータに増幅し
て１対のＩ／Ｏ線Ｉ／Ｏａ、Ｉ／Ｏｂに加える回路で、
同一構成をもつ２つのＮＡＮＤゲート回路ＮＡＮＤ２、
ＮＡＮＤ３と、配線Ｉ／Ｏａ、Ｉ／Ｏｂに対する２つの
出力段とを含む。

【００３８】データバスラインＲＷＤ上のデータがＰチ
ャネルトランジスタ５０１、５０２、Ｎチャネルトラン
ジスタ５０３、５０４からなるＮＡＮＤゲート回路ＮＡ
ＤＮ２に入力され、データバスラインＲＷＤ上のデータ
をＰチャネルトランジスタ５０５、Ｎチャネルトランジ
スタ５０６により構成されるＣＭＯＳインバータにより
反転した信号がＰチャネルトランジスタ５０７、５０
８、Ｎチャネルトランジスタ５０９、５１０からなるＮ
ＡＮＤゲート回路ＮＡＮＤ３に入力される。

【００３９】ＮＡＮＤゲート回路ＮＡＮＤ２およびＮＡ
ＮＤ３はともにはＷＥ系制御信号発生回路２２（図２）
から供給される制御信号Ｗ２をもう一方の入力としてそ
の活性が制御されている。

【００４０】ＮＡＮＤゲート回路ＮＡＮＤ２の出力と、
その出力をＰチャネルトランジスタ５１１、Ｎチャネル
トランジスタ５１２により構成されるＣＭＯＳインバー
タにより反転した信号が、配線Ｉ／Ｏａに対する出力段
を構成するソース・ドレイン路が電源と出力端間に接続
されたＮチャネルトランジスタ５１５のゲートと、ソー
ス・トレイン路が出力端と接地電位間に接続されたＮチ
ャネルトランジスタ５１６のゲートにそれぞれ印加さ
れ、その出力信号が配線Ｉ／Ｏａに供給される。

【００４１】同様に、ＮＡＮＤゲート回路ＮＡＮＤ３の
出力と、その出力をＰチャネルトランジスタ５１３、Ｎ
チャネルトランジスタ５１４により構成されるＣＭＯＳ
インバータにより反転した信号が、配線Ｉ／Ｏｂに対す
る出力段を構成するソース・ドレイン路が電源と出力端
間に接続されたＮチャネルトランジスタ５１７のゲート
と、ソース・トレイン路が出力端と接地電位間に接続さ
れたＮチャネルトランジスタ５１８のゲートにそれぞれ
印加され、その出力信号が配線Ｉ／Ｏｂに供給される。

【００４２】ここで、出力段を構成するトランジスタ５
１５、５１７をＮチャネルトランジスタとしたのは、読
出し時、即ち制御信号Ｗ２が非アクティブレベル（ロウ
レベル）の時、配線Ｉ／Ｏａ、Ｉ／ＯｂのレベルがＶｃ
ｃ近くになるようにするためである。

【００４３】図６は出力バッファ２５の回路構成を示す
回路図である。出力バッファ２５は、データバスライン
ＲＷＤ上のデータを増幅し、そのデータを入出力パッド
Ｐａｄ（図２）に供給する回路で、ＮＯＲゲート回路Ｎ
ＯＲ３、同一構成をもつＮＡＮＤゲート回路ＮＡＮＤ
４、ＮＡＮＤ５および出力段を含む。

【００４４】データバスラインＲＷＤ上のデータがＰチ
ャネルトランジスタ６０５、６０６、Ｎチャネルトラン
ジスタ６０７、６０８からなるＮＯＲゲート回路ＮＯＲ
３および、Ｐチャネルトランジスタ６０１、６０２、Ｎ
チャネルトランジスタ６０３、６０４からなるＮＡＮＤ
ゲート回路ＮＡＤＮ４に入力される。ＮＯＲゲート回路
ＮＯＲ３はバランス回路ＢＡ１（図１）から供給される
制御信号ＢＲＷＤをもう一方の入力としている。更に、
ＮＯＲゲート回路ＮＯＲ３の出力がＰチャネルトランジ
スタ６０９、６１０、Ｎチャネルトランジスタ６１１、
６１２からなるＮＡＮＤゲート回路ＮＡＤＮ５に入力さ
れている。ＮＡＮＤゲート回路ＮＡＤＮ４、ＮＡＮＤ５
はともにデータ出力回路制御信号発生回路２３（図２）
から供給される制御信号ＯＥをもう一方の入力としてそ
の活性が制御されている。

【００４５】ＮＡＮＤゲート回路ＮＡＤＮ４、ＮＡＮＤ
５の出力はそれぞれＰチャネルトランジスタ６１３、Ｎ
チャネルトランジスタ６１４により構成されるＣＭＯＳ
インバータ、Ｐチャネルトランジスタ６１５、Ｎチャネ
ルトランジスタ６１６により構成されるＣＭＯＳインバ
ータを介して、出力端子ＤＯＵＴに対する出力段を構成
するソース・ドレイン路が電源と出力端間に接続された
Ｎチャネルトランジスタ６１７のゲートと、ソース・ト
レイン路が出力端と接地電位間に接続されたＮチャネル
トランジスタ６１８のゲートにそれぞれ印加され、その
出力信号が出力端子ＤＯＵＴに供給される。この出力端
子ＤＯＵＴが入出力パッドＰａｄ１（図２）に接続され
ている。

【００４６】図７は入力バッファ２６の回路構成を示す
回路図である。入力バッファ２６は、入出力パッドＰａ
ｄ１から入力された書込みデータを増幅し、データバス
ラインＲＷＤに供給する回路で、ラッチ回路７３０、Ｎ
ＡＮＤゲート回路ＮＡＮＤ６、ＮＡＮＤ７、ＮＯＲゲー
ト回路ＮＯＲ４、およびデータバスラインに対する出力
段を含む。

【００４７】入出力パッドＰａｄ１から入力された書込
みデータは入力端子ＤＩＮからＰチャネルトランジスタ
７０１、７０２、Ｎチャネルトランジスタ７０３、７０
４からなるＮＡＮＤゲート回路ＮＡＤＮ６に入力され
る。このＮＡＮＤゲート回路ＮＡＤＮ６はＷＥ系制御信
号発生回路２２（図２）から供給される制御信号Ｗ１を
もう一方の入力として、その活性が制御されている。Ｎ
ＡＮＤゲート回路ＮＡＤＮ６の出力はＰチャネルトラン
ジスタ７０７、Ｎチャネルトランジスタ７０８により構
成されるＣＭＯＳインバータにより反転され、その反転
信号は制御信号Ｗ１とその反転信号をそれぞれゲートに
受けたＮチャネルトランジスタ７０９とＰチャネルトラ
ンジスタ７１０からなるトランスファーゲートに加えら
れる。

【００４８】トランスファーゲートの出力信号はＰチャ
ネルトランジスタ７１１、Ｎチャネルトランジスタ７１
２により構成されるＣＭＯＳインバータ、Ｐチャネルト
ランジスタ７１３、Ｎチャネルトランジスタ７１４によ
り構成されるＣＭＯＳインバータおよびＰチャネルトラ
ンジスタ７１５、Ｎチャネルトランジスタ７１６により
構成されるＣＭＯＳインバータからなるラッチ回路７３
０により格納される。ラッチ回路７３０の出力はＰチャ
ネルトランジスタ７１９、７２０、Ｎチャネルトランジ
スタ７２１、７２２からなるＮＡＮＤゲート回路ＮＡＮ
Ｄ７および、Ｐチャネルトランジスタ７２３、７２４、
Ｎチャネルトランジスタ７２５、７２６からなるＮＯＲ
ゲート回路ＮＯＲ４に入力される。ＮＡＮＤゲート回路
ＮＡＮＤ７はＷＥ系制御信号発生回路２２（図２）から
供給される制御信号Ｗ２をもう一方の入力とし、ＮＯＲ
ゲート回路ＮＯＲ４は制御信号Ｗ２をＰチャネルトラン
ジスタ７１７、Ｎチャネルトランジスタ７１８により構
成されるＣＭＯＳインバータにより反転した信号をもう
一方の入力とし、それぞれ活性が制御されている。

【００４９】このＮＡＮＤゲート回路ＮＡＤＮ７とＮＯ
Ｒゲート回路ＮＯＲ４のそれぞれの出力がソース・ドレ
イン路が電源と出力端間に接続されたＰチャネルトラン
ジスタ７２７のゲートと、ソース・ドレイン路が出力端
と接地電位間に接続されたＮチャネルトランジスタ７２
８のゲートにそれぞれ印加され、その出力信号がデータ
バスラインＲＷＤに供給される。

【００５０】次に、図８、図９を参照して図２乃至図７
に示した半導体メモリ装置におけるデータの読出し、書
込み動作を説明する。

【００５１】図８はデータの読出し時の動作を説明する
ための波形図である。アドレスＡｉが入力されると（図
８（ａ）参照）、アドレス変化検出回路ＡＤＣ（図２）
がアドレス変化検出信号ＡＴＤをハイレベルに立上げる
（図８（ｃ）参照）。ＡＴＤがハイレベルとなると、バ
ランス回路ＢＡ１内のデータバスラインＲＷＤと節点Ｎ
間に設けられたトランジスタ３１１が導通するため（図
３参照）、節点ＮとデータバスラインＲＷＤのレベルは
ともに１／２Ｖｃｃとなる（図８（ｅ）、（ｆ）参
照）。

【００５２】入力されたアドレスＡｉに応じて所定のメ
モリセルが選択され、そのメモリセルに格納されたデー
タに対応して配線Ｉ／ＯａとＩ／Ｏｂ（図２）のレベル
がＶｃｃとそれより低いレベルの２つの相補的データと
なる（図８（ｂ）参照）。

【００５３】次にアドレス変化検出回路ＡＤＣ（図２）
が制御信号ＤＥをハイレベルに立上げる（図８（ｄ）参
照）と、データアンプＤＡ１が活性化され（図４参
照）、配線Ｉ／ＯａとＩ／Ｏｂの一方のレベルを増幅
し、データバスラインＲＷＤに出力する。この時、デー
タバスラインＲＷＤのレベルはバランス回路ＢＡ１によ
り１／２Ｖｃｃとなっているため、高速で０（ＧＮＤレ
ベル）または１（Ｖｃｃレベル）に達することができる
（図８（ｅ）参照）。

【００５４】アドレス入力端に入力されるＲＡＳおよび
ＣＡＳ信号のうちＣＡＳ信号が入力されることによって
データ出力回路制御信号発生回路２３（図２）が動作を
開始し、制御信号ＯＥがハイレベルに立上る（図８
（ｇ）参照）。信号ＯＥによって出力バッファ２５（図
６参照）が活性化され、データバスラインＲＷＤ上のデ
ータを増幅し出力端子ＤＯＵＴに出力する（図８（ｈ）
参照）。

【００５５】アドレス変化検出回路ＡＤＣ（図２）は先
に述べたようにアドレス変化にすばやく応答してアドレ
ス変化検出信号ＡＴＤを立上げ、メモリセルアレイがア
ドレス指定をうけて読出し動作を始める前にバランス回
路ＢＡ１を動作させてデータバスラインＲＷＤの電位を
１／２Ｖｃｃに変化させるが、メモリセルアレイが読出
し動作を行なってデータバスラインＲＷＤ上に読出しデ
ータを出力し、データバスラインＲＷＤの電位が確定す
る前にアドレス変化検出信号ＡＴＤを立ち下げロウレベ
ルとする（図８（ｃ）参照）。読出し動作では制御信号
Ｗ１はロウレベルを維持しているので、バランス回路Ｂ
Ａ１（図３）のＮＯＲゲート回路ＮＯＲ１はＡＴＤ信号
ロウレベルになったことによって出力がハイレベルにな
り、インバータＩＮ２を活性化するとともにトランジス
タ３１１をオフとして節点ＮをデータバスラインＲＷＤ
からアイソレートする。活性化されたインバータＩＮ２
はデータバスランインＲＷＤのデータに応じてその反転
値を節点Ｎに与える。すなわち、読出しデータがハイレ
ベルであればインバータＩＮ２は容量Ｃの残存電荷を放
充させて、節点Ｎをロウレベルとし、読出しデータがロ
ウレベルであれば容量Ｃを充電して節点Ｎをハイレベル
とする（図８（ｆ）参照）。

【００５６】出力端子ＤＯＵＴへのデータ出力が始まっ
た後のタイミングでアドレス変化検出回路ＡＤＣは制御
信号ＤＥをロウレベルに落し（図８（ｄ）参照）、デー
タアンプＤＡ１を不活性化させてデータバスラインＲＷ
ＤをＩ／Ｏ線からアイソレートする。

【００５７】図９はデータの書込み時の動作を説明する
ための波形図である。外部信号のＣＡＳとＷＥ（図２）
が入力されると（図９（ａ）、（ｂ）参照）、ＷＥ系制
御信号発生回路２２（図２）が制御信号Ｗ１を立上げる
（図９（ｄ）参照）とともにデータ出力回路制御回路２
３の出力を立下げる（図示せず）。Ｗ１がハイレベルと
なると、バランス回路ＢＡ１（図３）内のインバータＩ
Ｎ１の出力が立上ってＢＲＷＤが立上がり（図９（ｆ）
参照）、バランス回路ＢＡ１内のデータバスラインＲＷ
Ｄと節点Ｎ間に設けられたトランジスタ３１１が導通す
るため、節点ＮとデータバスラインＲＷＤのレベルはと
もに１／２Ｖｃｃとなる（図９（ｇ）、（ｈ）参照）。
バランス回路ＢＡ１からの信号ＢＲＷＤがハイレベルに
なることによって、出力バッファ２５（図６）のデータ
バスラインＲＷＤをも入力とするＮＯＲゲート回路ＮＯ
Ｒ３の出力をＲＷＤに無関係にロウレベルとし、制御信
号ＯＥがロウレベルとなっているので２つのＮＡＮＤゲ
ート回路ＮＡＮＤ４、ＮＡＮＤ５の出力をハイレベルと
する。このため出力トランジスタ６１７、６１８はとも
に入力がロウレベルとなってオフし、出力端子ＤＯＵＴ
をハイインピーダンス状態として、１／２Ｖｃｃのレベ
ルとなっているＲＷＤの電位が出力されることを防止し
ている。

【００５８】一方、入力バッファ２６（図７）において
は、Ｗ１がハイレベルであるので、入力端子ＤＩＮから
入力された書込データ（図９（ｃ）参照）が、ラッチ回
路７３０に格納される。次に、ＷＥ系制御信号発生回路
２２（図２）が制御信号Ｗ１を立上げるとともにＷ２を
立上げる（図９（ｄ）、（ｅ）参照）。入力バッファ２
６（図７）のラッチ回路７３０が入力端子ＤＩＮから切
り離されれとともにその出力を入力としている２つのゲ
ート回路ＮＡＮＤ７、ＮＯＲ４が動作を許可され、入力
データが増幅されてデータバスラインＲＷＤに出力され
る。この時、データバスラインＲＷＤのレベルはバラン
ス回路ＢＡ１により１／２Ｖｃｃとなっているため、高
速で０（ＧＮＤレベル）または１（Ｖｃｃレベル）に達
することができる（図８（ｇ）参照）。

【００５９】Ｗ２が立上がったことにより、ライトアン
プＷＡ１も活性化され、データバスラインＲＷＤ上のデ
ータを相補的なデータとして増幅し、配線Ｉ／Ｏａおよ
びＩ／Ｏｂに供給する（図５、図９（ｉ）参照）。 配
線Ｉ／ＯａおよびＩ／Ｏｂ上のレベルを相補的データと
して所定のメモリセルに格納され書込み動作が終了す
る。

【００６０】バランス回路ＢＡ１（図３）においては、
制御信号Ｗ１がロウレベルとなったことによりＮＯＲゲ
ート回路ＮＯＲ１の出力がハイレベルとなって、今まで
不活性状態であったインバータＩＮ２を活性化するとと
もにトランジスタ３１１をオフさせる。その結果、デー
タバスラインＲＷＤ上の入力データがハイレベルとな
り、容量Ｃは放充して節点Ｎはロウレベルとなり、逆の
場合は容量Ｃは充電されて節点Ｎはハイレベルになる。
すなわち節点ＮはデータバスラインＲＷＤのレベルと反
対のレベルに保持される（図９（ｈ）参照）。

【００６１】次に、制御信号Ｗ２が立下り、ライトアン
プＷＡ１が不活性となる。

【００６２】次に、図１０を参照して、本発明の第２の
実施例を説明する。図１０はバランス回路ＢＡ１の回路
構成を示す回路図である。図３で説明したバランス回路
の回路構成上の差異は、データバスラインＲＷＤと節点
Ｎとの導通を制御するトランジスタをＮチャネルトラン
ジスタ３１１だけではなく、Ｐチャネルトランジスタ１
０１も設け、その導通をＮＯＲゲート回路ＮＯＲ１の出
力信号により制御したところにある。このような構成と
することにより、アドレス変化検出信号ＡＴＤに対応し
て節点ＮとデータバスラインＲＷＤとをより速く電気的
に接続することが可能となる。

【００６３】次に、図１１、図１２を参照してバランス
回路ＢＡの半導体チップ１上における配置位置について
説明する。

【００６４】図３、図１０で説明したバランス回路ＢＡ
は基本的には半導体チップ上のどこに配置しても問題は
ない。従って、半導体チップの面積集積化に寄与できる
ように、周辺回路のレイアウト上、隙間が生じた領域、
いわゆるデットスペースにバランス回路を配置するのが
望ましい。その一例として図１１のように、入出力バッ
ファＢＵＦ１に隣接するように配置し、特に面積が大き
い容量素子Ｃの配置場所を半導体チップ１の最外周部に
配置することにより、集積化に貢献することができる。

【００６５】この場合、容量素子Ｃとして通常のコンデ
ンサ構造で形成すると、このコンデンサの大きさはその
容量が５から７ｐＦであれば約５０μｍ×５０μｍとな
り、十分最外周に配置することができる。

【００６６】更に、図１２に示すように、バランス回路
をデータバスライン１本に１つづ別の場所に配置するの
ではなく、データバスラインの本数に対応した数のバラ
ンス回路（本実施例の場合４つ）を一箇所に集めること
も可能である。

【００６７】又、容量素子の形成場所も、図１２に示す
ように、例えば配線層の下層にコンデンサを形成するこ
とにより、余分な領域を設けずに、バランス回路を形成
することができる。

【００６８】以上説明した実施例においては、ＤＲＡＭ
に対するデータバスラインを例に説明したが、本発明は
ＤＲＡＭに限らず、例えば、ＳＲＡＭ（ｓｔａｔｉｃ
ＲＡＭ）のデータバスラインに対しても適用可能であ
る。

【００６９】

【発明の効果】以上説明したように本発明によれば、入
出力データ１ビットに対し、１本のデータバスラインで
そのデータの読出し、書込みを行なうことができるた
め、動作速度を損なうことなくデータバスラインを配置
する領域の面積を削減することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例における半導体メモリ装
置の全体の構成を示す平面図である。

【図２】図１に示す半導体メモリ装置の一部の構成を模
式的に示す回路図である。

【図３】図２に示す半導体メモリ装置のバランス回路の
回路構成を示す回路図である。

【図４】図２に示す半導体メモリ装置のデータアンプの
回路構成を示す回路図である。

【図５】図２に示す半導体メモリ装置のライトアンプの
回路構成を示す回路図である。

【図６】図２に示す半導体メモリ装置の出力バッファ回
路の回路構成を示す回路図である。

【図７】図２に示す半導体メモリ装置の入力バッファ回
路の回路構成を示す回路図である。

【図８】図２に示す半導体メモリ装置の読出し動作を説
明するための波形図である。

【図９】図２に示す半導体メモリ装置の書込み動作を説
明するための波形図である。

【図１０】本発明の第２の実施例による半導体メモリ装
置のバランス回路の回路構成を示す回路図である。

【図１１】図３、図１０に示すバランス回路の半導体チ
ップ上の配置を示す平面図である。

【図１２】図３、図１０に示すバランス回路の半導体チ
ップ上の配置の他の例を示す平面図である。

【符号の説明】

１ 半導体チップ ２ Ｘデコーダ ３ Ｙデコーダ ４ メモリセルアレイ ５ センスアンプ ＤＡ データアンプ ＷＡ ライトアンプ ＲＷＤ データバスライン ＢＡ バランス回路

Claims (14)

(57)【特許請求の範囲】
1. 【請求項１】 少なくとも１つのデータ端子と、前記デ
   ータ端子に接続されたデータバッファ回路と前記データ
   バッファ回路に接続し前記データ端子に１つに対して１
   本設けられたデータバスラインと、前記データバスライ
   ン１本に対して１個設けられた前記データバスラインの
   寄生容量とほぼ等しい容量を有する容量素子と、前記デ
   ータバスラインのレベルを検知し前記容量素子の電位を
   前記データバスラインのレベルを反転したレベルにする
   手段と、前記容量素子と前記データバスラインとを所定
   の期間接続する手段とを有することを特徴とする半導体
   メモリ装置。
2. 【請求項２】 前記反転したレベルにする手段は入力端
   が前記データバスラインに接続され出力端が前記容量素
   子の一端に接続された反転回路であることを特徴とする
   請求項１記載の半導体メモリ装置。
3. 【請求項３】 前記容量素子の他端は接地されたことを
   特徴とする請求項２記載の半導体メモリ装置。
4. 【請求項４】 前記接続する手段は一端が前記データバ
   スラインに他端が前記容量素子に制御端が前記所定期間
   第１の制御信号を発生する手段に接続されたトランスフ
   ァーゲートであることを特徴とする請求項１記載の半導
   体メモリ装置。
5. 【請求項５】 前記反転されたレベルとする手段は入力
   端が前記データバスラインに接続され出力端が前記容量
   素子に接続され第２の制御信号を受けて活性化する反転
   回路であることを特徴とする請求項４記載の半導体メモ
   リ装置。
6. 【請求項６】 前記第２の制御信号は前記第１の制御信
   号の反転信号であることを特徴とする請求項５記載の半
   導体メモリ装置。
7. 【請求項７】 前記第１の制御信号を発生する手段はア
   ドレスを受ける手段と、前記アドレスが変化したときに
   アドレス変化検出信号を発生する手段と、前記アドレス
   変化検出信号を受けて前記第１の制御信号を発生する手
   段とを含むことを特徴とする請求項４記載の半導体メモ
   リ装置。
8. 【請求項８】 前記第１の制御信号を発生する手段は外
   部から入力された書込み制御信号を受ける手段と、前記
   書込み制御信号に応じて第３の制御信号を発生する手段
   と、前記第３の制御信号に応じて前記第１の制御信号を
   発生する手段とを含むことを特徴とする請求項４記載の
   半導体メモリ装置。
9. 【請求項９】 前記トランスファーゲートはソース・ド
   レイン路が前記データバスラインと前記容量素子との間
   に接続されゲートに前記第１の制御信号を受ける電界効
   果トランジスタであることを特徴とする請求項４記載の
   半導体メモリ装置。
10. 【請求項１０】 前記トランスファーゲートは一導電型
    と逆導電型電界効果トランジスタにより構成されている
    ことを特徴とする請求項４記載の半導体メモリ装置。
11. 【請求項１１】 前記データバッファ回路は入力バッフ
    ァ回路及び出力バッファ回路を含み前記データバスライ
    ンの一端に接続し、前記データバスラインの他端はデー
    タアンプ及びライトアンプに接続されたことを特徴とす
    る請求項１記載の半導体メモリ装置。
12. 【請求項１２】 前記容量素子は半導体チップの外周部
    に配置されたことを特徴とする請求項１記載の半導体メ
    モリ装置。
13. 【請求項１３】 前記容量素子は半導体チップ内に配置
    された配線層の下に設けられたことを特徴とする請求項
    １記載の半導体メモリ装置。
14. 【請求項１４】 アレイ状に設けられた複数のメモリセ
    ルとそれらにそれぞれ接続した複数のビット線およびワ
    ード線とを有するメモリセルアレイと、選択回路を介し
    て前記複数のビット線と接続され配線２本で一対となす
    Ｉ／Ｏ線対と、前記Ｉ／Ｏ線対に接続されたデータアン
    プおよびライトアンプと、入出力パッドと、前記入出力
    パッドに接続された入出力バッファと、前記データアン
    プ及びライトアンプと前記入出力バッファ間に設けられ
    た前記入出力パッド１つに対して１本の配線からなるデ
    ータバスラインと、入力されたアドレスが変化したこと
    を検知してアドレス変化検知信号を発生させるアドレス
    検知回路と、外部から入力される書込み制御信号に応答
    して制御信号を発生させる制御信号発生回路と、前記ア
    ドレス変化検知信号と前記制御信号の一方に応じて前記
    データバスラインの電位レベルを電源電位と接地電位と
    の中間レベルにするバランス回路とを含み、前記バラン
    ス回路は前記データバスラインのレベルを反転する反転
    手段 と、一端が前記反転手段の出力と接続され他端が電
    源に接続された前記データバスラインの寄生容量とほぼ
    等しい容量を有する容量素子と、前記容量素子の一端と
    前記データバスライン間に接続され制御端子を有するト
    ランスファーゲートと、前記制御信号および前記アドレ
    ス変化検知信号の一方に応じて前記トランスファーゲー
    トを導通させる信号を発生し前記トランスファーゲート
    の前記制御端子に印加する手段とを含むことを特徴とす
    る半導体メモリ装置。