JP5511204B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体集積回路（例えば、大規模集積回路、以下「ＬＳＩ」という。）により構成されたリード・オンリ・メモリ（以下「ＲＯＭ」という。）、フラッシュメモリ等の半導体記憶装置、特に、シリアル入出力インタフェース等におけるデータ読み出し回路の配置に関するものである。

図６は、従来の半導体記憶装置を示す模式的な平面図である。
この半導体記憶装置は、例えば、シリアル入出力インタフェースを有するＲＯＭ、フラッシュメモリ等のメモリＬＳＩチップにより構成されている。

一般に、半導体記憶装置では、図６に示されるように、方形の基板であるチップ１の大部分をデータ記憶用のメモリセルアレイ２が占める構造となっている。即ち、チップ１の中央にメモリセルアレイ２が配置され、このメモリセルアレイ２の周辺に、このメモリセルアレイ２からデータを読み出すための周辺回路（例えば、アドレスデコーダ３、出力マルチプレクサ４、及び図示しない入出力制御回路等）が配置されている。メモリＬＳＩチップでは、入出力信号用パッドをチップ１の対向する２辺に配置することが多く、この場合、チップ１の１辺（例えば、下辺）にアドレス信号等を入力するためのデータ入力パッド５が配置され、もう１方の辺（例えば、上辺）にデータ信号等を出力するためのデータ出力パッド６が配置されている。更に、データ入力パッド５と同じ辺に、ホールド命令を入力するためのホールド命令入力パッド７が配置され、データ出力パッド６と同じ辺に、クロック信号を入力するためのクロック入力パッド８等が配置されている。

このような構成の半導体記憶装置の場合、チップサイズは、チップ１の大部分を占めるメモリセルアレイ２により横方向の長さが決定され、横方向の辺に沿って、なるべく隙間がないように周辺回路等が配置され、縦方向の長さが決定される。

図６の半導体記憶装置に関連して、例えば、下記の特許文献１には、チップの一辺にアドレス端子が配置され、これと対向する他の一辺にデータ端子が配置されている半導体記憶装置の技術が開示されている。

特開２００４−７１８３８号公報

しかしながら、従来の半導体記憶装置では、次のような課題があった。
図６に示す従来の半導体記憶装置では、データ入力パッド５やデータ出力パッド６が、メモリセルアレイ２を跨いだ２辺へ配置されている。メモリ読み出し時間は、図示しない入出力制御回路とデータ入力パッド５及びデータ出力パッド６等との間の配線距離（即ち、配線抵抗による信号遅延時間）で決まるため、この配線距離が遠い場合、要求されるメモリ読み出し性能を満足できない。

本発明の半導体記憶装置は、対向する第１辺及び第２辺を有する基板と、前記第１辺側に配置された１つ又は複数の入力パッドと、前記第２辺側に配置された１つ又は複数の出力パッドと、前記入力パッドと前記出力パッドとの間に配置され、前記第１辺及び前記第２辺に対して直交する方向に、対向する第３辺及び第４辺を有するデータ記憶用のメモリセルアレイと、入出力制御回路とを備えている。

前記入出力制御回路は、前記メモリセルアレイの前記第３辺側又は前記第４辺側に配置され、第１配線を介して前記入力パッドに接続され、第２配線を介して前記出力パッドに接続され、前記第１配線及び前記第２配線を経由した前記メモリセルアレイに対するデータの入出力を制御するものである。
また、本発明の半導体記憶装置は、対向する第１辺及び第２辺を有する基板と、前記第１辺側に配置された１つ又は複数の入力パッドと、前記第２辺側に配置された１つ又は複数の出力パッドと、前記入力パッドと前記出力パッドとの間に配置され、前記第１辺及び前記第２辺に対して直交する方向に、対向する第３辺及び第４辺を有するデータ記憶用のメモリセルアレイと、前記メモリセルアレイの前記第３辺側又は前記第４辺側に配置され、第１配線を介して前記入力パッドに接続され、第２配線を介して前記出力パッドに接続され、前記第１配線及び前記第２配線を経由した前記メモリセルアレイに対するデータの入出力を制御する入出力制御回路と、前記第１辺側に配置され、且つ前記入出力制御回路に対して配線により接続され、前記入出力制御回路に対して制御信号を入力する制御入力パッドと、前記第２辺側において前記制御入力パッドと対向する位置に配置され、且つ前記入出力制御回路に対して配線により接続され、前記入出力制御回路に対してクロック信号を入力するクロック入力パッドと、を備え、前記入出力制御回路は、前記制御入力パッドと前記クロック入力パッドとに挟まれた位置に配置されていることを特徴とするものである。

本発明によれば、入力パッドと出力パッドとの間に配置されたメモリセルアレイの第３辺側又は第４辺側に入出力制御回路を配置したので、この入出力制御回路からパッド等への配線長を最適化して、メモリセルアレイからの読み出し時間を最短にすることができる。

図１は本発明の実施例１における半導体記憶装置を示す模式的な平面図である。 図２は図１の半導体記憶装置における概略の回路構成図である。 図３は図１及び図２の半導体記憶装置におけるデータ読み出し動作を示すタイミングチャートである。 図４は図１及び図２の半導体記憶装置におけるホールド命令の動作を示すタイミングチャートである。 図５は本発明の実施例２における半導体記憶装置を示す模式的な平面図である。 図６は従来の半導体記憶装置を示す模式的な平面図である。

本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。

（実施例１の構成）
図１は、本発明の実施例１における半導体記憶装置を示す模式的な平面図である。

半導体記憶装置は、例えば、シリアル入出力インタフェースを有するＲＯＭ、フラッシュメモリ等のメモリＬＳＩチップにより構成されている。

この半導体記憶装置は、方形の基板であるチップ１０を有している。チップ１０は、対向する第１辺１０ａ及び第２辺１０ｂを有している。第１辺１０ａ側には、入力パッド（例えば、コマンドやアドレスのシリアルデータＤｉｎを入力するためのデータ入力パッド）１１と、複数の予備パッド１５と、制御信号を入力するための制御入力パッド（例えば、制御信号であるホールド命令ＨＣを入力するためのホールド命令入力パッド）１３とが形成されている。更に、第２辺１０ｂ側には、出力パッド（例えば、シリアルデータＤｏｕｔを出力するためのデータ出力パッド）１４と、複数の予備パッド１５と、クロック信号（以下単に「クロック」という。）ＣＬＫを入力するためのクロック入力パッド１６とが形成されている。

データ入力パッド１１、予備パッド１２及びホールド命令入力パッド１３と、データ出力パッド１４、予備パッド１５及びクロック入力パッド１６との間には、データ記憶用のメモリセルアレイ１７が形成されている。メモリセルアレイ１７は、複数のメモリセルがマトリクス状に配列されて構成されている。このメモリセルアレイ１７は、チップ１０の第１辺１０ａ及び第２辺１０ｂ２に対して直交する方向に、対向する第３辺１７ａ及び第４辺１７ｂを有し、第１辺１０ａ及び第２辺１０ｂに沿ってチップ１０の中心からずれた位置（例えば、図１の右方向の位置）に配置されている。

データ出力パッド１４及び予備パッド１５とメモリセルアレイ１７との間には、アドレスデコーダ１８が形成され、更に、データ入力パッド１１及び予備パッド１２とメモリセルアレイ１７との間にも、出力マルチプレクサ１９が形成されている。アドレスデコーダ１８は、入力されたアドレスを解読してメモリセルを選択する回路である。出力マルチプレクサ１９は、メモリセルアレイ１７から読み出されたパラレルデータを選択する回路である。これらのアドレスデコーダ１８及び出力マルチプレクサ１９は、メモリセルアレイ１７と同様に、チップ１０の中心からずれた位置（例えば、図１の右方向の位置）に配置されている。

ホールド命令入力パッド１３とクロック入力パッド１６とは、対向して配置されている。メモリセルアレイ１７の第３辺１７ａ側であって、且つホールド命令入力パッド１３とクロック入力パッド１６とに挟まれた位置には、入出力制御回路２０が形成されている。入出力制御回路２０は、メモリセルアレイ１７に対してデータのシリアル入出力を制御する回路であり、例えば、ゲートアレイ（ｇａｔｅ ａｒｒａｙ）により構成されている。ゲートアレイとは、予め基本的な論理回路が論理ゲート（論理回路の集まり）としてチップ１０上に配列され、用途に合わせてゲート間の配線設計をするだけで種々の回路を構成することができるものである。

入出力制御回路２０は、第１配線２１−１によりデータ入力パッド１１に接続され、配線２１−２によりホールド命令入力パッド１３に接続され、第２配線２１−３によりデータ出力パッド１４に接続され、配線２１−４によりクロック入力パッド１６され、更に、図示しない配線によりメモリセルアレイ１７、アドレスデコーダ１８及び出力マルチプレクサ１９にも接続されている。

図２は、図１の半導体記憶装置における概略の回路構成図である。
図１には示されていないが、アドレスデコーダ１８とメモリセルアレイ１７との間には、ロウ（行）デコーダ１８ａ及びカラム（列）デコーダ１８ｂが接続されている。ロウデコーダ１８ａは、アドレスデコーダ１８の解読結果に基づき、メモリセルアレイ１７のロウ方向のメモリセルを選択する回路である。カラムデコーダ１８ｂは、アドレスデコーダ１８の解読結果に基づき、メモリセルアレイ１７のカラム方向のメモリセルを選択する回路である。

入出力制御回路２０は、シリアル入出力のタイミングを制御するタイミング制御部２２を有し、これには入力信号制御部２３及び出力データ制御部２４が接続されている。入力信号制御部２３は、タイミング制御部２２により制御され、コマンド及びアドレスのシリアルデータＤｉｎに対する入力を制御する機能を有している。出力データ制御部２４は、タイミング制御部２２により制御され、出力マルチプレクサ１９により選択されたパラレルデータをシリアルデータＤｏｕｔに変換する機能を有している。

入力信号制御部２３の出力側には、メモリ制御部２５が接続されている。メモリ制御部２５は、入力信号制御部２３の出力信号に基づき、メモリセルアレイ１７を制御するためのチップイネーブル信号ＣＥ＃、出力イネーブル信号ＯＥ＃、及びアドレスＡ［１９：０］をアドレスデコーダ１８へ出力する機能を有している。

（実施例１の動作）
図１及び図２に示す半導体記憶装置について、データ読み出し動作（１）と、ホールド命令の動作（２）とを説明する。

（１） データ読み出し動作
図３は、図１及び図２の半導体記憶装置におけるデータ読み出し動作を示すタイミングチャートである。

クロックＣＬＫがクロック入力パッド１６に入力されると、このクロックＣＬＫが配線２１−４により遅延時間Ｔｄｃだけ遅れ、この遅れたクロックＣＬＫ１が入出力制御回路２０に入力される。更に、シリアルデータＤｉｎとして例えば１バイトのコマンドコードＣＣ、続いて、３バイトのアドレスＡ［１９：０］がデータ入力パッド１１に入力されると、これらが配線２１−１を介して入出力制御回路２０へ送られる。

入出力制御回路２０において、入力信号制御部２３は、タイミング制御部２２の制御により、クロックＣＬＫ１の立ち上がりエッジで、１バイトのコマンドコードＣＣ、続いて、３バイトのアドレスＡ［１９：０］を取り込み、メモリ制御部２５へ送る。メモリ制御部２５は、送られてきたコマンドコードＣＣ及びアドレスＡ［１９：０］のうち、コマンドコードＣＣに基づき、チップイネーブル信号ＣＥ＃及び出力イネーブル信号ＯＥ＃をアドレスデコーダ１８へ出力すると共に、アドレスＡ［１９：０］をアドレスデコーダ１８へ出力する。

アドレスデコーダ１８は、アドレスＡ［１９：０］を解読してこの解読結果をロウデコーダ１８ａ及びカラムデコーダ１８ｂに与える。ロウデコーダ１８ａは、解読結果に基づき、メモリセルアレイ１７のロウ方向のメモリセルを選択し、カラムデコーダ１８ｂが、解読結果に基づき、メモリセルアレイ１７のカラム方向のメモリセルを選択する。これにより、アドレスＡ［１９：０］に対応したメモリセルから記憶データが読み出され、出力マルチプレクサ１９により選択され、この選択された１６ビットのパラレル読み出しデータが出力データ制御部２４へ送られる。

出力データ制御部２４は、１６ビットのパラレル読み出しデータをシリアルデータＤｏｕｔ１に変換し、前記クロックＣＬＫ１の立ち上がりエッジから次のクロックＣＬＫ１の立ち下がりエッジで、変換したシリアルデータＤｏｕｔ１を出力する。出力されたシリアルデータＤｏｕｔ１は、配線２１−３により遅延時間Ｔｄｄだけ遅れ、この遅れたシリアルデータＤｏｕｔがデータ出力パッド１４から出力される。

（２） ホールド命令の動作
図４は、図１及び図２の半導体記憶装置におけるホールド命令の動作を示すタイミングチャートである。

例えば、ロウ・アクティブのホールド命令ＨＣがホールド命令入力パッド１３から入力された場合、入力されたホールド命令ＨＣが配線２１−２により遅延時間Ｔｄｈだけ遅れ、この遅れたホールド命令ＨＣ１が入出力制御回路２０内の出力データ制御部２４に入力される。出力データ制御部２４は、出力マルチプレクサ１９から送られてくる１６ビットのパラレル読み出しデータをシリアルデータＤｏｕｔ１に変換する。この出力データ制御部２４から出力されるシリアルデータＤｏｕｔ１は、高インピーダンス（Ｈｉｇｈ−Ｉｍｐｅｄａｎｃｅ）となる。更に、クロック入力パッド１６から入力され、配線２１−４により遅延時間Ｔｄｃだけ遅れたクロックＫＣＬＫ１は、ディセーブル状態となる。

半導体記憶装置のデータ読み出し性能は、入出力制御回路２０の処理時間に、遅延時間ＴｄｃとＴｄｄを足したものになる。ホールド命令ＨＣの処理性能は、クロックＣＬＫが論理“Ｌ”の状態でホールド命令ＨＣが発行された場合、入出力制御回路２０の処理時間に、遅延時間ＴｄｈとＴｄｄを足したものになる。クロックＣＬＫの論理“Ｈ”の状態でホールド命令ＨＣが発行された場合、入出力制御回路２０の処理時間に、遅延時間ＴｄｃとＴｄｄを足したものになる。

（実施例１の効果）
本実施例１によれば、次の（ａ）〜（ｃ）のような効果がある。

（ａ） ホールド命令入力パッド１３とクロック入力パッド１６との間に入出力制御回路２０を配置したので、この入出力制御回路２０からホールド命令入力パッド１３及びクロック入力パッド１６までの配線２１−２，２１−４の距離を最短、且つ、配線２１−２と２１−４の距離を同距離にすることができ、メモリセルアレイ１７の読み出し時間を最短にすることができる。

（ｂ） 入出力制御回路２０から、メモリセルアレイ１７の上側にあるアドレスデコーダ１８、及び下側にある出力マルチプレクサ１９までの配線距離についても、同距離にすることができるため、メモリセルアレイ１７からの読み出し時間を最短にすることができる。

（ｃ） データ入力パッド１１及び複数の予備パッド１２をパラレルデータの入力パッドとして使用し、データ出力パッド１４及び複数の予備パッド１５をパラレルデータの出力パッドとして使用し、更に、入出力制御回路２０をパラレル入出力制御可能な構成にすることにより、一般的なパラレル入出力メモリＬＳＩチップを作製することができる。従って、一般的なパラレル入出力メモリＬＳＩと、シリアル入出力メモリＬＳＩの両方に対応するメモリチップを実現することが可能となる。

（実施例２の構成）
図５は、本発明の実施例２における半導体記憶装置を示す模式的な平面図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。

本実施例２の半導体記憶装置では、実施例１の第１配線２１−１及び第２配線２１−３に代えて、ゲートアレイ３１，３２がそれぞれ設けられている。一方のゲートアレイ３１は、データ入力パッド１１、複数の予備パッド１２及びホールド命令入力パッド１３と、出力マルチプレクサ１９との間に配置され、このゲートアレイ３１により信号駆動用バッファ３１ａが形成されている。バッファ３１ａは、データ入力パッド１１から入力されたデータＤｉｎを駆動して入出力制御回路２０へ出力する回路である。

他方のゲートアレイ３２は、データ出力パッド１４、複数の予備パッド１５及びクロック入力パッド１６と、アドレスデコーダ１８との間に配置され、このゲートアレイ３２により信号駆動用バッファ３２ａが形成されている。バッファ３２ａは、入出力制御回路２０から出力されたデータを駆動し、この駆動したデータＤｏｕｔをデータ出力パッド１４へ出力する回路である。その他の構成は、実施例１と同様である。

（実施例２の動作）
例えば、データ読み出し動作において、シリアルデータＤｉｎがデータ入力パッド１１に入力されると、このデータＤｉｎがバッファ３１ａにより駆動され、入出力制御回路２０へ送られる。すると、入出力制御回路２０からチップイネーブル信号ＣＥ＃、出力イネーブル信号ＯＥ＃及びアドレスＡ［１９：０］が出力される。このアドレスＡ［１９：０］は、アドレスデコーダ１８、ロウデコーダ１８ａ及びカラムデコーダ１８ｂにより解読され、メモリセルアレイ１７中のメモリセルが選択される。

選択されたメモリセルから記憶データが読み出され、出力マルチプレクサ１９により選択されて、この選択されたパラレル読み出しデータが入出力制御回路２０へ送られる。パラレル読み出しデータは、入出力制御回路２０によりシリアルデータに変換される。変換されたシリアルデータは、バッファ３２ａにより駆動され、この駆動されたシリアルデータＤｏｕｏｔがデータ出力パッド１４から出力される。

（実施例２の効果）
本実施例２によれば、実施例１と同様の効果がある。その上、入出力制御回路２０から遠距離にあるデータ入力パッド１１及びデータ出力パッド１４までの信号をバッファ３１ａ，３２ａにより駆動する構成になっているので、実施例１よりも更に性能を向上させることができる。

（変形例）
本発明は、上記実施例１、２に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）〜（ｃ）のようなものがある。

（ａ） 実施例１、２では、チップ１０の左側にクロック入力パッド１６とホールド命令入力パッド１３を配置し、メモリセルアレイ１７の左側に入出力制御回路２０を配置したが、パッド１６，１３の位置がチップ１０の右側にある場合には、入出力制御回路２０を右側に配置してもよい。

（ｂ） 実施例１、２では、ゲートアレイを用いた回路形成方法の例を説明したが、ゲートアレイを用いないで入出力制御回路２０やバッファ３１ａ，３２ａを形成してもよい。

（ｃ） 実施例１、２では、シリアルインタフェース動作の説明をしたが、入出力制御回路２０等を図示以外の回路構成に変更することにより、パラレルインタフェース等の他の動作を行わせることも可能である。

１０ チップ
１１ データ入力パッド
１２，１５ 予備パッド
１３ ホールド命令入力パッド１３
１４ データ出力パッド
１６ クロック入力パッド
１７ メモリセルアレイ
１８ アドレスデコーダ
１９ 出力マルチプレクサ
２０ 入出力制御回路
３１ａ，３２ａ バッファ

Claims (6)

1. 対向する第１辺及び第２辺を有する基板と、
   前記第１辺側に配置された１つ又は複数の入力パッドと、
   前記第２辺側に配置された１つ又は複数の出力パッドと、
   前記入力パッドと前記出力パッドとの間に配置され、前記第１辺及び前記第２辺に対して直交する方向に、対向する第３辺及び第４辺を有するデータ記憶用のメモリセルアレイと、
   前記メモリセルアレイの前記第３辺側又は前記第４辺側に配置され、第１配線を介して前記入力パッドに接続され、第２配線を介して前記出力パッドに接続され、前記第１配線及び前記第２配線を経由した前記メモリセルアレイに対するデータの入出力を制御する入出力制御回路と、
   前記第１辺側に配置され、且つ前記入出力制御回路に対して配線により接続され、前記入出力制御回路に対して制御信号を入力する制御入力パッドと、
   前記第２辺側において前記制御入力パッドと対向する位置に配置され、且つ前記入出力制御回路に対して配線により接続され、前記入出力制御回路に対してクロック信号を入力するクロック入力パッドと、を備え、
   前記入出力制御回路は、前記制御入力パッドと前記クロック入力パッドとに挟まれた位置に配置されていることを特徴とする半導体記憶装置。
2. 前記メモリセルアレイは、前記第１辺及び前記第２辺に沿って前記基板の中心からずれた位置に配置され、
   前記入出力制御回路は、前記メモリセルアレイのずれ方向とは反対側に配置されていることを特徴とする請求項１記載の半導体記憶装置。
3. 請求項１又は２記載の半導体記憶装置は、更に、
   前記出力パッドと前記メモリセルアレイとの間に配置され、前記入力パッド、前記第１配線、及び前記入出力制御回路を経由して入力されたアドレスを解読して前記メモリセルアレイ中のメモリセルを選択するアドレスデコーダと、
   前記入力パッドと前記メモリセルアレイとの間に配置され、前記メモリセルアレイから読み出されたデータを選択して前記入出力制御回路及び前記第２配線を経由して前記出力パッドから出力させる出力マルチプレクサと、
   を備えたことを特徴とする半導体記憶装置。
4. 前記入出力制御回路は、ゲートアレイにより構成されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体記憶装置。
5. 請求項１〜４のいずれか１項に記載の半導体記憶装置は、更に、
   前記第１配線上に配置された信号駆動用の第１バッファと、
   前記第２配線上に配置された信号駆動用の第２バッファと、
   を備えたことを特徴とする半導体記憶装置。
6. 前記第１バッファ及び前記第２バッファは、ゲートアレイにより構成されていることを特徴とする請求項５記載の半導体記憶装置。

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