JP4903481B2 - メモリ装置の構造 - Google Patents

Description

本発明は、半導体メモリ装置に係り、具体的には、メモリ装置のデータの入出力ピンと命令及びアドレス入力ピンの構造に関する。

既存のＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの半導体メモリ装置の入出力ピン構造は、アドレスピンＡ、命令ピンＣ及びデータを入力及び出力するためのピンＤＱから構成されている。

図１は、従来のメモリ装置の構造を概略的に示すブロック図である。
図１に示すように、従来のメモリ装置１００は、メモリコア部１０１、書き込み／読み取り経路部１０３、命令及びアドレスデコーダ１０５、クロック（ＣＬＫ）バッファ１０７、入出力（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ；Ｉ／Ｏ）バッファ１１５を備える。入出力バッファ１１５は、データ入力バッファ１０９、命令及びアドレス入力バッファ１１１、データ出力バッファ１１３を備える。また、命令及びアドレス入力バッファ１１１に連結された複数の命令及びアドレス入力ピン１１７、命令及びアドレスデコーダ１０５に連結されたチップ選択（ＣｈｉｐＳｅｌｅｃｔ：ＣＳ）ピン１１９、データ入力バッファ１０９及びデータ出力バッファ１１５に連結されたデータ入出力ピン１２１、及びクロック信号が入力されるクロック入力ピン１２３を備える。

図１に示す従来のメモリ装置１００は、命令及びアドレス入力ピン１１７とデータ入出力ピン１２１とが独立的に区分されている。すなわち、従来のメモリ装置１００で、命令及びアドレス入力ピン１１７は、外部から命令及びアドレス信号のみが入力されて伝達する目的のみに使用され、データ入出力ピン１２１は、データ信号の入出力のみに使用される。

このような既存のメモリ構造は、特定の時間のみから見ると、図１に示すように、読み取りまたは書き込みの動作のうち何れか一つのみを選択的に行う。すなわち、データ入出力ピン１２１でのデータ入出力は、特定の時間にデータ信号を出力するか、またはデータ信号を入力する。

もちろん、メモリ装置の内部で適切な命令の組み合わせにより読み取り及び書き込みの動作を同時に行うことはできる。しかし、データ入出力ピン１２１では、書き込みのためのデータ入力と、読み取りのためのデータ出力動作とが同時に行われないため、読み取り動作が完了した後に書き込み動作を行うか、書き込み動作が完了した後に読み取り動作が行わなければならない。すなわち、データ入出力ピン１２１では、書き込み動作と読み取り動作との間に時間差が存在する。このような構造では、書き込み及び読み取り動作のうち何れか一つの動作が完了した後に他の動作を行うことになるため、データ処理の速度が遅いという問題がある。したがって、既存の構造ではデータ入出力ピン１２１の効率が低下するという問題点を有している。

一方、データ入出力の速度を向上させるために、データ入力ピンＤとデータ出力ピンＱとを分離して、入力と出力とを分離する方案が工夫されている。この場合には、入力データと出力データとの間に別途の信号線を利用するため時間差がなくなり、デバイスが非常に効率的にデータを処理できる。しかしながら、この場合には、命令及びアドレス入力ピンとデータ出力ピンとデータ入力ピンとが別途に構成されて、全体のピンが増加するようになって、半導体モジュールデザインに問題が発生しうる。

本発明が解決しようとする技術的課題は、半導体メモリ装置の入出力ピン及び入出力バッファを新たに構成して、システムの効率を向上させたメモリ装置を提供することである。

本発明が解決しようとする他の技術的課題は、全体ピンの数を増加させることなく、データ入出力の速度を向上させ得るメモリ装置を提供することである。

前述のような本発明の目的を達成するために、本発明の特徴によれば、半導体メモリ装置は、命令及びアドレス信号が入力されたりデータ信号が入力されるための第１グループのピンと、命令及びアドレス信号が入力されたりデータ信号を出力するための第２グループのピンとを備え、前記第１グループのピンがデータ信号が入力される場合には、前記第２グループのピンから命令及びアドレス信号が入力され、前記第２グループのピンがデータ信号を出力する場合には、前記第１グループのピンから命令及びアドレス信号が入力される。

本発明の他の特徴によれば、メモリ装置は、前記メモリ装置に書き込むデータ信号を外部から受信するためのデータ入力バッファと、前記メモリ装置で読み取ったデータ信号を外部に出力するためのデータ出力バッファと、前記メモリ装置に入力される命令信号及びアドレス信号を受信するための命令及びアドレス入力バッファとを備え、前記データ入力バッファと前記命令及びアドレス入力バッファとは、同じ第１グループのピンを使用する。

本発明の他の特徴によれば、メモリ装置は、前記メモリ装置に書き込むデータ信号を外部から受信するためのデータ入力バッファと、前記メモリ装置で読み取ったデータ信号を外部に出力するためのデータ出力バッファと、前記メモリ装置に入力される命令信号及びアドレス信号を受信するための命令及びアドレス入力バッファとを備え、前記データ出力バッファと前記命令及びアドレス入力バッファとは、同じ第１グループのピンを使用する。

本発明のさらに他の特徴によれば、メモリ装置は、前記メモリ装置に書き込むデータ信号を外部から受信するためのデータ入力バッファと、前記メモリ装置で読み取ったデータ信号を外部に出力するためのデータ出力バッファと、前記メモリ装置に入力される命令信号及びアドレス信号を受信するための第１命令及びアドレス入力バッファ及び第２命令及びアドレス入力バッファとを備え、前記データ入力バッファ及び前記第１命令及びアドレス入力バッファは、同じ第１グループのピンを使用してデータ信号と命令及びアドレス信号とをそれぞれ受信し、前記データ出力バッファ及び前記第２命令及びアドレス入力バッファは、同じ第２グループのピンを使用する。

本発明のさらに他の特徴によれば、メモリ装置は、前記メモリ装置に書き込むデータ信号を外部から受信するためのデータ入力バッファと、前記メモリ装置で読み取ったデータ信号を外部に出力するためのデータ出力バッファと、前記メモリ装置に入力される命令信号及びアドレス信号を受信するための命令及びアドレス入力バッファと、前記命令及びアドレス信号が入力されるか、またはデータ信号が入力されるための第１グループのピンと、前記命令及びアドレス信号が入力されるか、またはデータ信号を出力するための第２グループのピンとを備え、前記命令及びアドレス入力バッファは、前記第１グループのピン及び前記第２グループのピンのうち何れか一つのグループのピンを通じて入力された命令及びアドレス信号を選択的に入力され、前記第１グループのピンは、前記データ入力バッファ及び前記命令及びアドレス入力バッファに連結され、前記第２グループのピンは、前記データ出力バッファ及び前記命令及びアドレス入力バッファに連結される。

本発明に係る半導体メモリ装置によれば、半導体メモリ装置のピン数を簡略化でき、データ入出力ピンと命令及びアドレス信号の入出力ピンとを統合してシステム効率を向上させうる。

以下、添付された図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。

図２は、本発明の第１実施形態に係るメモリ装置の構造を概略的に示すブロック図である。
図２に示すように、本発明の第１実施形態に係るメモリ装置２００は、メモリコア部２０１、書き込み／読み取り経路部２０３、命令及びアドレスデコーダ２０５、クロックバッファ２０７、入出力バッファ２１７を備える。

入出力バッファ２１７は、データ入力バッファ２０９、第１命令及びアドレス入力バッファ２１１、第２命令及びアドレス入力バッファ２１３、データ出力バッファ２１５を備える。

また、メモリ装置２００は、データ入力信号、命令及びアドレス信号が入力される第１グループ（ＤＣＡ＜０：ｎ−１＞）ピン２１９、チップ選択ピン２２１、データ出力信号、命令及びアドレス信号が入力される第２グループ（ＱＣＡ＜０：ｎ−１＞）ピン２２３、及びクロック入力ピン２２５を備える。

ＤＣＡピン２１９は、データ入力バッファ２０９と第１命令及びアドレス入力バッファ２１１と連結される。ＤＣＡピン２１９に入力されるデータ信号は、データ入力バッファ２０９に伝えられ、ＤＣＡピン２１９に入力される命令及びアドレス信号は、第１命令及びアドレス入力バッファ２１１に伝えられる。

ＱＣＡピン２２３は、データ出力バッファ２１５と第２命令及びアドレス入力バッファ２１３と連結される。ＱＣＡピン２２３を通じて入力される命令及びアドレス信号は、第２命令及びアドレス入力バッファ２１３に伝えられ、データ出力バッファ２１５から出力されるデータ信号は、ＱＣＡピン２２３を通じて外部に伝えられる。

チップ選択ピン２２１は、チップ選択信号が入力されて命令及びアドレスデコーダ２０５に伝達する。そして、クロック入力ピン２２５は、クロック信号をクロックバッファ２０７に伝達する。

メモリコア部２０１は、メモリバンクアレイ、センスアンプなどを備えるメモリブロックであり、書き込み／読み取り経路部２０３は、入出力バッファ２１７、命令及びアドレスデコーダ２０５、及びクロックバッファ２０７等とメモリコア２０１との間でデータ伝達の機能を行う。命令及びアドレスデコーダ２０５は、第１命令及びアドレス入力バッファ２１１及び第２命令及びアドレス入力バッファ２１３から伝えられた命令、アドレス信号をデコーディングして、メモリ装置２００の各構成要素に出力する。クロックバッファ２０７は、外部から入力されたクロック信号をバッファリングして、半導体装置の各構成要素に伝達する。

データ入力バッファ２０９は、メモリコア２０１に書き込むデータ信号が入力されてメモリ装置２００の内部に伝達する機能を行い、メモリ出力バッファ２０９は、メモリコア部２０１で読み取ったデータ信号を伝達されて外部に伝達する機能を行う。

第１命令及びアドレス入力バッファ２１１は、ＤＣＡピン２１９を通じてデータ信号が入力されていない区間に命令及びアドレス信号が入力されて、命令及びアドレスデコーダ２０５に伝達する機能を行う。

第２命令及びアドレス入力バッファ２１３は、ＱＣＡピン２２３を通じてデータ信号を出力していない区間に命令及びアドレス信号が入力されて、命令及びアドレスデコーダ２０５に伝達する機能を行う。

したがって、メモリセルに書き込むデータ信号を入力する場合には、ＱＣＡピン２２３を通じて命令及びアドレス信号を同時に入力でき、メモリセルで読み取ったデータ信号を出力する場合には、ＤＣＡピン２１９を通じて命令及びアドレス信号を同時に入力できる。

すなわち、メモリにデータ書き込み動作を行う場合、ＱＣＡピン２２３を通じてデータ書き込みに必要な命令及びアドレスが入力され、ＤＣＡピン２１９を通じて必要な書き込むデータ信号が入力される。逆に、メモリでデータ読み取り動作を行う場合、ＤＣＡピン２１９を通じてデータ読み取りに必要な命令及びアドレスが入力され、ＱＣＡピン２２３を通じて読み取ったデータ信号を出力する。

本発明のこのような構成によって、データ入出力ピンと命令及びアドレス入力ピンとを統合して、従来の半導体メモリ装置に比べて全体のピン数を減らし得る。また、書き込み動作及び読み取り動作が完了する前でも、次の動作のための命令及びアドレス信号をあらかじめ命令及びアドレス信号が使用されていないピンに入力できるため、各チャンネルの効率が向上する。そして、適切な命令を定義することによってＤＣＡ及びＱＣＡチャンネルの効率性を向上させうる。

図３は、本発明の第２実施形態に係る半導体メモリ装置の構造を概略的に示すブロック図である。
図３に示す半導体メモリ装置３００の構造は、一般的に図２の半導体メモリ装置２００と類似している。ただし、図３に示す第２実施形態に係るメモリ装置３００では、第１命令及びアドレス入力バッファ２１１及び第２命令及びアドレス入力バッファ２１３が一つの命令及びアドレス入力バッファ３１１に統合されている。このとき、命令及びアドレス入力バッファ３１１は、入力端にマルチプレクサ（図示せず）を具備可能であり、ＤＣＡピン３１７から入力される第１命令及びアドレス信号と、ＱＣＡピン３２１から入力される第１命令及びアドレス信号は、前記命令及びアドレス入力バッファ３１１内のマルチプレクサを介して選択的に伝えられ得る。

まず、メモリセルに書き込むデータを入力する場合には、ＱＣＡピン３２１を通じてデータ書き込みに必要な命令及びアドレス信号が入力され、ＤＣＡピン３１７を通じて書き込むデータ信号が入力される。それにより、ＤＣＡピン３１７を通じて入力されたデータ信号は、データ入力バッファ３０９でバッファリングされて書き込み／読み取り経路部３０３に伝えられ、ＱＣＡピン３２１を通じて入力された命令及びアドレス信号は、命令及びアドレス入力バッファ３１１でバッファリングされて命令及びアドレスデコーディング部３０５に伝えられる。

メモリセルで読み取ったデータ信号を出力する場合には、ＤＣＡピン３１７を通じてデータ読み取りに必要な命令及びアドレス信号が入力され、ＱＣＡピン３２１を通じて読み取ったデータ信号を出力する。すなわち、ＤＣＡピン３１７を通じて入力された命令及びアドレス信号は、命令及びアドレス入力バッファ３１１でバッファリングされて命令及びアドレスデコーディング部３０５に伝えられ、メモリコア部３０１で読み取りされたデータは、書き込み／読み取り経路部３０３を通じてデータ出力バッファ３１３に伝えられ、データ出力バッファ３１３でバッファリングされたデータは、ＱＣＡピン３２１を通じて外部に伝えられる。

また、ＤＣＡピン３１７を通じてメモリコア部３０１に書き込まれるデータ信号が入力されると同時に、書き込み動作の完了後、読み取り／書き込み動作のための命令及びアドレス信号をＱＣＡピン３２１を通じて入力され得る。そして、ＱＣＡピン３２１を通じて読み取ったデータ信号を出力すると同時に、読み取り動作後みに読み取り／書き込み動作のための命令及びアドレス信号をＤＣＡピン３１７を通じて入力され得る。

また、図３でデータ入力バッファ３０９と命令及びアドレス入力バッファ３１１とは一つの入力バッファで具現されてもよい。この場合、マルチプレクサなどを通じて信号を選択的に入力されるように構成でき、これを通じてメモリ装置の内部回路構成をさらに簡略化できる。

本発明は、図面に示す一実施形態を参考に説明されたが、これは、例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的な保護範囲は、特許請求の範囲の技術的な思想により決められなければならない。

本発明は、半導体メモリに関連した技術分野に好適に適用され得る。

従来のメモリ装置の構造を概略的に示すブロック図である。 本発明の第１実施形態に係るメモリ装置の構造を概略的に示すブロック図である。 本発明の第２実施形態に係る半導体メモリ装置の構造を概略的に示すブロック図である。

符号の説明

２００ メモリ装置
２０１ メモリコア部
２０３ 書き込み／読み取り経路部
２０５ 命令及びアドレスデコーダ
２０７ クロックバッファ
２０９ データ入力バッファ
２１１ 第１命令及びアドレス入力バッファ
２１３ 第２命令及びアドレス入力バッファ
２１５ データ出力バッファ
２１７ 入出力バッファ
２１９ 第１グループ（ＤＣＡ＜０：ｎ−１＞）ピン
２２１ チップ選択ピン
２２３ 第２グループ（ＱＣＡ＜０：ｎ−１＞）ピン
２２５ 及びクロック入力ピン

Claims (12)

1. 命令及びアドレス信号が入力されたりデータ信号が入力されるための第１グループのピンと、
   命令及びアドレス信号が入力されたりデータ信号を出力するための第２グループのピンとを備え、
   前記第１グループのピンがデータ信号が入力される場合には、前記第２グループのピンから命令及びアドレス信号が入力され、
   前記第２グループのピンがデータ信号を出力する場合には、前記第１グループのピンから命令及びアドレス信号が入力される
   ことを特徴とするメモリ装置。
2. 前記メモリ装置は、
   前記第１グループのピンを通じて入力された命令及びアドレス信号を受信する第１命令及びアドレス入力バッファと、
   前記第２グループのピンを通じて入力された命令及びアドレス信号を受信する第２命令及びアドレス入力バッファと、
   前記第１グループのピンを通じて入力されたデータ信号を受信するデータ入力バッファと、
   前記第２グループのピンを通じて前記データ信号を出力するデータ出力バッファとをさらに備える
   ことを特徴とする請求項１に記載のメモリ装置。
3. 前記メモリ装置は、
   メモリセルアレイ及びセンスアンプを備えるメモリコア部と、
   前記命令及びアドレス入力バッファに入力される信号または前記命令及びアドレス入力バッファから出力される信号をデコーディングする命令及びアドレスデコーダと、
   前記データ入力バッファと前記命令及びアドレスデコーダに入力された信号、または前記データ入力バッファ及び前記命令及びアドレスデコーダから出力された信号を前記メモリコア部に伝送し、前記メモリコア部から受信された信号を前記データ出力バッファに伝送する書き込み／読み取り経路部とをさらに備える
   ことを特徴とする請求項２に記載のメモリ装置。
4. 前記メモリ装置は、
   前記第１グループのピンまたは前記第２グループのピンを通じて入力された命令及びアドレス信号を受信する命令及びアドレス入力バッファと、
   前記第１グループのピンを通じて入力されたデータ信号を受信するデータ入力バッファと、
   前記第２グループのピンを通じて前記データ信号を出力するデータ出力バッファとをさらに備える
   ことを特徴とする請求項１に記載のメモリ装置。
5. 前記メモリ装置は、
   メモリセルアレイ及びセンスアンプを備えるメモリコア部と、
   前記命令及びアドレス入力バッファから入出力される信号をデコーディングするための命令及びアドレスデコーダ部と、
   前記データ入力バッファ、前記命令及びアドレスデコーダ部から入出力される信号を前記メモリコア部に伝達し、前記メモリコア部から出力されるデータ信号を前記データ出力バッファに伝達するための書き込み／読み取り経路部とをさらに備える
   ことを特徴とする請求項４に記載のメモリ装置。
6. メモリ装置において、
   前記メモリ装置に書き込むデータ信号を外部から受信するためのデータ入力バッファと、
   前記メモリ装置で読み取ったデータ信号を外部に出力するためのデータ出力バッファと、
   前記メモリ装置に入力される命令信号及びアドレス信号を受信するための第１命令及びアドレス入力バッファ及び第２命令及びアドレス入力バッファとを備え、
   前記データ入力バッファ及び前記第１命令及びアドレス入力バッファは、同じ第１グループのピンを使用してデータ信号と命令及びアドレス信号とをそれぞれ受信し、
   前記データ出力バッファ及び前記第２命令及びアドレス入力バッファは、同じ第２グループのピンを使用してそれぞれデータ信号を出力するか、または命令及びアドレス信号を受信する
   ことを特徴とするメモリ装置。
7. 前記第１グループのピンを通じてデータ信号が入力される場合には、前記第２グループのピンからは命令及びアドレスが入力され、
   第２グループのピンを通じてデータ信号を出力する場合には、前記第１グループのピンから命令及びアドレス信号が入力される
   ことを特徴とする請求項６に記載のメモリ装置。
8. 前記メモリ装置は、
   メモリセルアレイ及びセンスアンプを備えるメモリコア部と、
   前記第１命令及びアドレス入力バッファ及び第２命令及びアドレス入力バッファから入出力される信号をデコーディングするための命令及びアドレスデコーダ部と、
   前記データ入力バッファ、前記命令及びアドレスデコーダ部から入出力される信号を前記メモリコア部に伝達し、前記メモリコア部から出力されるデータ信号を前記データ出力バッファに伝達するための書き込み／読み取り経路部とをさらに備える
   ことを特徴とする請求項７に記載のメモリ装置。
9. メモリ装置において、
   前記メモリ装置に書き込むデータ信号を外部から受信するためのデータ入力バッファと、
   前記メモリ装置で読み取ったデータ信号を外部に出力するためのデータ出力バッファと、
   前記メモリ装置に入力される命令信号及びアドレス信号を受信するための命令及びアドレス入力バッファと、
   前記命令及びアドレス信号が入力されるか、またはデータ信号が入力されるための第１グループのピンと、
   前記命令及びアドレス信号が入力されるか、またはデータ信号を出力するための第２グループのピンとを備え、
   前記命令及びアドレス入力バッファは、前記第１グループのピン及び前記第２グループのピンのうち何れか一つのグループのピンを通じて入力された命令及びアドレス信号を選択的に入力され、
   前記第１グループのピンは、前記データ入力バッファ及び前記命令及びアドレス入力バッファに連結され、前記第２グループのピンは、前記データ出力バッファ及び前記命令及びアドレス入力バッファに連結される
   ことを特徴とするメモリ装置。
10. 前記第１グループのピンを通じてデータ信号が入力される場合には、前記第２グループのピンからは命令及びアドレス信号が入力され、
    第２グループのピンを通じてデータ信号を出力する場合には、前記第１グループのピンから命令及びアドレス信号が入力される
    ことを特徴とする請求項９に記載のメモリ装置。
11. 前記データ入力バッファと前記命令及びアドレス入力バッファとは、同じ入力バッファから構成される
    ことを特徴とする請求項１０に記載のメモリ装置。
12. 前記メモリ装置は、
    メモリセルアレイ及びセンスアンプを備えるメモリコア部と、
    前記命令及びアドレス入力バッファから入出力される信号をデコーディングするための命令及びアドレスデコーダ部と、
    前記データ入力バッファ、前記命令及びアドレスデコーダ部から入出力される信号を前記メモリコア部に伝達し、前記メモリコア部から出力されるデータ信号を前記データ出力バッファに伝達するための書き込み／読み取り経路部とをさらに備える
    ことを特徴とする請求項１０に記載のメモリ装置。

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