KR100520219B1 - 고주파수 동작에 적합한 메모리 모듈장치 - Google Patents

고주파수 동작에 적합한 메모리 모듈장치 Download PDF

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Abstract

동기화가 용이하고 고주파수 동작에 적합한 메모리 모듈 장치가 개시된다. 복수의 메모리 소자들이 버스들을 통해 서로 연결된 메모리 모듈 장치는, 하나의 데이터에 대하여 2개의 포트가 각기 할당되어 2포트중 어느 한 포트를 통해 입력된 데이터가 상기 메모리 소자에 전달되는 동시에 나머지 다른 포트를 통해 출력됨에 의해 데이터 버스들이 포인트 대 포인트 구조를 이루도록 하고, 하나의 코멘드 어드레스에 대하여도 2개의 포트가 각기 할당되어 2포트중 어느 한 포트를 통해 입력된 코멘드 어드레스가 상기 메모리 소자에 전달되는 동시에 나머지 다른 포트를 통해 출력됨에 의해 코멘드 어드레스 버스들도 포인트 대 포인트 구조를 이루도록 한 통합 버퍼들을 구비함을 특징으로 한다.

Description

고주파수 동작에 적합한 메모리 모듈 장치{memory module device for use in high frequency operation}
본 발명은 디램 모듈(high frequency DRAM module)의 구성에 관한 것으로, 특히 고주파수 동작에 적합한 메모리 모듈 장치에 관한 것이다.
통상적으로, 퍼스널 컴퓨터(PC), 워크 스테이션(work station), 서버(server) 등과 같은 대부분의 전자 데이터 처리(EDP: Electronic Data Processing) 시스템에서 메인 메모리(main memory)로서 사용되는 메모리 디바이스(device)는 복수의 디램이 시스템 버스들에 의해 서로 연결된 모듈(Module)의 형태로써 구성된다. 그러한 전자 데이터 처리 시스템 전체의 효율을 높이기 위해서는 상기 메모리 모듈과 상기 시스템내의 칩세트(예컨대 CPU 등으로 이루어진)사이에서 입출력되는 각종 데이터가 보다 고속으로 전송되어질 필요성이 있다.
도 1은 최근에도 사용되고 있는 레지스터(registered) 디램 모듈의 구성도를 나타낸다. 양방향 데이터 버스(이하 "DQ 버스")는 컨넥터(connector)를 통해 각각의 복수의 DRAM(10-17)에 직접적으로 연결되고 코멘드 어드레스 버스(이하"CA 버스": Command-Address)는 레지스터(register:20)를 통해 모듈(50)에 장착된 각 디램(10-17)과 연결된다. 이와 같은 모듈을 사용하는 메모리 시스템의 문제는 스터브(stub)구조의 DQ 버스의 연결에 기인하여 그 동작 주파수를 300MHz (듀얼 에지(dual edge)를 사용할 경우 데이터 레이트(data rate)는 600Mbps/pin) 이상 높이기 어렵다는 점이다.
이와 같은 동작 주파수의 제한을 개선하기 위해 도 2에서와 같이 DQ 버스에도 버퍼들(40,42,44,46)를 사용하는 모듈장치들(100,200)이 제안되고 있다. 도 2에서 DQ 버퍼들(40,42,44,46)에는 하나의 데이터에 대하여 2개의 포트(PO1,PO2)가 각기 할당되어 있다. 2개의 포트들 중에서 임의의 한 포트(port)로 입력된 데이터는 나머지 다른 포트로 리드라이브(re-drive)되어진다. 또한 하나의 포트를 통해서는 입력된 데이터가 DRAM으로 전달되거나, DRAM에서 출력된 데이터가 외부로 전달된다. 이와 같이 버퍼가 장착된 디램 모듈을 사용하는 메모리 시스템에서 데이터 버스(bus)는 모두 포인트 대 포인트(point to point)구조를 이루게 되므로, 데이터 레이트는 수 기가헤르츠(GHz)까지 높아질 수 있다.
그러나, 상기한 도 2의 디램 모듈 구성은, 데이터의 동작 주파수는 높일 수 있지만 코멘드 어드레스(CA)의 버스 구조가 여전히 스터브(stub)구조이기 때문에 데이터와 코멘드 어드레스(DQ와 CA)간의 동작 주파수 차이는 크게 된다. 더구나, 더욱 문제가 되는 것은 데이터 버스와 코멘드 어드레스 버스의 구조가 상이함에 따라 위상차가 발생되는 것이다. 또한, 각각을 처리하는 레지스터와 버퍼가 서로 독립적으로 되어 있으므로 모듈 상의 DRAM에서의 코멘드 어드레스와 데이터간의 동기화가 어렵게 되는 문제점이 있다.
따라서, 본 발명의 목적은 상기한 종래의 문제점들을 해결할 수 있는 메모리 모듈 장치를 제공함에 있다.
본 발명의 다른 목적은 데이터와 코멘드 어드레스간의 동기제어와 고주파수 동작의 구현을 용이하게 함과 아울러 코멘드 어드레스의 핀수를 줄일 수 있는 메모리 모듈 장치를 제공함에 있다.
본 발명의 또 다른 목적은 고주파수 동작의 구현을 위해 코멘드 어드레스(command-address)와 데이터를 동시에 처리할 수 있는 메모리 모듈 장치를 제공함에 있다.
본 발명의 또 다른 목적은 고주파수 동작의 구현을 위해 코멘드 어드레스와 데이터를 동시에 처리할 수 있는 통합 버퍼를 가지는 메모리 모듈 장치를 제공함에 있다.
본 발명의 또 다른 목적은 코멘드 어드레스의 전파 딜레이를 줄일 수 있는 통합 버퍼를 가지는 메모리 모듈 장치 및 방법을 제공함에 있다.
상기한 목적들 가운데 일부의 목적들을 달성하기 위한 본 발명의 일 양상(aspect)에 따라, 복수의 메모리 소자들이 칩세트에서 연장된 버스들을 통해 서로 연결된 메모리 모듈 장치는: 하나의 데이터에 대하여 2개의 포트가 각기 할당되어 2포트중 어느 한 포트를 통해 입력된 데이터가 상기 메모리 소자에 전달되는 동시에 나머지 다른 포트를 통해 출력됨에 의해 데이터 버스들이 포인트 대 포인트 구조를 이루도록 한 데이터 버퍼들과; 하나의 코멘드 어드레스에 대하여 2개의 포트가 각기 할당되어 2포트중 어느 한 포트를 통해 입력된 코멘드 어드레스가 상기 메모리 소자에 전달되는 동시에 나머지 다른 포트를 통해 출력됨에 의해 코멘드 어드레스 버스들이 포인트 대 포인트 구조를 이루도록 한 코멘드 어드레스 레지스터들을 구비한다.
본 발명의 다른 양상에 따라, 복수의 메모리 소자들이 칩세트에서 연장된 버스들을 통해 서로 연결된 메모리 모듈 장치는: 하나의 데이터에 대하여 2개의 포트가 각기 할당되어 2포트중 어느 한 포트를 통해 입력된 데이터가 상기 메모리 소자에 전달되는 동시에 나머지 다른 포트를 통해 출력됨에 의해 데이터 버스들이 포인트 대 포인트 구조를 이루도록 하고, 하나의 코멘드 어드레스에 대하여 1개의 포트가 각기 할당되어 한 포트를 통해 입력된 코멘드 어드레스가 상기 메모리 소자에 전달됨에 의해 코멘드 어드레스 버스들이 스터브 구조를 이루도록 한 통합 버퍼들을 구비한다.
본 발명의 또 다른 양상에 따라, 복수의 메모리 소자들이 버스들을 통해 서로 연결된 메모리 모듈 장치는: 하나의 데이터에 대하여 2개의 포트가 각기 할당되어 2포트중 어느 한 포트를 통해 입력된 데이터가 상기 메모리 소자에 전달되는 동시에 나머지 다른 포트를 통해 출력됨에 의해 데이터 버스들이 포인트 대 포인트 구조를 이루도록 하고, 하나의 코멘드 어드레스에 대하여도 2개의 포트가 각기 할당되어 2포트중 어느 한 포트를 통해 입력된 코멘드 어드레스가 상기 메모리 소자에 전달되는 동시에 나머지 다른 포트를 통해 출력됨에 의해 코멘드 어드레스 버스들도 포인트 대 포인트 구조를 이루도록 한 통합 버퍼들을 구비한다.
상기한 본 발명의 양상들에 따르면, 데이터와 코멘드 어드레스간의 동기제어 및 고주파수 동작의 구현이 용이하게 된다. 또한, 코멘드 어드레스의 핀수가 감소된다.
이하에서는 본 발명의 실시예들에 따른 메모리 모듈 장치가 첨부된 도면들을 참조하여 설명된다. 비록 다른 도면에 표시되어 있더라도 동일 내지 유사한 기능을 가지는 구성요소들은 동일 내지 유사한 참조부호로서 나타나 있다.
본 발명에서는 상기한 종래의 문제점들을 해결하기 위해 도 3 내지 도 5에 도시된 바와 같은 메모리 모듈 장치들이 개시된다. 즉, 도 3 내지 도 5는 본 발명의 제1 내지 제3 실시예에 따른 메모리 모듈 장치의 구성 블록도들이다.
먼저, 도 3에서, 복수의 메모리 소자들(10-17)이 칩세트(미도시)에서 연장된 버스들을 통해 서로 연결된 메모리 모듈 장치(101,201)는, 하나의 데이터에 대하여 2개의 포트(PO1,PO2)가 각기 할당되어 2포트중 어느 한 포트를 통해 입력된 데이터가 상기 메모리 소자에 전달되는 동시에 나머지 다른 포트를 통해 출력됨에 의해 데이터 버스들이 포인트 대 포인트 구조를 이루도록 한 데이터 버퍼들(40,42,44,46)과, 하나의 코멘드 어드레스에 대하여 2개의 포트(CP1,CP2)가 각기 할당되어 2포트중 어느 한 포트를 통해 입력된 코멘드 어드레스가 상기 메모리 소자에 전달되는 동시에 나머지 다른 포트를 통해 출력됨에 의해 코멘드 어드레스 버스들이 포인트 대 포인트 구조를 이루도록 한 코멘드 어드레스 레지스터들(20,30)을 구비한다.
결국, 도 3의 장치는 도 2와는 달리, CA 버스는 DQ 버스와 동일한 구조를 가짐을 알 수 있다. 즉, CA 버스도 DQ 버스와 동일하게 시스템내에서 포인트 대 포인트(point to point)구조를 가진다. 도 3의 메모리 모듈 장치는 하나의 신호에 대하여 2개의 포트(CP1,CP2)가 각기 할당된 CA 레지스터들(20,30)을 구비하므로, 도 2에서 언급된 문제를 해결할 수 있다.
그러므로, CA 레지스터는 한 포트를 통해 입력된 CA를 DRAM으로 전달하는 역할과 나머지 다른 포트를 통해 CA를 출력하는 역할을 수행한다. 이렇게 되면 코멘드 어드레스 버스와 데이터 버스가 동일한 구조로 되어 CA와 DQ의 동작 주파수를 같게 구현할 수 있다. 따라서, CA와 DQ 사이의 동기화가 비교적 쉽게 이루어진다. 이 때 CA의 주파수가 높으므로 하나의 코멘드를 멀티 틱(multi tick)에 걸쳐 정의함에 의해 CA의 핀(pin)수를 줄일 수 있음은 물론이다.
결국, 도 3의 장치구조는 종래의 기술에 비해 CA와 DQ의 동기화를 더 쉽게 해준다. 그렇지만, CA 레지스터들(20,30)이 각기 모듈 장치내의 중앙부분에 배치되어 수신된 CA를 DRAM들로 드라이브하기 때문에, CA 레지스터(20)와 DRAM (10)간의 거리와, CA 레지스터(20)와 DRAM (13)간의 거리가 각기 다르다. 이와 같이 CA 레지스터에서 각각의 디램까지의 거리가 서로 다르게 되면, 각 DRAM 도달하는 CA는 CA의 tPD (propagation delay) 만큼 딜레이를 갖는다. 일반적인 싱글 사이드(single side)ECC DRAM 모듈에 있어서 CA 레지스터는 한 방향으로 최대 5개의 DRAM을 구동하며, 더블(double) 사이드 모듈의 경우에 CA 레지스터는 한 방향으로 최대 10개의 DRAM을 구동한다. 통상적으로 5개의 DRAM 사이의 tPD의 차이는 400ps 이상이 되는데, 이 tPD의 차이가 고속 동작의 제약요소로서 기능하게 된다.
도 4는 본 발명에 따른 제2 실시예를 도시한 블록도이다. 도 4의 구조의 가장 큰 특징은 도 3과는 달리, 도 3에서 보여지는 CA 레지스터(20)와 DQ 버퍼(40)를 하나의 칩(chip)으로 통합한 통합 버퍼(25)를 갖는다는 것이다. 도 4에서 DQ 버스는 포인트 대 포인트 구조이고, CA 버스는 스터브 버스 구조이다. 이 경우 두 버스 사이의 차이가 존재하지만 하나의 통합 버퍼(25)가 CA와 DQ를 모두 처리하기 때문에, CA의 주파수를 DQ 주파수의 1/N으로 처리할 경우에 통합 버퍼(25)가 CA를 입력할 수 있는 시간은 충분하다. 이 구조의 장점은 하나의 통합 버퍼에서 CA와 데이터가 동시에 드라이브되므로 CA와 DQ간의 동기가 쉽게 구현된다. 또한 하나의 통합 버퍼가 구동해야 하는 DRAM의 개수가 도 3의 경우에 비해 절반으로 줄게 되어 CA의 tPD가 도 3 구조의 절반으로 줄게 된다. 따라서, 각 DRAM까지 CA가 도달하는 tPD의 차이가 줄어들어 동작 주파수는 훨씬 더 개선된다.
도 5는 본 발명에 따른 제3 실시예의 블록도이다. 도 5의 특징은 도 4의 구조와 같이 CA 레지스터와 DQ 버퍼를 하나의 칩으로 통합함은 물론, 나아가서 도 4의 구조와는 달리, DQ 버스와 CA 버스를 모두 포인트 대 포인트 버스 구조로 구현하였다는 것이다. 이렇게 되면 메모리 시스템에서 CA와 DQ는 동기되어 동작되므로 통합 버퍼는 CA와 DQ를 동기화시키는 문제로부터 자유롭게 된다. 더욱이, 하나의 통합 칩에서 CA와 데이터를 동시에 DRAM을 향해 구동하게 되므로, DRAM에서는 CA와 DQ사이에 동기가 쉽게 된다. 또한, 통합 버퍼가 구동해야 하는 DRAM의 수가 반으로 줄게 되어 CA의 tPD가 도 3의 경우에 비해 절반으로 줄게 된다. 따라서 각 DRAM까지 CA가 도달하는 tPD의 차이가 줄게 되어 동작 주파수를 좀 더 증진시킬 수 있게 된다. 또한 이 경우에는 CA의 주파수가 충분히 높음으로 하나의 코멘드를 멀티 틱(multi tick)에 걸쳐 정의함에 의해 CA의 핀 수를 줄일 수 있다.
도 4와 도 5에서, 모듈 상에서 DRAM에 전달되는 죄우 각각의 CA는 모듈 중앙에서 만날 수 있다. 이는 특히 ECC 모듈에서 9번째 DRAM을 중앙에 위치시키는 DRAM의 수가 에지에 비해 하나 더 많아지는 경우 유리하게 작용할 수 있다. 또한 본 발명에서 좌우에 각기 배치된 통합 버퍼가 독립적으로 동작할 수 있음에 착안하면 하나의 통합 버퍼를 사용한 모듈도 제작할 수 있다.
상기한 설명에서는 본 발명의 실시 예를 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 모듈의 세부적 연결구조를 다양한 형태로 변경할 수 있음은 물론이다.
상기한 바와 같이 본 발명에 따른 메모리 모듈 장치에 의하면, 데이터와 코멘드 어드레스간의 동기제어 및 고주파수 동작의 구현을 용이하게 하는 효과가 있다. 또한, 코멘드 어드레스의 핀수를 줄일 수 있는 효과도 있다.
도 1 및 도 2는 통상적인 메모리 모듈 장치의 구성블록도
도 3 내지 도 5는 본 발명의 제1 내지 제3 실시예에 따른 메모리 모듈 장치의 구성블록도들

Claims (7)

  1. 복수의 디램 메모리 소자들이 칩세트에서 연장된 버스들을 통해 서로 연결된 메모리 모듈 장치에 있어서:
    하나의 데이터에 대하여 2개의 포트가 각기 할당되어 2포트중 어느 한 포트를 통해 입력된 데이터가 상기 메모리 소자에 전달되는 동시에 나머지 다른 포트를 통해 출력됨에 의해 데이터 버스들이 포인트 대 포인트 구조를 이루도록 한 데이터 버퍼들과;
    하나의 코멘드 어드레스에 대하여 2개의 포트가 각기 할당되어 2포트중 어느 한 포트를 통해 입력된 코멘드 어드레스가 상기 메모리 소자에 전달되는 동시에 나머지 다른 포트를 통해 출력됨에 의해 코멘드 어드레스 버스들이 포인트 대 포인트 구조를 이루도록 한 코멘드 어드레스 레지스터들을 구비함을 특징으로 하는 메모리 모듈 장치.
  2. (삭제)
  3. 복수의 반도체 메모리 소자들이 칩세트에서 연장된 버스들을 통해 서로 연결된 메모리 모듈 장치에 있어서:
    하나의 데이터에 대하여 2개의 포트가 각기 할당되어 2포트중 어느 한 포트를 통해 입력되어진 데이터가 상기 메모리 소자에 전달되는 동시에 나머지 다른 포트를 통해 출력되는 것에 의해 데이터 버스들이 포인트 대 포인트 구조를 이루도록 하고, 하나의 코멘드 어드레스에 대하여 1개의 포트가 각기 할당되어 한 포트를 통해 입력되어진 코멘드 어드레스가 상기 메모리 소자에 전달됨에 의해 코멘드 어드레스 버스들이 스터브 구조를 이루도록 한 통합 버퍼들을 구비함을 특징으로 하는 메모리 모듈 장치.
  4. 제3항에 있어서, 상기 메모리 소자들은 디램들임을 특징으로 하는 메모리 모듈 장치.
  5. 제3항에 있어서, 상기 코멘드 어드레스의 전송 주파수는 데이터 전송 주파수의 1/N(여기서 N은 자연수)로 설정됨을 특징으로 하는 메모리 모듈 장치.
  6. 복수의 휘발성 메모리 소자들이 버스들을 통해 서로 연결된 메모리 모듈 장치에 있어서:
    하나의 데이터에 대하여 2개의 포트가 각기 할당되어 2포트중 어느 한 포트를 통해 입력된 데이터가 상기 메모리 소자에 전달되는 동시에 나머지 다른 포트를 통해 출력됨에 의해 데이터 버스들이 포인트 대 포인트 구조를 이루도록 하고, 하나의 코멘드 어드레스에 대하여도 2개의 포트가 각기 할당되어 2포트중 어느 한 포트를 통해 입력된 코멘드 어드레스가 상기 메모리 소자에 전달되는 동시에 나머지 다른 포트를 통해 출력됨에 의해 코멘드 어드레스 버스들도 포인트 대 포인트 구조를 이루도록 한 통합 버퍼들을 구비함을 특징으로 하는 메모리 모듈 장치.
  7. (삭제)
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