KR20020019375A - 고주파 클럭 신호의 주파수를 낮추어 어드레스 및커맨드의 동작 주파수로 사용하고 서로 다른 주파수의클럭 신호들을 수신하는 반도체 메모리 장치, 이를포함하는 메모리 모듈 및 시스템 메모리 모듈 - Google Patents

고주파 클럭 신호의 주파수를 낮추어 어드레스 및커맨드의 동작 주파수로 사용하고 서로 다른 주파수의클럭 신호들을 수신하는 반도체 메모리 장치, 이를포함하는 메모리 모듈 및 시스템 메모리 모듈 Download PDF

Info

Publication number
KR20020019375A
KR20020019375A KR1020000079186A KR20000079186A KR20020019375A KR 20020019375 A KR20020019375 A KR 20020019375A KR 1020000079186 A KR1020000079186 A KR 1020000079186A KR 20000079186 A KR20000079186 A KR 20000079186A KR 20020019375 A KR20020019375 A KR 20020019375A
Authority
KR
South Korea
Prior art keywords
clock signal
signal
address
command
frequency
Prior art date
Application number
KR1020000079186A
Other languages
English (en)
Other versions
KR100396885B1 (ko
Inventor
이동양
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to GB0225250A priority Critical patent/GB2379542B/en
Priority to GB0225252A priority patent/GB2379544B/en
Priority to GB0120457A priority patent/GB2370667B/en
Priority to GB0225251A priority patent/GB2379543B/en
Priority to TW090120621A priority patent/TW530207B/zh
Priority to CN01125164.6A priority patent/CN1343987B/zh
Priority to JP2001267266A priority patent/JP3960583B2/ja
Priority to DE10144247A priority patent/DE10144247B4/de
Priority to US09/946,166 priority patent/US6496445B2/en
Priority to DE10164917.7A priority patent/DE10164917B4/de
Publication of KR20020019375A publication Critical patent/KR20020019375A/ko
Application granted granted Critical
Publication of KR100396885B1 publication Critical patent/KR100396885B1/ko
Priority to JP2007047258A priority patent/JP4700636B2/ja

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4082—Address Buffers; level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 발명은 수신되는 고주파 클럭 신호의 주파수를 낮추어 어드레스 및 커맨드의 동작 주파수로 사용하고 서로 다른 주파수의 클럭신호들을 수신하는 반도체 메모리 장치, 이를 포함하는 메모리 모듈 및 시스템에 대하여 기술된다. 반도체 메모리 장치는 클럭 버퍼, 어드레스 버퍼, 커맨드 버퍼 및 데이터 버퍼를 포함한다. 클럭 버퍼는 외부 클럭 신호를 수신하여 외부 클럭 신호의 주파수 보다 낮은 주파수의 제1 내부 클럭 신호 및 외부 클럭 신호의 주파수와 동일한 주파수의 제2 내부 클럭 신호를 발생한다. 어드레스 버퍼는 제1 내부 클럭 신호에 응답하여 어드레스 신호를 수신하고, 커맨드 버퍼는 제1 내부 클럭 신호에 응답하여 커맨드 신호를 수신한다. 데이터 버퍼는 제2 내부 클럭 신호에 응답하여 데이터를 입출력한다. 이 반도체 메모리 장치는 시스템 내 메모리 콘트롤러 또는 마이크로 프로세서와 연결되는 메모리 모듈에 포함된다. 그러므로, 반도체 메모리 장치는 시스템의 클럭 주파수가 높아지더라도 이를 클럭버퍼에서 수신한 후 낮은 주파수의 내부 클럭 신호를 만들어 어드레스 신호 및 커맨드 신호의 동작 주파수로 사용하고, 시스템 클럭 주파수에 따라서 데이터를 입출력한다. 따라서, 반도체 메모리 장치는 고주파 시스템에 있어서 어드레스 신호 및 커맨드 신호의 고주파 동작 한계를 극복하면서 고주파 시스템 성능에 맞추어 데이터를 입출력하게 된다.

Description

고주파 클럭 신호의 주파수를 낮추어 어드레스 및 커맨드의 동작 주파수로 사용하고 서로 다른 주파수의 클럭 신호들을 수신하는 반도체 메모리 장치, 이를 포함하는 메모리 모듈 및 시스템 메모리 모듈{Semiconductor memory device lowering high frequency system clock signal for the use of operation frequency of address and command and receiving different frequency clock signals, memory module and system having the same}
본 발명은 메모리 장치, 메모리 모듈 및 시스템에 관한 것으로서, 특히 시스템의 클럭 주파수가 높아지더라도 낮은 주파수의 내부 클럭 신호를 만들어 어드레스 신호 및 커맨드 신호의 동작 주파수로 사용하고, 서로 다른 주파수를 갖는 클럭 신호들을 수신하는 반도체 메모리 장치 및 이를 포함하는 메모리 모듈 및 시스템에관한 것이다.
최근의 컴퓨터 시스템은 고성능 마이크로 콘트롤러(이하 "CPU"라고 칭함)의 개발에 따라 대용량의 데이터를 고속으로 처리하는 것이 요구된다. 이러한 요구는 CPU의 명령 구조(instruction structure) 및 기능 구조(functional organization)에 의하여 프로세서의 워드길이를 더 크게, 클럭 주파수를 증가시키고, 또한 데이터 버스폭을 크게 하는 등 CPU의 특성에 따른 것이다. 특히, 클럭 주파수의 증가는 CPU와 데이터를 상호 교환하는 메모리의 용량 및 데이터 전송속도를 크게 하도록 유도한다. 따라서, 메모리는 고주파의 시스템 클럭 신호에 맞추어 동작된다.
도 1은 메모리 콘트롤러(110)와 메모리 모듈(120)을 구비하는 일반적인 시스템 보드를 나타내는 도면이다. 메모리 콘트롤러(110)는 클럭 버스 라인, 어드레스 버스 라인, 커맨드 버스 라인, 및 데이터 버스 라인을 통하여 클럭 신호(CLK), 어드레스 신호(ADDR), 커맨드 신호(CMD) 및 데이터(DATA)를 메모리 모듈(120)로 전송한다. 메모리 모듈(120)은 일 예로써 8개의 메모리 칩들(101,102,…,108)을 내장하고 각 메모리 칩들(101,102,…,108)은 클럭 버스 라인, 어드레스 버스 라인, 커맨드 버스 라인 및 데이터 버스 라인과 연결된다.
시스템의 고기능화, 고성능화에 따라, 클럭 버스 라인에 실리는 클럭 신호(CLK)의 주파수가 높아진다. 고주파수의 클럭 신호(CLK)는 메모리 칩들(101,102,…,108)에 제공되어 메모리 칩들(101,102,…,108)의 동작을 제어하게 된다. 메모리 칩들(101,102,…,108)이 예컨대, 동기식 디램인 경우에, 클럭 신호(CLK)의 에지(edge)에 맞추어 커맨드 신호(CMD), 어드레스 신호(ADDR) 그리고데이터(DATA)를 수신 또는 입출력한다.
그런데, 도 1에서 보여주듯이, 메모리 칩들(101,102,…,108)로부터 입출력되는 데이터(DATA)들은 각 메모리 칩들(101,102,…,108)에 연결된 독립적인 데이터 라인을 통하여 데이터 버스 라인과 연결된다. 그리하여, 각각의 데이터 라인은 이와 연결되는 하나의 메모리 칩을 그 부하로 바라보게 된다. 이에 반하여 어드레스 버스 및 커맨드 버스는 메모리 칩들(101,102,…,108)에 직렬로 공유되어 연결되기 때문에, 어드레스 신호(ADDR) 및 커맨드 신호(CMD)는 8개 메모리 칩들(101,102,…, 108) 모두를 다 바라보는 부하를 갖게 된다.
그래서, 클럭 신호(CLK)의 고주파화에 따라 데이터 라인에 실리는 데이터(DATA)들은 해당 부하가 작기 때문에 클럭 신호(CLK)에 따라 고주파 동작이 가능하나, 어드레스 신호(ADDR) 및 커맨드 신호(CMD)는 해당 부하가 크기 때문에 클럭 신호(CLK)에 따른 고주파 동작에 한계가 있다.
도 2는 시스템 보드에 장착된 종래의 메모리 모듈(120)을 나타내는 도면이다. 시스템 보드에는 마이크로 프로세서(미도시) 또는 메모리 콘트롤러(미도시)와 연결되는 다수개의 버스 라인들이 배치되는 데, 대표적으로 클럭 버스(CLK), 어드레스 버스(ADDR) 및 커맨드 버스(CMD)가 배치된다. 메모리 모듈(100)은 다수개의 메모리 칩들(101,102,…,106), 위상 동기 회로(Phase Locked Loop: 이하 "PLL" 이라 칭함)(107) 및 레지스터(108)를 포함한다.
PLL(107)은 클럭 버스 라인에 실리는 클럭 신호(CLK)를 수신하여 다수개의 내부 클럭 신호들(ICLK0,ICLK1,ICLK2,…,ICLK6)을 발생시킨다. 내부 클럭신호들(ICLK0,ICLK1,ICLK2,…,ICLK6)은 동일한 슬루레이트와 듀티를 가지며 스큐 없이 이상적이라고 하자. 그리고 내부 클럭 신호들(ICLK0,ICLK1,ICLK2,…,ICLK6)은 클럭 신호(CLK)와 위상이 동기되기 때문에, 클럭 신호(CLK)의 주파수를 갖게 된다. 내부 클럭 신호 ICLK0는 레지스터(108)로 제공되고, 내부 클럭 신호들 ICLK1,ICLK2,…,ICLK6은 메모리 칩들(101,102,…,106)로 제공된다. 도 2에서는 하나의 클럭신호가 하나의 메모리 칩에 연결되는 것으로 되어 있으나, 실제 응용에서 하나의 클럭신호가 대응되는 메모리 칩은 가면적일 수 있다. 레지스터(108)는 내부클럭신호 ICLK0에 응답하여 어드레스 신호(ADDR) 및 커맨드 신호(CMD)를 수신한 후, 각 메모리 칩들(101,102,…,106)로 전송한다.
그런데, 메모리 모듈(120)은 하나의 클럭 신호(CLK)만을 수신하여 이를 다수개의 내부 클럭 신호들(ICLK0,ICLK1,ICLK2,…ICLK6)로 만들기 때문에, 고성능 시스템의 경우 클럭 신호(CLK)의 주파수가 높아지게 되면 이에 따라 내부 클럭 신호들(ICLK0,ICLK1,ICLK2,…,ICLK6)의 주파수도 높아지게 된다. 내부 클럭 신호들 ICLK1,ICLK2,…,ICLK6을 수신하여 이에 따라 동작되는 메모리 칩들(101,102,…,106)은 자체적으로 고주파 동작에 적합한 디바이스들로 구성될 수 있기 때문에 그 동작 상 문제될 것이 없지만, 레지스터(108)의 경우는 내부 클럭 신호 ICLK0의 주파수, 즉, 고주파수에 따라 어드레스 신호(ADDR) 및 커맨드 신호(CMD)를 수신하고, 이를 고주파수에 맞추어 메모리 칩들로 전달할 수 있을 지는 의심스럽다.
따라서, 클럭 신호(CLK)의 주파수가 높아지더라도 어드레스 신호(ADDR) 및커맨드 신호(CMD)의 동작 주파수를 임의로 낮추어 사용할 수 있고 레지스터(108)의 동작에 적합한 클럭 신호를 수신할 수 있는 메모리 장치 및 메모리 모듈이 요구된다.
본 발명의 목적은 클럭 신호의 주파수가 높아지더라도 어드레스 신호 및 커맨드 신호의 동작 주파수를 조절할 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 클럭 신호의 주파수가 높아지더라도 레지스터의 동작에 적합한 낮은 주파수의 클럭 신호를 수신할 수 있는 메모리 모듈 및 시스템을 포함하는 시스템을 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 메모리 콘트롤러와 메모리 모듈을 구비하는 일반적인 시스템 보드를 나타내는 도면이다.
도 2는 도 1의 시스템 보드에 장착된 메모리 모듈을 나타내는 도면이다.
도 3은 본 발명의 제1 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 4는 본 발명의 제2 실시예에 따른 반도체 메모리 장치를 포함하는 시스템 보드를 나타낸다.
도 5는 도 4의 반도체 메모리 장치를 나타내는 도면이다.
도 6은 도 3 및 도 5의 반도체 메모리 장치의 동작 타이밍을 나타내는 도면이다.
도 7은 본 발명의 제3 실시예에 따른 메모리 모듈을 포함하는 시스템을 나타내는 도면이다.
도 8은 본 발명의 제4 실시예에 따른 메모리 모듈을 포함하는 시스템을 나타내는 도면이다.
도 9는 본 발명의 제5 실시예에 따른 메모리 모듈을 포함하는 시스템을 나타내는 도면이다.
도 10은 본 발명의 제6 실시예에 따른 메모리 모듈을 포함하는 시스템을 나타내는 도면이다.
도 11은 본 발명의 제7 실시예에 따른 메모리 모듈을 포함하는 시스템을 나타내는 도면이다.
도 12는 본 발명의 제8 실시예에 따른 메모리 모듈을 포함하는 시스템을 나타내는 도면이다.
상기 목적을 달성하기 위하여 본 발명의 제1 실시예에 따른 반도체 메모리 장치는 외부 클럭 신호를 수신하여 외부 클럭 신호의 주파수 보다 낮은 주파수의 제1 내부 클럭 신호 및 외부 클럭 신호의 주파수와 동일한 주파수의 제2 내부 클럭 신호를 발생하는 클럭버퍼와, 제1 내부 클럭 신호에 응답하여 어드레스 신호를 수신하는 어드레스 버퍼와, 제1 내부 클럭 신호에 응답하여 커맨드 신호를 수신하는 커맨드 버퍼와, 제2 내부 클럭 신호에 응답하여 데이터를 입출력하는 데이터 버퍼를 구비한다.
상기 목적을 달성하기 위한 제2 실시예에 따른 반도체 메모리 장치는 외부로부터 수신되는 제1 클럭 신호, 제2 클럭 신호, 어드레스 신호 및 커맨드 신호에 응답하여 데이터를 입출력하는 데, 상기 제1 클럭신호에 연결되고, 이에 응답하여 상기 어드레스 신호를 수신하는 어드레스 버퍼와, 상기 제1 클럭 신호에 연결되고, 이에 응답하여 상기 커맨드 신호를 수신하는 커맨드 버퍼와, 상기 제2 클럭 신호에 연결되고, 이에 응답하여 상기 데이터를 입출력하는 데이터 버퍼를 구비한다.
상기 다른 목적을 달성하기 위하여 본 발명의 제3 실시예에 따른 고주파 시스템은 메모리 콘트롤러와, 메모리 콘트롤러와 연결되고 클럭 신호, 어드레스 신호, 커맨드 신호 및 데이터들이 각각 전달되는 다수개의 버스 라인들과, 버스 라인들을 통하여 메모리 콘트롤러와 연결되는 다수개의 반도체 메모리 장치들을 장착한 메모리 모듈을 포함한다. 바람직하기로, 반도체 메모리 장치는 메모리 콘트롤러로부터 클럭 신호를 수신하여, 클럭 신호의 주파수보다 낮은 주파수의 제1 내부 클럭 신호와 클럭 신호와 동일한 주파수의 제2 내부 클럭 신호로 발생한다. 제1 내부 클럭 신호는 반도체 메모리 장치 내 어드레스 버퍼와 커맨드 버퍼를 구동하는 신호로 사용되고, 제2 내부 클럭 신호는 데이터 버퍼를 구동하는 신호로 사용된다.
상기 다른 목적을 달성하기 위하여 본 발명의 제4 실시예에 따른 고주파 시스템은 제1 클럭 신호, 제2 클럭 신호, 어드레스 신호, 커맨드 신호 및 데이터를 발생하는 메모리 콘트롤러와, 상기 제1 클럭 신호, 상기 제2 클럭 신호, 상기 어드레스 신호, 상기 커맨드 신호 및 상기 데이터가 각각 실리는 버스 라인들을 통하여 상기 메모리 콘트롤러와 연결되는 다수개의 반도체 메모리 장치를 장착한 메모리 모듈을 포함한다. 제1 클럭 신호의 주파수는 제2 클럭 신호의 주파수 보다 낮다. 반도체 메모리 장치는 제1 클럭신호를 어드레스 버퍼와 커맨드 버퍼를 구동하는 데사용하고 제2 클럭 신호는 데이터 버퍼를 구동하는 데 사용한다.
상기 다른 목적을 달성하기 위하여 본 발명의 제5 실시예에 따른 시스템에는 제1 클럭 신호, 제2 클럭 신호, 어드레스 신호 및 커맨드 신호들의 버스 라인들이 배치되고 이들 버스 라인들과 연결되는 메모리 모듈을 포함한다.
상기 다른 목적을 달성하기 위한 본 발명의 제6 실시예에 따른 시스템에는 시스템 클럭 신호, 어드레스 신호 및 커맨드 신호들의 버스 라인들이 배치되고, 시스템 클럭 신호를 수신하여 제1 클럭 신호와 제2 클럭 신호를 발생하는 위상동기회로와 제1 클럭 신호, 제2 클럭 신호, 어드레스 신호 및 커맨드 신호 라인들과 연결되는 메모리 모듈을 포함한다.
상기 다른 목적을 달성하기 위한 본 발명의 제7 실시예의 메모리 모듈은 제1 클럭 신호에 연결되고 이에 응답하여 어드레스 신호 및 커맨드 신호를 수신하여 그 출력을 메모리 모듈의 한방향으로 제공하는 레지스터와, 제2 클럭 신호에 연결되고 이에 응답하여 레지스터로부터 출력되는 어드레스 신호 및 커맨드 신호를 수신하는 다수개의 메모리 칩들을 구비한다. 레지스터의 출력인 어드레스 신호 및 커맨드 신호는 메모리 모듈의 중앙에서 양방향으로 메모리 칩들에 연결될 수도 있다.
그리고, 상기 다른 목적을 달성하기 위한 본 발명의 제8 실시예의 메모리 모듈은 그 내부에 위상동기회로를 구비하고 제 2 클럭 신호와 동기되는 다수개의 내부 클럭 신호들을 발생시켜 메모리 칩들의 클럭신호와 연결시킨다.
바람직하기로, 제1 클럭 신호, 제2 클럭 신호, 어드레스 신호 및 커맨드 신호는 시스템 내에 장착되는 메모리 콘트롤러 또는 마이크로 프로세서로부터 제공되며, 제1 클럭 신호의 주파수는 제2 클럭 신호의 주파수 보다 낮은 것이 적합하다. 그리고, 메모리 모듈은 제1 클럭 신호 및 상기 제2 클럭 신호를 수신하는 2개 이상의 모듈 핀들을 구비한다.
이와 같은 본 발명의 반도체 메모리 장치에 의하면, 시스템의 클럭 주파수가 높아지더라도 이를 수신한 후 낮은 주파수의 내부 클럭 신호를 만들어 어드레스 신호 및 커맨드 신호의 동작 주파수로 사용하고, 시스템 클럭 주파수에 따라서 데이터를 입출력한다. 그리하여, 고주파 시스템에 있어서, 어드레스 신호 및 커맨드 신호의 고주파 동작 한계를 극복하면서 고주파 시스템 성능에 맞추어 데이터를 입출력하게 된다. 그리고, 본 발명의 메모리 모듈은 저주파 동작의 레지스터를 위해 사용되는 제1 클럭 신호와 고주파 동작의 메모리 칩들을 위해 사용되는 제2 클럭 신호를 수신한다. 그리하여, 메모리 모듈이 장착되는 시스템의 클럭 주파수가 높아지더라도, 메모리 모듈 내 동작 주파수 영역이 서로 다른 레지스터와 메모리 칩들은 해당 주파수의 클럭 신호들에 선택적으로 연결되어 안정적으로 동작한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 3은 본 발명의 제1 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다. 이를 참조하면, 반도체 메모리 장치(101)는 도 1의 메모리 모듈(120) 내에 포함되는 메모리 칩들 중 하나의 메모리 칩으로서, 클럭 버퍼(310), 어드레스버퍼(320), 커맨드 버퍼(330), 데이터 버퍼(340) 및 제어부(350)를 포함한다. 클럭 버퍼(310)는 클럭 버스에 실리는 클럭 신호(CLK)(이를 "외부 클럭 신호"라고 칭한다)를 수신하여 내부 클럭 신호들(CLK1,CLK2)을 발생시킨다. 이 때 클럭 버퍼(310)는 제어부(350)의 출력인 제어 신호(CTRL)에 응답하여 제1 내부 클럭 신호(CLK1)와 제2 내부 클럭 신호(CLK2)의 주파수를 결정하게 된다. 제어부(350)는 모드 레지스터 셋트(MDS:MODE REGISTER SET)로 구성되며 반도체 메모리 장치(101)의 파워-업 시에 제어 신호(CTRL)가 설정된다. 제어 신호(CTRL)는 파워-업 시 이외에 파워-다운 모드의 해제시에도 설정될 수도 있다.
제1 내부 클럭 신호(CLK1)의 주파수와 제2 내부 클럭 신호(CLK2)의 주파수는 제어 신호(CTRL)에 따라 다양하게 구성될 수 있는 데, 본 발명에서는 제1 내부 클럭 신호(CLK1)의 주파수가 제2 내부 클럭 신호(CLK2)의 주파수보다 낮은 경우에 대하여 설명하고자 한다. 여기에서, 제2 내부 클럭 신호(CLK2)의 주파수는 외부 클럭 신호(CLK)의 주파수와 거의 동일하다.
외부 클럭 신호(CLK)의 주파수가 예로써 400㎒이라고 하자. 그러면 제2 내부 클럭 신호(CLK2)는 400㎒의 주파수를 가지게 된다. 제1 내부 클럭 신호(CLK1)는 이의 반에 해당하는 200㎒의 주파수를 갖도록 발생되던지 아니면 이보다 낮은 100㎒의 주파수를 갖도록 발생된다. 이는 앞서 종래의 기술에서 설명한 바와 같이, 도 1에서 어드레스 신호(ADDR) 및 커맨드 신호(CMD)가 갖는 부하에 의한 이들 신호들의 고주파 동작의 한계를 극복하기 위해 외부 클럭 신호(CLK)의 주파수를 낮추어 내부 클럭 신호들 중의 하나로 사용하기 위한 방안이다.
따라서, 어드레스 버퍼(320)는 제1 내부 클럭 신호(CLK1)에 응답하여 어드레스 신호를 수신하고 커맨드 버퍼(330)도 제1 내부 클럭 신호(CLK1)에 응답하여 커맨드 신호(CMD)를 수신한다.
데이터 버퍼(340)는 제2 내부 클럭 신호(CLK2)에 응답하여 데이터(DATA)를 입출력한다. 앞서 언급한 대로, 제2 내부 클럭 신호(CLK2)는 외부 클럭 신호(CLK)의 주파수와 같으므로 400㎒ 주파수를 갖는다. 이는 시스템 보드에 장착되는 메모리 콘트롤러나 마이크로 프로세서의 동작 주파수이기도 한 외부 클럭 신호(CLK)에 맞추어 반도체 메모리 장치(101)가 데이터(DATA)를 입출력한다는 것을 의미한다.
따라서, 반도체 메모리 장치(101)는 고주파수의 외부 클럭 신호(CLK)를 수신하여 발생된 이보다 낮은 주파수의 제1 내부 클럭 신호(CLK1)에 의하여 어드레스 신호(ADDR) 및 커맨드 신호(CMD)를 처리하고, 외부 클럭 신호(CLK) 주파수와 동일한 제2 내부 클럭 신호(CLK2)에 의하여 데이터(DATA)를 입출력하기 때문에, 시스템 성능 측면에서 요구되는 고주파 동작에 잘 부합한다.
한편, 고주파 데이터를 래치 하기 위하여 데이터 버퍼(340)에는 데이터 스트로브 신호(STROBE)가 연결될 수 있다. 데이터 버퍼(340)는 데이터 스트로브 신호(STROBE)의 에지에 응답하여 데이터를 입출력하게 되는 데, 반도체 메모리 장치가 SDR(Single Data Rate) DRAM인 경우 스트로브 신호(STROBE)의 상승 에지 마다 또는 하강 에지 마다 데이터를 입출력하고, DDR DRAM인 경우에는 데이터 스트로브 신호(STROBE)의 상승 에지와 하강 에지 마다 데이터를 입출력한다.
도 4는 본 발명의 제2 실시예에 따른 반도체 메모리 장치를 포함하는 시스템보드를 나타낸다. 시스템 보드(400)는 메모리 콘트롤러(410)와 다수개의 메모리 칩들(401,402,…,408)을 포함하는 메모리 모듈(420)로 구성된다. 메모리 콘트롤러(410)는 제1 클럭신호(CLK1), 제2 클럭신호(CLK2), 어드레스 신호(ADDR), 커맨드 신호(CMD) 및 데이터 신호(DATA) 등을 발생하고, 각 신호들을 클럭 버스, 어드레스 버스, 커맨드 버스 및 데이터 버스로 전송한다. 메모리 모듈(420) 내 메모리 칩들(401,402,…,408)은 클럭 버스, 어드레스 버스, 커맨드 버스 및 데이터 버스와 연결되고, 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2), 어드레스 신호(ADDR), 커맨드 신호(CMD) 및 데이터 신호(DATA)를 수신한다.
도 5는 도 4의 메모리 모듈(420) 내 하나의 메모리 칩(401)을 예로써 나타내는 도면이다. 메모리 칩(401)은 어드레스 버퍼(520), 커맨드 버퍼(530) 및 데이터 버퍼(540)를 포함한다. 어드레스 버퍼(520)는 제1 클럭 신호(CLK1)와 어드레스 신호(ADDR)에 연결되고, 커맨드 버퍼(530)는 제1 클럭 신호(CLK1)와 커맨드 신호(CMD)에 연결된다. 데이터 버퍼(540)는 제2 클럭 신호(CLK2)와 데이터 신호(DATA)에 연결된다.
제1 실시예 및 제2 실시예의 메모리 칩의 동작은 도 6의 타이밍도에 도시되어 있다. 제1 실시예의 외부 클럭 신호(CLK) 주파수에 비하여 제1 내부 클럭 신호(CLK1)의 주파수는 그의 반에 해당한다. 제2 실시예의 제2 클럭 신호(CLK2)는 제1 실시예의 외부 클럭 신호(CLK)와 거의 동일한 주파수를 갖는다. 어드레스 신호(ADDR) 및 커맨드 신호(CMD)는 제1 내부 클럭 신호(CLK1)의 상승 에지에 대해 셋업-홀드 시간 마진을 갖게 된다. 반도체 메모리 장치가 SDR(Single Data Rate)DRAM인 경우 데이터 터미널(DQ)을 통하는 데이터들은 외부 클럭 신호(CLK)와 같은 주파수를 갖는 제2 내부 클럭 신호(CLK2)의 상승 에지 마다 입력 또는 출력된다. 그리고, 반도체 메모리 장치가 DDR DRAM인 경우에는 데이터 터미널(DQ)을 통해 출력되는 데이터들은 제2 내부 클럭 신호(CLK2)의 상승 에지와 하강 에지 마다 출력된다.
한편, 제1 실시예 및 제2 실시예의 메모리 칩에 포함되는 데이터 버퍼가 데이터 스트로브 신호(STROBE)에 연결되는 경우에는 데이터 스트로브 신호(STROBE)의 에지에 응답하여 데이터를 입출력한다. 즉, 도 6에 도시된 데이터 스트로브 신호(STROBE)의 상승 에지와 하강 에지 마다 데이터를 출력하는 데, 이는 DDR DRAM의 경우이다.
도 7은 본 발명의 제3 실시예에 따른 메모리 모듈(700)을 나타내는 도면이다. 메모리 모듈(700)은 다수개의 메모리 칩들(701,702,…,706)과 레지스터(710)를 포함한다. 레지스터(710)는 시스템 보드 상의 제1 클럭 신호(CLK1), 어드레스 신호(ADDR) 및 커맨드 신호(CMD)와 연결된다. 레지스터(710)는 제1 클럭 신호(CLK1)에 응답하여 수신되는 어드레스 신호(ADDR) 및 커맨드 신호(CMD)를 메모리 칩들(701,702,…,706)로 전송한다. 레지스터(710)로부터 출력되는 어드레스 신호(ADDR) 및 커맨드 신호(CMD)는 메모리 모듈(700)의 한쪽 방향에서 각 메모리 칩들(701,702,…,706)로 제공된다. 메모리 칩들(701,702,…,706)은 시스템 보드 상의 제2 클럭 신호(CLK2)와 레지스터(710)로부터 출력되는 어드레스 신호(ADDR) 및 커맨드 신호(CMD)와 연결된다.
한편, 메모리 모듈(700) 내 레지스터(710) 없이 제1 클럭 신호(CLK1)와 어드레스 신호(ADDR) 그리고 커맨드 신호(CMD)는 바로 메모리 칩들(701,702,…,706)로 제공될 수 있다. 이 때, 제1 클럭 신호(CLK1)는 어드레스 신호(ADDR)와 커맨드 신호(CMD)를 각각 수신하는 어드레스 버퍼와 커맨드 버퍼를 구동하게 된다. 그리고, 제2 클럭 신호(CLK2)는 데이터 버퍼들을 구동하게 된다. 즉, 낮은 주파수의 제1 클럭 신호(CLK1)는 어드레스 신호(ADDR)와 커맨드 신호(CMD)의 동작 주파수로 사용하고 높은 주파수의 제2 클럭 신호(CLK2)는 데이터를 입출력하는 데 사용한다.
제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2), 어드레스 신호(ADDR) 및 커맨드 신호(CMD)는 메모리 콘트롤러(미도시)나 마이크로 프로세서(미도시)에 의하여 제공되고, 시스템 보드를 달리는 버스 라인들을 통하여 디바이스들 특히, 메모리 모듈(700)과 연결된다.
도 8은 본 발명의 제4 실시예로서, 레지스터(710)에서 출력되는 어드레스 신호(ADDR) 라인 및 커맨드 신호(CMD) 라인이 메모리 모듈(700')의 중앙으로부터 각 메모리 칩들(701,702,…,706)과 연결되는 구조를 나타낸다. 이는 도 2의 메모리 모듈(700) 내 메모리 칩 701과 메모리 칩 706에 연결되는 어드레스 신호(ADDR) 및 커맨드 신호(CMD)의 라인 부하가 서로 달라 스큐가 발생할 수 있는 문제점을 줄이는 하나의 방법이 된다.
제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2)는 메모리 콘트롤러나 마이크로 프로세서에 의해 직접 제공되는 것에 반하여, 시스템 보드 상의 시스템 클럭 신호(CLK)를 수신하는 위상동기회로(PLL)에 의해 발생될 수 있는 데, 이는 본 발명의 제5 실시예로서 도 9에 도시되어 있다. 그리고, 본 발명의 제6 실시예인 도 10은 도 9의 레지스터(910)에서 출력되는 어드레스 신호(ADDR) 라인 및 커맨드 신호(CMD) 라인이 메모리 모듈(900')의 중앙으로부터 각 메모리 칩들(901,902,…,906)과 연결되는 구조를 나타낸다.
도 7 내지 도 10의 동작은 거의 동일한데, 대표적으로 도 7을 예로 설명한다. 제1 클럭 신호(CLK1)의 주파수는 제2 클럭 신호(CLK2)의 주파수에 비하여 낮다. 낮은 주파수의 제1 클럭 신호(CLK1)는 레지스터(710)의 동작 클럭 신호로 사용되고, 높은 주파수의 제2 클럭 신호(CLK2)는 메모리 칩들(701,702,…,706)의 동작 클럭 신호로 사용된다. 이는 메모리 칩들(701,702,…,706)의 동작 속도에 비하여 상대적으로 그 동작 속도가 느린 레지스터(710)의 성능을 맞추기 위함이다. 메모리 칩들(701,702,…,706)은 고속 동작의 동기식 디램들로 구성될 수 있는 데, DDR DRAM 또는 SDR DRAM 등이다.
따라서, 메모리 모듈(700)은 종래의 메모리 모듈이 하나의 클럭 신호를 수신하여 이를 메모리 모듈 전체로 배분시키던 것과는 달리, 두 개의 클럭 신호들(CLK1,CLK2)을 수신하여 이를 동작 주파수가 다른 디바이스들, 즉 레지스터(710)와 메모리 칩들(701,702,…,706)에 각각 연결시킨다. 그리하여 메모리 모듈(700)은 2개의 클럭 신호(CLK1,CLK2)를 수신하는 데 사용되는 모듈 핀들을 각각 구비한다. 본 실시예에서는 2개의 클럭 신호, 즉 제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2)를 예를 들어 설명하고 있지만, 2개 이상의 서로 다른 주파수를 갖는 클럭 신호들을 수신하여 이들을 해당 주파수별로 동작되는 디바이스군들에 각각연결시킬 수 있음은 물론이다.
따라서, 도 7 내지 도 10의 메모리 모듈들(700,700',900,900')은 메모리 모듈 내 동작 주파수 영역이 서로 다른 레지스터와 메모리 칩들이 해당 주파수의 클럭 신호들에 선택적으로 연결되기 때문에, 특히 동작 주파수가 낮은 레지스터는 안정적으로 동작한다.
도 11은 본 발명의 제7 실시예에 따른 메모리 모듈(1100)을 나타내는 도면이다. 메모리 모듈(1100)은 도 7의 메모리 모듈(700)과 거의 동일하다. 다만, 도 2의 메모리 모듈(700)에서는 제2 클럭 신호(CLK2)를 수신하여 이를 메모리 칩들(701,702,…,706)에 바로 연결시키는 것에 비하여, 본 실시예의 메모리 모듈(1100)은 제2 클럭 신호(CLK2)를 수신하여 이를 위상동기회로(1120)에 연결시킨다는 점에서 차이가 있다. 설명의 중복을 피하기 위하여 동일한 구성요소인 레지스터(1110)와 메모리 칩들(1101,1102,…,1106)에 대한 설명은 생략된다.
위상 동기 회로(PLL)(1120)는 제2 클럭 신호(CLK2)를 수신하여 다수개의 내부 클럭 신호들(ICLK1,ICLK2,…,ICLK6)을 발생시키고, 각각의 내부 클럭 신호들(ICLK1,ICLK2,…,ICLK6)을 메모리 칩들(1101,1102,…,1106)에 연결시킨다. 내부 클럭 신호들(ICLK1,ICLK2,…,ICLK6)은 동일한 슬루레이트와 듀티를 가지며 스큐 없이 이상적이며, 제2 클럭 신호(CLK2)와 위상이 동기되기 때문에 제2 클럭 신호(CLK2)의 주파수를 갖게 된다. 따라서, 내부 클럭 신호들(ICLK1,ICLK2,…,ICLK6)도 높은 주파수를 갖게 된다.
한편, 본 발명의 제8 실시예인 도 12는 레지스터(1110)에서 출력되는 어드레스 신호(ADDR) 라인 및 커맨드 신호(CMD) 라인이 메모리 모듈(1100')의 중앙으로부터 각 메모리 칩들(1101,1102,…,1106)과 연결되는 구조를 나타낸다. 이는 도 8에서 설명한 바와 같이, 도 11의 메모리 모듈(1100) 내 메모리 칩 1101과 메모리 칩 1106에 연결되는 어드레스 신호(ADDR) 및 커맨드 신호(CMD)의 라인 부하가 서로 달라 스큐가 발생할 수 있는 문제점을 줄이는 하나의 방법이 된다.
따라서, 도 11 및 도 12의 메모리 모듈은 도 7 내지 도 10의 메모리 모듈들(700,700',900,900')과 마찬가지로, 메모리 모듈이 장착되는 시스템의 클럭 주파수가 높아지더라도 메모리 모듈 내 동작 주파수 영역이 서로 다른 레지스터와 메모리 칩들은 해당 주파수의 클럭 신호들에 선택적으로 연결되기 때문에 안정적으로 동작한다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명의 반도체 메모리 장치에 의하면, 시스템의 클럭 주파수가 높아지더라도 이를 수신한 후 낮은 주파수의 내부 클럭 신호를 만들어 어드레스 신호 및 커맨드 신호의 동작 주파수로 사용하고, 시스템 클럭 주파수에 따라 데이터를 입출력한다. 그리하여, 고주파 시스템에 있어서, 어드레스 신호 및 커맨드 신호의고주파 동작 한계를 극복하면서 고주파 시스템 성능에 맞추어 데이터를 입출력하게 된다.
또한, 본 발명의 메모리 모듈은 저주파 동작의 레지스터를 위해 사용되는 제1 클럭 신호와 고주파 동작의 메모리 칩들을 위해 사용되는 제2 클럭 신호를 수신한다. 그리하여, 메모리 모듈이 장착되는 시스템의 클럭 주파수가 높아지더라도, 메모리 모듈 내 동작 주파수 영역이 서로 다른 레지스터와 메모리 칩들은 해당 주파수의 클럭 신호들에 선택적으로 연결되기 때문에 안정적으로 동작한다.

Claims (48)

  1. 외부 클럭 신호를 수신하여 상기 외부 클럭 신호의 주파수 보다 낮은 주파수의 제1 내부 클럭 신호 및 상기 외부 클럭 신호의 주파수와 동일한 주파수의 제2 내부 클럭 신호를 발생하는 클럭버퍼;
    상기 제1 내부 클럭 신호에 응답하여 어드레스 신호를 수신하는 어드레스 버퍼; 및
    상기 제2 내부 클럭 신호에 응답하여 데이터를 입출력하는 데이터 버퍼를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 반도체 메모리 장치는
    상기 제1 내부 클럭 신호에 응답하여 커맨드 신호를 수신하는 커맨드 버퍼를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 반도체 메모리 장치는
    상기 제1 내부 클럭 신호의 주파수는 상기 외부 클럭 신호 주파수의 역의 정수배에 해당하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 데이터 버퍼는
    데이터 스트로브 신호의 에지 마다 상기 데이터를 입출력하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 외부 클럭 신호를 수신한 후 제어신호에 응답하여 상기 외부 클럭 신호의 주파수 보다 낮은 주파수의 제1 내부 클럭 신호 및 상기 외부 클럭 신호의 주파수와 동일한 주파수의 제2 내부 클럭 신호를 발생하는 클럭 버퍼;
    상기 제1 내부 클럭 신호 및 상기 제2 내부 클럭 신호의 주파수를 결정하는 제어부;
    상기 제1 내부 클럭 신호에 응답하여 어드레스 신호를 수신하는 어드레스 버퍼;
    상기 제1 내부 클럭 신호에 응답하여 커맨드 신호를 수신하는 커맨드 버퍼; 및
    상기 제2 내부 클럭 신호에 응답하여 데이터를 입출력하는 데이터 버퍼를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 제어부의 상기 제어 신호는
    모드 레지스터 세트에 저장되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제5항에 있어서, 상기 제어부의 상기 제어 신호는
    상기 반도체 메모리 장치의 파워-업(power-up) 시 또는 파워-다운 모드 해제시에 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제5항에 있어서, 상기 제어부의 상기 제어 신호는
    상기 제1 내부 클럭 신호가 상기 외부 클럭 신호의 어느 에지와 동기되는 지를 결정하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제5항에 있어서, 상기 데이터 버퍼는
    데이터 스트로브 신호의 에지 마다 상기 데이터를 입출력하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제5항에 있어서, 상기 반도체 메모리 장치는
    상기 제1 내부 클럭 신호의 주파수는 상기 외부 클럭 신호 주파수의 역의 정수배에 해당하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 메모리 콘트롤러;
    상기 메모리 콘트롤러와 연결되고 클럭 신호, 어드레스 신호, 커맨드 신호 및 데이터들이 각각 전달되는 다수개의 버스 라인들; 및
    상기 버스 라인들을 통하여 상기 메모리 콘트롤러와 연결되는 다수개의 반도체 메모리 장치를 장착한 메모리 모듈을 포함하는 고주파 시스템(high frequency system)에 있어서,
    상기 반도체 메모리 장치는
    상기 클럭 신호를 수신하여 상기 클럭 신호의 주파수 보다 낮은 주파수의 제1 내부 클럭 신호 및 상기 클럭 신호의 주파수와 동일한 주파수의 제2 내부 클럭 신호를 발생하는 클럭버퍼;
    상기 제1 내부 클럭 신호 및 상기 제2 내부 클럭 신호의 주파수를 결정하는 제어신호를 발생하고 상기 제어신호는 상기 클럭 버퍼에 연결되는 제어부;
    상기 제1 내부 클럭 신호에 응답하여 상기 어드레스 신호를 수신하는 어드레스 버퍼;
    상기 제1 내부 클럭 신호에 응답하여 상기 커맨드 신호를 수신하는 커맨드 버퍼; 및
    상기 제2 내부 클럭 신호에 응답하여 데이터를 입출력하는 데이터 버퍼를 구비하는 것을 특징으로 하는 고주파 시스템.
  12. 제11항에 있어서, 상기 고주파 시스템은
    상기 메모리 콘트롤러 대신에 마이크로 프로세서를 구비하는 것을 특징으로 하는 고주파 시스템.
  13. 제11항에 있어서, 상기 제어부의 상기 제어 신호는
    모드 레지스터 세트에 저장되는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제11항에 있어서, 상기 제어부의 상기 제어 신호는
    상기 반도체 메모리 장치의 파워-업(power-up) 시 또는 파워-다운 모드 해제시에 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제11항에 있어서, 상기 제어부의 상기 제어 신호는
    상기 제1 내부 클럭 신호가 상기 외부 클럭 신호의 어느 에지와 동기되는 지를 결정하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제11항에 있어서, 상기 데이터 버퍼는
    데이터 스트로브 신호의 에지 마다 상기 데이터를 입출력하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제11항에 있어서, 상기 반도체 메모리 장치는
    상기 제1 내부 클럭 신호의 주파수는 상기 클럭 신호 주파수의 역의 정수배에 해당하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제1 클럭 신호, 제2 클럭 신호, 어드레스 신호, 커맨드 신호 및 데이터를 발생하는 메모리 콘트롤러; 및
    상기 제1 클럭 신호, 상기 제2 클럭 신호, 상기 어드레스 신호, 상기 커맨드 신호 및 상기 데이터가 각각 실리는 버스 라인들을 통하여 상기 메모리 콘트롤러와 연결되는 다수개의 반도체 메모리 장치를 장착한 메모리 모듈을 포함하는 고주파 시스템(high frequency system)에 있어서,
    상기 반도체 메모리 장치는
    상기 제1 클럭 신호에 연결되고, 이에 응답하여 상기 어드레스 신호를 수신하는 어드레스 버퍼;
    상기 제1 클럭 신호에 연결되고, 이에 응답하여 상기 커맨드 신호를 수신하는 커맨드 버퍼; 및
    상기 제2 클럭 신호에 연결되고, 이에 응답하여 데이터를 입출력하는 데이터 버퍼를 구비하는 것을 특징으로 하는 시스템.
  19. 제18항에 있어서, 상기 고주파 시스템은
    상기 메모리 콘트롤러 대신에 마이크로 프로세서를 구비하는 것을 특징으로 하는 시스템.
  20. 제18항에 있어서, 상기 데이터 버퍼는
    데이터 스트로브 신호의 에지 마다 상기 데이터를 입출력하는 것을 특징으로 하는 시스템.
  21. 제1 클럭 신호, 제2 클럭 신호, 어드레스 신호 및 커맨드 신호들의 버스 라인들과 연결되고 다수개의 메모리 칩들이 장착되는 메모리 모듈을 갖는 시스템에 있어서, 상기 메모리 칩들 각각은
    상기 제1 클럭 신호에 연결되고 이에 응답하여 상기 어드레스 신호를 수신하는 어드레스 버퍼;
    상기 제1 클럭 신호에 연결되고 이에 응답하여 상기 커맨드 신호를 수신하는 커맨드 버퍼; 및
    상기 제2 클럭 신호에 연결되고 이에 응답하여 데이터들을 입출력하는 데이터 버퍼를 구비하는 것을 특징으로 하는 시스템.
  22. 제21항에 있어서, 상기 제1 클럭 신호, 상기 제2 클럭 신호, 상기 어드레스 신호 및 상기 커맨드 신호는
    상기 시스템 내에 장착되는 메모리 콘트롤러 또는 마이크로 프로세서로부터 제공되는 것을 특징으로 하는 시스템.
  23. 제21항에 있어서, 상기 제1 클럭 신호는
    상기 제2 클럭 신호의 주파수 보다 낮은 주파수를 갖는 것을 특징으로 하는 시스템.
  24. 제21항에 있어서, 상기 메모리 모듈은
    상기 제1 클럭 신호 및 상기 제2 클럭 신호를 수신하는 2개 이상의 모듈 핀들을 구비하는 것을 특징으로 하는 시스템.
  25. 제1 클럭 신호, 제2 클럭 신호, 어드레스 신호 및 커맨드 신호들의 버스 라인들이 배치되고 이들 버스 라인들과 연결되는 메모리 모듈을 갖는 시스템에 있어서, 상기 메모리 모듈은
    상기 제1 클럭 신호에 연결되고 이에 응답하여 상기 어드레스 신호 및 상기 커맨드 신호를 수신하고 그 출력을 상기 메모리 모듈의 한방향으로 제공하는 레지스터; 및
    상기 제2 클럭 신호에 연결되고 이에 응답하여 상기 레지스터로부터 출력되어 상기 어드레스 신호 및 상기 커맨드 신호를 수신하는 다수개의 메모리 칩들을 구비하는 것을 특징으로 하는 시스템.
  26. 제25항에 있어서, 상기 제1 클럭 신호, 상기 제2 클럭 신호, 상기 어드레스 신호 및 상기 커맨드 신호는
    상기 시스템 내에 장착되는 메모리 콘트롤러 또는 마이크로 프로세서로부터제공되는 것을 특징으로 하는 시스템.
  27. 제25항에 있어서, 상기 제1 클럭 신호는
    상기 제2 클럭 신호의 주파수 보다 낮은 주파수를 갖는 것을 특징으로 하는 시스템.
  28. 제25항에 있어서, 상기 메모리 모듈은
    상기 제1 클럭 신호 및 상기 제2 클럭 신호를 수신하는 2개 이상의 모듈 핀들을 구비하는 것을 특징으로 하는 시스템.
  29. 제1 클럭 신호, 제2 클럭 신호, 어드레스 신호 및 커맨드 신호들의 버스 라인들이 배치되고 이들 버스 라인들과 연결되는 메모리 모듈을 갖는 시스템에 있어서, 상기 메모리 모듈은
    상기 제1 클럭 신호에 연결되고 이에 응답하여 상기 어드레스 신호 및 상기 커맨드 신호를 수신하고 그 출력을 상기 메모리 모듈의 중앙에서 양방향으로 제공하는 레지스터; 및
    상기 제2 클럭 신호에 연결되고 이에 응답하여 상기 레지스터로부터 출력되어 상기 어드레스 신호 및 상기 커맨드 신호를 수신하는 다수개의 메모리 칩들을 구비하는 것을 특징으로 하는 시스템.
  30. 제29항에 있어서, 상기 제1 클럭 신호, 상기 제2 클럭 신호, 상기 어드레스 신호 및 상기 커맨드 신호는
    상기 시스템 내에 장착되는 메모리 콘트롤러 또는 마이크로 프로세서로부터 제공되는 것을 특징으로 하는 시스템.
  31. 제29항에 있어서, 상기 제1 클럭 신호는
    상기 제2 클럭 신호의 주파수 보다 낮은 주파수를 갖는 것을 특징으로 하는 시스템.
  32. 제29항에 있어서, 상기 메모리 모듈은
    상기 제1 클럭 신호 및 상기 제2 클럭 신호를 수신하는 2개 이상의 모듈 핀들을 구비하는 것을 특징으로 하는 시스템.
  33. 시스템 클럭 신호, 어드레스 신호 및 커맨드 신호들의 버스 라인들이 배치되고 이들 버스 라인들과 연결되는 메모리 모듈을 갖는 시스템에 있어서,
    상기 시스템은
    상기 시스템 클럭 신호를 수신하여 제1 클럭 신호 및 제2 클럭 신호를 발생하는 위상동기회로를 구비하고,
    상기 메모리 모듈은
    상기 제1 클럭 신호에 연결되고 이에 응답하여 상기 어드레스 신호 및 상기커맨드 신호를 수신하고 그 출력을 상기 메모리 모듈의 한방향으로 제공하는 레지스터; 및
    상기 제2 클럭 신호에 연결되고 이에 응답하여 상기 레지스터로부터 출력되어 상기 어드레스 신호 및 상기 커맨드 신호를 수신하는 다수개의 메모리 칩들을 구비하는 것을 특징으로 하는 시스템.
  34. 제33항에 있어서, 상기 시스템 클럭 신호, 상기 어드레스 신호 및 상기 커맨드 신호는
    상기 시스템 내에 장착되는 메모리 콘트롤러 또는 마이크로 프로세서로부터 제공되는 것을 특징으로 하는 시스템.
  35. 제33항에 있어서, 상기 제1 클럭 신호는
    상기 제2 클럭 신호의 주파수 보다 낮은 주파수를 갖는 것을 특징으로 하는 시스템.
  36. 제33항에 있어서, 상기 메모리 모듈은
    상기 제1 클럭 신호 및 상기 제2 클럭 신호를 수신하는 2개 이상의 모듈 핀들을 구비하는 것을 특징으로 하는 시스템.
  37. 시스템 클럭 신호, 어드레스 신호 및 커맨드 신호들의 버스 라인들이 배치되고 이들 버스 라인들과 연결되는 메모리 모듈을 갖는 시스템에 있어서,
    상기 시스템은
    상기 시스템 클럭 신호를 수신하여 제1 클럭 신호 및 제2 클럭 신호를 발생하는 위상동기회로를 구비하고,
    상기 메모리 모듈은
    상기 제1 클럭 신호에 연결되고 이에 응답하여 상기 어드레스 신호 및 상기 커맨드 신호를 수신하고 그 출력을 상기 메모리 모듈의 중앙에서 양방향으로 제공하는 레지스터; 및
    상기 제2 클럭 신호에 연결되고 이에 응답하여 상기 레지스터로부터 출력되어 상기 어드레스 신호 및 상기 커맨드 신호를 수신하는 다수개의 메모리 칩들을 구비하는 것을 특징으로 하는 시스템.
  38. 제37항에 있어서, 상기 시스템 클럭 신호, 상기 어드레스 신호 및 상기 커맨드 신호는
    상기 시스템 내에 장착되는 메모리 콘트롤러 또는 마이크로 프로세서로부터 제공되는 것을 특징으로 하는 시스템.
  39. 제37항에 있어서, 상기 제1 클럭 신호는
    상기 제2 클럭 신호의 주파수 보다 낮은 주파수를 갖는 것을 특징으로 하는 시스템.
  40. 제37항에 있어서, 상기 메모리 모듈은
    상기 제1 클럭 신호 및 상기 제2 클럭 신호를 수신하는 2개 이상의 모듈 핀들을 구비하는 것을 특징으로 하는 시스템.
  41. 제1 클럭 신호, 제2 클럭 신호, 어드레스 신호 및 커맨드 신호들의 버스 라인들이 배치되고 이들 버스 라인들과 연결되는 메모리 모듈을 갖는 시스템에 있어서, 상기 메모리 모듈은
    상기 제1 클럭 신호에 연결되고 이에 응답하여 상기 어드레스 신호 및 상기 커맨드 신호를 수신하고 그 출력을 상기 메모리 모듈의 한방향으로 제공하는 레지스터;
    상기 제2 클럭 신호에 연결되고 이와 위상 동기되는 다수개의 내부 클럭 신호들을 발생하는 위상 동기 회로; 및
    상기 내부 클럭 신호에 각각 연결되고 이에 응답하여 상기 레지스터로부터 출력되어 상기 어드레스 신호 및 상기 커맨드 신호를 수신하는 다수개의 메모리 칩들을 구비하는 것을 특징으로 하는 시스템.
  42. 제41항에 있어서, 상기 제1 클럭 신호, 상기 제2 클럭 신호, 상기 어드레스 신호 및 상기 커맨드 신호는
    상기 시스템 내에 장착되는 메모리 콘트롤러 또는 마이크로 프로세서로부터제공되는 것을 특징으로 하는 시스템.
  43. 제41항에 있어서, 상기 제1 클럭 신호는
    상기 제2 클럭 신호의 주파수 보다 낮은 주파수를 갖는 것을 특징으로 하는 시스템.
  44. 제41항에 있어서, 상기 메모리 모듈은
    상기 제1 클럭 신호 및 상기 제2 클럭 신호를 수신하는 2개 이상의 모듈 핀들을 구비하는 것을 특징으로 하는 시스템.
  45. 제1 클럭 신호, 제2 클럭 신호, 어드레스 신호 및 커맨드 신호들의 버스 라인들이 배치되고 이들 버스 라인들과 연결되는 메모리 모듈을 갖는 시스템에 있어서, 상기 메모리 모듈은
    상기 제1 클럭 신호에 연결되고 이에 응답하여 상기 어드레스 신호 및 상기 커맨드 신호를 수신하고 그 출력을 상기 메모리 모듈의 중앙에서 양방향으로 제공하는 레지스터;
    상기 제2 클럭 신호에 연결되고 이와 위상 동기되는 다수개의 내부 클럭 신호들을 발생하는 위상 동기 회로; 및
    상기 내부 클럭 신호에 각각 연결되고 이에 응답하여 상기 레지스터로부터 출력되어 상기 어드레스 신호 및 상기 커맨드 신호를 수신하는 다수개의 메모리 칩들을 구비하는 것을 특징으로 하는 시스템.
  46. 제45항에 있어서, 상기 제1 클럭 신호, 상기 제2 클럭 신호, 상기 어드레스 신호 및 상기 커맨드 신호는
    상기 시스템 내에 장착되는 메모리 콘트롤러 또는 마이크로 프로세서로부터 제공되는 것을 특징으로 하는 시스템.
  47. 제45항에 있어서, 상기 제1 클럭 신호는
    상기 제2 클럭 신호의 주파수 보다 낮은 주파수를 갖는 것을 특징으로 하는 시스템.
  48. 제45항에 있어서, 상기 메모리 모듈은
    상기 제1 클럭 신호 및 상기 제2 클럭 신호를 수신하는 2개 이상의 모듈 핀들을 구비하는 것을 특징으로 하는 시스템.
KR10-2000-0079186A 2000-09-05 2000-12-20 고주파 클럭 신호의 주파수를 낮추어 어드레스 및커맨드의 동작 주파수로 사용하고 서로 다른 주파수의클럭 신호들을 수신하는 반도체 메모리 장치, 이를포함하는 메모리 모듈 및 시스템 메모리 모듈 KR100396885B1 (ko)

Priority Applications (11)

Application Number Priority Date Filing Date Title
TW090120621A TW530207B (en) 2000-09-05 2001-08-22 Semiconductor memory device having altered clock frequency for address and/or command signals, and memory module and system having the same
GB0225252A GB2379544B (en) 2000-09-05 2001-08-22 System comprising memory module
GB0120457A GB2370667B (en) 2000-09-05 2001-08-22 Semiconductor memory device having altered clock frequency for address and/or command signals, and memory module and system having the same
GB0225251A GB2379543B (en) 2000-09-05 2001-08-22 System comprising memory module
GB0225250A GB2379542B (en) 2000-09-05 2001-08-22 System comprising memory module
CN01125164.6A CN1343987B (zh) 2000-09-05 2001-08-30 半导体存储器件及采用其的存储模块和系统
JP2001267266A JP3960583B2 (ja) 2000-09-05 2001-09-04 半導体メモリ装置及びこれを含むメモリモジュールを有するシステム
DE10144247A DE10144247B4 (de) 2000-09-05 2001-09-05 Halbleiterspeicherbauelement und zugehöriges Halbleiterspeichersystem
US09/946,166 US6496445B2 (en) 2000-09-05 2001-09-05 Semiconductor memory device having altered clock frequency for address and/or command signals, and memory module and system having the same
DE10164917.7A DE10164917B4 (de) 2000-09-05 2001-09-05 Halbleiterspeichersystem
JP2007047258A JP4700636B2 (ja) 2000-09-05 2007-02-27 半導体メモリ装置を装着したメモリモジュールを有するシステム

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20000052377 2000-09-05
KR1020000052377 2000-09-05

Publications (2)

Publication Number Publication Date
KR20020019375A true KR20020019375A (ko) 2002-03-12
KR100396885B1 KR100396885B1 (ko) 2003-09-02

Family

ID=19687420

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0079186A KR100396885B1 (ko) 2000-09-05 2000-12-20 고주파 클럭 신호의 주파수를 낮추어 어드레스 및커맨드의 동작 주파수로 사용하고 서로 다른 주파수의클럭 신호들을 수신하는 반도체 메모리 장치, 이를포함하는 메모리 모듈 및 시스템 메모리 모듈

Country Status (2)

Country Link
KR (1) KR100396885B1 (ko)
DE (1) DE10164917B4 (ko)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100523716B1 (ko) * 2001-07-30 2005-10-26 엘피다 메모리 가부시키가이샤 탑재되는 메모리 장치들의 수에 제한없는 레지스터 및이를 갖는 메모리 모듈
KR100546097B1 (ko) * 2001-11-21 2006-01-24 주식회사 하이닉스반도체 제어 및 어드레스 클럭 비분배형 메모리 시스템
KR100588593B1 (ko) * 2005-06-09 2006-06-14 삼성전자주식회사 레지스터형 메모리 모듈 및 그 제어방법
KR100732280B1 (ko) * 2001-06-27 2007-06-25 주식회사 하이닉스반도체 메모리 시스템
KR100812600B1 (ko) * 2005-09-29 2008-03-13 주식회사 하이닉스반도체 주파수가 다른 복수의 클럭을 사용하는 반도체메모리소자
KR100888597B1 (ko) * 2006-09-20 2009-03-16 삼성전자주식회사 메모리 인터페이스 제어 장치 및 제어 방법
KR20130083767A (ko) * 2012-01-13 2013-07-23 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
KR20200083641A (ko) * 2017-11-29 2020-07-08 마이크론 테크놀로지, 인크. 반도체 메모리를 위한 메모리 명령을 포함하는 장치 및 방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220087231A (ko) 2020-12-17 2022-06-24 삼성전자주식회사 저전력 소모를 위하여 클럭 스위칭하는 장치, 메모리 콘트롤러, 메모리 장치, 메모리 시스템 및 방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6265298A (ja) * 1985-09-17 1987-03-24 Fujitsu Ltd Ｅｐｒｏｍの書き込み方式
JP3078934B2 (ja) * 1992-12-28 2000-08-21 富士通株式会社 同期型ランダムアクセスメモリ
JP3277603B2 (ja) * 1993-05-19 2002-04-22 富士通株式会社 半導体記憶装置
JPH08212784A (ja) * 1995-02-03 1996-08-20 Hitachi Ltd 多ポートメモリ装置
JPH10199240A (ja) * 1996-12-26 1998-07-31 Digital Electron Corp 同期式メモリ装置
JPH10208470A (ja) * 1997-01-17 1998-08-07 Nec Corp 同期型半導体記憶装置
JPH10247388A (ja) * 1997-03-05 1998-09-14 Toshiba Corp 記憶装置
WO1999030240A1 (en) * 1997-12-05 1999-06-17 Intel Corporation Memory system including a memory module having a memory module controller
JPH11321400A (ja) * 1998-05-12 1999-11-24 Ts Tech Co Ltd シート調節装置
KR20010001968A (ko) * 1999-06-10 2001-01-05 윤종용 반도체 메모리 장치의 어드레스 버퍼

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100732280B1 (ko) * 2001-06-27 2007-06-25 주식회사 하이닉스반도체 메모리 시스템
KR100523716B1 (ko) * 2001-07-30 2005-10-26 엘피다 메모리 가부시키가이샤 탑재되는 메모리 장치들의 수에 제한없는 레지스터 및이를 갖는 메모리 모듈
KR100546097B1 (ko) * 2001-11-21 2006-01-24 주식회사 하이닉스반도체 제어 및 어드레스 클럭 비분배형 메모리 시스템
KR100588593B1 (ko) * 2005-06-09 2006-06-14 삼성전자주식회사 레지스터형 메모리 모듈 및 그 제어방법
KR100812600B1 (ko) * 2005-09-29 2008-03-13 주식회사 하이닉스반도체 주파수가 다른 복수의 클럭을 사용하는 반도체메모리소자
KR100888597B1 (ko) * 2006-09-20 2009-03-16 삼성전자주식회사 메모리 인터페이스 제어 장치 및 제어 방법
US7716443B2 (en) 2006-09-20 2010-05-11 Samsung Electronics Co., Ltd. Apparatus and method for controlling memory interface
KR20130083767A (ko) * 2012-01-13 2013-07-23 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
KR20200083641A (ko) * 2017-11-29 2020-07-08 마이크론 테크놀로지, 인크. 반도체 메모리를 위한 메모리 명령을 포함하는 장치 및 방법
US11550741B2 (en) 2017-11-29 2023-01-10 Micron Technology, Inc. Apparatuses and methods including memory commands for semiconductor memories

Also Published As

Publication number Publication date
DE10164917B4 (de) 2014-01-23
KR100396885B1 (ko) 2003-09-02

Similar Documents

Publication Publication Date Title
JP4700636B2 (ja) 半導体メモリ装置を装着したメモリモジュールを有するシステム
US7024518B2 (en) Dual-port buffer-to-memory interface
US6742098B1 (en) Dual-port buffer-to-memory interface
US7089412B2 (en) Adaptive memory module
KR100625128B1 (ko) 버퍼 메모리 시스템에서 신뢰성있는 전송을 제공하기 위한 시스템 및 방법
US7003684B2 (en) Memory control chip, control method and control circuit
US8458507B2 (en) Bus frequency adjustment circuitry for use in a dynamic random access memory device
US20050278490A1 (en) Memory access control apparatus and method of controlling memory access
US20070103241A1 (en) Clock signal generating circuit, semiconductor integrated circuit and method for controlling a frequency division ratio
US7929361B2 (en) Circuit using a shared delay locked loop (DLL) and method therefor
US8140783B2 (en) Memory system for selectively transmitting command and address signals
KR100699810B1 (ko) 버스 효율을 향상시키는 반도체 메모리장치 및 메모리시스템
KR100396885B1 (ko) 고주파 클럭 신호의 주파수를 낮추어 어드레스 및커맨드의 동작 주파수로 사용하고 서로 다른 주파수의클럭 신호들을 수신하는 반도체 메모리 장치, 이를포함하는 메모리 모듈 및 시스템 메모리 모듈
KR20020088044A (ko) Ｓｄｒ 및 ｑｄｒ 변환기와 ｓｄｒ 및 ｑｄｒ 변환기를이용한 인터페이스 카드, 마더보드 및 메모리 모듈인터페이스
US6535038B2 (en) Reduced jitter clock generator circuit and method for applying properly phased clock signals to clocked devices
US20150348604A1 (en) Semiconductor memory apparatus and semiconductor integrated circuit including the same
US6278641B1 (en) Method and apparatus capable of programmably delaying clock of DRAM
KR100408397B1 (ko) 데이터 지연시간을 외부에서 조절할 수 있는 반도체메모리장치 및 이를 구비하는 메모리모듈
JPH11289321A (ja) 半導体集積回路装置
JP3166828B2 (ja) 半導体メモリ装置
GB2379542A (en) System comprising a memory module
KR20010108568A (ko) 알파 마이크로프로세서 컴퓨터 시스템의 시스템컨트롤러와 메모리 블록 간의 인터페이스 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120801

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20130731

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee