JP3960583B2 - 半導体メモリ装置及びこれを含むメモリモジュールを有するシステム - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置及びこれを含むメモリモジュールを有するシステムに係り、特にシステムのクロック周波数が高まっても低い周波数の内部クロック信号を作ってアドレス信号及びコマンド信号の動作周波数として使用し、相異なる周波数を有するクロック信号を受信する半導体メモリ装置及びこれを含むメモリモジュールを有するシステムに関する。
【０００２】
【従来の技術】
最近のコンピュータシステムは、高性能マイクロコントローラ(以下"CPU"と称する)の開発によって大容量のデータを高速で処理することが要求される。このような要求は、CPUの命令構造及び機能構造によってプロセッサのワード長さをより大きくし、クロック周波数を増加させ、またデータバス幅を大きくするなどCPUの特性によるものである。特に、クロック周波数の増加はCPUとデータとを相互交換するメモリの容量を大きくし、データ伝送速度を速くするように誘導する。したがって、メモリは高周波のシステムクロック信号に合せて動作する。
【０００３】
図１は、メモリコントローラ１１０とメモリモジュール１２０とを具備する一般的なシステムボード１００を示す図面である。メモリコントローラ１１０はクロックバスライン、アドレスバスライン、コマンドバスライン、及びデータバスラインを通じてクロック信号CLK、アドレス信号ADDR、コマンド信号CMD及びデータDATAをメモリモジュール１２０に伝送する。メモリモジュール１２０は、一例として８個のメモリチップ１０１、１０２、…、１０８を内蔵し、各メモリチップ１０１、１０２、…、１０８はクロックバスライン、アドレスバスライン、コマンドバスライン及びデータバスラインと連結される。
【０００４】
システムの高機能化、高性能化によって、クロックバスラインにのせられるクロック信号CLKの周波数が高まる。高周波数のクロック信号CLKはメモリチップ１０１、１０２、…、１０８に提供されてメモリチップ１０１、１０２、…、１０８の動作を制御する。メモリチップ１０１、１０２、…、１０８が、例えばSDRAMの場合に、クロック信号CLKのエッジに合せてコマンド信号CMD、アドレス信号ADDR、そしてデータDATAを受信または入出力する。
【０００５】
【発明が解決しようとする課題】
ところが、図１で分かるように、メモリチップ１０１、１０２、…、１０８から入出力されるデータDATAは各メモリチップ１０１、１０２、…、１０８に連結された独立的なデータラインを通じてデータバスラインと連結される。それで、それぞれのデータラインの負荷はこれと連結される一つのメモリチップになる。これに反してアドレスバス及びコマンドバスはメモリチップ１０１、１０２、…、１０８に直列に共有されて連結されるために、アドレス信号ADDR及びコマンド信号CMDは８つのメモリチップ１０１、１０２、…、１０８に該当する負荷を有する。
【０００６】
それで、クロック信号CLKの高周波化によってデータラインにのせられるデータDATAは該当負荷が小さいためにクロック信号CLKによって高周波動作が可能であるが、アドレス信号ADDR及びコマンド信号CMDは該当負荷が大きいためにクロック信号CLKによる高周波動作に限界がある。
【０００７】
図２は、システムボードに装着された従来のメモリモジュール１２０を示す図面である。システムボードにはマイクロプロセッサ(図示せず)またはメモリコントローラ(図示せず)と連結される多数のバスラインが配置されるが、代表的にクロックバスラインCLK、アドレスバスラインADDR及びコマンドバスラインCMDが配置される。メモリモジュール１２０は多数のメモリチップ１０１、１０２、…、１０６、位相同期回路(Phase Locked Loop: 以下"PLL"と称する)１０７及びレジスタ１０８を含む。
【０００８】
PLL１０７は、クロックバスラインにのせられるクロック信号CLKを受信して多数の内部クロック信号ICLK０、ICLK１、ICLK２、…、ICLK６を発生させる。内部クロック信号ICLK０、ICLK１、ICLK２、…、ICLK６はスキューなしに同じスルーレートとデューティを有する理想的な信号である。そして内部クロック信号ICLK０、ICLK１、ICLK２、…、ICLK６はクロック信号CLKと位相が同期するために、クロック信号CLKの周波数を有する。内部クロック信号ICLK０はレジスタ１０８に提供され、内部クロック信号ICLK１、ICLK２、…、ICLK６はメモリチップ１０１、１０２、…、１０６に提供される。図２で、一つのクロック信号が一つのメモリチップに連結されているが、実際の応用で一つのクロック信号が対応するメモリチップの数は可変的でありうる。レジスタ１０８は内部クロック信号ICLK０に応答してアドレス信号ADDR及びコマンド信号CMDを受信した後、それらを各メモリチップ１０１、１０２、…、１０６に伝送する。
【０００９】
ところが、メモリモジュール１２０は、一つのクロック信号CLKだけを受信してこれを多数の内部クロック信号ICLK０、ICLK１、ICLK２、…ICLK６に作るために、高性能システムの場合、クロック信号CLKの周波数が高まれば、これにより内部クロック信号ICLK０、ICLK１、ICLK２、…、ICLK６の周波数も高まる。内部クロック信号ICLK１、ICLK２、…、ICLK６を受信してこれにより動作するメモリチップ１０１、１０２、…、１０６はそれ自体高周波動作に適したディバイスで構成できるためにその動作に問題はないが、レジスタ１０８の場合は、内部クロック信号ICLK０の周波数、すなわち、高周波数によってアドレス信号ADDR及びコマンド信号CMDを受信し、これを高周波数に合せてメモリチップに伝達できるかどうかは疑わしい。
【００１０】
したがって、クロック信号CLKの周波数が高まってもアドレス信号ADDR及びコマンド信号CMDの動作周波数を任意に低めて使用でき、レジスタ１０８の動作に適したクロック信号を受信できるメモリ装置及びメモリモジュールが要求される。
【００１１】
本発明の目的は、クロック信号の周波数が高まってもアドレス信号及びコマンド信号の動作周波数を調節できる半導体メモリ装置を提供することにある。
【００１２】
本発明の他の目的は、クロック信号の周波数が高まってもレジスタの動作に適した低い周波数のクロック信号を受信できるメモリモジュールを有するシステムを提供することにある。
【００１３】
【課題を解決するための手段】
本発明の第１の半導体メモリ装置は、外部クロック信号を受信してこの外部クロック信号の周波数より低い周波数の第１内部クロック信号及び前記外部クロック信号の周波数と同じ周波数の第２内部クロック信号を発生させるクロックバッファと、前記第１内部クロック信号に応答してアドレス信号を受信するアドレスバッファと、前記第１内部クロック信号に応答してコマンド信号を受信するコマンドバッファと、前記第２内部クロック信号に応答してデータを入出力するデータバッファとを具備する。
【００１４】
本発明の第２の半導体メモリ装置は、外部から受信される第１クロック信号、第２クロック信号、アドレス信号及びコマンド信号に応答してデータを入出力するが、前記第１クロック信号に連結され、これに応答して前記アドレス信号を受信するアドレスバッファと、前記第１クロック信号に連結され、これに応答して前記コマンド信号を受信するコマンドバッファと、前記第２クロック信号に連結され、これに応答してデータを入出力するデータバッファとを具備する。
【００１５】
本発明の第１のシステムは、メモリコントローラと、このメモリコントローラと連結され、クロック信号、アドレス信号、コマンド信号及びデータが各々伝えられる多数のバスラインと、このバスラインを通じてメモリコントローラと連結される多数の半導体メモリ装置を装着したメモリモジュールとを含む。望ましくは、半導体メモリ装置はメモリコントローラからクロック信号を受信して、クロック信号の周波数より低い周波数の第１内部クロック信号とクロック信号と同じ周波数の第２内部クロック信号とを発生させる。第１内部クロック信号は半導体メモリ装置内のアドレスバッファとコマンドバッファとを駆動する信号として使われ、第２内部クロック信号はデータバッファを駆動する信号として使われる。
【００１６】
本発明の第２のシステムは、第１クロック信号、第２クロック信号、アドレス信号、コマンド信号及びデータを発生させるメモリコントローラと、前記第１クロック信号、前記第２クロック信号、前記アドレス信号、前記コマンド信号及び前記データが各々のせられるバスラインを通じて前記メモリコントローラと連結される多数の半導体メモリ装置を装着したメモリモジュールとを含む。第１クロック信号の周波数は第２クロック信号の周波数より低い。半導体メモリ装置は、第１クロック信号をアドレスバッファとコマンドバッファとを駆動するのに使用し、第２クロック信号はデータバッファを駆動するのに使用する。
【００１７】
本発明の第３のシステムには、第１クロック信号、第２クロック信号、アドレス信号及びコマンド信号のバスラインが配置され、これらバスラインと連結されるメモリモジュールを含む。
【００１８】
本発明の第４のシステムには、システムクロック信号、アドレス信号及びコマンド信号のバスラインが配置され、システムクロック信号を受信して第１クロック信号と第２クロック信号とを発生させる位相同期回路と、第１クロック信号、第２クロック信号、アドレス信号及びコマンド信号ラインと連結されるメモリモジュールとを含む。
【００１９】
本発明の第１のメモリモジュールは第１クロック信号に連結され、これに応答してアドレス信号及びコマンド信号を受信してその出力をメモリモジュールの一方向に提供するレジスタと、第２クロック信号に連結され、これに応答してレジスタから出力されるアドレス信号及びコマンド信号を受信する多数のメモリチップとを具備する。レジスタの出力のアドレス信号及びコマンド信号はメモリモジュールの中央で両方向にメモリチップに連結される場合もある。
【００２０】
本発明の第２のメモリモジュールは、その内部に位相同期回路を具備し、第２クロック信号と同期する多数の内部クロック信号を発生させてメモリチップのクロック信号とする。
【００２１】
望ましくは、第１クロック信号、第２クロック信号、アドレス信号及びコマンド信号はシステム内に装着されるメモリコントローラまたはマイクロプロセッサから提供され、第１クロック信号の周波数は第２クロック信号の周波数より低いことが適している。そして、メモリモジュールは第１クロック信号及び前記第２クロック信号を受信する２つ以上のモジュールピンを具備する。
【００２２】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。ただし、下記の実施例形態は例示的なものに過ぎず、本技術分野の通常の知識を有する者であればこれより多様な変形及び均等な他の実施形態が可能であるという点を理解するであろう。したがって、本発明の技術的保護範囲は特許請求の範囲の技術的思想により決まらねばならない。また、下記の各図面において、同一参照符号は同一部分を示す。
【００２３】
図３は、本発明の第１実施形態に係る半導体メモリ装置を示す図面である。これを参照すれば、半導体メモリ装置１０１は図１のメモリモジュール１２０内に含まれるメモリチップのうち一つのメモリチップであり、クロックバッファ３１０、アドレスバッファ３２０、コマンドバッファ３３０、データバッファ３４０及び制御部３５０を含む。クロックバッファ３１０は、クロックバスにのせられるクロック信号CLK("外部クロック信号"と称する)を受信して内部クロック信号CLK１、CLK２を発生させる。この時、クロックバッファ３１０は制御部３５０の出力の制御信号CTRLに応答して第１内部クロック信号CLK１と第２内部クロック信号CLK２の周波数を決定する。制御部３５０はモードレジスタセット(MDS: MODE REGISTER SET)で構成され、半導体メモリ装置１０１のパワーアップ時に制御信号CTRLが設定される。制御信号CTRLはパワーアップ時以外にパワーダウンモードの解除時にも設定される場合もある。
【００２４】
第１内部クロック信号CLK１の周波数と第２内部クロック信号CLK２の周波数とは制御信号CTRLによって多様に構成されるが、本発明では第１内部クロック信号CLK１の周波数が第２内部クロック信号CLK２の周波数より低い場合について説明する。ここで、第２内部クロック信号CLK２の周波数は外部クロック信号CLKの周波数とほとんど同一である。
【００２５】
外部クロック信号CLKの周波数を、例えば４００MHzとする。すると第２内部クロック信号CLK２は４００MHzの周波数を有する。第１内部クロック信号CLK１はその半分に該当する２００MHzの周波数を有するように生じたり、そうでなければそれより低い１００MHzの周波数を有するように生じる。これは従来の技術で説明したように、図１でアドレス信号ADDR及びコマンド信号CMDが有する負荷によるこれら信号の高周波動作の限界を乗り越えるために外部クロック信号CLKの周波数を低めて内部クロック信号のうち一つとして使用するための方案である。
【００２６】
したがって、アドレスバッファ３２０は、第１内部クロック信号CLK１に応答してアドレス信号を受信し、コマンドバッファ３３０も第１内部クロック信号CLK１に応答してコマンド信号CMDを受信する。
【００２７】
データバッファ３４０は第２内部クロック信号CLK２に応答してデータDATAを入出力する。前述したように、第２内部クロック信号CLK２は外部クロック信号CLKの周波数と同じであるので４００MHzの周波数を有する。これはシステムボードに装着されるメモリコントローラやマイクロプロセッサの動作周波数でもある外部クロック信号CLKに合せて半導体メモリ装置１０１がデータDATAを入出力するということを意味する。
【００２８】
したがって、半導体メモリ装置１０１は高周波数の外部クロック信号CLKを受信して生じたこれより低い周波数の第１内部クロック信号CLK１によってアドレス信号ADDR及びコマンド信号CMDを処理し、外部クロック信号CLKの周波数と同じ第２内部クロック信号CLK２によってデータDATAを入出力するために、システムの性能面で要求される高周波動作によく適合する。
【００２９】
一方、高周波データをラッチするためにデータバッファ３４０にはデータストローブ信号STROBEが連結される場合がある。データバッファ３４０はデータストローブ信号STROBEのエッジに応答してデータを入出力するが、半導体メモリ装置がSDR(Single Data Rate)DRAMの場合、ストローブ信号STROBEの上昇エッジごとにまたは下降エッジごとにデータを入出力し、DDR DRAMの場合にはデータストローブ信号STROBEの上昇エッジと下降エッジごとにデータを入出力する。
【００３０】
図４は、本発明の第２実施形態に係る半導体メモリ装置を含むシステムボードを示す。システムボード４００はメモリコントローラ４１０と多数のメモリチップ４０１、４０２、…、４０８を含むメモリモジュール４２０とより構成される。メモリコントローラ４１０は第１クロック信号CLK１、第２クロック信号CLK２、アドレス信号ADDR、コマンド信号CMD及びデータ信号DATAを発生させ、各信号をクロックバス、アドレスバス、コマンドバス及びデータバスに伝送する。メモリモジュール４２０内のメモリチップ４０１、４０２、…、４０８はクロックバス、アドレスバス、コマンドバス及びデータバスと連結され、第１クロック信号CLK１、第２クロック信号CLK２、アドレス信号ADDR、コマンド信号CMD及びデータ信号DATAを受信する。
【００３１】
図５は、図４のメモリモジュール４２０内の一つのメモリチップ４０１を例として示す図面である。メモリチップ４０１はアドレスバッファ５２０、コマンドバッファ５３０及びデータバッファ５４０を含む。アドレスバッファ５２０は第１クロック信号CLK１とアドレス信号ADDRとに連結され、コマンドバッファ５３０は第１クロック信号CLK１とコマンド信号CMDとに連結される。データバッファ５４０は第２クロック信号CLK２とデータ信号DATAとに連結される。
【００３２】
第１実施形態及び第２実施形態のメモリチップの動作は図６のタイミング図に示されている。第１実施形態の外部クロック信号CLKの周波数に比べて第１内部クロック信号CLK１の周波数はその半分に該当する。第２実施形態の第２クロック信号CLK２は第１実施形態の外部クロック信号CLKとほとんど同じ周波数を有する。アドレス信号ADDR及びコマンド信号CMDは第１内部クロック信号CLK１の上昇エッジに対してセットアップ-ホールド時間マージンを有する。半導体メモリ装置がSDR DRAMの場合、データターミナルDQを通じるデータは外部クロック信号CLKと同じ周波数を有する第２内部クロック信号CLK２の上昇エッジごとに入力または出力される。また、半導体メモリ装置がDDR DRAMの場合にはデータターミナルDQを通じて出力されるデータは第２内部クロック信号CLK２の上昇エッジと下降エッジごとに出力される。
【００３３】
一方、第１実施形態及び第２実施形態のメモリチップに含まれるデータバッファがデータストローブ信号STROBEに連結される場合には、データストローブ信号STROBEのエッジに応答してデータを入出力する。すなわち、図６に示したデータストローブ信号STROBEの上昇エッジと下降エッジごとにデータを出力するが、これはDDR DRAMの場合である。
【００３４】
図７は、本発明の第３実施形態に係るメモリモジュール７００を示す図面である。メモリモジュール７００は多数のメモリチップ７０１、７０２、…、７０６とレジスタ７１０とを含む。レジスタ７１０はシステムボード上の第１クロック信号CLK１、アドレス信号ADDR及びコマンド信号CMDとに連結される。レジスタ７１０は第１クロック信号CLK１に応答して受信されるアドレス信号ADDR及びコマンド信号CMDをメモリチップ７０１、７０２、…、７０６に伝送する。レジスタ７１０から出力されるアドレス信号ADDR及びコマンド信号CMDはメモリモジュール７００の一方向から各メモリチップ７０１、７０２、…、７０６に提供される。メモリチップ７０１、７０２、…、７０６はシステムボード上の第２クロック信号CLK２とレジスタ７１０から出力されるアドレス信号ADDR及びコマンド信号CMDとに連結される。
【００３５】
一方、メモリモジュール７００内のレジスタ７１０なしに第１クロック信号CLK１とアドレス信号ADDR、そしてコマンド信号CMDは直接メモリチップ７０１、７０２、…、７０６に提供されうる。この時、第１クロック信号CLK１はアドレス信号ADDRとコマンド信号CMDとを各々受信するアドレスバッファとコマンドバッファとを駆動する。そして、第２クロック信号CLK２はデータバッファを駆動する。すなわち、低い周波数の第１クロック信号CLK１はアドレス信号ADDRとコマンド信号CMDとの動作周波数として使用され、高い周波数の第２クロック信号CLK２はデータを入出力するのに使用される。
【００３６】
第１クロック信号CLK１、第２クロック信号CLK２、アドレス信号ADDR及びコマンド信号CMDはメモリコントローラ(図示せず)やマイクロプロセッサ(図示せず)によって提供され、システムボードを走るバスラインを通じてデバイス、特にメモリモジュール７００と連結される。
【００３７】
図８は本発明の第４実施形態であり、レジスタ７１０から出力されるアドレス信号ADDRライン及びコマンド信号CMDラインがメモリモジュール７００'の中央から各メモリチップ７０１、７０２、…、７０６と連結される構造を示す。これは図７のメモリモジュール７００内のメモリチップ７０１とメモリチップ７０６とに連結されるアドレス信号ADDR及びコマンド信号CMDのライン負荷が相異なってスキューが生じる問題点を減らす一つの方法になる。
【００３８】
第１クロック信号CLK１と第２クロック信号CLK２はメモリコントローラやマイクロプロセッサにより直接提供されるが、システムボード上のシステムクロック信号CLKを受信する位相同期回路PLLにより発生させることもでき、これは本発明の第５実施形態として図９に示されている。また、本発明の第６実施形態の図１０は、図９のレジスタ９１０から出力されるアドレス信号ADDRライン及びコマンド信号CMDラインがメモリモジュール９００'の中央から各メモリチップ９０１、９０２、…、９０６と連結される構造を示す。
【００３９】
図７ないし図１０の動作はほとんど同じであるが、代表として図７を例として説明する。第１クロック信号CLK１の周波数は第２クロック信号CLK２の周波数に比べて低い。低い周波数の第１クロック信号CLK１はレジスタ７１０の動作クロック信号として使われ、高い周波数の第２クロック信号CLK２はメモリチップ７０１、７０２、…、７０６の動作クロック信号として使われる。これはメモリチップ７０１、７０２、…、７０６の動作速度に比べて相対的にその動作速度が遅いレジスタ７１０の性能に合わせたためである。メモリチップ７０１、７０２、…、７０６は高速動作のSDRAMより構成され、より具体的にはDDR DRAMまたはSDR
DRAMなどである。
【００４０】
したがって、メモリモジュール７００は、従来のメモリモジュールが一つのクロック信号を受信してこれをメモリモジュール全体に配分させていたこととは違って、二つのクロック信号CLK１、CLK２を受信してこれを動作周波数が異なるディバイス、すなわち、レジスタ７１０とメモリチップ７０１、７０２、…、７０６とに各々連結させる。それで、メモリモジュール７００は２個のクロック信号CLK１、CLK２を受信するのに使われるモジュールピンを各々具備する。本実施形態では２個のクロック信号、すなわち、第１クロック信号CLK１と第２クロック信号CLK２とを例として説明しているが、２つ以上の相異なる周波数を有するクロック信号を受信してこれらを該当周波数別に動作するデバイス群に各々連結させうることはもちろんである。
【００４１】
したがって、図７ないし図１０のメモリモジュール７００、７００'、９００、９００'は、メモリモジュール内の動作周波数領域が相異なるレジスタとメモリチップとが該当周波数のクロック信号に選択的に連結されるために、特に動作周波数が低いレジスタは安定して動作する。
【００４２】
図１１は、本発明の第７実施形態に係るメモリモジュール１１００を示す図面である。メモリモジュール１１００は図７のメモリモジュール７００とほとんど同一である。ただし、図７のメモリモジュール７００では、第２クロック信号CLK２を受信してこれをメモリチップ７０１、７０２、…、７０６に直接連結させるのに対して、本実施形態のメモリモジュール１１００は第２クロック信号CLK２を受信してこれを位相同期回路１１２０に連結させるという点で差がある。説明の重複を避けるために同じ構成要素のレジスタ１１１０とメモリチップ１１０１、１１０２、…、１１０６についての説明は省略される。
【００４３】
位相同期回路PLL １１２０は第２クロック信号CLK２を受信して多数の内部クロック信号ICLK１、ICLK２、…、ICLK６を発生させ、それぞれの内部クロック信号ICLK１、ICLK２、…、ICLK６をメモリチップ１１０１、１１０２、…、１１０６に連結させる。内部クロック信号ICLK１、ICLK２、…、ICLK６はスキューなしに同じスルーレートとデューティを有して理想的であり、第２クロック信号CLK２と位相が同期するために第２クロック信号CLK２の周波数を有する。したがって、内部クロック信号ICLK１、ICLK２、…、ICLK６も高い周波数を有する。
【００４４】
一方、本発明の第８実施形態の図１２は、レジスタ１１１０から出力されるアドレス信号ADDRライン及びコマンド信号CMDラインがメモリモジュール１１００'の中央から各メモリチップ１１０１、１１０２、…、１１０６と連結される構造を示す。これは図８で説明したように、図１１のメモリモジュール１１００内のメモリチップ１１０１とメモリチップ１１０６とに連結されるアドレス信号ADDR及びコマンド信号CMDのライン負荷が相異なってスキューが生じる問題点を減らす一つの方法になる。
【００４５】
したがって、図１１及び図１２のメモリモジュールは図７ないし図１０のメモリモジュール７００、７００'、９００、９００'と同じく、メモリモジュールが装着されるシステムのクロック周波数が高まってもメモリモジュール内の動作周波数領域が相異なるレジスタとメモリチップとは該当周波数のクロック信号に選択的に連結されるために安定して動作する。
【００４６】
【発明の効果】
以上のように本発明の半導体メモリ装置によれば、システムのクロック周波数が高まってもこれを受信した後、低い周波数の内部クロック信号を作ってアドレス信号及びコマンド信号の動作周波数として使用し、システムクロック周波数によってデータを入出力する。それで、高周波システムにおいて、アドレス信号及びコマンド信号の高周波動作限界を乗り越えつつ高周波システムの性能に合せてデータを入出力できる。
【００４７】
また、本発明のメモリモジュールは、低周波動作のレジスタのために使われる第１クロック信号と高周波動作のメモリチップのために使われる第２クロック信号とを受信する。それで、メモリモジュールが装着されるシステムのクロック周波数が高まっても、メモリモジュール内の動作周波数領域が相異なるレジスタとメモリチップとは該当周波数のクロック信号に選択的に連結されるために安定して動作する。
【図面の簡単な説明】
【図１】メモリコントローラとメモリモジュールとを具備する一般的なシステムボードを示す図である。
【図２】図１のシステムボードに装着されたメモリモジュールを示す図である。
【図３】本発明の第１実施形態に係る半導体メモリ装置を示す図である。
【図４】本発明の第２実施形態に係る半導体メモリ装置を含むシステムボードを示す図である。
【図５】図４の半導体メモリ装置を示す図である。
【図６】図３及び図５の半導体メモリ装置の動作タイミングを示す図である。
【図７】本発明の第３実施形態に係るメモリモジュールを含むシステムを示す図である。
【図８】本発明の第４実施形態に係るメモリモジュールを含むシステムを示す図である。
【図９】本発明の第５実施形態に係るメモリモジュールを含むシステムを示す図である。
【図１０】本発明の第６実施形態に係るメモリモジュールを含むシステムを示す図である。
【図１１】本発明の第７実施形態に係るメモリモジュールを含むシステムを示す図である。
【図１２】本発明の第８実施形態に係るメモリモジュールを含むシステムを示す図である。
【符号の説明】
１０１ 半導体メモリ装置
３１０ クロックバッファ
３２０ アドレスバッファ
３３０ コマンドバッファ
３４０ データバッファ
３５０ 制御部
【発明の属する技術分野】
本発明は半導体メモリ装置及びこれを含むメモリモジュールを有するシステムに係り、特にシステムのクロック周波数が高まっても低い周波数の内部クロック信号を作ってアドレス信号及びコマンド信号の動作周波数として使用し、相異なる周波数を有するクロック信号を受信する半導体メモリ装置及びこれを含むメモリモジュールを有するシステムに関する。
【０００２】
【従来の技術】
最近のコンピュータシステムは、高性能マイクロコントローラ(以下"CPU"と称する)の開発によって大容量のデータを高速で処理することが要求される。このような要求は、CPUの命令構造及び機能構造によってプロセッサのワード長さをより大きくし、クロック周波数を増加させ、またデータバス幅を大きくするなどCPUの特性によるものである。特に、クロック周波数の増加はCPUとデータとを相互交換するメモリの容量を大きくし、データ伝送速度を速くするように誘導する。したがって、メモリは高周波のシステムクロック信号に合せて動作する。
【０００３】
図１は、メモリコントローラ１１０とメモリモジュール１２０とを具備する一般的なシステムボード１００を示す図面である。メモリコントローラ１１０はクロックバスライン、アドレスバスライン、コマンドバスライン、及びデータバスラインを通じてクロック信号CLK、アドレス信号ADDR、コマンド信号CMD及びデータDATAをメモリモジュール１２０に伝送する。メモリモジュール１２０は、一例として８個のメモリチップ１０１、１０２、…、１０８を内蔵し、各メモリチップ１０１、１０２、…、１０８はクロックバスライン、アドレスバスライン、コマンドバスライン及びデータバスラインと連結される。
【０００４】
システムの高機能化、高性能化によって、クロックバスラインにのせられるクロック信号CLKの周波数が高まる。高周波数のクロック信号CLKはメモリチップ１０１、１０２、…、１０８に提供されてメモリチップ１０１、１０２、…、１０８の動作を制御する。メモリチップ１０１、１０２、…、１０８が、例えばSDRAMの場合に、クロック信号CLKのエッジに合せてコマンド信号CMD、アドレス信号ADDR、そしてデータDATAを受信または入出力する。
【０００５】
【発明が解決しようとする課題】
ところが、図１で分かるように、メモリチップ１０１、１０２、…、１０８から入出力されるデータDATAは各メモリチップ１０１、１０２、…、１０８に連結された独立的なデータラインを通じてデータバスラインと連結される。それで、それぞれのデータラインの負荷はこれと連結される一つのメモリチップになる。これに反してアドレスバス及びコマンドバスはメモリチップ１０１、１０２、…、１０８に直列に共有されて連結されるために、アドレス信号ADDR及びコマンド信号CMDは８つのメモリチップ１０１、１０２、…、１０８に該当する負荷を有する。
【０００６】
それで、クロック信号CLKの高周波化によってデータラインにのせられるデータDATAは該当負荷が小さいためにクロック信号CLKによって高周波動作が可能であるが、アドレス信号ADDR及びコマンド信号CMDは該当負荷が大きいためにクロック信号CLKによる高周波動作に限界がある。
【０００７】
図２は、システムボードに装着された従来のメモリモジュール１２０を示す図面である。システムボードにはマイクロプロセッサ(図示せず)またはメモリコントローラ(図示せず)と連結される多数のバスラインが配置されるが、代表的にクロックバスラインCLK、アドレスバスラインADDR及びコマンドバスラインCMDが配置される。メモリモジュール１２０は多数のメモリチップ１０１、１０２、…、１０６、位相同期回路(Phase Locked Loop: 以下"PLL"と称する)１０７及びレジスタ１０８を含む。
【０００８】
PLL１０７は、クロックバスラインにのせられるクロック信号CLKを受信して多数の内部クロック信号ICLK０、ICLK１、ICLK２、…、ICLK６を発生させる。内部クロック信号ICLK０、ICLK１、ICLK２、…、ICLK６はスキューなしに同じスルーレートとデューティを有する理想的な信号である。そして内部クロック信号ICLK０、ICLK１、ICLK２、…、ICLK６はクロック信号CLKと位相が同期するために、クロック信号CLKの周波数を有する。内部クロック信号ICLK０はレジスタ１０８に提供され、内部クロック信号ICLK１、ICLK２、…、ICLK６はメモリチップ１０１、１０２、…、１０６に提供される。図２で、一つのクロック信号が一つのメモリチップに連結されているが、実際の応用で一つのクロック信号が対応するメモリチップの数は可変的でありうる。レジスタ１０８は内部クロック信号ICLK０に応答してアドレス信号ADDR及びコマンド信号CMDを受信した後、それらを各メモリチップ１０１、１０２、…、１０６に伝送する。
【０００９】
ところが、メモリモジュール１２０は、一つのクロック信号CLKだけを受信してこれを多数の内部クロック信号ICLK０、ICLK１、ICLK２、…ICLK６に作るために、高性能システムの場合、クロック信号CLKの周波数が高まれば、これにより内部クロック信号ICLK０、ICLK１、ICLK２、…、ICLK６の周波数も高まる。内部クロック信号ICLK１、ICLK２、…、ICLK６を受信してこれにより動作するメモリチップ１０１、１０２、…、１０６はそれ自体高周波動作に適したディバイスで構成できるためにその動作に問題はないが、レジスタ１０８の場合は、内部クロック信号ICLK０の周波数、すなわち、高周波数によってアドレス信号ADDR及びコマンド信号CMDを受信し、これを高周波数に合せてメモリチップに伝達できるかどうかは疑わしい。
【００１０】
したがって、クロック信号CLKの周波数が高まってもアドレス信号ADDR及びコマンド信号CMDの動作周波数を任意に低めて使用でき、レジスタ１０８の動作に適したクロック信号を受信できるメモリ装置及びメモリモジュールが要求される。
【００１１】
本発明の目的は、クロック信号の周波数が高まってもアドレス信号及びコマンド信号の動作周波数を調節できる半導体メモリ装置を提供することにある。
【００１２】
本発明の他の目的は、クロック信号の周波数が高まってもレジスタの動作に適した低い周波数のクロック信号を受信できるメモリモジュールを有するシステムを提供することにある。
【００１３】
【課題を解決するための手段】
本発明の第１の半導体メモリ装置は、外部クロック信号を受信してこの外部クロック信号の周波数より低い周波数の第１内部クロック信号及び前記外部クロック信号の周波数と同じ周波数の第２内部クロック信号を発生させるクロックバッファと、前記第１内部クロック信号に応答してアドレス信号を受信するアドレスバッファと、前記第１内部クロック信号に応答してコマンド信号を受信するコマンドバッファと、前記第２内部クロック信号に応答してデータを入出力するデータバッファとを具備する。
【００１４】
本発明の第２の半導体メモリ装置は、外部から受信される第１クロック信号、第２クロック信号、アドレス信号及びコマンド信号に応答してデータを入出力するが、前記第１クロック信号に連結され、これに応答して前記アドレス信号を受信するアドレスバッファと、前記第１クロック信号に連結され、これに応答して前記コマンド信号を受信するコマンドバッファと、前記第２クロック信号に連結され、これに応答してデータを入出力するデータバッファとを具備する。
【００１５】
本発明の第１のシステムは、メモリコントローラと、このメモリコントローラと連結され、クロック信号、アドレス信号、コマンド信号及びデータが各々伝えられる多数のバスラインと、このバスラインを通じてメモリコントローラと連結される多数の半導体メモリ装置を装着したメモリモジュールとを含む。望ましくは、半導体メモリ装置はメモリコントローラからクロック信号を受信して、クロック信号の周波数より低い周波数の第１内部クロック信号とクロック信号と同じ周波数の第２内部クロック信号とを発生させる。第１内部クロック信号は半導体メモリ装置内のアドレスバッファとコマンドバッファとを駆動する信号として使われ、第２内部クロック信号はデータバッファを駆動する信号として使われる。
【００１６】
本発明の第２のシステムは、第１クロック信号、第２クロック信号、アドレス信号、コマンド信号及びデータを発生させるメモリコントローラと、前記第１クロック信号、前記第２クロック信号、前記アドレス信号、前記コマンド信号及び前記データが各々のせられるバスラインを通じて前記メモリコントローラと連結される多数の半導体メモリ装置を装着したメモリモジュールとを含む。第１クロック信号の周波数は第２クロック信号の周波数より低い。半導体メモリ装置は、第１クロック信号をアドレスバッファとコマンドバッファとを駆動するのに使用し、第２クロック信号はデータバッファを駆動するのに使用する。
【００１７】
本発明の第３のシステムには、第１クロック信号、第２クロック信号、アドレス信号及びコマンド信号のバスラインが配置され、これらバスラインと連結されるメモリモジュールを含む。
【００１８】
本発明の第４のシステムには、システムクロック信号、アドレス信号及びコマンド信号のバスラインが配置され、システムクロック信号を受信して第１クロック信号と第２クロック信号とを発生させる位相同期回路と、第１クロック信号、第２クロック信号、アドレス信号及びコマンド信号ラインと連結されるメモリモジュールとを含む。
【００１９】
本発明の第１のメモリモジュールは第１クロック信号に連結され、これに応答してアドレス信号及びコマンド信号を受信してその出力をメモリモジュールの一方向に提供するレジスタと、第２クロック信号に連結され、これに応答してレジスタから出力されるアドレス信号及びコマンド信号を受信する多数のメモリチップとを具備する。レジスタの出力のアドレス信号及びコマンド信号はメモリモジュールの中央で両方向にメモリチップに連結される場合もある。
【００２０】
本発明の第２のメモリモジュールは、その内部に位相同期回路を具備し、第２クロック信号と同期する多数の内部クロック信号を発生させてメモリチップのクロック信号とする。
【００２１】
望ましくは、第１クロック信号、第２クロック信号、アドレス信号及びコマンド信号はシステム内に装着されるメモリコントローラまたはマイクロプロセッサから提供され、第１クロック信号の周波数は第２クロック信号の周波数より低いことが適している。そして、メモリモジュールは第１クロック信号及び前記第２クロック信号を受信する２つ以上のモジュールピンを具備する。
【００２２】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。ただし、下記の実施例形態は例示的なものに過ぎず、本技術分野の通常の知識を有する者であればこれより多様な変形及び均等な他の実施形態が可能であるという点を理解するであろう。したがって、本発明の技術的保護範囲は特許請求の範囲の技術的思想により決まらねばならない。また、下記の各図面において、同一参照符号は同一部分を示す。
【００２３】
図３は、本発明の第１実施形態に係る半導体メモリ装置を示す図面である。これを参照すれば、半導体メモリ装置１０１は図１のメモリモジュール１２０内に含まれるメモリチップのうち一つのメモリチップであり、クロックバッファ３１０、アドレスバッファ３２０、コマンドバッファ３３０、データバッファ３４０及び制御部３５０を含む。クロックバッファ３１０は、クロックバスにのせられるクロック信号CLK("外部クロック信号"と称する)を受信して内部クロック信号CLK１、CLK２を発生させる。この時、クロックバッファ３１０は制御部３５０の出力の制御信号CTRLに応答して第１内部クロック信号CLK１と第２内部クロック信号CLK２の周波数を決定する。制御部３５０はモードレジスタセット(MDS: MODE REGISTER SET)で構成され、半導体メモリ装置１０１のパワーアップ時に制御信号CTRLが設定される。制御信号CTRLはパワーアップ時以外にパワーダウンモードの解除時にも設定される場合もある。
【００２４】
第１内部クロック信号CLK１の周波数と第２内部クロック信号CLK２の周波数とは制御信号CTRLによって多様に構成されるが、本発明では第１内部クロック信号CLK１の周波数が第２内部クロック信号CLK２の周波数より低い場合について説明する。ここで、第２内部クロック信号CLK２の周波数は外部クロック信号CLKの周波数とほとんど同一である。
【００２５】
外部クロック信号CLKの周波数を、例えば４００MHzとする。すると第２内部クロック信号CLK２は４００MHzの周波数を有する。第１内部クロック信号CLK１はその半分に該当する２００MHzの周波数を有するように生じたり、そうでなければそれより低い１００MHzの周波数を有するように生じる。これは従来の技術で説明したように、図１でアドレス信号ADDR及びコマンド信号CMDが有する負荷によるこれら信号の高周波動作の限界を乗り越えるために外部クロック信号CLKの周波数を低めて内部クロック信号のうち一つとして使用するための方案である。
【００２６】
したがって、アドレスバッファ３２０は、第１内部クロック信号CLK１に応答してアドレス信号を受信し、コマンドバッファ３３０も第１内部クロック信号CLK１に応答してコマンド信号CMDを受信する。
【００２７】
データバッファ３４０は第２内部クロック信号CLK２に応答してデータDATAを入出力する。前述したように、第２内部クロック信号CLK２は外部クロック信号CLKの周波数と同じであるので４００MHzの周波数を有する。これはシステムボードに装着されるメモリコントローラやマイクロプロセッサの動作周波数でもある外部クロック信号CLKに合せて半導体メモリ装置１０１がデータDATAを入出力するということを意味する。
【００２８】
したがって、半導体メモリ装置１０１は高周波数の外部クロック信号CLKを受信して生じたこれより低い周波数の第１内部クロック信号CLK１によってアドレス信号ADDR及びコマンド信号CMDを処理し、外部クロック信号CLKの周波数と同じ第２内部クロック信号CLK２によってデータDATAを入出力するために、システムの性能面で要求される高周波動作によく適合する。
【００２９】
一方、高周波データをラッチするためにデータバッファ３４０にはデータストローブ信号STROBEが連結される場合がある。データバッファ３４０はデータストローブ信号STROBEのエッジに応答してデータを入出力するが、半導体メモリ装置がSDR(Single Data Rate)DRAMの場合、ストローブ信号STROBEの上昇エッジごとにまたは下降エッジごとにデータを入出力し、DDR DRAMの場合にはデータストローブ信号STROBEの上昇エッジと下降エッジごとにデータを入出力する。
【００３０】
図４は、本発明の第２実施形態に係る半導体メモリ装置を含むシステムボードを示す。システムボード４００はメモリコントローラ４１０と多数のメモリチップ４０１、４０２、…、４０８を含むメモリモジュール４２０とより構成される。メモリコントローラ４１０は第１クロック信号CLK１、第２クロック信号CLK２、アドレス信号ADDR、コマンド信号CMD及びデータ信号DATAを発生させ、各信号をクロックバス、アドレスバス、コマンドバス及びデータバスに伝送する。メモリモジュール４２０内のメモリチップ４０１、４０２、…、４０８はクロックバス、アドレスバス、コマンドバス及びデータバスと連結され、第１クロック信号CLK１、第２クロック信号CLK２、アドレス信号ADDR、コマンド信号CMD及びデータ信号DATAを受信する。
【００３１】
図５は、図４のメモリモジュール４２０内の一つのメモリチップ４０１を例として示す図面である。メモリチップ４０１はアドレスバッファ５２０、コマンドバッファ５３０及びデータバッファ５４０を含む。アドレスバッファ５２０は第１クロック信号CLK１とアドレス信号ADDRとに連結され、コマンドバッファ５３０は第１クロック信号CLK１とコマンド信号CMDとに連結される。データバッファ５４０は第２クロック信号CLK２とデータ信号DATAとに連結される。
【００３２】
第１実施形態及び第２実施形態のメモリチップの動作は図６のタイミング図に示されている。第１実施形態の外部クロック信号CLKの周波数に比べて第１内部クロック信号CLK１の周波数はその半分に該当する。第２実施形態の第２クロック信号CLK２は第１実施形態の外部クロック信号CLKとほとんど同じ周波数を有する。アドレス信号ADDR及びコマンド信号CMDは第１内部クロック信号CLK１の上昇エッジに対してセットアップ-ホールド時間マージンを有する。半導体メモリ装置がSDR DRAMの場合、データターミナルDQを通じるデータは外部クロック信号CLKと同じ周波数を有する第２内部クロック信号CLK２の上昇エッジごとに入力または出力される。また、半導体メモリ装置がDDR DRAMの場合にはデータターミナルDQを通じて出力されるデータは第２内部クロック信号CLK２の上昇エッジと下降エッジごとに出力される。
【００３３】
一方、第１実施形態及び第２実施形態のメモリチップに含まれるデータバッファがデータストローブ信号STROBEに連結される場合には、データストローブ信号STROBEのエッジに応答してデータを入出力する。すなわち、図６に示したデータストローブ信号STROBEの上昇エッジと下降エッジごとにデータを出力するが、これはDDR DRAMの場合である。
【００３４】
図７は、本発明の第３実施形態に係るメモリモジュール７００を示す図面である。メモリモジュール７００は多数のメモリチップ７０１、７０２、…、７０６とレジスタ７１０とを含む。レジスタ７１０はシステムボード上の第１クロック信号CLK１、アドレス信号ADDR及びコマンド信号CMDとに連結される。レジスタ７１０は第１クロック信号CLK１に応答して受信されるアドレス信号ADDR及びコマンド信号CMDをメモリチップ７０１、７０２、…、７０６に伝送する。レジスタ７１０から出力されるアドレス信号ADDR及びコマンド信号CMDはメモリモジュール７００の一方向から各メモリチップ７０１、７０２、…、７０６に提供される。メモリチップ７０１、７０２、…、７０６はシステムボード上の第２クロック信号CLK２とレジスタ７１０から出力されるアドレス信号ADDR及びコマンド信号CMDとに連結される。
【００３５】
一方、メモリモジュール７００内のレジスタ７１０なしに第１クロック信号CLK１とアドレス信号ADDR、そしてコマンド信号CMDは直接メモリチップ７０１、７０２、…、７０６に提供されうる。この時、第１クロック信号CLK１はアドレス信号ADDRとコマンド信号CMDとを各々受信するアドレスバッファとコマンドバッファとを駆動する。そして、第２クロック信号CLK２はデータバッファを駆動する。すなわち、低い周波数の第１クロック信号CLK１はアドレス信号ADDRとコマンド信号CMDとの動作周波数として使用され、高い周波数の第２クロック信号CLK２はデータを入出力するのに使用される。
【００３６】
第１クロック信号CLK１、第２クロック信号CLK２、アドレス信号ADDR及びコマンド信号CMDはメモリコントローラ(図示せず)やマイクロプロセッサ(図示せず)によって提供され、システムボードを走るバスラインを通じてデバイス、特にメモリモジュール７００と連結される。
【００３７】
図８は本発明の第４実施形態であり、レジスタ７１０から出力されるアドレス信号ADDRライン及びコマンド信号CMDラインがメモリモジュール７００'の中央から各メモリチップ７０１、７０２、…、７０６と連結される構造を示す。これは図７のメモリモジュール７００内のメモリチップ７０１とメモリチップ７０６とに連結されるアドレス信号ADDR及びコマンド信号CMDのライン負荷が相異なってスキューが生じる問題点を減らす一つの方法になる。
【００３８】
第１クロック信号CLK１と第２クロック信号CLK２はメモリコントローラやマイクロプロセッサにより直接提供されるが、システムボード上のシステムクロック信号CLKを受信する位相同期回路PLLにより発生させることもでき、これは本発明の第５実施形態として図９に示されている。また、本発明の第６実施形態の図１０は、図９のレジスタ９１０から出力されるアドレス信号ADDRライン及びコマンド信号CMDラインがメモリモジュール９００'の中央から各メモリチップ９０１、９０２、…、９０６と連結される構造を示す。
【００３９】
図７ないし図１０の動作はほとんど同じであるが、代表として図７を例として説明する。第１クロック信号CLK１の周波数は第２クロック信号CLK２の周波数に比べて低い。低い周波数の第１クロック信号CLK１はレジスタ７１０の動作クロック信号として使われ、高い周波数の第２クロック信号CLK２はメモリチップ７０１、７０２、…、７０６の動作クロック信号として使われる。これはメモリチップ７０１、７０２、…、７０６の動作速度に比べて相対的にその動作速度が遅いレジスタ７１０の性能に合わせたためである。メモリチップ７０１、７０２、…、７０６は高速動作のSDRAMより構成され、より具体的にはDDR DRAMまたはSDR
DRAMなどである。
【００４０】
したがって、メモリモジュール７００は、従来のメモリモジュールが一つのクロック信号を受信してこれをメモリモジュール全体に配分させていたこととは違って、二つのクロック信号CLK１、CLK２を受信してこれを動作周波数が異なるディバイス、すなわち、レジスタ７１０とメモリチップ７０１、７０２、…、７０６とに各々連結させる。それで、メモリモジュール７００は２個のクロック信号CLK１、CLK２を受信するのに使われるモジュールピンを各々具備する。本実施形態では２個のクロック信号、すなわち、第１クロック信号CLK１と第２クロック信号CLK２とを例として説明しているが、２つ以上の相異なる周波数を有するクロック信号を受信してこれらを該当周波数別に動作するデバイス群に各々連結させうることはもちろんである。
【００４１】
したがって、図７ないし図１０のメモリモジュール７００、７００'、９００、９００'は、メモリモジュール内の動作周波数領域が相異なるレジスタとメモリチップとが該当周波数のクロック信号に選択的に連結されるために、特に動作周波数が低いレジスタは安定して動作する。
【００４２】
図１１は、本発明の第７実施形態に係るメモリモジュール１１００を示す図面である。メモリモジュール１１００は図７のメモリモジュール７００とほとんど同一である。ただし、図７のメモリモジュール７００では、第２クロック信号CLK２を受信してこれをメモリチップ７０１、７０２、…、７０６に直接連結させるのに対して、本実施形態のメモリモジュール１１００は第２クロック信号CLK２を受信してこれを位相同期回路１１２０に連結させるという点で差がある。説明の重複を避けるために同じ構成要素のレジスタ１１１０とメモリチップ１１０１、１１０２、…、１１０６についての説明は省略される。
【００４３】
位相同期回路PLL １１２０は第２クロック信号CLK２を受信して多数の内部クロック信号ICLK１、ICLK２、…、ICLK６を発生させ、それぞれの内部クロック信号ICLK１、ICLK２、…、ICLK６をメモリチップ１１０１、１１０２、…、１１０６に連結させる。内部クロック信号ICLK１、ICLK２、…、ICLK６はスキューなしに同じスルーレートとデューティを有して理想的であり、第２クロック信号CLK２と位相が同期するために第２クロック信号CLK２の周波数を有する。したがって、内部クロック信号ICLK１、ICLK２、…、ICLK６も高い周波数を有する。
【００４４】
一方、本発明の第８実施形態の図１２は、レジスタ１１１０から出力されるアドレス信号ADDRライン及びコマンド信号CMDラインがメモリモジュール１１００'の中央から各メモリチップ１１０１、１１０２、…、１１０６と連結される構造を示す。これは図８で説明したように、図１１のメモリモジュール１１００内のメモリチップ１１０１とメモリチップ１１０６とに連結されるアドレス信号ADDR及びコマンド信号CMDのライン負荷が相異なってスキューが生じる問題点を減らす一つの方法になる。
【００４５】
したがって、図１１及び図１２のメモリモジュールは図７ないし図１０のメモリモジュール７００、７００'、９００、９００'と同じく、メモリモジュールが装着されるシステムのクロック周波数が高まってもメモリモジュール内の動作周波数領域が相異なるレジスタとメモリチップとは該当周波数のクロック信号に選択的に連結されるために安定して動作する。
【００４６】
【発明の効果】
以上のように本発明の半導体メモリ装置によれば、システムのクロック周波数が高まってもこれを受信した後、低い周波数の内部クロック信号を作ってアドレス信号及びコマンド信号の動作周波数として使用し、システムクロック周波数によってデータを入出力する。それで、高周波システムにおいて、アドレス信号及びコマンド信号の高周波動作限界を乗り越えつつ高周波システムの性能に合せてデータを入出力できる。
【００４７】
また、本発明のメモリモジュールは、低周波動作のレジスタのために使われる第１クロック信号と高周波動作のメモリチップのために使われる第２クロック信号とを受信する。それで、メモリモジュールが装着されるシステムのクロック周波数が高まっても、メモリモジュール内の動作周波数領域が相異なるレジスタとメモリチップとは該当周波数のクロック信号に選択的に連結されるために安定して動作する。
【図面の簡単な説明】
【図１】メモリコントローラとメモリモジュールとを具備する一般的なシステムボードを示す図である。
【図２】図１のシステムボードに装着されたメモリモジュールを示す図である。
【図３】本発明の第１実施形態に係る半導体メモリ装置を示す図である。
【図４】本発明の第２実施形態に係る半導体メモリ装置を含むシステムボードを示す図である。
【図５】図４の半導体メモリ装置を示す図である。
【図６】図３及び図５の半導体メモリ装置の動作タイミングを示す図である。
【図７】本発明の第３実施形態に係るメモリモジュールを含むシステムを示す図である。
【図８】本発明の第４実施形態に係るメモリモジュールを含むシステムを示す図である。
【図９】本発明の第５実施形態に係るメモリモジュールを含むシステムを示す図である。
【図１０】本発明の第６実施形態に係るメモリモジュールを含むシステムを示す図である。
【図１１】本発明の第７実施形態に係るメモリモジュールを含むシステムを示す図である。
【図１２】本発明の第８実施形態に係るメモリモジュールを含むシステムを示す図である。
【符号の説明】
１０１ 半導体メモリ装置
３１０ クロックバッファ
３２０ アドレスバッファ
３３０ コマンドバッファ
３４０ データバッファ
３５０ 制御部
Claims (17)
- 外部クロック信号を受信してこの外部クロック信号の周波数より低い周波数の第１内部クロック信号及び前記外部クロック信号の周波数と同じ周波数の第２内部クロック信号を発生させるクロックバッファと、
前記第１内部クロック信号に応答してアドレス信号を受信するアドレスバッファと、
前記第２内部クロック信号に応答してデータを入出力するデータバッファとを具備することを特徴とする半導体メモリ装置。 - 前記第１内部クロック信号に応答してコマンド信号を受信するコマンドバッファをさらに具備することを特徴とする請求項１に記載の半導体メモリ装置。
- 前記第１内部クロック信号の周期は前記外部クロック信号の周期の整数倍に該当することを特徴とする請求項１に記載の半導体メモリ装置。
- 前記データバッファは、
データストローブ信号のエッジごとに前記データを入出力することを特徴とする請求項１に記載の半導体メモリ装置。 - 外部クロック信号を受信した後、制御信号に応答して前記外部クロック信号の周波数より低い周波数の第１内部クロック信号及び前記外部クロック信号の周波数と同じ周波数の第２内部クロック信号を発生させるクロックバッファと、
前記第１内部クロック信号及び前記第２内部クロック信号の周波数を決定する制御部と、
前記第１内部クロック信号に応答してアドレス信号を受信するアドレスバッファと、
前記第１内部クロック信号に応答してコマンド信号を受信するコマンドバッファと、
前記第２内部クロック信号に応答してデータを入出力するデータバッファとを具備することを特徴とする半導体メモリ装置。 - 前記制御部の前記制御信号は、
モードレジスタセットに貯蔵されることを特徴とする請求項５に記載の半導体メモリ装置。 - 前記制御部の前記制御信号は、
前記半導体メモリ装置のパワーアップ時またはパワーダウンモード解除時に生じることを特徴とする請求項５に記載の半導体メモリ装置。 - 前記制御部の前記制御信号は、
前記第１内部クロック信号が前記外部クロック信号のどのエッジと同期するかを決定することを特徴とする請求項５に記載の半導体メモリ装置。 - 前記データバッファは、
データストローブ信号のエッジごとに前記データを入出力することを特徴とする請求項５に記載の半導体メモリ装置。 - 前記第１内部クロック信号の周期は前記外部クロック信号の周期の整数倍に該当することを特徴とする請求項５に記載の半導体メモリ装置。
- メモリコントローラと、
このメモリコントローラと連結され、クロック信号、アドレス信号、コマンド信号及びデータが各々伝えられる多数のバスラインと、
このバスラインを通じて前記メモリコントローラと連結される多数の半導体メモリ装置を装着したメモリモジュールとを含むシステムにおいて、
前記半導体メモリ装置は、
前記クロック信号を受信してこのクロック信号の周波数より低い周波数の第１内部クロック信号及び前記クロック信号の周波数と同じ周波数の第２内部クロック信号を発生させるクロックバッファと、
前記第１内部クロック信号及び前記第２内部クロック信号の周波数を決定する制御信号を発生させ、前記制御信号は前記クロックバッファに連結される制御部と、
前記第１内部クロック信号に応答して前記アドレス信号を受信するアドレスバッファと、
前記第１内部クロック信号に応答して前記コマンド信号を受信するコマンドバッファと、
前記第２内部クロック信号に応答してデータを入出力するデータバッファとを具備することを特徴とするシステム。 - 前記メモリコントローラの代りにマイクロプロセッサを具備することを特徴とする請求項１１に記載のシステム。
- 前記制御部の前記制御信号は、
モードレジスタセットに貯蔵されることを特徴とする請求項１１に記載のシステム。 - 前記制御部の前記制御信号は、
前記半導体メモリ装置のパワーアップ時またはパワーダウンモード解除時に生じることを特徴とする請求項１１に記載のシステム。 - 前記制御部の前記制御信号は、
前記第１内部クロック信号が前記外部クロック信号のどのエッジと同期するかを決定することを特徴とする請求項１１に記載のシステム。 - 前記データバッファは、
データストローブ信号のエッジごとに前記データを入出力することを特徴とする請求項１１に記載のシステム。 - 前記第１内部クロック信号の周期は前記クロック信号の周期の整数倍に該当することを特徴とする請求項１１に記載のシステム。
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