JP4305616B2 - 制御及びアドレスクロック非分配型メモリシステム - Google Patents
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Description
【発明の属する技術分野】
本発明は、複数のメモリ装置を備えるメモリシステムに関し、より詳しくは制御及びアドレス(コマンド/アドレス)信号をサンプリングするためのクロック(コマンド/アドレス クロック:CACLK)信号を分配する伝送ラインを用いないメモリシステムに関する。
【0002】
【従来の技術】
従来のメモリ装置のクロック制御装置は、DIMM(dual in line memory module:デュアルインラインメモリモジュール)の場合、制御及びアドレス入力信号をバッファリングするためのレジスタチップと、タイミング信号を発生するためのPLL(Phase Locked Loop:位相同期ループ)チップとで構成されている。さらに、複数個のPLL出力クロックを発生させる場合には、これらのエッジタイミングを制御するための補償キャパシタ(Ccomp)を用いている。
【0003】
図3は、従来の制御及びアドレスクロック信号分配型メモリシステムの構成例を示すブロック図である。PLL回路20は、伝送ラインから送信される信号の遅延を考慮し、補償キャパシタCcompを利用することにより、制御装置10から受信した制御及びアドレスクロック信号CACLKのエッジコントロールを行う。その後、エッジコントロールされた制御及びアドレス信号CACLKと制御装置10から送信される制御及びアドレス信号CACLKの位相が互いに一致するように調節し、複数のメモリ装置61、62、63、64のそれぞれに別々のクロックclk0、clk1、clk2、clk3を送信する。このとき、制御装置10から出力される複数の制御及びアドレス入力信号CAinは、レジスタ30でバッファリングされた後、アドレスクロック信号CACLKを分配するための伝送ラインとは別の伝送ラインを介して、複数のメモリ装置61、62、63、64のそれぞれに出力される。
【0004】
上記の従来のメモリ装置には次のような問題点がある。第一に、半導体装置の設計レイアウトが複雑なことである。その理由は、複数のメモリ装置それぞれに、独立して制御及びアドレスクロック信号を伝送する必要があるため、制御及びアドレス信号とは別に、複数のメモリ装置の数に相当する制御及びアドレスクロック信号の伝送ラインを必要とするからである。
【0005】
第二に、メモリ装置は、制御及びアドレスクロック信号と別に、書込みデータキャプチャークロック(WCLK)を受信するので、制御及びアドレスクロック信号と書込みデータキャプチャークロックとの間で、クロックドメインの衝突問題が発生しやすいことである。
【0006】
第三に、各メモリ装置は、メモリ装置毎に別々のPLL回路又はDLL回路(遅延ロックループ回路)を備えていなければならないので、装置(システム全体)の製造コストが上昇するだけではなく、ジッタが増加することである。
【0007】
第四に、レジスタとPLL回路とは、別のチップで構成しなければならないので、2つのチップのパッケージを必要とすることである。そのため、半導体装置の製造工程が複雑になり、かつ製造コストが上昇することになる。
【0008】
第五に、多数の補償キャパシタが用いられるので、補償キャパシタ間の性能の偏差により、システム全体のタイミングマージンが低下することである。
【0009】
【発明が解決しようとする課題】
本発明は、前述のような問題点を解決するためなされたもので、制御及びアドレスクロック信号をメモリ装置に直接供給しないので、制御及びアドレスクロック信号(CACLK)を分配するための伝送ラインを省略することにより、半導体装置の設計レイアウトを単純化することができるとともに、制御及びアドレス信号を書込みデータキャプチャークロック、或いは前記クロック信号を整数倍に分周したクロック信号でサンプリングすることにより、クロックドメイン衝突を防ぐことができ、また、別のPLL回路又はDLL回路を必要としないので、製造コストを低下させ、ジッタの発生を改善し、多くの補償キャパシタの特性の偏差に起因するシステムのタイミングマージンの低下を防ぐことができるメモリシステムを提供することにその目的がある。
【0010】
また、本発明は、レジスタチップとPLL又はDLLチップとを単一のチップで構成することにより、製造コストを低下させることができるメモリシステムを提供することにその目的がある。
【0011】
【課題を解決するための手段】
本発明に係るメモリシステムは、複数のメモリ装置を含むメモリシステムにおいて、前記複数のメモリ装置に書込みデータクロックである第1クロック信号を出力するとともに、制御及びアドレス入力信号と、前記第1クロック信号の整数倍に分周された制御及びアドレスクロックである第2クロック信号とを出力する制御装置、及び該制御装置から前記制御及びアドレス入力信号と前記第2クロック信号とを受信し、伝送ラインにおける伝達遅延を補正した制御及びアドレス出力信号を出力するレジスタ及び遅延回路部を含んで構成され、前記複数のメモリ装置が、前記レジスタ及び遅延回路部から前記伝送ラインを介して前記制御及びアドレス出力信号をそれぞれ受信し、前記制御装置から直接送信される前記第1クロック信号に基づいて、前記制御及びアドレス出力信号をサンプリングするものであることを特徴としている。
【0012】
また、本発明に係るメモリシステムは、複数のメモリ装置を含むメモリシステムにおいて、前記複数のメモリ装置のそれぞれに該当する複数の制御及びアドレス入力信号と、第1クロック信号と、第1クロック信号の整数倍に分周された第2クロック信号とを出力する制御装置、及び該制御装置から前記制御及びアドレス入力信号と第2クロック信号とを受信し、出力バッファから前記メモリ装置までの伝送ラインにおける伝達遅延と、内部出力バッファから発生する伝達遅延とを補正した制御及びアドレス出力信号を出力するレジスタ及び遅延回路部を含んで構成され、前記複数のメモリ装置が、前記レジスタ及び遅延回路部から前記伝送ラインを介して前記制御及びアドレス出力信号をそれぞれ受信し、前記制御装置から直接送信される第1クロック信号に基づいて、前記制御及びアドレス出力信号をサンプリングするものであることを特徴とする。
【0013】
【発明の実施の形態】
前述の目的及びその他の目的と、本発明の特徴及び利点は、図面と関連付けた次の詳細な説明により、より明らかになるであろう。
【0014】
以下、図面を参照して本発明に係る実施の形態を詳しく説明する。
【0015】
図1は、本発明の実施の形態に係る制御及びアドレスクロック非分配型メモリシステムの全体の構成を示すブロック図である。図1に示されているように、メモリシステム全体の動作を制御する制御装置10は、レジスタ及び遅延回路部40に制御及びアドレス入力信号CAinを送信する。
【0016】
制御及びアドレス入力信号CAinを受信したレジスタ及び遅延回路部40は、レジスタ及び遅延回路部40からメモリ装置61、62、63、64に接続されている伝送ラインにおける伝達遅延と、内部出力バッファから発生する伝達遅延とを補正して、補正された制御及びアドレス出力信号CAoutを出力する。
【0017】
このときの伝送ラインの伝達遅延は、レジスタ及び遅延回路部40における始点Aから、それぞれの伝送ラインにある複数の特定の点Bまでの間の伝達遅延を含む場合もある。さらに、内部伝達遅延は、レジスタ及び遅延回路部の内部で発生する制御及びアドレス信号CAinの伝達遅延を含むことができる。
【0018】
複数のメモリ装置61、62、63、64は、レジスタ及び遅延回路部40が出力した制御及びアドレス出力信号CAoutを伝送ラインを介して受信し、制御装置10から直接送信される書込みデータクロック(以下、第1クロック信号:WCLKと記す)に基づいて、受信した制御及びアドレス出力信号CAoutをサンプリングする。
【0019】
なお、上記伝送ラインは、レジスタ及び遅延回路部から分岐点まではグローバルラインで構成され、分岐点で分岐され該当する複数のメモリ部にそれぞれ接続されている。また、レジスタ及び遅延回路部から複数のメモリ部への伝送ラインの接続方式は、ディージーチェーン型、ハイブリッドT型及びバイファーケート型のうちの何れか1つであることが好ましい。
【0020】
上記のように、本願発明に係るメモリシステムは、別の制御及びアドレスクロック信号を用いないため、従来のメモリシステムとは異なり、制御及びアドレスクロック信号用の別の伝送ラインが不要である。そのため、多くのクロックがメモリ装置に入力されることがなく、書込みデータクロックWCLKだけを利用して制御及びアドレス信号CAoutをサンプリングすることになるので、クロックドメイン間における衝突現象が発生しない。
【0021】
図2は、本発明の実施の形態に係るレジスタ及び遅延回路部40の詳細な構造を示すブロック図である。
【0022】
レジスタ部30は、内部クロック(以下、第3クロック信号:intCLKと記す)に基づいて、制御装置10から受信した制御及びアドレス入力信号CAin i〜CAin jをサンプリングする方法により、制御及びアドレス出力信号CAout i〜CAout jを出力する。このとき、クロック制御回路41は、制御装置10から送信される制御及びアドレスクロック(以下、第2クロック信号:CACLKと記す)の伝送ラインにおける伝達遅延、及び内部出力バッファで発生する伝達遅延を補正して、第3クロック信号を生成する。
【0023】
このときの伝送ラインにおける伝達遅延は、レジスタ及び遅延回路部40の始点Aから、特定の地点Bまでの伝達遅延を含んでいる。特に、内部出力バッファ伝達遅延は、制御及びアドレス信号のレジスタ及び遅延回路部40内における出力バッファ入力点Cから、出力点Dまでの間の伝達遅延が大部分を占めている。
【0024】
なお、クロック制御回路41は、図2に示したように、DLL回路42、伝送ラインの遅延伝達をモデリングする第1レプリカ回路44、及び内部出力バッファの伝達遅延をモデリングする第2レプリカ回路43で構成されている。
【0025】
DLL回路42は、制御装置10からの第2クロック信号CACLKを受信し、さらに、第2レプリカ回路43及び第1レプリカ回路44を経たフィードバック信号fbCLK inを再び受信することにより遅延を補正して、フィードバック出力信号と位相が同一な第3クロック信号intCLKを生成する。
【0026】
第1レプリカ回路44は、実際のシステムでのレジスタ及び遅延回路部40とメモリ装置61、62、63、64への伝達遅延をモデリングする回路であり、主にチップ外部で接続して、伝達遅延を調節できるように一般的な受動/能動素子との組合せによって構成することもできる。ただし、制御及びアドレス伝送ラインと縦断回路モデルを用いて構成することにより、PCBボードの工程/電源電圧/温度偏差を相殺することができるようにすることが好ましい。
【0027】
さらに、第2レプリカ回路は、内部出力バッファの伝達遅延をモデリングする回路であり、チップ内部で出力バッファ回路モデルを用いることにより、出力バッファの工程/電源電圧/温度偏差を相殺することができるようにすることが好ましい。
【0028】
なお、第1レプリカ回路、又は第1レプリカ回路及び第2レプリカ回路は、PCBラインモデル、能動素子及び受動素子の組合せであるか、又はこれらのうちの少なくとも1種類以上で構成されていることが好ましい。
【0029】
【発明の効果】
前述のように、本発明に係るメモリシステムによれば、制御及びアドレスクロック信号をメモリ装置に直接供給しないので、制御及びアドレスクロック信号を分配するための伝送ラインを必要としないため、メモリ装置のレイアウトを単純化することができる。また、メモリ装置において制御及びアドレス信号を書込みデータキャプチャークロックに基づいてサンプリングすることにより、クロックドメインにおける衝突を防ぐことができる。さらに、別のPLL回路またはDLL回路を必要としないので、製造コストが低下するとともに、ジッタを改善し、多くの補償キャパシタ間の偏差に起因するシステムのタイミングマージンの低下を防ぐことができる。本発明に係るメモリシステムは、上記のように優れたメモリシステムを提供することができるという著しい効果を有している。
【0030】
さらに、本発明に係るメモリシステムによれば、レジスタチップとPLLチップとを単一のチップで構成することができるので、製造コストをさらに低くすることができる。
【0031】
本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
【図面の簡単な説明】
【図1】本発明の実施の形態に係るメモリシステムの構成を示すブロック図である。
【図2】本発明の実施の形態に係るレジスタ及び遅延回路部の詳細な構成を示すブロック図である。
【図3】従来の制御及びアドレスクロック分配型メモリシステムの構成を示すブロック図である。
【符号の説明】
10 制御装置
20 PLL回路
30 レジスタ
40 レジスタ及び遅延回路部
41 クロック制御回路
42 DLL回路
44 第1レプリカ回路
43 第2レプリカ回路
Claims (19)
- 複数のメモリ装置を含むメモリシステムにおいて、
前記複数のメモリ装置に書込みデータクロックである第1クロック信号を出力するとともに、制御及びアドレス入力信号と、前記第1クロック信号の整数倍に分周された制御及びアドレスクロックである第2クロック信号とを出力する制御装置、及び
該制御装置から前記制御及びアドレス入力信号と前記第2クロック信号とを受信し、伝送ラインにおける伝達遅延を補正した制御及びアドレス出力信号を出力するレジスタ及び遅延回路部を含んで構成され、
前記複数のメモリ装置が、前記レジスタ及び遅延回路部から前記伝送ラインを介して前記制御及びアドレス出力信号をそれぞれ受信し、前記制御装置から直接送信される前記第1クロック信号に基づいて、前記制御及びアドレス出力信号をサンプリングするものであることを特徴とするメモリシステム。 - 前記レジスタ及び遅延回路部が、前記制御装置から受信した前記第2クロック信号の前記伝送ラインにおける伝達遅延、及び内部出力バッファで発生する伝達遅延を補正した第3クロック信号を出力するクロック制御回路、及び
前記制御装置の前記制御及びアドレス入力信号をバッファリングし、前記第3クロック信号に基づいてサンプリングすることにより、前記制御及びアドレス出力信号を出力するレジスタ部を含むことを特徴とする請求項1に記載のメモリシステム。 - 前記クロック制御回路と前記レジスタ部とが、単一のチップで構成されていることを特徴とする請求項2に記載のメモリシステム。
- 前記クロック制御回路が、DLL回路、及び前記伝送ラインの伝達遅延をモデリングする第1レプリカ回路を含んで構成され、
前記DLL回路が、前記第2クロック信号と、前記第1レプリカ回路を経てフィードバックされる信号とが同一の位相になるように調節し、前記第3クロック信号を出力するものであることを特徴とする請求項2又は3に記載のメモリシステム。 - 前記第1レプリカ回路が、PCBラインモデル、能動素子及び受動素子の組合せであるか、又はこれらのうちの少なくとも1種類以上で構成されていることを特徴とする請求項4に記載のメモリシステム。
- 前記内部出力バッファで発生する伝達遅延が、前記レジスタ部における伝達遅延であることを特徴とする請求項2に記載のメモリシステム。
- 前記クロック制御回路と前記レジスタ部とが、単一のチップで構成されていることを特徴とする請求項6に記載のメモリシステム。
- 前記クロック制御回路が、DLL回路、前記伝送ラインにおける伝達遅延をモデリングする第1レプリカ回路、及び前記レジスタ部における伝達遅延をモデリングする第2レプリカ回路を含んで構成され、
前記DLL回路が、前記第2クロック信号と、前記第1レプリカ回路及び前記第2レプリカ回路を経てフィードバックされる信号とが同一の位相になるように調節することにより、前記第3クロック信号を出力するものであることを特徴とする請求項6又は7に記載のメモリシステム。 - 前記第1レプリカ回路及び前記第2レプリカ回路が、PCBラインモデル、受動素子及び能動素子の組合せであるか、又はこれらのうちの少なくとも1種類以上で構成されていることを特徴とする請求項8に記載のメモリシステム。
- 前記伝送ラインが、前記レジスタ及び遅延回路部から分岐点まではグローバルラインで構成され、前記分岐点で分岐され該当する複数のメモリ部にそれぞれ接続されていることを特徴とする請求項1に記載のメモリシステム。
- 前記レジスタ及び遅延回路部から前記複数のメモリ部への伝送ラインの接続方式が、ディージーチェーン型、ハイブリッドT型及びバイファーケート型のうちの何れか1つであることを特徴とする請求項10に記載のメモリシステム。
- 前記レジスタ及び遅延回路部が、前記制御装置から受信した第2クロック信号の前記グローバル伝送ラインにおける伝達遅延、及び内部出力バッファで発生する伝達遅延が補正された第3クロック信号を出力するクロック制御回路、及び
前記制御装置の前記制御及びアドレス入力信号をバッファリングし、前記第3クロック信号に基づいてサンプリングし、前記制御及びアドレス出力信号を出力するレジスタ部を含むものであることを特徴とする請求項10に記載のメモリシステム。 - 前記クロック制御回路と前記レジスタ部とが、単一のチップで構成されていることを特徴とする請求項12に記載のメモリシステム。
- 前記クロック制御回路が、DLL回路、及び前記グローバル伝送ラインにおける伝達遅延をモデリングする第1レプリカ回路を含んで構成され、
前記DLL回路が、前記第2クロック信号と、前記第1レプリカ回路を経てフィードバックされる第3クロック信号とが同一の位相になるように調節し、前記第3クロック信号を出力するものであることを特徴とする請求項12又は13に記載のメモリシステム。 - 前記第1レプリカ回路が、PCBラインモデル、能動素子及び受動素子の組合せであるか、又はこれらのうちの少なくとも1種類以上で構成されていることを特徴とする請求項14に記載のメモリシステム。
- 前記クロック制御回路が、前記制御装置から前記第2クロック信号を受信して、前記グローバル伝送ラインにおける伝達遅延及び前記レジスタ部における伝達遅延を補正し、前記第3クロック信号を出力するものであることを特徴とする請求項12に記載のメモリシステム。
- 前記クロック制御回路と前記レジスタ部とが、単一のチップで構成されていることを特徴とする請求項16に記載のメモリシステム。
- 前記クロック制御回路が、前記DLL回路、前記グローバル伝送ラインにおける伝達遅延をモデリングする第1レプリカ回路、及び前記レジスタ部での伝達遅延をモデリングする第2レプリカ回路を含んで構成され、
前記DLL回路が、第2クロック信号と、前記第1レプリカ回路及び前記第2レプリカ回路を経てフィードバックされる信号が同一の位相になるように調節し、前記グローバル伝送ラインにおける伝達遅延と前記レジスタ部における伝達遅延とが補正された第3クロック信号を出力するものであることを特徴とする請求項16又は17に記載のメモリシステム。 - 前記第1レプリカ回路及び前記第2レプリカ回路が、PCBラインモデル、能動素子及び受動素子の組合せであるか、又はこれらのうちの少なくとも1種類以上で構成されていることを特徴とする請求項18に記載のメモリシステム。
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