JP3906016B2 - 同期回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、例えばクロック信号に同期して動作するシンクロナスＤＲＡＭやシンクロナスＳＲＡＭ等の半導体集積回路に適用される同期回路に関する。
【０００２】
【従来の技術】
一般に、外部クロック信号に同期してデータを出力する半導体集積回路は、その内部に同期回路を有している。この同期回路は、外部クロック信号又は外部クロック信号と同じ周期を有する内部クロック信号に同期して出力回路を制御し、これによりデータが出力される。
【０００３】
図１５は、従来の半導体集積回路のデータ出力部の構成を概略的に示している。例えば図示せぬメモリセルアレイから読み出されたデータＤoutは、半導体集積回路の周辺部に設けられた出力バッファとしてのオフチップドライバ回路（以下、ＯＣＤ回路と称す）１を介して出力パッド２に供給される。このＯＣＤ回路１は例えばトライ・ステート・バッファ回路や論理ゲートにより構成され、同期回路３から出力されるデータ出力起動信号に応じて駆動される。
【０００４】
前記同期回路３は、例えば内部クロック信号ＣＬＫの入力端、前記データ出力起動信号の出力端及びレプリカ回路４を接続するための端子ＸＩ、ＸＯを有している。このレプリカ回路４は例えば前記ＯＣＤ回路１と同一構成であり、ＯＣＤ回路１と等しい遅延時間を有している。同期回路３はレプリカ回路４に設定された遅延時間分だけ内部クロック信号ＣＬＫの位相を早め、データ出力起動信号として出力する。このため、ＯＣＤ回路１は外部クロック信号に同期してデータＤoutを出力パッド２に出力できる。
【０００５】
【発明が解決しようとする課題】
ところで、上記同期回路を用いた半導体集積回路において、ＯＣＤ回路１を構成するＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳトランジスタは製造プロセスのばらつき等により、電流駆動能力が一致しない場合がある。このため、ハイレベル“Ｈ”のデータと、ローレベル“Ｌ”のデータに対する駆動能力がアンバランスとなる場合がある。
【０００６】
図１６は、ＯＣＤ回路１を構成する例えば最終段のＮチャネルＭＯＳトランジスタの電流駆動能力が、ＰチャネルＭＯＳトランジスタの電流駆動能力よりも大きくなった場合を示している。このように、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタの電流駆動能力が異なった場合、データ出力起動信号が活性化されてから、ハイレベルの出力電圧ＶＤoutが所定のレベルとなるまでの時間と、ローレベルの出力電圧ＶＤoutが所定のレベルとなるまでの時間とが異なってしまう。つまり、この場合、ローレベルデータを出力する場合に比べてハイレベルデータを出力するために時間がかかる。このため、ＯＣＤ回路１の出力電圧ＶＤoutにハイレベル又はローレベルのデータに依存するジッターが含まれることとなる。このジッターの長さは、最大１００ｐｓ程度であるが、信号周波数の上昇に伴いその影響が大きくなる問題を有している。
【０００７】
上記のように、データ出力起動信号は外部クロック信号に対してＯＣＤ回路における遅延時間が補償されている。しかし、従来はハイレベルデータに対する遅延のみが補償され、ローレベルデータについてはプロセスのセンター条件（標準の条件）とされ、プロセスのバラツキによる補償は特に行われていなかった。そこで、ハイレベルデータ、ローレベルデータについてジッターを補償する回路が考えられている。
【０００８】
図１７は、ＯＣＤ回路によりハイレベルデータを出力する場合の起動信号と、ローレベルデータを出力する場合の起動信号を変えた回路を示している。すなわち、ＯＣＤ回路１にはハイレベルデータを出力する場合の起動信号を生成するための同期回路５、及びローレベルデータを出力する場合の起動信号を生成するための同期回路６が接続されている。同期回路５には、ローレベルデータを出力するための例えばＯＣＤ回路のレプリカ回路５ａが設けられ、同期回路６には、ハイレベルデータを出力するための例えばＯＣＤ回路のレプリカ回路６ａが設けられている。このように、ハイレベルデータとローレベルデータを出力する場合に、それぞれＯＣＤ回路１の遅延時間に応じたデータ出力起動信号を使用することにより、ハイレベルデータとローレベルデータのＶＤoutのジッターを解消できる。
【０００９】
しかし、図１７に示す回路の場合、ハイレベルデータを出力する場合の起動信号とローレベルデータを出力する場合の起動信号を生成するために、２つの同期回路を必要とする。このため、半導体集積回路における同期回路の占有面積が大きくなるとともに、大きな消費電力を必要とするという問題が発生する。
【００１０】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、半導体集積回路における占有面積の増大を抑えることが可能であるとともに、消費電力を削減し得る同期回路を提供しようとするものである。
【００１１】
【課題を解決するための手段】
本発明の同期回路の第１の態様は、クロック信号と同じ周期を有する第１の起動信号に応じてハイレベルデータを出力し、前記クロック信号と同じ周期を有する第２の起動信号に応じてローレベルデータを出力する出力回路と、前記クロック信号が供給され、前記出力回路がハイレベルデータを出力するときの第１の遅延時間と、ローレベルデータを出力するときの第２の遅延時間の合計分だけ、前記クロック信号の位相を進める第１の信号生成回路と、前記第２の遅延時間と同等の遅延時間を有し、前記第１の信号生成回路から出力される信号を前記第２の遅延時間遅延し、この遅延された信号により前記出力回路がハイレベルデータを出力するための前記第１の起動信号を生成する第２の信号生成回路と、前記第１の遅延時間と同等の遅延時間を有し、前記第１の信号生成回路から出力される信号を前記第１の遅延時間遅延し、この遅延された信号により前記出力回路がローレベルデータを出力するための前記第２の起動信号を生成する第３の信号生成回路とを具備している。
【００１２】
本発明の同期回路の第２の態様は、クロック信号が供給される入力バッファと、前記入力バッファの出力信号が供給され、遅延時間が変化される第１の遅延回路と、前記第１の遅延回路の出力信号が供給される第１の出力バッファと、前記第１の遅延回路の出力信号が供給される第２の出力バッファと、第１の起動信号に応じて、供給されたデータのハイレベルデータを出力し、第２の起動信号に応じて、供給されたデータのローレベルデータを出力する出力回路と、前記第１の出力バッファの出力信号が供給され、前記出力回路がローレベルデータを出力する回路と同一の構成とされ、前記第 1 の起動信号を出力する第１のレプリカ回路と、前記第２の出力バッファの出力信号が供給され、前記出力回路がハイレベルデータを出力する回路と同一の構成とされ、前記第２の起動信号を出力する第２のレプリカ回路と、前記第１の遅延回路の出力信号が供給され、前記第１、第２の出力バッファと同一構成の第３のレプリカ回路と前記第１、第２のレプリカ回路と同一構成の第４のレプリカ回路により構成されている第２の遅延回路と、前記第２の遅延回路の出力信号が供給され、前記入力バッファと同一構成とされている第５のレプリカ回路と、前記第５のレプリカ回路の出力信号と前記入力バッファの出力信号の位相を比較し、前記第５のレプリカ回路の出力信号と前記入力バッファの出力信号の位相差に応じて前記第１の遅延回路を制御する位相比較器とを具備し、前記第１の遅延回路は、前記出力回路がハイレベルデータを出力するときの第１の遅延時間と前記出力回路がローレベルデータを出力するときの第２の遅延時間との和及び前記第１、第２の出力バッファの遅延時間に相当する時間だけ進んだ信号を出力することを特徴とする。
【００１３】
本発明の同期回路の第３の態様は、第１のデータが供給され、クロック信号と同じ周期を有する第１の起動信号に応じて前記第１のデータのハイレベルデータを出力し、前記クロック信号と同じ周期を有する第２の起動信号に応じて前記第１のデータのローレベルデータを出力する第１の出力回路と、第２のデータが供給され、前記クロック信号と同じ周期を有する第３の起動信号に応じて前記第２のデータのハイレベルデータを出力し、前記クロック信号と同じ周期を有する第４の起動信号に応じて第２のデータのローレベルデータを出力する第２の出力回路と、前記クロック信号に応じて前記第１、第２の起動信号を生成する第１の同期回路と、前記クロック信号の反転信号に応じて前記第３、第４の起動信号を生成する第２の同期回路とを具備し、前記第１の同期回路は、前記クロック信号が供給され、前記第１の出力回路がハイレベルデータを出力するときの第１の遅延時間と、ローレベルデータを出力するときの第２の遅延時間の合計分だけ、前記クロック信号の位相を進める第１の信号生成回路と、前記第２の遅延時間と同等の遅延時間を有し、前記第１の信号生成回路から出力される信号を前記第２の遅延時間遅延し、この遅延された信号により前記第１の出力回路がハイレベルデータを出力するための前記第１の起動信号を生成する第２の信号生成回路と、前記第１の遅延時間と同等の遅延時間を有し、前記第１の信号生成回路から出力される信号を前記第１の遅延時間遅延し、この遅延された信号により前記第１の出力回路がローレベルデータを出力するための前記第２の起動信号を生成する第３の信号生成回路とを具備し、前記第２の同期回路は、前記クロック信号が供給され、前記第２の出力回路がハイレベルデータを出力するときの第３の遅延時間と、ローレベルデータを出力するときの第４の遅延時間の合計分だけ、前記クロック信号の位相を進める第４の信号生成回路と、前記第４の遅延時間と同等の遅延時間を有し、前記第４の信号生成回路から出力される信号を前記第４の遅延時間遅延し、この遅延された信号により前記第２の出力回路がハイレベルデータを出力するための前記第３の起動信号を生成する第５の信号生成回路と、前記第３の遅延時間と同等の遅延時間を有し、前記第４の信号生成回路から出力される信号を前記第３の遅延時間遅延し、この遅延された信号により前記第２の出力回路がローレベルデータを出力するための前記第４の起動信号を生成する第６の信号生成回路とを具備することを特徴とする。
【００１４】
本発明の同期回路の第４の態様は、第１、第２のデータが供給され、前記第１、第２のデータを順次出力するパラレル／シリアル変換回路と、前記パラレル／シリアル変換回路の出力信号が供給され、ハイレベルデータ又はローレベルデータを出力するシフトレジスタと、前記シフトレジスタの出力信号が供給される出力回路と、前記シフトレジスタに接続され、前記パラレル／シリアル変換回路の出力信号と、クロック信号と同じ周期を有しハイレベルデータを出力するための第１の起動信号、及び前記クロック信号と同じ周期を有しローレベルデータを出力するための第２の起動信号に応じて制御信号を発生し、前記シフトレジスタに供給する制御回路と、前記クロック信号に応じて前記第１、第２の起動信号を生成する起動信号発生回路とを具備し、前記起動信号発生回路は、前記クロック信号が供給され、前記シフトレジスタがハイレベルデータを出力するときの第１の遅延時間と、ローレベルデータを出力するときの第２の遅延時間の合計分だけ、前記クロック信号の位相を進める第１の信号生成回路と、前記第２の遅延時間と同等の遅延時間を有し、前記第１の信号生成回路から出力される信号を前記第２の遅延時間遅延し、この遅延された信号により前記シフトレジスタがハイレベルデータを出力するための前記第１の起動信号を生成する第２の信号生成回路と、前記第１の遅延時間と同等の遅延時間を有し、前記第１の信号生成回路から出力される信号を前記第１の遅延時間遅延し、この遅延された信号により前記シフトレジスタがローレベルデータを出力するための前記第２の起動信号を生成する第３の信号生成回路とを具備することを特徴とする。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００１７】
図１は、本発明の原理を示すものであり、外部クロック信号（又は外部クロック信号と同期した内部クロック信号）ＣＬＫの立ち上がりエッジにおいて、ＯＣＤ回路の出力電圧ＶＤoutがハイ又はローの所定のレベルをクロスするような場合を示している。さらに、製造プロセスのばらつきにより、ＰチャネルＭＯＳトランジスタの電流駆動能力が低下していたり、ＮチャネルＭＯＳトランジスタの電流駆動能力が高くなっていたりする場合を示している。
【００１８】
上記条件において、本発明は、１つの同期回路を用いてＯＣＤ回路によってハイレベルデータを出力する場合と、ローレベルデータを出力する場合の遅延時間を補償する２種類のデータ出力起動信号を発生する。すなわち、本発明は、ＯＣＤ回路からハイレベルデータを出力する場合に要する時間ｔＨと、ローレベルデータを出力する場合に要する時間ｔＬの和ｔＨ＋ｔＬに相当する時間だけ位相を進めた信号ＳＦを生成する。さらに、この位相が進められた信号ＳＦからハイレベルデータを出力するためのハイレベルデータ出力起動信号ＳＳＨと、ローレベルデータを出力するためのローレベルデータ出力起動信号ＳＳＬを生成する。すなわち、起動信号ＳＳＨは前記位相が進められた信号ＳＦを、ローレベルデータを出力する場合に要する時間ｔＬだけ遅延して生成される。また、起動信号ＳＳＬは前記位相が進められた信号ＳＦを、ハイレベルデータを出力する場合に要する時間ｔＨだけ遅延して生成される。このため、ハイレベルデータを出力する場合、及びローレベルデータを出力する場合においても、ＯＣＤ回路から出力される各電圧ＶＤoutを外部クロック信号ＣＬＫに同期させることができる。
【００１９】
（第１の実施例）
図２は、本発明の第１の実施例を示すものであり、本発明をディレイ・ロックド・ループ（以下、ＤＬＬと称す）に適用した場合を示している。このＤＬＬは、例えば“A 256 Mb SDRAM Using Register-Controlled Digital DLL”(Digest of Technical Papers of ISSCC ’97)に開示されている。このようなＤＬＬでは、ＯＣＤ回路のレプリカ回路として出力バッファと同一構成の回路が用いられている。
【００２０】
第１の実施例において、例えば外部クロック信号ＣＬＫ（又は外部クロック信号と同じ周期を有する内部クロック信号）は入力バッファ（Ｉ．Ｂ．）１１に供給される。この入力バッファ１１はクロック信号ＣＬＫを所定時間遅延する。この入力バッファ１１の出力信号Ｃａは可変遅延線１２に供給されるとともに、位相比較器１３の一方入力端に供給される。前記可変遅延線１２は例えば複数の論理ゲートがカスケード接続された論理ゲートチェーンにより構成されており、この可変遅延線１２の遅延量は前記位相比較器１３の出力信号により制御される。この可変遅延線１２の出力信号ＣｂはＯＣＤ回路１８からハイレベルの電圧を出力する場合に要する時間ｔＨと、ローレベルの電圧を出力する場合に要する時間ｔＬの和ｔＨ＋ｔＬ及び後述する出力バッファ１４、１６の遅延時間に相当する時間だけ位相が進んだクロック信号である。
【００２１】
前記可変遅延線１２の出力信号Ｃｂは出力バッファ（Ｏ．Ｂ．）１４を介して、レプリカ回路１５に供給される。このレプリカ回路１５は、ＯＣＤ回路１８のうちローレベルデータが通過する回路と同一構成とされている。また、前記可変遅延線１２の出力信号Ｃｂは出力バッファ（Ｏ．Ｂ．）１６を介して、レプリカ回路１７に供給される。このレプリカ回路１７は、ＯＣＤ回路１８のハイレベルデータが通過する回路と同一構成とされている。前記レプリカ回路１５から出力されるハイレベルデータ出力起動信号ＳＳＨ、及び前記レプリカ回路１７から出力されるローレベルデータ出力起動信号ＳＳＬはそれぞれＯＣＤ回路１８に供給される。このＯＣＤ回路１８は前記起動信号ＳＳＨ、ＳＳＬに応じて例えばメモリセルアレイ１９から読み出されたデータを出力パッド２０に出力する。ＯＣＤ回路１８の構成は、例えば図８（ａ）に示すＯＣＤ回路１と同様の回路である。
【００２２】
さらに、前記可変遅延線１２の出力信号Ｃｂは例えばレプリカ回路２１に供給される。このレプリカ回路２１は、例えば前記出力バッファ１４、１６と同一構成とされているが、出力バッファのレプリカ回路に限らず出力バッファそのものでもよい。このレプリカ回路２１の出力信号はレプリカ回路２２に供給される。このレプリカ回路２２は、前記レプリカ回路１７と同一構成であり、例えば前記ＯＣＤ回路１８のうちハイレベルデータが通過する回路と同一構成とされている。このレプリカ回路２２の出力信号はレプリカ回路２３に供給される。このレプリカ回路２３は、前記レプリカ回路１５と同一構成であり、例えば前記ＯＣＤ回路１８のうちローレベルデータが通過する回路と同一構成とされている。このレプリカ回路２２、２３の配置は、これに限らず、レプリカ回路２２、２３の順番を逆とすることも可能である。これらの順序は、状態に応じて設定すればよい。また、レプリカ回路２２、２３の二つを用いる必要はなく、これらレプリカ回路２２、２３の遅延時間の合計の遅延時間を有する１つのレプリカ回路を設けてもよい。
【００２３】
前記レプリカ回路２３の出力信号Ｃｃはレプリカ回路２４に供給される。このレプリカ回路２４は、例えば前記入力バッファ１１と同一構成の回路とされている。このレプリカ回路２４の出力信号は、前記位相比較器１３の他方入力端に供給される。この位相比較器１３は、前記レプリカ回路２１、２２、２３、２４を介して遅延されたクロック信号Ｃｃと入力バッファ１１から供給されるクロック信号Ｃａの位相を１サイクル毎に比較し、これらの位相差に応じて可変遅延線１２の遅延量を制御する。
【００２４】
尚、レプリカ回路１５、１７の前段には出力バッファ１４、１６をそれぞれ設けている。しかし、これに限らず、図２に示すように、可変遅延線１２の出力信号を１つの出力バッファ２５により受け、この出力バッファ２５の出力信号をレプリカ回路１５、１７にそれぞれ供給する構成としてもよい。あるいは、この出力バッファ２５の出力信号をレプリカ回路１５、１７、２２にそれぞれ供給する構成としてもよい。この場合、レプリカ回路２１を省略できる。
【００２５】
図３は、図２の動作を示しており、図２の各部はこのタイミングに従って動作する。すなわち、入力バッファ１１に供給されたクロック信号ＣＬＫは、所定時間遅延される。この入力バッファ１１の出力信号Ｃａは位相比較器１３の出力信号により制御される可変遅延線１２に供給される。この可変遅延線１２は信号Ｃａ及び前記位相比較器１３の出力信号に基づきレプリカ回路２２、２３の遅延時間の和ｔＨ＋ｔＬ及び出力バッファ１４、１６の遅延時間に相当する時間だけ位相が進んだクロック信号Ｃｂを生成する。尚、図３は、出力バッファの遅延時間を省略して示している。このクロック信号Ｃｂは出力バッファ１４、１６を介してレプリカ回路１５、１７にそれぞれ供給される。レプリカ回路１５において、クロック信号ＣｂはＯＣＤ回路１８のローレベルデータが通過する回路が有する遅延時間ｔＬだけ遅延され、ハイレベルデータ出力起動信号ＳＳＨとして出力される。また、レプリカ回路１７において、クロック信号ＣｂはＯＣＤ回路１８のハイレベルデータが通過する回路が有する遅延時間ｔＨだけ遅延され、ローレベルデータ出力起動信号ＳＳＬとして出力される。これらレプリカ回路１５から出力されるハイレベルデータ出力起動信号ＳＳＨ、及びレプリカ回路１７から出力されるローレベルデータ出力起動信号ＳＳＬはＯＣＤ回路１８に供給される。このため、ＯＣＤ回路１８では、メモリセルアレイ１９から読み出されたハイレベルデータを出力する場合と、ローレベルデータを出力する場合とのタイミングを一致させることができる。したがって、ＯＣＤ回路１８から出力される出力信号ＶＤoutをクロック信号ＣＬＫに同期させることができる。
【００２６】
上記第１の実施例によれば、可変遅延線１２を用いてクロック信号ＣＬＫをＯＣＤ回路１８のハイレベルデータが通過する回路の遅延時間とローレベルデータが通過する回路の遅延時間の合計の時間だけ進め、この位相が進められたクロック信号をＯＣＤ回路１８のローレベルデータが通過する回路の遅延時間だけ遅延させてＯＣＤ回路１８のハイレベルデータ出力起動信号ＳＳＨを生成し、ＯＣＤ回路１８のハイレベルデータが通過する回路の遅延時間だけ遅延させてＯＣＤ回路１８のローレベルデータ出力起動信号ＳＳＬを生成している。つまり、第１の実施例によれば、１つの可変遅延線１２を用いてハイレベルデータ出力起動信号ＳＳＨと、ローレベルデータ出力起動信号ＳＳＬとを生成することができる。このため、遅延線の数を従来の半分とすることができる。同期回路において、遅延線の占有面積、及び消費電力は他の回路に比べて大きい。したがって、このように遅延線の数を半分とすることにより、占有面積及び消費電力を削減できる利点を有している。
【００２７】
しかも、遅延線は一般に複数の論理回路がカスケード接続されたロジックチェーンである。このため、遅延線が動作することにより、ノイズが発生する。しかし、第１の実施例によれば、遅延線の数が従来の半分であるため、ノイズの量も半減できる利点を有している。
【００２８】
また、ハイレベルデータとローレベルデータの出力タイミングを一致させることができる。このため、データのレベルに依存するジッターを減少でき、高速にデータを出力できる。しかも、同期速度の低下を防止でき、制御が複雑化することも回避できる。
【００２９】
（第２の実施例）
図４、図５は、本発明の第２の実施例を示すものであり、図４は本発明を周知のミラータイプＤＬＬに適用した場合を示している。このミラータイプＤＬＬとしては、例えば“A 1-ps Jitter 2 Clock Cycle Lock Time CMOS Digital Clock Generator Based on an Interleaved Synchronous Mirror Delay Scheme”(’97 Symposium on VLSI Circuits Digest of Technical Papers)に開示されている。また、図５は図４の各部の波形を示している。
【００３０】
図４、図５において、外部クロック信号又は外部クロック信号と同じ周期を有する内部クロック信号ＣＬＫは、入力バッファ４１に供給される。この入力バッファから出力される所定時間遅延された信号Ｃａは、ディレイモニタＤＭを構成するレプリカ回路４２、４３、４４、４５に供給される。前記レプリカ回路４２は前記入力バッファ４１と同一の遅延時間を有する回路であり、前記レプリカ回路４３は後述する出力バッファ４７と同一遅延時間を有する回路である。さらに、前記レプリカ回路４４は後述するＯＣＤ回路５０のハイレベルデータが通過する回路と同一構成とされており、ＯＣＤ回路５０のハイレベルデータが通過する回路と同一の遅延時間（ｔＨ）を有している。さらに、前記レプリカ回路４５は後述するＯＣＤ回路５０のローレベルデータが通過する回路と同一構成とされており、ＯＣＤ回路５０のローレベルデータが通過する回路と同一の遅延時間（ｔＬ）を有している。
【００３１】
前記レプリカ回路４５から出力される信号Ｃｃは、可変遅延線４６に供給される。この可変遅延線４６は第１、第２の遅延線４６ａ、４６ｂ、及び制御部４６ｃとにより構成されており、前記レプリカ回路４５の出力信号は第１の遅延線４６ａの入力端に供給される。第１、第２の遅延線４６ａ、４６ｂは例えば図示せぬ複数の単位遅延素子により構成され、制御部４６ｃは前記入力バッファ４１の出力信号Ｃａに応じて第１、第２の遅延線４６ａ、４６ｂを制御する。前記第１の遅延線４６ａに供給された信号Ｃｃは第１の遅延線４６ａにより遅延された時間と同じ時間だけ第２の遅延線４６ｂにより遅延されて出力される。すなわち、第１の遅延線４６ａに供給された信号Ｃｃは、クロック信号ＣＬＫの次のパルスが制御部４６ｃに供給される迄の間、第１の遅延線４６ａを伝播され、この第１の遅延線４６ａを伝播した時間と同一時間、第２の遅延線４６ｂを伝播される。したがって、第２の可変遅延線４６ｂからは、前記クロック信号ＣＬＫに同期し、ＯＣＤ回路５０がハイレベルデータを出力する場合の遅延時間（ｔＨ）と、ローレベルデータを出力する場合の遅延時間（ｔＬ）を合計した遅延時間（ｔＨ＋ｔＬ＋ｔＯ．Ｂ．）（ｔＯ．Ｂ．は出力バッファ４７の遅延時間）分だけ進んだクロック信号Ｃｂが出力される。尚、図５は、出力バッファ４７の遅延時間ｔＯ．Ｂ．を省略して示している。
【００３２】
前記第２の可変遅延線４６ｂの出力信号Ｃｂは出力バッファ４７に供給される。この出力バッファ４７の出力信号はレプリカ回路４８及びレプリカ回路４９に供給される。前記レプリカ回路４８は、前記レプリカ回路４５と同様に後述するＯＣＤ回路５０のローレベルデータが通過する回路と同一構成とされており、ＯＣＤ回路５０のローレベルデータが通過する回路と同一の遅延時間（ｔＬ＋ｔＯ．Ｂ．）を有している。このため、レプリカ回路４８からは、前記第２の可変遅延線４６ａの出力信号が時間（ｔＬ）だけ遅延されたハイレベルデータ出力起動信号ＳＳＨが出力される。
【００３３】
また、前記レプリカ回路４９は後述するＯＣＤ回路５０のハイレベルデータが通過する回路と同一構成とされており、ＯＣＤ回路５０のハイレベルデータが通過する回路と同一の遅延時間（ｔＨ＋ｔＯ．Ｂ．）を有している。このため、レプリカ回路４８からは、前記第２の可変遅延線４６ａの出力信号が時間（ｔＨ）だけ遅延されたローレベルデータ出力起動信号ＳＳＬが出力される。
【００３４】
前記レプリカ回路４８から出力されるハイレベルデータ出力起動信号ＳＳＨ、及び前記レプリカ回路４９から出力されるローレベルデータ出力起動信号ＳＳＬはそれぞれＯＣＤ回路５０に供給される。このＯＣＤ回路５０は前記起動信号ＳＳＨ、ＳＳＬに応じて例えばメモリセルアレイ５１から読み出されたデータを出力パッド５２に出力する。したがって、ＯＣＤ回路５０は、レプリカ回路４８から出力されるハイレベルデータ出力起動信号ＳＳＨに応じてハイレベルデータＶＤoutを出力し、レプリカ回路４８から出力されるローレベルデータ出力起動信号ＳＳＬに応じてローレベルデータＶＤoutを出力する。
【００３５】
尚、レプリカ回路４８、４９には１つの出力バッファ４７の出力信号が供給されているが、これに限定されるものではなく、例えば前記第２の遅延線４６ｂの出力端に２つの同一の遅延時間を有する出力バッファを並列接続し、これら出力バッファを介して第２の遅延線４６ｂの出力信号をレプリカ回路４８、４９にそれぞれ供給する構成としてもよい。
【００３６】
上記第２の実施例によっても第１の実施例と同様の効果を得ることができる。しかも、ミラータイプＤＬＬを用いることにより、第１の実施例に示すＤＬＬに比べて一層ジッターを減少できる。
【００３７】
尚、上記第１、第２の実施例は、本発明をＯＣＤ回路の制御に適用した場合について説明したが、本発明は、ＯＣＤ回路の制御に限定されるものではなく、クロック信号に同期してハイレベル／ローレベルデータを出力するような回路に適用することが可能である。
【００３８】
（第３の実施例）
次に、本発明の第３の実施例について説明する。上記第１、第２の実施例は、本発明をＳＤＲ（Single Data Rate）方式の回路に適用した場合について説明した。これに対して第３の実施例は、本発明をＤＤＲ（Double Data Rate）方式の回路に適用した場合を示している。
【００３９】
すなわち、ＤＤＲ方式では、例えば１００ＭＨｚの外部クロック信号に同期して、チップ内部の回路が動作し、この回路の動作に対応して２倍のデータレート（例えば２００ＭＨｚ）でデータを出力する。このため、例えばメモリセルアレイからパッドまでの間に２ビットから１ビットへデータを変換するパラレル／シリアル変換回路を必要とする。
【００４０】
図６は、２系統のＯＣＤ回路を有する方式を示している。図６において、図２と同一部分には同一符号を付し、異なる部分について説明する。
【００４１】
メモリセルアレイ１９から出力されたデータＤｏｕｔ１、Ｄｏｕｔ２は、第１、第２のＯＣＤ回路６１、６２の入力端にそれぞれ供給される。これら第１、第２のＯＣＤ回路６１、６２には第１、第２の同期回路６３、６４が接続され、これら第１、第２の同期回路６３、６４から前記ハイレベルデータ出力起動信号ＳＳＨ、ローレベルデータ出力起動信号ＳＳＬがそれぞれ供給される。これら第１、第２のＯＣＤ回路６１、６２の出力端はパッド２０にそれぞれ供給される。これら第１、第２のＯＣＤ回路６１、６２により、２ビットのデータが１ビットのデータに変換されてパッド２０に出力される。すなわち、第１、第２のＯＣＤ回路６１、６２は、パラレル／シリアル変換回路を構成している。
【００４２】
図７は、第１、第２のＯＣＤ回路６１、６２の一例を示している。第１、第２のＯＣＤ回路６１、６２は同一構成であるため、第１のＯＣＤ回路６１の構成のみを説明し、第２のＯＣＤ回路６２において第１のＯＣＤ回路６１と同一部分には符号６２に同一の添え字を付して示し説明は省略する。
【００４３】
第１のＯＣＤ回路６１において、メモリセルアレイ１９から供給されるデータＤｏｕｔ１は、インバータ回路６１ａ、６１ｂ、６１ｃを介して、例えばトライ・ステート・バッファ回路６１ｄの入力端に供給される。このトライ・ステート・バッファ回路６１ｄの出力端は前記パッド２０に接続される。前記インバータ回路６１ｃの出力信号はインバータ回路６１ｅを介してアンド回路６１ｆの一方入力端に供給されるとともに、直接アンド回路６１ｇの一方入力端に供給される。これらアンド回路６１ｇ、６１ｆの他方入力端には前記ハイレベルデータ出力起動信号ＳＳＨ、ローレベルデータ出力起動信号ＳＳＬがそれぞれ供給される。これらアンド回路６１ｆ、６１ｇの出力信号はオア回路６１ｈに供給される。このオア回路６１ｈの出力信号Ｃ１は、制御信号として前記トライ・ステート・バッファ回路６１ｄに供給される。
【００４４】
図８（ａ）は、前記トライ・ステート・バッファ回路６１ｄの一例を示している。前記インバータ回路６１ｃの出力信号（Ｄｏｕｔ１で示す）はナンド回路８１、ノア回路８２の一方入力端に供給される。前記オア回路６１ｈの出力信号Ｃ１は、ノア回路８２の他方入力端に供給されるとともに、インバータ回路８３を介してナンド回路８１の他方入力端に供給される。電源ＶＤＤと接地間にはＰチャネルＭＯＳトランジスタ８４、ＮチャネルＭＯＳトランジスタ８５が直列接続されている。前記トランジスタ８４のゲートには、前記ナンド回路８１の出力信号が供給され、前記トランジスタ８５のゲートにはノア回路８２の出力信号が供給されている。前記トランジスタ８４と８５の接続ノードＮ１からトライ・ステート・バッファ回路６１ｄの出力信号が出力される。トライ・ステート・バッファ回路の構成は、図８（ａ）に限らず、クロックド・インバータ回路により構成してもよい。
【００４５】
図８（ｂ）は、上記トライ・ステート・バッファ回路６１における、データＤｏｕｔ１、制御信号Ｃ１及び接続ノードのレベルの関係を示している。
【００４６】
図６に示す前記第１、第２の同期回路６３、６４は、図２に示す回路と同一構成とされている。但し、第１、第２の同期回路６３、６４のハイレベルデータ出力起動信号ＳＳＬを生成するためのレプリカ回路（ＯＣＤ回路“Ｌ”）１５、２３は、第１、第２のＯＣＤ回路６１、６２において、データＤｏｕｔ１（Ｄｏｕｔ２）がハイレベルで、信号Ｃ１（Ｃ２）がハイレベルの時、パッド２０をローレベルとするパスの回路と同一の遅延時間を有する回路である。また、ローレベルデータ出力起動信号ＳＳＨを生成するためのレプリカ回路（ＯＣＤ回路“Ｈ”）１７、２２は、データＤｏｕｔ１（Ｄｏｕｔ２）がローレベルで、信号Ｃ１（Ｃ２）がハイレベルの時、パッド２０をハイレベルとするパスの回路と同一の遅延時間を有する回路である。
【００４７】
また、第１の同期回路６３には外部クロック信号ＣＬＫもしくは外部クロック信号ＣＬＫと外部クロック信号／ＣＬＫの差分が供給され、第２の同期回路６４には、外部クロック信号ＣＬＫの反転信号／ＣＬＫもしくは外部クロック信号の反転信号／ＣＬＫと外部クロック信号ＣＬＫの差分が供給される。このため、第１、第２の同期回路６３、６４は外部クロック信号ＣＬＫの半周期ずれたタイミングで動作する。
【００４８】
図９は、図６乃至図８に示す回路の動作を示している。第１のＯＣＤ回路６１は、データＤｏｕｔ１、ハイレベルデータ出力起動信号ＳＳＨ、及びローレベルデータ出力起動信号ＳＳＬに基づいて、図９に示す制御信号Ｃ１を生成する。この制御信号Ｃ１はトライ・ステート・バッファ回路６１ｄに供給される。また、第２のＯＣＤ回路６２は、Ｄｏｕｔ２、ハイレベルデータ出力起動信号ＳＳＨ、及びローレベルデータ出力起動信号ＳＳＬに基づいて制御信号Ｃ２を生成する。この制御信号Ｃ２はトライ・ステート・バッファ回路６１ｄに供給される。第１、第２のＯＣＤ回路６１、６２のトライ・ステート・バッファ回路６１ｄ、６２ｄは、制御信号Ｃ１及びＣ２に応じてメモリセルアレイ１９から読み出されたデータＤｏｕｔ１、Ｄｏｕｔ２を順次出力する。したがって、外部クロック信号ＣＬＫの１サイクルにおいて、データＤｏｕｔ１、Ｄｏｕｔ２をパッド２０に出力することができる。
【００４９】
上記第３の実施例によれば、メモリセルアレイ１９の出力データＤｏｕｔ１、Ｄｏｕｔ２を受ける第１、第２のＯＣＤ回路６１、６２を設け、これら第１、第２のＯＣＤ回路６１、６２は、トライ・ステート・バッファ回路６１ｄ、６２ｄを有し、これらトライ・ステート・バッファ回路６１ｄ、６２ｄは、第１、第２の同期回路６３、６４から供給されるハイレベルデータ出力起動信号ＳＳＨ、ローレベルデータ出力起動信号ＳＳＬに応じて生成された制御信号Ｃ１、Ｃ２により制御されている。このため、ＤＤＲにおいて、第１、第２のＯＣＤ回路６１、６２から出力されるデータを外部クロック信号ＣＬＫに同期して出力することができるとともに、データの立ち上がり及び立下りを一致させることがきる。しかも、各ＯＣＤ回路に対して１つ同期回路を設ければよいため、ＤＤＲにおいて、同期回路の占有面積の増大を防止することができるとともに、消費電流を削減することが可能である。
【００５０】
（第４の実施例）
図１０は、本発明の第４の実施例を示している。第３の実施例は、第１、第２のＯＣＤ回路６１、６２のトライ・ステート・バッファ回路６１ｄ、６２ｄにより、データのパラレル／シリアル変換を行うとともに、パッド２０を駆動している。
【００５１】
これに対して、図１０に示す第４の実施例は、パラレル／シリアル変換回路１００を構成する第１、第２のバッファ回路１０１、１０２によりデータＤｏｕｔ１、Ｄｏｕｔ２のパラレル／シリアル変換を行い。これら第１、第２のバッファ回路１０１、１０２の出力信号をＯＣＤ回路１０３に供給し、このＯＣＤ回路１０３によりパッド２０を駆動している。
【００５２】
上記第１、第２のバッファ回路１０１、１０２は、第３の実施例における第１、第２のＯＣＤ回路６１、６２とほぼ同一の構成とされている。すなわち、図１０において、図７に示すインバータ回路６１ｃ、６２ｃは省略されている。インバータ回路６１ｂの出力信号はインバータ回路６１ｅを介してアンド回路６１ｇの一方入力端に供給されるとともに、インバータ回路６１ｆの一方入力端に直接供給されている。また、インバータ回路６２ｂの出力信号はインバータ回路６２ｅを介してアンド回路６２ｇの一方入力端に供給されるとともに、インバータ回路６２ｆの一方入力端に直接供給されている。その他、第１、第２のＯＣＤ回路６１、６２と同一部分には同一符号を付し説明は省略する。
【００５３】
また、ＯＣＤ回路１０３は直列接続されたインバータ回路１０３ａ、１０３ｂ、及びトライ・ステート・バッファ回路１０３ｃにより構成されている。このトライ・ステート・バッファ回路１０３ｃは、例えば図８（ａ）に示す回路と同様である。このトライ・ステート・バッファ回路１０３ｃには制御信号Ｃ３が供給されている。この制御信号Ｃ３はパラレル／シリアル変換されたデータを出力するときトライ・ステート・バッファ回路１０３ｃのハイ・インピーダンス状態を解除する信号である。この制御信号Ｃ３は外部クロック信号ＣＬＫに同期されている。
【００５４】
また、ＯＣＤ回路１０３のレプリカ回路は、例えばトライ・ステート・バッファ回路６１ｄ、６２ｄの出力端からパッド２０までのパスと同じ遅延時間を有する回路により構成される。すなわち、ハイレベルデータ出力起動信号ＳＳＨを生成するためのレプリカ回路（ＯＣＤ回路“Ｌ”）１５、２３は、データＤｏｕｔ１（Ｄｏｕｔ２）がハイレベルで、信号Ｃ１（Ｃ２）がハイレベルの時、パッド２０をハイレベルとするパスの回路と同一の遅延時間を有する回路である。また、ローレベルデータ出力起動信号ＳＳＬを生成するためのレプリカ回路（ＯＣＤ回路“Ｈ”）１７、２２は、データＤｏｕｔ１（Ｄｏｕｔ２）がローレベルで、信号Ｃ１（Ｃ２）がハイレベルの時、パッド２０をローレベルとするパスの回路と同一の遅延時間を有する回路である。
【００５５】
図１１は、図１０に示す回路の動作を示している。第１のバッファ回路１０１は、データＤｏｕｔ１、ハイレベルデータ出力起動信号ＳＳＨ、及びローレベルデータ出力起動信号ＳＳＬに基づいて、図１０に示すような制御信号Ｃ１を生成する。この制御信号Ｃ１はトライ・ステート・バッファ回路６１ｄに供給される。第２のバッファ回路１０２は、データＤｏｕｔ２、ハイレベルデータ出力起動信号ＳＳＨ、及びローレベルデータ出力起動信号ＳＳＬに基づいて、図１０に示すような制御信号Ｃ２を生成する。この制御信号Ｃ２はトライ・ステート・バッファ回路６２ｄに供給される。第１、第２のバッファ回路１０１、１０２のトライ・ステート・バッファ回路６１ｄ、６２ｄは、制御信号Ｃ１及びＣ２に応じてメモリセルアレイ１９から読み出されたデータＤｏｕｔ１、Ｄｏｕｔ２を順次出力する。
【００５６】
ＯＣＤ回路１０３において、トライ・ステート・バッファ回路１０３ｃは、外部クロック信号ＣＬＫに同期した制御信号Ｃ３に応じてハイ・インピーダンス状態が解除される。この状態において、トライ・ステート・バッファ回路１０３ｃは、インバータ回路１０３ａ、１０３ｂを介して供給されるデータＤｏｕｔ１、Ｄｏｕｔ２に応じてパッド２０を駆動する。したがって、外部クロック信号ＣＬＫの１サイクルにおいて、データＤｏｕｔ１、Ｄｏｕｔ２をパッド２０に出力することができる。
【００５７】
上記第４の実施例によれば、ＤＤＲにおいて、パラレル／シリアル変換回路１００から出力されるデータを外部クロック信号ＣＬＫに同期して出力することができるとともに、データの立ち上がり及び立下りを一致させることがきる。
【００５８】
しかも、第１、第２のバッファ回路１０１、１０２の出力信号をＯＣＤ回路１０３に供給し、このＯＣＤ回路１０３によりパッド２０を駆動している。このため、パッド２０を駆動するトライ・ステート・バッファ回路１０３ｃを構成するトランジスタのサイズのみを大きくして駆動能力を大きくすればよい。つまり、パッド２０を駆動する必要がないトライ・ステート・バッファ回路６１ｄ、６２ｄを構成するトランジスタのサイズは、トライ・ステート・バッファ回路１０３ｃのトランジスタより小さくてよい。したがって、第４の実施例は第３の実施例に比べて回路構成を簡単化することができる。
【００５９】
（第５の実施例）
図１２は、本発明の第５の実施例を示している。例えばシンクロナスＤＲＡＭにおいて、例えばコマンドデコーダが読み出しコマンドを受けてから実際にデータを出力するまでのクロック数をカウントするために、パラレル／シリアル変換後のパスにシフトレジスタを用いる場合がある。第５の実施例は、この場合のように、パラレル／シリアル変換回路とパッドの相互間にシフトレジスタが設けられている。
【００６０】
図１２において、パラレル／シリアル変換回路１１０を構成する第１、第２のバッファ回路１１１、１１２は、それぞれ例えばトライ・ステート・バッファ回路１１１ａ、１１２ａにより構成されている。前記トライ・ステート・バッファ回路１１１ａにはメモリセルアレイ１９から出力されたデータＤｏｕｔ１が供給され、前記トライ・ステート・バッファ回路１１２ａにはメモリセルアレイ１９から出力されたデータＤｏｕｔ２が供給される。前記トライ・ステート・バッファ回路１１１ａは制御信号Ｃ１により制御され、前記トライ・ステート・バッファ回路１１２ａは制御信号Ｃ２により制御される。これら制御信号Ｃ１、Ｃ２は、外部クロック信号ＣＬＫに同期した信号であり、トライ・ステート・バッファ回路１１１ａ、１１２ａに交互に供給される。
【００６１】
前記トライ・ステート・バッファ回路１１１ａ、１１２ａの出力端とパッド２０の相互間には、シフトレジスタ１１４、１１５、及びＯＣＤ回路としてのトライ・ステート・バッファ回路１１６が直列接続されている。トライ・ステート・バッファ回路１１６にはデータを出力する時、ハイ・インピーダンス状態を解除する制御信号Ｃ３が供給される。この制御信号Ｃ３は第４の実施例と同様である。
【００６２】
前記各シフトレジスタ１１４、１１５には制御回路１１７、１１８が接続されている。これら制御回路１１７、１１８は同一構成であるため、制御回路１１７についてのみ説明する。
【００６３】
制御回路１１７において、アンド回路１１７ａ、１１７ｂの一方入力端にはハイレベルデータ出力起動信号ＳＳＨ、ローレベルデータ出力起動信号ＳＳＬがそれぞれ供給されている。これらハイレベルデータ出力起動信号ＳＳＨ、ローレベルデータ出力起動信号ＳＳＬを生成する回路は、図２あるいは図６に示す回路と同様である。但し、後述するように、レプリカ回路の構成が相違する。
【００６４】
前記アンド回路１１７ａの他方入力端にはシフトレジスタ１１４の入力信号が供給され、アンド回路１１７ｂの他方入力端には、インバータ回路１１７ｃを介して前記シフトレジスタ１１４の入力信号が供給される。アンド回路１１７ａ、１１７ｂの出力信号はオア回路１１７ｄの入力端に供給される。オア回路１１７ｄの出力端から出力される制御信号Ｃ４は、前記シフトレジスタ１１４に供給される。
【００６５】
なお、制御回路１１８から出力される制御信号Ｃ５は、シフトレジスタ１１５に供給される。これら制御信号Ｃ４、Ｃ５は外部クロック信号ＣＬＫの２倍の周期を有する信号である。
【００６６】
図１３は、上記シフトレジスタ１１４の一例を示している。上記シフトレジスタ１１５も図１３に示す回路と同様の構成とされている。このシフトレジスタ１１４はクロックド・インバータ回路１１４ａとラッチ回路を構成するインバータ回路１１４ｂ、及びクロックド・インバータ回路１１４ｃにより構成されている。前記クロックド・インバータ回路１１４ａには前記制御信号Ｃ４が供給され、クロックド・インバータ回路１１４ｃには反転された制御信号／Ｃ４が供給されている。
【００６７】
また、図１２に示す回路において、シフトレジスタ１１５以降がクリティカルパスとなる。このため、レプリカ回路は、シフトレジスタ１１５からパッド２０までのパスと同じ遅延時間を有する回路により構成される。すなわち、図２に示すハイレベルデータ出力起動信号ＳＳＨを生成するためのレプリカ回路（ＯＣＤ回路“Ｌ”）１５、２３は、シフトレジスタ１１４の出力データＤＤ２がローレベルで、ローレベルデータ出力起動信号ＳＳＬがハイレベルの時、パッド２０をローレベルとするパスの回路と同一の遅延時間を有する回路である。また、ローレベルデータ出力起動信号ＳＳＬを生成するためのレプリカ回路（ＯＣＤ回路“Ｈ”）１７、２２は、シフトレジスタ１１４の出力データＤＤ２がハイレベルで、ハイレベルデータ出力起動信号ＳＳＨがハイレベルの時、パッド２０をハイレベルとするパスの回路と同一の遅延時間を有する回路である。
【００６８】
図１４は、図１２に示す回路の動作を示している。図１２に示すように、第１、第２のバッファ回路１１１、１１２のトライ・ステート・バッファ回路１１１ｄ、１１２ｄは、制御信号Ｃ１及びＣ２に応じてメモリセルアレイ１９から読み出されたデータＤｏｕｔ１、Ｄｏｕｔ２を順次出力する。
【００６９】
制御回路１１７は、第１、第２のバッファ回路１１１、１１２から出力されたデータＤＤ１とハイレベルデータ出力起動信号ＳＳＨと、ローレベルデータ出力起動信号ＳＳＬとに応じて、外部クロック信号ＣＬＫの２倍の周期を有する制御信号Ｃ４を出力する。シフトレジスタ１１４は、制御信号Ｃ４に応じて第１、第２のバッファ回路１１１、１１２から出力されたデータＤＤ１を取り込み、データＤＤ２として順次出力する。
【００７０】
制御回路１１８は、シフトレジスタ１１４から出力されたデータＤＤ２とハイレベルデータ出力起動信号ＳＳＨと、ローレベルデータ出力起動信号ＳＳＬとに応じて外部クロック信号ＣＬＫの２倍の周期を有する制御信号Ｃ５を出力する。シフトレジスタ１１５は、制御信号Ｃ５に応じてシフトレジスタ１１４から出力されたデータＤＤ２を取り込み、データＤＤ３として順次出力する。シフトレジスタ１１５から出力されたデータＤＤ３は、トライ・ステート・バッファ回路１１６に供給される。このトライ・ステート・バッファ回路１１６は制御信号Ｃ３に応じてデータＤＤ３をパッド２０に出力する。
【００７１】
上記第５の実施例によれば、シフトレジスタ１１４、１１５を制御する制御信号Ｃ４、Ｃ５をハイレベルデータ出力起動信号ＳＳＨと、ローレベルデータ出力起動信号ＳＳＬとに基づいて生成している。このため、ＤＤＲ方式であって、出力データのパスにシフトレジスタ１１４、１１５を有する回路において、データの立ち上がり、立ち下りを一致させることができる。
【００７２】
本発明は、上記実施例に限定されるものではなく、発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【００７３】
【発明の効果】
以上、詳述したように本発明によれば、半導体集積回路における占有面積の増大を抑えることが可能であるとともに、消費電力を削減し得る同期回路を提供できる。
【図面の簡単な説明】
【図１】本発明の原理を説明するために示す図。
【図２】本発明の第１の実施例を示すものであり、本発明をディレイ・ロックド・ループに適用した場合を示す構成図。
【図３】図２の動作を説明するために示すタイミングチャート。
【図４】本発明の第２の実施例を示すものであり、本発明をミラータイプ・ディレイ・ロックド・ループに適用した場合を示す構成図。
【図５】図４の動作を説明するために示すタイミングチャート。
【図６】本発明の第３の実施例を示すものであり、２系統のＯＣＤ回路を有する方式を示す構成図。
【図７】図６の一部を具体的に示す回路図。
【図８】図８（ａ）は図７に示すトライ・ステート・バッファ回路の一例を示す回路図、図８（ｂ）は、図８（ａ）の動作を示す図。
【図９】図６の動作を示すタイミングチャート。
【図１０】本発明の第４の実施例を示す回路図。
【図１１】図１０の動作を示すタイミングチャート。
【図１２】本発明の第５の実施例を示す回路図。
【図１３】図１２に示すシフトレジスタの一例を示す回路図。
【図１４】図１２の動作を示すタイミングチャート。
【図１５】従来の同期回路を示す構成図。
【図１６】図１５の動作を示すタイミングチャート。
【図１７】従来の同期回路の他の例を示す構成図。
【符号の説明】
１１…入力バッファ、
１２…可変遅延線、
１３…位相比較器、
１５、１６、２２、２３…レプリカ回路、
１８…オフチップ駆動回路、
４１…入力バッファ、
４２、４３、４４、４５、４８、４９…レプリカ回路、
４６…可変遅延線、
４６ａ、４６ｂ…第１、第２の遅延線、
４６ｃ…制御部、
５０…オフチップ駆動回路、
ＳＳＨ…ハイレベルデータ起動信号、
ＳＳＬ…ローレベルデータ起動信号、
ＤＭ…ディレイモニタ、
６１、６２…オフチップ駆動回路、
６３、６４…第１、第２の同期回路、
６１ｄ、６２ｄ、１０３ｃ…トライ・ステート・バッファ回路、
１００、１１０…パラレル／シリアル変換回路、
１０１、１０２、１１１、１１２…第１、第２のバッファ回路、
１１１ａ、１１２ａ、１１６…トライ・ステート・バッファ回路、
１０３…ＯＣＤ回路、
１１４、１１５…シフトレジスタ、
１１７、１１８…制御回路。
【発明の属する技術分野】
本発明は、例えばクロック信号に同期して動作するシンクロナスＤＲＡＭやシンクロナスＳＲＡＭ等の半導体集積回路に適用される同期回路に関する。
【０００２】
【従来の技術】
一般に、外部クロック信号に同期してデータを出力する半導体集積回路は、その内部に同期回路を有している。この同期回路は、外部クロック信号又は外部クロック信号と同じ周期を有する内部クロック信号に同期して出力回路を制御し、これによりデータが出力される。
【０００３】
図１５は、従来の半導体集積回路のデータ出力部の構成を概略的に示している。例えば図示せぬメモリセルアレイから読み出されたデータＤoutは、半導体集積回路の周辺部に設けられた出力バッファとしてのオフチップドライバ回路（以下、ＯＣＤ回路と称す）１を介して出力パッド２に供給される。このＯＣＤ回路１は例えばトライ・ステート・バッファ回路や論理ゲートにより構成され、同期回路３から出力されるデータ出力起動信号に応じて駆動される。
【０００４】
前記同期回路３は、例えば内部クロック信号ＣＬＫの入力端、前記データ出力起動信号の出力端及びレプリカ回路４を接続するための端子ＸＩ、ＸＯを有している。このレプリカ回路４は例えば前記ＯＣＤ回路１と同一構成であり、ＯＣＤ回路１と等しい遅延時間を有している。同期回路３はレプリカ回路４に設定された遅延時間分だけ内部クロック信号ＣＬＫの位相を早め、データ出力起動信号として出力する。このため、ＯＣＤ回路１は外部クロック信号に同期してデータＤoutを出力パッド２に出力できる。
【０００５】
【発明が解決しようとする課題】
ところで、上記同期回路を用いた半導体集積回路において、ＯＣＤ回路１を構成するＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳトランジスタは製造プロセスのばらつき等により、電流駆動能力が一致しない場合がある。このため、ハイレベル“Ｈ”のデータと、ローレベル“Ｌ”のデータに対する駆動能力がアンバランスとなる場合がある。
【０００６】
図１６は、ＯＣＤ回路１を構成する例えば最終段のＮチャネルＭＯＳトランジスタの電流駆動能力が、ＰチャネルＭＯＳトランジスタの電流駆動能力よりも大きくなった場合を示している。このように、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタの電流駆動能力が異なった場合、データ出力起動信号が活性化されてから、ハイレベルの出力電圧ＶＤoutが所定のレベルとなるまでの時間と、ローレベルの出力電圧ＶＤoutが所定のレベルとなるまでの時間とが異なってしまう。つまり、この場合、ローレベルデータを出力する場合に比べてハイレベルデータを出力するために時間がかかる。このため、ＯＣＤ回路１の出力電圧ＶＤoutにハイレベル又はローレベルのデータに依存するジッターが含まれることとなる。このジッターの長さは、最大１００ｐｓ程度であるが、信号周波数の上昇に伴いその影響が大きくなる問題を有している。
【０００７】
上記のように、データ出力起動信号は外部クロック信号に対してＯＣＤ回路における遅延時間が補償されている。しかし、従来はハイレベルデータに対する遅延のみが補償され、ローレベルデータについてはプロセスのセンター条件（標準の条件）とされ、プロセスのバラツキによる補償は特に行われていなかった。そこで、ハイレベルデータ、ローレベルデータについてジッターを補償する回路が考えられている。
【０００８】
図１７は、ＯＣＤ回路によりハイレベルデータを出力する場合の起動信号と、ローレベルデータを出力する場合の起動信号を変えた回路を示している。すなわち、ＯＣＤ回路１にはハイレベルデータを出力する場合の起動信号を生成するための同期回路５、及びローレベルデータを出力する場合の起動信号を生成するための同期回路６が接続されている。同期回路５には、ローレベルデータを出力するための例えばＯＣＤ回路のレプリカ回路５ａが設けられ、同期回路６には、ハイレベルデータを出力するための例えばＯＣＤ回路のレプリカ回路６ａが設けられている。このように、ハイレベルデータとローレベルデータを出力する場合に、それぞれＯＣＤ回路１の遅延時間に応じたデータ出力起動信号を使用することにより、ハイレベルデータとローレベルデータのＶＤoutのジッターを解消できる。
【０００９】
しかし、図１７に示す回路の場合、ハイレベルデータを出力する場合の起動信号とローレベルデータを出力する場合の起動信号を生成するために、２つの同期回路を必要とする。このため、半導体集積回路における同期回路の占有面積が大きくなるとともに、大きな消費電力を必要とするという問題が発生する。
【００１０】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、半導体集積回路における占有面積の増大を抑えることが可能であるとともに、消費電力を削減し得る同期回路を提供しようとするものである。
【００１１】
【課題を解決するための手段】
本発明の同期回路の第１の態様は、クロック信号と同じ周期を有する第１の起動信号に応じてハイレベルデータを出力し、前記クロック信号と同じ周期を有する第２の起動信号に応じてローレベルデータを出力する出力回路と、前記クロック信号が供給され、前記出力回路がハイレベルデータを出力するときの第１の遅延時間と、ローレベルデータを出力するときの第２の遅延時間の合計分だけ、前記クロック信号の位相を進める第１の信号生成回路と、前記第２の遅延時間と同等の遅延時間を有し、前記第１の信号生成回路から出力される信号を前記第２の遅延時間遅延し、この遅延された信号により前記出力回路がハイレベルデータを出力するための前記第１の起動信号を生成する第２の信号生成回路と、前記第１の遅延時間と同等の遅延時間を有し、前記第１の信号生成回路から出力される信号を前記第１の遅延時間遅延し、この遅延された信号により前記出力回路がローレベルデータを出力するための前記第２の起動信号を生成する第３の信号生成回路とを具備している。
【００１２】
本発明の同期回路の第２の態様は、クロック信号が供給される入力バッファと、前記入力バッファの出力信号が供給され、遅延時間が変化される第１の遅延回路と、前記第１の遅延回路の出力信号が供給される第１の出力バッファと、前記第１の遅延回路の出力信号が供給される第２の出力バッファと、第１の起動信号に応じて、供給されたデータのハイレベルデータを出力し、第２の起動信号に応じて、供給されたデータのローレベルデータを出力する出力回路と、前記第１の出力バッファの出力信号が供給され、前記出力回路がローレベルデータを出力する回路と同一の構成とされ、前記第 1 の起動信号を出力する第１のレプリカ回路と、前記第２の出力バッファの出力信号が供給され、前記出力回路がハイレベルデータを出力する回路と同一の構成とされ、前記第２の起動信号を出力する第２のレプリカ回路と、前記第１の遅延回路の出力信号が供給され、前記第１、第２の出力バッファと同一構成の第３のレプリカ回路と前記第１、第２のレプリカ回路と同一構成の第４のレプリカ回路により構成されている第２の遅延回路と、前記第２の遅延回路の出力信号が供給され、前記入力バッファと同一構成とされている第５のレプリカ回路と、前記第５のレプリカ回路の出力信号と前記入力バッファの出力信号の位相を比較し、前記第５のレプリカ回路の出力信号と前記入力バッファの出力信号の位相差に応じて前記第１の遅延回路を制御する位相比較器とを具備し、前記第１の遅延回路は、前記出力回路がハイレベルデータを出力するときの第１の遅延時間と前記出力回路がローレベルデータを出力するときの第２の遅延時間との和及び前記第１、第２の出力バッファの遅延時間に相当する時間だけ進んだ信号を出力することを特徴とする。
【００１３】
本発明の同期回路の第３の態様は、第１のデータが供給され、クロック信号と同じ周期を有する第１の起動信号に応じて前記第１のデータのハイレベルデータを出力し、前記クロック信号と同じ周期を有する第２の起動信号に応じて前記第１のデータのローレベルデータを出力する第１の出力回路と、第２のデータが供給され、前記クロック信号と同じ周期を有する第３の起動信号に応じて前記第２のデータのハイレベルデータを出力し、前記クロック信号と同じ周期を有する第４の起動信号に応じて第２のデータのローレベルデータを出力する第２の出力回路と、前記クロック信号に応じて前記第１、第２の起動信号を生成する第１の同期回路と、前記クロック信号の反転信号に応じて前記第３、第４の起動信号を生成する第２の同期回路とを具備し、前記第１の同期回路は、前記クロック信号が供給され、前記第１の出力回路がハイレベルデータを出力するときの第１の遅延時間と、ローレベルデータを出力するときの第２の遅延時間の合計分だけ、前記クロック信号の位相を進める第１の信号生成回路と、前記第２の遅延時間と同等の遅延時間を有し、前記第１の信号生成回路から出力される信号を前記第２の遅延時間遅延し、この遅延された信号により前記第１の出力回路がハイレベルデータを出力するための前記第１の起動信号を生成する第２の信号生成回路と、前記第１の遅延時間と同等の遅延時間を有し、前記第１の信号生成回路から出力される信号を前記第１の遅延時間遅延し、この遅延された信号により前記第１の出力回路がローレベルデータを出力するための前記第２の起動信号を生成する第３の信号生成回路とを具備し、前記第２の同期回路は、前記クロック信号が供給され、前記第２の出力回路がハイレベルデータを出力するときの第３の遅延時間と、ローレベルデータを出力するときの第４の遅延時間の合計分だけ、前記クロック信号の位相を進める第４の信号生成回路と、前記第４の遅延時間と同等の遅延時間を有し、前記第４の信号生成回路から出力される信号を前記第４の遅延時間遅延し、この遅延された信号により前記第２の出力回路がハイレベルデータを出力するための前記第３の起動信号を生成する第５の信号生成回路と、前記第３の遅延時間と同等の遅延時間を有し、前記第４の信号生成回路から出力される信号を前記第３の遅延時間遅延し、この遅延された信号により前記第２の出力回路がローレベルデータを出力するための前記第４の起動信号を生成する第６の信号生成回路とを具備することを特徴とする。
【００１４】
本発明の同期回路の第４の態様は、第１、第２のデータが供給され、前記第１、第２のデータを順次出力するパラレル／シリアル変換回路と、前記パラレル／シリアル変換回路の出力信号が供給され、ハイレベルデータ又はローレベルデータを出力するシフトレジスタと、前記シフトレジスタの出力信号が供給される出力回路と、前記シフトレジスタに接続され、前記パラレル／シリアル変換回路の出力信号と、クロック信号と同じ周期を有しハイレベルデータを出力するための第１の起動信号、及び前記クロック信号と同じ周期を有しローレベルデータを出力するための第２の起動信号に応じて制御信号を発生し、前記シフトレジスタに供給する制御回路と、前記クロック信号に応じて前記第１、第２の起動信号を生成する起動信号発生回路とを具備し、前記起動信号発生回路は、前記クロック信号が供給され、前記シフトレジスタがハイレベルデータを出力するときの第１の遅延時間と、ローレベルデータを出力するときの第２の遅延時間の合計分だけ、前記クロック信号の位相を進める第１の信号生成回路と、前記第２の遅延時間と同等の遅延時間を有し、前記第１の信号生成回路から出力される信号を前記第２の遅延時間遅延し、この遅延された信号により前記シフトレジスタがハイレベルデータを出力するための前記第１の起動信号を生成する第２の信号生成回路と、前記第１の遅延時間と同等の遅延時間を有し、前記第１の信号生成回路から出力される信号を前記第１の遅延時間遅延し、この遅延された信号により前記シフトレジスタがローレベルデータを出力するための前記第２の起動信号を生成する第３の信号生成回路とを具備することを特徴とする。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００１７】
図１は、本発明の原理を示すものであり、外部クロック信号（又は外部クロック信号と同期した内部クロック信号）ＣＬＫの立ち上がりエッジにおいて、ＯＣＤ回路の出力電圧ＶＤoutがハイ又はローの所定のレベルをクロスするような場合を示している。さらに、製造プロセスのばらつきにより、ＰチャネルＭＯＳトランジスタの電流駆動能力が低下していたり、ＮチャネルＭＯＳトランジスタの電流駆動能力が高くなっていたりする場合を示している。
【００１８】
上記条件において、本発明は、１つの同期回路を用いてＯＣＤ回路によってハイレベルデータを出力する場合と、ローレベルデータを出力する場合の遅延時間を補償する２種類のデータ出力起動信号を発生する。すなわち、本発明は、ＯＣＤ回路からハイレベルデータを出力する場合に要する時間ｔＨと、ローレベルデータを出力する場合に要する時間ｔＬの和ｔＨ＋ｔＬに相当する時間だけ位相を進めた信号ＳＦを生成する。さらに、この位相が進められた信号ＳＦからハイレベルデータを出力するためのハイレベルデータ出力起動信号ＳＳＨと、ローレベルデータを出力するためのローレベルデータ出力起動信号ＳＳＬを生成する。すなわち、起動信号ＳＳＨは前記位相が進められた信号ＳＦを、ローレベルデータを出力する場合に要する時間ｔＬだけ遅延して生成される。また、起動信号ＳＳＬは前記位相が進められた信号ＳＦを、ハイレベルデータを出力する場合に要する時間ｔＨだけ遅延して生成される。このため、ハイレベルデータを出力する場合、及びローレベルデータを出力する場合においても、ＯＣＤ回路から出力される各電圧ＶＤoutを外部クロック信号ＣＬＫに同期させることができる。
【００１９】
（第１の実施例）
図２は、本発明の第１の実施例を示すものであり、本発明をディレイ・ロックド・ループ（以下、ＤＬＬと称す）に適用した場合を示している。このＤＬＬは、例えば“A 256 Mb SDRAM Using Register-Controlled Digital DLL”(Digest of Technical Papers of ISSCC ’97)に開示されている。このようなＤＬＬでは、ＯＣＤ回路のレプリカ回路として出力バッファと同一構成の回路が用いられている。
【００２０】
第１の実施例において、例えば外部クロック信号ＣＬＫ（又は外部クロック信号と同じ周期を有する内部クロック信号）は入力バッファ（Ｉ．Ｂ．）１１に供給される。この入力バッファ１１はクロック信号ＣＬＫを所定時間遅延する。この入力バッファ１１の出力信号Ｃａは可変遅延線１２に供給されるとともに、位相比較器１３の一方入力端に供給される。前記可変遅延線１２は例えば複数の論理ゲートがカスケード接続された論理ゲートチェーンにより構成されており、この可変遅延線１２の遅延量は前記位相比較器１３の出力信号により制御される。この可変遅延線１２の出力信号ＣｂはＯＣＤ回路１８からハイレベルの電圧を出力する場合に要する時間ｔＨと、ローレベルの電圧を出力する場合に要する時間ｔＬの和ｔＨ＋ｔＬ及び後述する出力バッファ１４、１６の遅延時間に相当する時間だけ位相が進んだクロック信号である。
【００２１】
前記可変遅延線１２の出力信号Ｃｂは出力バッファ（Ｏ．Ｂ．）１４を介して、レプリカ回路１５に供給される。このレプリカ回路１５は、ＯＣＤ回路１８のうちローレベルデータが通過する回路と同一構成とされている。また、前記可変遅延線１２の出力信号Ｃｂは出力バッファ（Ｏ．Ｂ．）１６を介して、レプリカ回路１７に供給される。このレプリカ回路１７は、ＯＣＤ回路１８のハイレベルデータが通過する回路と同一構成とされている。前記レプリカ回路１５から出力されるハイレベルデータ出力起動信号ＳＳＨ、及び前記レプリカ回路１７から出力されるローレベルデータ出力起動信号ＳＳＬはそれぞれＯＣＤ回路１８に供給される。このＯＣＤ回路１８は前記起動信号ＳＳＨ、ＳＳＬに応じて例えばメモリセルアレイ１９から読み出されたデータを出力パッド２０に出力する。ＯＣＤ回路１８の構成は、例えば図８（ａ）に示すＯＣＤ回路１と同様の回路である。
【００２２】
さらに、前記可変遅延線１２の出力信号Ｃｂは例えばレプリカ回路２１に供給される。このレプリカ回路２１は、例えば前記出力バッファ１４、１６と同一構成とされているが、出力バッファのレプリカ回路に限らず出力バッファそのものでもよい。このレプリカ回路２１の出力信号はレプリカ回路２２に供給される。このレプリカ回路２２は、前記レプリカ回路１７と同一構成であり、例えば前記ＯＣＤ回路１８のうちハイレベルデータが通過する回路と同一構成とされている。このレプリカ回路２２の出力信号はレプリカ回路２３に供給される。このレプリカ回路２３は、前記レプリカ回路１５と同一構成であり、例えば前記ＯＣＤ回路１８のうちローレベルデータが通過する回路と同一構成とされている。このレプリカ回路２２、２３の配置は、これに限らず、レプリカ回路２２、２３の順番を逆とすることも可能である。これらの順序は、状態に応じて設定すればよい。また、レプリカ回路２２、２３の二つを用いる必要はなく、これらレプリカ回路２２、２３の遅延時間の合計の遅延時間を有する１つのレプリカ回路を設けてもよい。
【００２３】
前記レプリカ回路２３の出力信号Ｃｃはレプリカ回路２４に供給される。このレプリカ回路２４は、例えば前記入力バッファ１１と同一構成の回路とされている。このレプリカ回路２４の出力信号は、前記位相比較器１３の他方入力端に供給される。この位相比較器１３は、前記レプリカ回路２１、２２、２３、２４を介して遅延されたクロック信号Ｃｃと入力バッファ１１から供給されるクロック信号Ｃａの位相を１サイクル毎に比較し、これらの位相差に応じて可変遅延線１２の遅延量を制御する。
【００２４】
尚、レプリカ回路１５、１７の前段には出力バッファ１４、１６をそれぞれ設けている。しかし、これに限らず、図２に示すように、可変遅延線１２の出力信号を１つの出力バッファ２５により受け、この出力バッファ２５の出力信号をレプリカ回路１５、１７にそれぞれ供給する構成としてもよい。あるいは、この出力バッファ２５の出力信号をレプリカ回路１５、１７、２２にそれぞれ供給する構成としてもよい。この場合、レプリカ回路２１を省略できる。
【００２５】
図３は、図２の動作を示しており、図２の各部はこのタイミングに従って動作する。すなわち、入力バッファ１１に供給されたクロック信号ＣＬＫは、所定時間遅延される。この入力バッファ１１の出力信号Ｃａは位相比較器１３の出力信号により制御される可変遅延線１２に供給される。この可変遅延線１２は信号Ｃａ及び前記位相比較器１３の出力信号に基づきレプリカ回路２２、２３の遅延時間の和ｔＨ＋ｔＬ及び出力バッファ１４、１６の遅延時間に相当する時間だけ位相が進んだクロック信号Ｃｂを生成する。尚、図３は、出力バッファの遅延時間を省略して示している。このクロック信号Ｃｂは出力バッファ１４、１６を介してレプリカ回路１５、１７にそれぞれ供給される。レプリカ回路１５において、クロック信号ＣｂはＯＣＤ回路１８のローレベルデータが通過する回路が有する遅延時間ｔＬだけ遅延され、ハイレベルデータ出力起動信号ＳＳＨとして出力される。また、レプリカ回路１７において、クロック信号ＣｂはＯＣＤ回路１８のハイレベルデータが通過する回路が有する遅延時間ｔＨだけ遅延され、ローレベルデータ出力起動信号ＳＳＬとして出力される。これらレプリカ回路１５から出力されるハイレベルデータ出力起動信号ＳＳＨ、及びレプリカ回路１７から出力されるローレベルデータ出力起動信号ＳＳＬはＯＣＤ回路１８に供給される。このため、ＯＣＤ回路１８では、メモリセルアレイ１９から読み出されたハイレベルデータを出力する場合と、ローレベルデータを出力する場合とのタイミングを一致させることができる。したがって、ＯＣＤ回路１８から出力される出力信号ＶＤoutをクロック信号ＣＬＫに同期させることができる。
【００２６】
上記第１の実施例によれば、可変遅延線１２を用いてクロック信号ＣＬＫをＯＣＤ回路１８のハイレベルデータが通過する回路の遅延時間とローレベルデータが通過する回路の遅延時間の合計の時間だけ進め、この位相が進められたクロック信号をＯＣＤ回路１８のローレベルデータが通過する回路の遅延時間だけ遅延させてＯＣＤ回路１８のハイレベルデータ出力起動信号ＳＳＨを生成し、ＯＣＤ回路１８のハイレベルデータが通過する回路の遅延時間だけ遅延させてＯＣＤ回路１８のローレベルデータ出力起動信号ＳＳＬを生成している。つまり、第１の実施例によれば、１つの可変遅延線１２を用いてハイレベルデータ出力起動信号ＳＳＨと、ローレベルデータ出力起動信号ＳＳＬとを生成することができる。このため、遅延線の数を従来の半分とすることができる。同期回路において、遅延線の占有面積、及び消費電力は他の回路に比べて大きい。したがって、このように遅延線の数を半分とすることにより、占有面積及び消費電力を削減できる利点を有している。
【００２７】
しかも、遅延線は一般に複数の論理回路がカスケード接続されたロジックチェーンである。このため、遅延線が動作することにより、ノイズが発生する。しかし、第１の実施例によれば、遅延線の数が従来の半分であるため、ノイズの量も半減できる利点を有している。
【００２８】
また、ハイレベルデータとローレベルデータの出力タイミングを一致させることができる。このため、データのレベルに依存するジッターを減少でき、高速にデータを出力できる。しかも、同期速度の低下を防止でき、制御が複雑化することも回避できる。
【００２９】
（第２の実施例）
図４、図５は、本発明の第２の実施例を示すものであり、図４は本発明を周知のミラータイプＤＬＬに適用した場合を示している。このミラータイプＤＬＬとしては、例えば“A 1-ps Jitter 2 Clock Cycle Lock Time CMOS Digital Clock Generator Based on an Interleaved Synchronous Mirror Delay Scheme”(’97 Symposium on VLSI Circuits Digest of Technical Papers)に開示されている。また、図５は図４の各部の波形を示している。
【００３０】
図４、図５において、外部クロック信号又は外部クロック信号と同じ周期を有する内部クロック信号ＣＬＫは、入力バッファ４１に供給される。この入力バッファから出力される所定時間遅延された信号Ｃａは、ディレイモニタＤＭを構成するレプリカ回路４２、４３、４４、４５に供給される。前記レプリカ回路４２は前記入力バッファ４１と同一の遅延時間を有する回路であり、前記レプリカ回路４３は後述する出力バッファ４７と同一遅延時間を有する回路である。さらに、前記レプリカ回路４４は後述するＯＣＤ回路５０のハイレベルデータが通過する回路と同一構成とされており、ＯＣＤ回路５０のハイレベルデータが通過する回路と同一の遅延時間（ｔＨ）を有している。さらに、前記レプリカ回路４５は後述するＯＣＤ回路５０のローレベルデータが通過する回路と同一構成とされており、ＯＣＤ回路５０のローレベルデータが通過する回路と同一の遅延時間（ｔＬ）を有している。
【００３１】
前記レプリカ回路４５から出力される信号Ｃｃは、可変遅延線４６に供給される。この可変遅延線４６は第１、第２の遅延線４６ａ、４６ｂ、及び制御部４６ｃとにより構成されており、前記レプリカ回路４５の出力信号は第１の遅延線４６ａの入力端に供給される。第１、第２の遅延線４６ａ、４６ｂは例えば図示せぬ複数の単位遅延素子により構成され、制御部４６ｃは前記入力バッファ４１の出力信号Ｃａに応じて第１、第２の遅延線４６ａ、４６ｂを制御する。前記第１の遅延線４６ａに供給された信号Ｃｃは第１の遅延線４６ａにより遅延された時間と同じ時間だけ第２の遅延線４６ｂにより遅延されて出力される。すなわち、第１の遅延線４６ａに供給された信号Ｃｃは、クロック信号ＣＬＫの次のパルスが制御部４６ｃに供給される迄の間、第１の遅延線４６ａを伝播され、この第１の遅延線４６ａを伝播した時間と同一時間、第２の遅延線４６ｂを伝播される。したがって、第２の可変遅延線４６ｂからは、前記クロック信号ＣＬＫに同期し、ＯＣＤ回路５０がハイレベルデータを出力する場合の遅延時間（ｔＨ）と、ローレベルデータを出力する場合の遅延時間（ｔＬ）を合計した遅延時間（ｔＨ＋ｔＬ＋ｔＯ．Ｂ．）（ｔＯ．Ｂ．は出力バッファ４７の遅延時間）分だけ進んだクロック信号Ｃｂが出力される。尚、図５は、出力バッファ４７の遅延時間ｔＯ．Ｂ．を省略して示している。
【００３２】
前記第２の可変遅延線４６ｂの出力信号Ｃｂは出力バッファ４７に供給される。この出力バッファ４７の出力信号はレプリカ回路４８及びレプリカ回路４９に供給される。前記レプリカ回路４８は、前記レプリカ回路４５と同様に後述するＯＣＤ回路５０のローレベルデータが通過する回路と同一構成とされており、ＯＣＤ回路５０のローレベルデータが通過する回路と同一の遅延時間（ｔＬ＋ｔＯ．Ｂ．）を有している。このため、レプリカ回路４８からは、前記第２の可変遅延線４６ａの出力信号が時間（ｔＬ）だけ遅延されたハイレベルデータ出力起動信号ＳＳＨが出力される。
【００３３】
また、前記レプリカ回路４９は後述するＯＣＤ回路５０のハイレベルデータが通過する回路と同一構成とされており、ＯＣＤ回路５０のハイレベルデータが通過する回路と同一の遅延時間（ｔＨ＋ｔＯ．Ｂ．）を有している。このため、レプリカ回路４８からは、前記第２の可変遅延線４６ａの出力信号が時間（ｔＨ）だけ遅延されたローレベルデータ出力起動信号ＳＳＬが出力される。
【００３４】
前記レプリカ回路４８から出力されるハイレベルデータ出力起動信号ＳＳＨ、及び前記レプリカ回路４９から出力されるローレベルデータ出力起動信号ＳＳＬはそれぞれＯＣＤ回路５０に供給される。このＯＣＤ回路５０は前記起動信号ＳＳＨ、ＳＳＬに応じて例えばメモリセルアレイ５１から読み出されたデータを出力パッド５２に出力する。したがって、ＯＣＤ回路５０は、レプリカ回路４８から出力されるハイレベルデータ出力起動信号ＳＳＨに応じてハイレベルデータＶＤoutを出力し、レプリカ回路４８から出力されるローレベルデータ出力起動信号ＳＳＬに応じてローレベルデータＶＤoutを出力する。
【００３５】
尚、レプリカ回路４８、４９には１つの出力バッファ４７の出力信号が供給されているが、これに限定されるものではなく、例えば前記第２の遅延線４６ｂの出力端に２つの同一の遅延時間を有する出力バッファを並列接続し、これら出力バッファを介して第２の遅延線４６ｂの出力信号をレプリカ回路４８、４９にそれぞれ供給する構成としてもよい。
【００３６】
上記第２の実施例によっても第１の実施例と同様の効果を得ることができる。しかも、ミラータイプＤＬＬを用いることにより、第１の実施例に示すＤＬＬに比べて一層ジッターを減少できる。
【００３７】
尚、上記第１、第２の実施例は、本発明をＯＣＤ回路の制御に適用した場合について説明したが、本発明は、ＯＣＤ回路の制御に限定されるものではなく、クロック信号に同期してハイレベル／ローレベルデータを出力するような回路に適用することが可能である。
【００３８】
（第３の実施例）
次に、本発明の第３の実施例について説明する。上記第１、第２の実施例は、本発明をＳＤＲ（Single Data Rate）方式の回路に適用した場合について説明した。これに対して第３の実施例は、本発明をＤＤＲ（Double Data Rate）方式の回路に適用した場合を示している。
【００３９】
すなわち、ＤＤＲ方式では、例えば１００ＭＨｚの外部クロック信号に同期して、チップ内部の回路が動作し、この回路の動作に対応して２倍のデータレート（例えば２００ＭＨｚ）でデータを出力する。このため、例えばメモリセルアレイからパッドまでの間に２ビットから１ビットへデータを変換するパラレル／シリアル変換回路を必要とする。
【００４０】
図６は、２系統のＯＣＤ回路を有する方式を示している。図６において、図２と同一部分には同一符号を付し、異なる部分について説明する。
【００４１】
メモリセルアレイ１９から出力されたデータＤｏｕｔ１、Ｄｏｕｔ２は、第１、第２のＯＣＤ回路６１、６２の入力端にそれぞれ供給される。これら第１、第２のＯＣＤ回路６１、６２には第１、第２の同期回路６３、６４が接続され、これら第１、第２の同期回路６３、６４から前記ハイレベルデータ出力起動信号ＳＳＨ、ローレベルデータ出力起動信号ＳＳＬがそれぞれ供給される。これら第１、第２のＯＣＤ回路６１、６２の出力端はパッド２０にそれぞれ供給される。これら第１、第２のＯＣＤ回路６１、６２により、２ビットのデータが１ビットのデータに変換されてパッド２０に出力される。すなわち、第１、第２のＯＣＤ回路６１、６２は、パラレル／シリアル変換回路を構成している。
【００４２】
図７は、第１、第２のＯＣＤ回路６１、６２の一例を示している。第１、第２のＯＣＤ回路６１、６２は同一構成であるため、第１のＯＣＤ回路６１の構成のみを説明し、第２のＯＣＤ回路６２において第１のＯＣＤ回路６１と同一部分には符号６２に同一の添え字を付して示し説明は省略する。
【００４３】
第１のＯＣＤ回路６１において、メモリセルアレイ１９から供給されるデータＤｏｕｔ１は、インバータ回路６１ａ、６１ｂ、６１ｃを介して、例えばトライ・ステート・バッファ回路６１ｄの入力端に供給される。このトライ・ステート・バッファ回路６１ｄの出力端は前記パッド２０に接続される。前記インバータ回路６１ｃの出力信号はインバータ回路６１ｅを介してアンド回路６１ｆの一方入力端に供給されるとともに、直接アンド回路６１ｇの一方入力端に供給される。これらアンド回路６１ｇ、６１ｆの他方入力端には前記ハイレベルデータ出力起動信号ＳＳＨ、ローレベルデータ出力起動信号ＳＳＬがそれぞれ供給される。これらアンド回路６１ｆ、６１ｇの出力信号はオア回路６１ｈに供給される。このオア回路６１ｈの出力信号Ｃ１は、制御信号として前記トライ・ステート・バッファ回路６１ｄに供給される。
【００４４】
図８（ａ）は、前記トライ・ステート・バッファ回路６１ｄの一例を示している。前記インバータ回路６１ｃの出力信号（Ｄｏｕｔ１で示す）はナンド回路８１、ノア回路８２の一方入力端に供給される。前記オア回路６１ｈの出力信号Ｃ１は、ノア回路８２の他方入力端に供給されるとともに、インバータ回路８３を介してナンド回路８１の他方入力端に供給される。電源ＶＤＤと接地間にはＰチャネルＭＯＳトランジスタ８４、ＮチャネルＭＯＳトランジスタ８５が直列接続されている。前記トランジスタ８４のゲートには、前記ナンド回路８１の出力信号が供給され、前記トランジスタ８５のゲートにはノア回路８２の出力信号が供給されている。前記トランジスタ８４と８５の接続ノードＮ１からトライ・ステート・バッファ回路６１ｄの出力信号が出力される。トライ・ステート・バッファ回路の構成は、図８（ａ）に限らず、クロックド・インバータ回路により構成してもよい。
【００４５】
図８（ｂ）は、上記トライ・ステート・バッファ回路６１における、データＤｏｕｔ１、制御信号Ｃ１及び接続ノードのレベルの関係を示している。
【００４６】
図６に示す前記第１、第２の同期回路６３、６４は、図２に示す回路と同一構成とされている。但し、第１、第２の同期回路６３、６４のハイレベルデータ出力起動信号ＳＳＬを生成するためのレプリカ回路（ＯＣＤ回路“Ｌ”）１５、２３は、第１、第２のＯＣＤ回路６１、６２において、データＤｏｕｔ１（Ｄｏｕｔ２）がハイレベルで、信号Ｃ１（Ｃ２）がハイレベルの時、パッド２０をローレベルとするパスの回路と同一の遅延時間を有する回路である。また、ローレベルデータ出力起動信号ＳＳＨを生成するためのレプリカ回路（ＯＣＤ回路“Ｈ”）１７、２２は、データＤｏｕｔ１（Ｄｏｕｔ２）がローレベルで、信号Ｃ１（Ｃ２）がハイレベルの時、パッド２０をハイレベルとするパスの回路と同一の遅延時間を有する回路である。
【００４７】
また、第１の同期回路６３には外部クロック信号ＣＬＫもしくは外部クロック信号ＣＬＫと外部クロック信号／ＣＬＫの差分が供給され、第２の同期回路６４には、外部クロック信号ＣＬＫの反転信号／ＣＬＫもしくは外部クロック信号の反転信号／ＣＬＫと外部クロック信号ＣＬＫの差分が供給される。このため、第１、第２の同期回路６３、６４は外部クロック信号ＣＬＫの半周期ずれたタイミングで動作する。
【００４８】
図９は、図６乃至図８に示す回路の動作を示している。第１のＯＣＤ回路６１は、データＤｏｕｔ１、ハイレベルデータ出力起動信号ＳＳＨ、及びローレベルデータ出力起動信号ＳＳＬに基づいて、図９に示す制御信号Ｃ１を生成する。この制御信号Ｃ１はトライ・ステート・バッファ回路６１ｄに供給される。また、第２のＯＣＤ回路６２は、Ｄｏｕｔ２、ハイレベルデータ出力起動信号ＳＳＨ、及びローレベルデータ出力起動信号ＳＳＬに基づいて制御信号Ｃ２を生成する。この制御信号Ｃ２はトライ・ステート・バッファ回路６１ｄに供給される。第１、第２のＯＣＤ回路６１、６２のトライ・ステート・バッファ回路６１ｄ、６２ｄは、制御信号Ｃ１及びＣ２に応じてメモリセルアレイ１９から読み出されたデータＤｏｕｔ１、Ｄｏｕｔ２を順次出力する。したがって、外部クロック信号ＣＬＫの１サイクルにおいて、データＤｏｕｔ１、Ｄｏｕｔ２をパッド２０に出力することができる。
【００４９】
上記第３の実施例によれば、メモリセルアレイ１９の出力データＤｏｕｔ１、Ｄｏｕｔ２を受ける第１、第２のＯＣＤ回路６１、６２を設け、これら第１、第２のＯＣＤ回路６１、６２は、トライ・ステート・バッファ回路６１ｄ、６２ｄを有し、これらトライ・ステート・バッファ回路６１ｄ、６２ｄは、第１、第２の同期回路６３、６４から供給されるハイレベルデータ出力起動信号ＳＳＨ、ローレベルデータ出力起動信号ＳＳＬに応じて生成された制御信号Ｃ１、Ｃ２により制御されている。このため、ＤＤＲにおいて、第１、第２のＯＣＤ回路６１、６２から出力されるデータを外部クロック信号ＣＬＫに同期して出力することができるとともに、データの立ち上がり及び立下りを一致させることがきる。しかも、各ＯＣＤ回路に対して１つ同期回路を設ければよいため、ＤＤＲにおいて、同期回路の占有面積の増大を防止することができるとともに、消費電流を削減することが可能である。
【００５０】
（第４の実施例）
図１０は、本発明の第４の実施例を示している。第３の実施例は、第１、第２のＯＣＤ回路６１、６２のトライ・ステート・バッファ回路６１ｄ、６２ｄにより、データのパラレル／シリアル変換を行うとともに、パッド２０を駆動している。
【００５１】
これに対して、図１０に示す第４の実施例は、パラレル／シリアル変換回路１００を構成する第１、第２のバッファ回路１０１、１０２によりデータＤｏｕｔ１、Ｄｏｕｔ２のパラレル／シリアル変換を行い。これら第１、第２のバッファ回路１０１、１０２の出力信号をＯＣＤ回路１０３に供給し、このＯＣＤ回路１０３によりパッド２０を駆動している。
【００５２】
上記第１、第２のバッファ回路１０１、１０２は、第３の実施例における第１、第２のＯＣＤ回路６１、６２とほぼ同一の構成とされている。すなわち、図１０において、図７に示すインバータ回路６１ｃ、６２ｃは省略されている。インバータ回路６１ｂの出力信号はインバータ回路６１ｅを介してアンド回路６１ｇの一方入力端に供給されるとともに、インバータ回路６１ｆの一方入力端に直接供給されている。また、インバータ回路６２ｂの出力信号はインバータ回路６２ｅを介してアンド回路６２ｇの一方入力端に供給されるとともに、インバータ回路６２ｆの一方入力端に直接供給されている。その他、第１、第２のＯＣＤ回路６１、６２と同一部分には同一符号を付し説明は省略する。
【００５３】
また、ＯＣＤ回路１０３は直列接続されたインバータ回路１０３ａ、１０３ｂ、及びトライ・ステート・バッファ回路１０３ｃにより構成されている。このトライ・ステート・バッファ回路１０３ｃは、例えば図８（ａ）に示す回路と同様である。このトライ・ステート・バッファ回路１０３ｃには制御信号Ｃ３が供給されている。この制御信号Ｃ３はパラレル／シリアル変換されたデータを出力するときトライ・ステート・バッファ回路１０３ｃのハイ・インピーダンス状態を解除する信号である。この制御信号Ｃ３は外部クロック信号ＣＬＫに同期されている。
【００５４】
また、ＯＣＤ回路１０３のレプリカ回路は、例えばトライ・ステート・バッファ回路６１ｄ、６２ｄの出力端からパッド２０までのパスと同じ遅延時間を有する回路により構成される。すなわち、ハイレベルデータ出力起動信号ＳＳＨを生成するためのレプリカ回路（ＯＣＤ回路“Ｌ”）１５、２３は、データＤｏｕｔ１（Ｄｏｕｔ２）がハイレベルで、信号Ｃ１（Ｃ２）がハイレベルの時、パッド２０をハイレベルとするパスの回路と同一の遅延時間を有する回路である。また、ローレベルデータ出力起動信号ＳＳＬを生成するためのレプリカ回路（ＯＣＤ回路“Ｈ”）１７、２２は、データＤｏｕｔ１（Ｄｏｕｔ２）がローレベルで、信号Ｃ１（Ｃ２）がハイレベルの時、パッド２０をローレベルとするパスの回路と同一の遅延時間を有する回路である。
【００５５】
図１１は、図１０に示す回路の動作を示している。第１のバッファ回路１０１は、データＤｏｕｔ１、ハイレベルデータ出力起動信号ＳＳＨ、及びローレベルデータ出力起動信号ＳＳＬに基づいて、図１０に示すような制御信号Ｃ１を生成する。この制御信号Ｃ１はトライ・ステート・バッファ回路６１ｄに供給される。第２のバッファ回路１０２は、データＤｏｕｔ２、ハイレベルデータ出力起動信号ＳＳＨ、及びローレベルデータ出力起動信号ＳＳＬに基づいて、図１０に示すような制御信号Ｃ２を生成する。この制御信号Ｃ２はトライ・ステート・バッファ回路６２ｄに供給される。第１、第２のバッファ回路１０１、１０２のトライ・ステート・バッファ回路６１ｄ、６２ｄは、制御信号Ｃ１及びＣ２に応じてメモリセルアレイ１９から読み出されたデータＤｏｕｔ１、Ｄｏｕｔ２を順次出力する。
【００５６】
ＯＣＤ回路１０３において、トライ・ステート・バッファ回路１０３ｃは、外部クロック信号ＣＬＫに同期した制御信号Ｃ３に応じてハイ・インピーダンス状態が解除される。この状態において、トライ・ステート・バッファ回路１０３ｃは、インバータ回路１０３ａ、１０３ｂを介して供給されるデータＤｏｕｔ１、Ｄｏｕｔ２に応じてパッド２０を駆動する。したがって、外部クロック信号ＣＬＫの１サイクルにおいて、データＤｏｕｔ１、Ｄｏｕｔ２をパッド２０に出力することができる。
【００５７】
上記第４の実施例によれば、ＤＤＲにおいて、パラレル／シリアル変換回路１００から出力されるデータを外部クロック信号ＣＬＫに同期して出力することができるとともに、データの立ち上がり及び立下りを一致させることがきる。
【００５８】
しかも、第１、第２のバッファ回路１０１、１０２の出力信号をＯＣＤ回路１０３に供給し、このＯＣＤ回路１０３によりパッド２０を駆動している。このため、パッド２０を駆動するトライ・ステート・バッファ回路１０３ｃを構成するトランジスタのサイズのみを大きくして駆動能力を大きくすればよい。つまり、パッド２０を駆動する必要がないトライ・ステート・バッファ回路６１ｄ、６２ｄを構成するトランジスタのサイズは、トライ・ステート・バッファ回路１０３ｃのトランジスタより小さくてよい。したがって、第４の実施例は第３の実施例に比べて回路構成を簡単化することができる。
【００５９】
（第５の実施例）
図１２は、本発明の第５の実施例を示している。例えばシンクロナスＤＲＡＭにおいて、例えばコマンドデコーダが読み出しコマンドを受けてから実際にデータを出力するまでのクロック数をカウントするために、パラレル／シリアル変換後のパスにシフトレジスタを用いる場合がある。第５の実施例は、この場合のように、パラレル／シリアル変換回路とパッドの相互間にシフトレジスタが設けられている。
【００６０】
図１２において、パラレル／シリアル変換回路１１０を構成する第１、第２のバッファ回路１１１、１１２は、それぞれ例えばトライ・ステート・バッファ回路１１１ａ、１１２ａにより構成されている。前記トライ・ステート・バッファ回路１１１ａにはメモリセルアレイ１９から出力されたデータＤｏｕｔ１が供給され、前記トライ・ステート・バッファ回路１１２ａにはメモリセルアレイ１９から出力されたデータＤｏｕｔ２が供給される。前記トライ・ステート・バッファ回路１１１ａは制御信号Ｃ１により制御され、前記トライ・ステート・バッファ回路１１２ａは制御信号Ｃ２により制御される。これら制御信号Ｃ１、Ｃ２は、外部クロック信号ＣＬＫに同期した信号であり、トライ・ステート・バッファ回路１１１ａ、１１２ａに交互に供給される。
【００６１】
前記トライ・ステート・バッファ回路１１１ａ、１１２ａの出力端とパッド２０の相互間には、シフトレジスタ１１４、１１５、及びＯＣＤ回路としてのトライ・ステート・バッファ回路１１６が直列接続されている。トライ・ステート・バッファ回路１１６にはデータを出力する時、ハイ・インピーダンス状態を解除する制御信号Ｃ３が供給される。この制御信号Ｃ３は第４の実施例と同様である。
【００６２】
前記各シフトレジスタ１１４、１１５には制御回路１１７、１１８が接続されている。これら制御回路１１７、１１８は同一構成であるため、制御回路１１７についてのみ説明する。
【００６３】
制御回路１１７において、アンド回路１１７ａ、１１７ｂの一方入力端にはハイレベルデータ出力起動信号ＳＳＨ、ローレベルデータ出力起動信号ＳＳＬがそれぞれ供給されている。これらハイレベルデータ出力起動信号ＳＳＨ、ローレベルデータ出力起動信号ＳＳＬを生成する回路は、図２あるいは図６に示す回路と同様である。但し、後述するように、レプリカ回路の構成が相違する。
【００６４】
前記アンド回路１１７ａの他方入力端にはシフトレジスタ１１４の入力信号が供給され、アンド回路１１７ｂの他方入力端には、インバータ回路１１７ｃを介して前記シフトレジスタ１１４の入力信号が供給される。アンド回路１１７ａ、１１７ｂの出力信号はオア回路１１７ｄの入力端に供給される。オア回路１１７ｄの出力端から出力される制御信号Ｃ４は、前記シフトレジスタ１１４に供給される。
【００６５】
なお、制御回路１１８から出力される制御信号Ｃ５は、シフトレジスタ１１５に供給される。これら制御信号Ｃ４、Ｃ５は外部クロック信号ＣＬＫの２倍の周期を有する信号である。
【００６６】
図１３は、上記シフトレジスタ１１４の一例を示している。上記シフトレジスタ１１５も図１３に示す回路と同様の構成とされている。このシフトレジスタ１１４はクロックド・インバータ回路１１４ａとラッチ回路を構成するインバータ回路１１４ｂ、及びクロックド・インバータ回路１１４ｃにより構成されている。前記クロックド・インバータ回路１１４ａには前記制御信号Ｃ４が供給され、クロックド・インバータ回路１１４ｃには反転された制御信号／Ｃ４が供給されている。
【００６７】
また、図１２に示す回路において、シフトレジスタ１１５以降がクリティカルパスとなる。このため、レプリカ回路は、シフトレジスタ１１５からパッド２０までのパスと同じ遅延時間を有する回路により構成される。すなわち、図２に示すハイレベルデータ出力起動信号ＳＳＨを生成するためのレプリカ回路（ＯＣＤ回路“Ｌ”）１５、２３は、シフトレジスタ１１４の出力データＤＤ２がローレベルで、ローレベルデータ出力起動信号ＳＳＬがハイレベルの時、パッド２０をローレベルとするパスの回路と同一の遅延時間を有する回路である。また、ローレベルデータ出力起動信号ＳＳＬを生成するためのレプリカ回路（ＯＣＤ回路“Ｈ”）１７、２２は、シフトレジスタ１１４の出力データＤＤ２がハイレベルで、ハイレベルデータ出力起動信号ＳＳＨがハイレベルの時、パッド２０をハイレベルとするパスの回路と同一の遅延時間を有する回路である。
【００６８】
図１４は、図１２に示す回路の動作を示している。図１２に示すように、第１、第２のバッファ回路１１１、１１２のトライ・ステート・バッファ回路１１１ｄ、１１２ｄは、制御信号Ｃ１及びＣ２に応じてメモリセルアレイ１９から読み出されたデータＤｏｕｔ１、Ｄｏｕｔ２を順次出力する。
【００６９】
制御回路１１７は、第１、第２のバッファ回路１１１、１１２から出力されたデータＤＤ１とハイレベルデータ出力起動信号ＳＳＨと、ローレベルデータ出力起動信号ＳＳＬとに応じて、外部クロック信号ＣＬＫの２倍の周期を有する制御信号Ｃ４を出力する。シフトレジスタ１１４は、制御信号Ｃ４に応じて第１、第２のバッファ回路１１１、１１２から出力されたデータＤＤ１を取り込み、データＤＤ２として順次出力する。
【００７０】
制御回路１１８は、シフトレジスタ１１４から出力されたデータＤＤ２とハイレベルデータ出力起動信号ＳＳＨと、ローレベルデータ出力起動信号ＳＳＬとに応じて外部クロック信号ＣＬＫの２倍の周期を有する制御信号Ｃ５を出力する。シフトレジスタ１１５は、制御信号Ｃ５に応じてシフトレジスタ１１４から出力されたデータＤＤ２を取り込み、データＤＤ３として順次出力する。シフトレジスタ１１５から出力されたデータＤＤ３は、トライ・ステート・バッファ回路１１６に供給される。このトライ・ステート・バッファ回路１１６は制御信号Ｃ３に応じてデータＤＤ３をパッド２０に出力する。
【００７１】
上記第５の実施例によれば、シフトレジスタ１１４、１１５を制御する制御信号Ｃ４、Ｃ５をハイレベルデータ出力起動信号ＳＳＨと、ローレベルデータ出力起動信号ＳＳＬとに基づいて生成している。このため、ＤＤＲ方式であって、出力データのパスにシフトレジスタ１１４、１１５を有する回路において、データの立ち上がり、立ち下りを一致させることができる。
【００７２】
本発明は、上記実施例に限定されるものではなく、発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【００７３】
【発明の効果】
以上、詳述したように本発明によれば、半導体集積回路における占有面積の増大を抑えることが可能であるとともに、消費電力を削減し得る同期回路を提供できる。
【図面の簡単な説明】
【図１】本発明の原理を説明するために示す図。
【図２】本発明の第１の実施例を示すものであり、本発明をディレイ・ロックド・ループに適用した場合を示す構成図。
【図３】図２の動作を説明するために示すタイミングチャート。
【図４】本発明の第２の実施例を示すものであり、本発明をミラータイプ・ディレイ・ロックド・ループに適用した場合を示す構成図。
【図５】図４の動作を説明するために示すタイミングチャート。
【図６】本発明の第３の実施例を示すものであり、２系統のＯＣＤ回路を有する方式を示す構成図。
【図７】図６の一部を具体的に示す回路図。
【図８】図８（ａ）は図７に示すトライ・ステート・バッファ回路の一例を示す回路図、図８（ｂ）は、図８（ａ）の動作を示す図。
【図９】図６の動作を示すタイミングチャート。
【図１０】本発明の第４の実施例を示す回路図。
【図１１】図１０の動作を示すタイミングチャート。
【図１２】本発明の第５の実施例を示す回路図。
【図１３】図１２に示すシフトレジスタの一例を示す回路図。
【図１４】図１２の動作を示すタイミングチャート。
【図１５】従来の同期回路を示す構成図。
【図１６】図１５の動作を示すタイミングチャート。
【図１７】従来の同期回路の他の例を示す構成図。
【符号の説明】
１１…入力バッファ、
１２…可変遅延線、
１３…位相比較器、
１５、１６、２２、２３…レプリカ回路、
１８…オフチップ駆動回路、
４１…入力バッファ、
４２、４３、４４、４５、４８、４９…レプリカ回路、
４６…可変遅延線、
４６ａ、４６ｂ…第１、第２の遅延線、
４６ｃ…制御部、
５０…オフチップ駆動回路、
ＳＳＨ…ハイレベルデータ起動信号、
ＳＳＬ…ローレベルデータ起動信号、
ＤＭ…ディレイモニタ、
６１、６２…オフチップ駆動回路、
６３、６４…第１、第２の同期回路、
６１ｄ、６２ｄ、１０３ｃ…トライ・ステート・バッファ回路、
１００、１１０…パラレル／シリアル変換回路、
１０１、１０２、１１１、１１２…第１、第２のバッファ回路、
１１１ａ、１１２ａ、１１６…トライ・ステート・バッファ回路、
１０３…ＯＣＤ回路、
１１４、１１５…シフトレジスタ、
１１７、１１８…制御回路。
Claims (7)
- クロック信号と同じ周期を有する第１の起動信号に応じてハイレベルデータを出力し、前記クロック信号と同じ周期を有する第２の起動信号に応じてローレベルデータを出力する出力回路と、
前記クロック信号が供給され、前記出力回路がハイレベルデータを出力するときの第１の遅延時間と、ローレベルデータを出力するときの第２の遅延時間の合計分だけ、前記クロック信号の位相を進める第１の信号生成回路と、
前記第２の遅延時間と同等の遅延時間を有し、前記第１の信号生成回路から出力される信号を前記第２の遅延時間遅延し、この遅延された信号により前記出力回路がハイレベルデータを出力するための前記第１の起動信号を生成する第２の信号生成回路と、
前記第１の遅延時間と同等の遅延時間を有し、前記第１の信号生成回路から出力される信号を前記第１の遅延時間遅延し、この遅延された信号により前記出力回路がローレベルデータを出力するための前記第２の起動信号を生成する第３の信号生成回路と
を具備することを特徴とする同期回路。 - 前記第１の信号生成回路は、
前記クロック信号が供給される入力バッファと、
前記入力バッファの出力信号を遅延する遅延線と、
前記第２、第３の信号生成回路、及び前記入力バッファの合計の遅延時間と同等の遅延時間を有し、前記遅延線の出力信号を遅延するレプリカ回路と、
前記入力バッファの出力信号と前記レプリカ回路の出力信号が供給され、前記入力バッファの出力信号と前記レプリカ回路の出力信号との位相差を検出し、この検出した位相差に応じて前記遅延線を制御する位相比較器と
を具備することを特徴とする請求項１記載の同期回路。 - 前記第１の信号生成回路は、
クロック信号が供給される入力バッファと、
前記入力バッファの出力信号が供給され、前記入力バッファと出力バッファの遅延量をモニタするディレイモニタと、
前記ディレイモニタの出力信号が供給され、前記ディレイモニタの出力信号を前記入力バッファから出力されるクロック信号の１周期分遅延する第１の遅延線と、
前記第１の遅延線により遅延された信号を第１の遅延線による遅延時間と同等の時間だけ遅延する第２の遅延線と
を具備することを特徴とする請求項２記載の同期回路。 - クロック信号が供給される入力バッファと、
前記入力バッファの出力信号が供給され、遅延時間が変化される第１の遅延回路と、
前記第１の遅延回路の出力信号が供給される第１の出力バッファと、
前記第１の遅延回路の出力信号が供給される第２の出力バッファと、
第１の起動信号に応じて、供給されたデータのハイレベルデータを出力し、第２の起動信号に応じて、供給されたデータのローレベルデータを出力する出力回路と、
前記第１の出力バッファの出力信号が供給され、前記出力回路がローレベルデータを出力する回路と同一の構成とされ、前記第 1 の起動信号を出力する第１のレプリカ回路と、
前記第２の出力バッファの出力信号が供給され、前記出力回路がハイレベルデータを出力する回路と同一の構成とされ、前記第２の起動信号を出力する第２のレプリカ回路と、
前記第１の遅延回路の出力信号が供給され、前記第１、第２の出力バッファと同一構成の第３のレプリカ回路と前記第１、第２のレプリカ回路と同一構成の第４のレプリカ回路により構成されている第２の遅延回路と、
前記第２の遅延回路の出力信号が供給され、前記入力バッファと同一構成とされている第５のレプリカ回路と、
前記第５のレプリカ回路の出力信号と前記入力バッファの出力信号の位相を比較し、前記第５のレプリカ回路の出力信号と前記入力バッファの出力信号の位相差に応じて前記第１の遅延回路を制御する位相比較器と
を具備し、
前記第１の遅延回路は、前記出力回路がハイレベルデータを出力するときの第１の遅延時間と前記出力回路がローレベルデータを出力するときの第２の遅延時間との和及び前記第１、第２の出力バッファの遅延時間に相当する時間だけ進んだ信号を出力することを特徴とする同期回路。 - 第１のデータが供給され、クロック信号と同じ周期を有する第１の起動信号に応じて前記第１のデータのハイレベルデータを出力し、前記クロック信号と同じ周期を有する第２の起動信号に応じて前記第１のデータのローレベルデータを出力する第１の出力回路と、
第２のデータが供給され、前記クロック信号と同じ周期を有する第３の起動信号に応じて前記第２のデータのハイレベルデータを出力し、前記クロック信号と同じ周期を有する第４の起動信号に応じて第２のデータのローレベルデータを出力する第２の出力回路と、
前記クロック信号に応じて前記第１、第２の起動信号を生成する第１の同期回路と、
前記クロック信号の反転信号に応じて前記第３、第４の起動信号を生成する第２の同期回路とを具備し、
前記第１の同期回路は、
前記クロック信号が供給され、前記第１の出力回路がハイレベルデータを出力するときの第１の遅延時間と、ローレベルデータを出力するときの第２の遅延時間の合計分だけ、前記クロック信号の位相を進める第１の信号生成回路と、
前記第２の遅延時間と同等の遅延時間を有し、前記第１の信号生成回路から出力される信号を前記第２の遅延時間遅延し、この遅延された信号により前記第１の出力回路がハイレベルデータを出力するための前記第１の起動信号を生成する第２の信号生成回路と、
前記第１の遅延時間と同等の遅延時間を有し、前記第１の信号生成回路から出力される信号を前記第１の遅延時間遅延し、この遅延された信号により前記第１の出力回路がローレベルデータを出力するための前記第２の起動信号を生成する第３の信号生成回路とを具備し、
前記第２の同期回路は、
前記クロック信号が供給され、前記第２の出力回路がハイレベルデータを出力するときの第３の遅延時間と、ローレベルデータを出力するときの第４の遅延時間の合計分だけ、前記クロック信号の位相を進める第４の信号生成回路と、
前記第４の遅延時間と同等の遅延時間を有し、前記第４の信号生成回路から出力される信号を前記第４の遅延時間遅延し、この遅延された信号により前記第２の出力回路がハイレベルデータを出力するための前記第３の起動信号を生成する第５の信号生成回路と、
前記第３の遅延時間と同等の遅延時間を有し、前記第４の信号生成回路から出力される信号を前記第３の遅延時間遅延し、この遅延された信号により前記第２の出力回路がローレベルデータを出力するための前記第４の起動信号を生成する第６の信号生成回路とを具備する
ことを特徴とする同期回路。 - 前記第１、第２の出力回路とパッドとの間に接続され、前記第１、第２の出力回路から出力されるデータに応じて前記パッドを駆動する第３の出力回路をさらに具備し、
前記第１、第２の出力回路に含まれるバッファ回路を構成するトランジスタのサイズは、前記第３の出力回路に含まれるバッファ回路を構成するトランジスタのサイズより小さいことを特徴とする請求項５記載の同期回路。 - 第１、第２のデータが供給され、前記第１、第２のデータを順次出力するパラレル／シリアル変換回路と、
前記パラレル／シリアル変換回路の出力信号が供給され、ハイレベルデータ又はローレベルデータを出力するシフトレジスタと、
前記シフトレジスタの出力信号が供給される出力回路と、
前記シフトレジスタに接続され、前記パラレル／シリアル変換回路の出力信号と、クロック信号と同じ周期を有しハイレベルデータを出力するための第１の起動信号、及び前記クロック信号と同じ周期を有しローレベルデータを出力するための第２の起動信号に応じて制御信号を発生し、前記シフトレジスタに供給する制御回路と、
前記クロック信号に応じて前記第１、第２の起動信号を生成する起動信号発生回路と
を具備し、
前記起動信号発生回路は、
前記クロック信号が供給され、前記シフトレジスタがハイレベルデータを出力するときの第１の遅延時間と、ローレベルデータを出力するときの第２の遅延時間の合計分だけ、前記クロック信号の位相を進める第１の信号生成回路と、
前記第２の遅延時間と同等の遅延時間を有し、前記第１の信号生成回路から出力される信号を前記第２の遅延時間遅延し、この遅延された信号により前記シフトレジスタがハイレベルデータを出力するための前記第１の起動信号を生成する第２の信号生成回路と、
前記第１の遅延時間と同等の遅延時間を有し、前記第１の信号生成回路から出力される信号を前記第１の遅延時間遅延し、この遅延された信号により前記シフトレジスタがローレベルデータを出力するための前記第２の起動信号を生成する第３の信号生成回路と
を具備することを特徴とする同期回路。
Priority Applications (4)
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