JP3853308B2 - 遅延回路および電子回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は遅延回路および電子回路に関し、特に、電子回路中の信号の位相を変更してタイミングの制御を行う遅延回路に関する。
【0002】
近年、例えば、コンピュータ・システムにおけるCPUのクロックの高速化、或いは、他の様々な電子回路の処理速度の高速化に伴って、例えば、インターフェース部分も高速化する必要がある。そして、使用する制御信号の周期に応じて該制御信号のタイミングを適切に制御するようにしたタイミング制御回路の提供が要望されている。
【0003】
【従来の技術】
従来、例えば、同期式メモリにおけるクロック・アクセス時間(メモリにおける最高速個所の例)は、主に、入力バッファの遅延,長配線による配線遅延,および,出力バッファの遅延等の遅延時間により規定されている。そして、これらの遅延時間は、チップサイズを小さくしたり、或いは、トランジスタ特性を大きく改善しない限り短縮化できないものであるため、例えば、同期式メモリを高速化することが困難となっている。
【0004】
ところで、近年のLSIのチップサイズは大型化する一方であり、長配線による配線遅延だけで1nsec.以上となることが多く、その結果、メモリに限らずクロック・アクセス時間を5nsec.以下にすることができないLSIが増えてきているのが実情である。このことは、クロック・アクセスを連続させる場合を考慮すると、100MHz程度の動作周波数が限界となることを意味している。
【0005】
一方、パイプ・ライン構成やパラレル−シリアル変換を行うことにより、チップ内部での信号の切り替わり周波数は、非常に高速化することが可能となり、出力回路がチップ内部の特性に追いつかなくなって来ている。
【0006】
図22は従来のタイミング制御回路の一例を説明するための図であり、同図(a) は、例えば、クロック・アクセス時間を規定している入力バッファ(入力バッファによる遅延),配線遅延, および, 出力バッファ(出力バッファによる遅延) を示している。具体的に、例えば、同期式メモリにおいては、クロック入力INに供給されたクロック信号CLKが立ち上がると(図22(c),(d) 参照)、所定のクロック・アクセス時間後に、出力OUTからデータが出力されるようになっている(図22(b) 参照)。
【0007】
そして、近年、使用される外部クロックCLKが図22(c) に示すような外部クロックから、同図(d) に示すような高速な外部クロックに変化すると、1クロック・サイクル時間経過した後でないと、出力が確定しない場合も生じることにもなってしまう。
【0008】
図23はタイミング制御回路が適用される回路構成の一例を概略的に示すブロック図である。同図において、参照符号221 はクロックバッファ,222,223,224はLSI(機能ブロック),そして,225,226,227はレジスタを示している。
【0009】
図23に示す回路では、各LSI222,223,224 の出力に設けられたレジスタ225,226,227 に対し、クロックバッファ221 を介してクロックCLKが供給され、各LSIによりそれぞれ処理されたデータが1サイクル・タイム毎に出力されるようになっている。すなわち、LSI222 の入力INに供給されたクロックから3サイクル・タイム後に、所定の処理が行われたデータが出力OUTから送出されるようになっている。ここで、LSI222,223,224 としては、1つのチップにおける機能ブロック(内部回路)であってもよい。また、タイミング制御回路は、クロックバッファ221 内に設けられるか、或いは、各LSI222,223,224 において設けられることになる。
【0010】
このように、タイング制御回路は、複数のLSIで構成された様々な電子回路、或いは、複数の機能ブロック(内部回路)で構成された様々なチップに対して適用することができる。
【0011】
図24は従来のタイミング制御回路の他の例を説明するための図であり、パイプライン方式を適用した回路に対するタイミング制御回路を示している。
【0012】
図24に示すパイプライン方式を適用したタイミング制御回路では、各パイプライン処理において、3サイクル前のクロックによりクロック・アクセスを開始して入力バッファによる遅延,配線遅延, および, 出力バッファによる遅延を吸収し、クロック・アクセス時間と3サイクルのクロック・サイクル時間とを同期させて使用するようになっている。すなわち、1サイクル以上前のクロックによりクロック・アクセスを開始することにより、内部の伝達時間に余裕を持たせて動作させるようになっている。
【0013】
しかしながら、1サイクル以上前(例えば、3サイクル前)のクロックによりクロック・アクセスを開始するように構成した場合、外部クロックCLKの周波数を変えると、出力確定時間に関するスペックを満たさなくなってしまう。すなわち、通常、外部クロックの立ち上がるタイミングの前後一定時間は出力を確定する必要があるが、外部クロックCLKの周波数を変えると、クロック・サイクルと出力確定のタイミングとの同期がずれてしまい正確な動作を行うことができないことになる。
【0014】
【発明が解決しようとする課題】
上述した問題を解決するためには、クロック・サイクル時間に応じて遅延時間が可変なディレイ回路(遅延回路:タイミング制御回路)、或いは、{(クロック・サイクル時間)×2−(クロック・アクセス時間)−1/2出力確定時間}分だけクロックの位相をずらす回路(タイミング制御回路)が必要となる。しかしながら、単純なゲート列による遅延回路では、上記のような遅延時間を生成することはできない。また、このような回路として、PLL(Phase-Locked Loop)回路が知られているが、アナログ回路であるため電源ノイズに弱く、さらに、回路規模が大きくなると共に、消費電流が大きくなる等の問題があり実用的ではない。
【0015】
本発明は、上述した従来のタイミング制御回路(遅延回路)が有する課題に鑑み、使用する制御信号の周期に応じて該制御信号のタイミングを適切に制御するようにした遅延回路および電子回路の提供を目的とする。
【0016】
【課題を解決するための手段】
本発明の第1の形態によれば、第1の方向に信号を伝播する直列接続された複数のゲート回路A1, A2, A3, …を備えた第1のゲート列AAと、前記第1の方向とは逆の第2の方向に信号を伝播する直列接続された複数のゲート回路B1, B2, B3, …を備えた第2のゲート列BBと、第1の制御信号Xにより前記第1のゲート列の少なくとも一部分の活性化を制御し、且つ、第2の制御信号Yにより前記第2のゲート列の少なくとも一部分の活性化を制御する制御手段とを具備し、前記第1のゲート列および第2のゲート列の結節点の少なくとも1つを共通ノードにて短絡し、該第1のゲート列への入力信号を反転して再現し、該第2のゲート列から出力するようにしたことを特徴とする遅延回路が提供される。
【0017】
本発明の第2の形態によれば、第1の入力信号および第2の入力信号が切り替わる第1の切り替わり時間差を,対応する第1のゲート段数情報に変換する第1の変換回路と、前記第1のゲート段数情報に応じて決められる第2のゲート段数情報を,第2の切り替わり時間差に変換する第2の変換回路とを有し、該第2の変換回路に入力される第3の入力信号を前記第2の切り替わり時間差だけ遅延して出力する遅延回路であって、前記第1の変換回路は、第1のユニット回路を少なくとも2個以上規則的に繰り返すアレー構造を持ち,前記第1の入力信号を該第1のユニット回路のアレー内において、第1の方向に伝播させるようになっており、且つ、前記第2の変換回路は、前記第1のユニット回路の1段当たりの遅延時間を再現する第2のユニットの回路を少なくとも2個以上規則的に繰り返すアレー構造を持ち,前記第3の入力信号を該第2の変換回路において,前記第1の方向とは逆向きの第2の方向に伝播させるようになっていることを特徴とする遅延回路が提供される。
【0018】
本発明の第3の形態によれば、第1の制御信号を受け、それぞれが第2の制御信号を受ける直列接続された複数の第1のゲート回路を備え、前記第2の制御信号の切り替わり点までの第1の時間だけ前記第1の制御信号を第1の方向に伝播する第1のゲート列と、直列接続された複数の第2のゲート回路を備え、前記第1の方向とは逆の第2の方向に信号を伝播し、前記第1のゲート列からの出力信号を受け、前記第1の時間に対応する第2の時間を生成する第2のゲート列と、を具備し、前記各第1のゲート回路は、インバータを備え、当該インバータは、前記第2の制御信号が供給されたゲートを有する第1のトランジスタを介して電源線に繋がれていることを特徴とする遅延回路が提供される。
本発明の第4の形態によれば、第1の制御信号を受け、それぞれが第2の制御信号を受ける直列接続された複数の第1のゲート回路を備え、前記第2の制御信号の切り替わり点までの第1の時間だけ前記第1の制御信号を第1の方向に伝播する第1のゲート列と、直列接続された複数の第2のゲート回路を備え、前記第1の方向とは逆の第2の方向に信号を伝播し、前記第1のゲート列からの出力信号を受け、前記第1の時間に対応する第2の時間を生成する第2のゲート列と、を具備し、前記第1の制御信号を伝播する前記第1のゲート回路の数は、前記第1のゲート列からの出力信号を伝播する前記第2のゲート回路の数と同じであることを特徴とする遅延回路が提供される。
本発明の第5の形態によれば、第1の制御信号を受け、それぞれが第2の制御信号を受ける直列接続された複数の第1のゲート回路を備え、前記第2の制御信号の切り替わり点までの第1の時間だけ前記第1の制御信号を第1の方向に伝播する第1のゲート列と、直列接続された複数の第2のゲート回路を備え、前記第1の方向とは逆の第2の方向に信号を伝播し、前記第1のゲート列からの出力信号を受け、前記第1の時間に対応する第2の時間を生成する第2のゲート列と、を具備し、前記各第2のゲート回路は、前記第2の制御信号と相補である第3の制御信号を受けることを特徴とする遅延回路が提供される。
【0019】
本発明の第6の形態によれば、第1のクロック信号を遅延して内部クロック信号を生成する遅延回路、および、該内部クロック信号に同期した出力信号を出力する出力回路を備える電子回路であって、前記遅延回路は、前記第1のクロック信号を受け、それぞれが第2のクロック信号を受ける直列接続された複数の第1のゲート回路を備え、前記第2のクロック信号の切り替わり点までの第1の時間だけ、第1の方向に前記第1のクロック信号を伝播する第1のゲート列と、直列接続された複数の第2のゲート回路を備え、前記第1の方向とは逆の第2の方向に信号を伝播し、前記第1のゲート列からの出力クロック信号を受け、前記内部クロック信号を生成するために、前記第1の時間に対応する第2の時間を生成する第2のゲート列とを具備することを特徴とする電子回路が提供される。
【0020】
本発明の第5の形態によれば外部クロック信号を受け、第1のクロック信号を出力する入力バッファ回路、前記入力バッファ回路に繋がれ、第2のクロック信号を生成するために、該入力バッファ回路における遅延時間に等しい第1の遅延時間を有する第1の遅延部、および、前記第1および第2のクロック信号を受け、制御されたクロック信号を生成する遅延回路を備える電子回路であって、前記遅延回路は、前記第2のクロック信号を受け、それぞれが前記第1のクロック信号に同期した制御信号を受ける直列接続された複数の第1のゲート回路を備え、前記制御信号の切り替わり点までの第1の時間だけ前記第2のクロック信号を伝播する第1のゲート列と、前記第1のゲート列からの出力信号を受け、前記制御されたクロック信号を生成するために、前記第1の時間に対応する第2の時間を生成する第2のゲート列とを具備することを特徴とする電子回路が提供される。
【0021】
図1は本発明に係るタイミング制御回路の原理構成を示す図である。
【0022】
上述の従来技術において述べたように、遅延時間を{(クロック・サイクル時間)×2−(クロック・アクセス時間)−1/2出力確定時間}に設定することは、単純なゲート列による遅延回路では困難である。
【0023】
そこで、本発明では、図1に示すように、第1の信号および第2の信号の切り替わり時間差τ1をτ2の個所で再現するようになっている。尚、説明を簡略化するために、出力のタイミングをクロックの立ち上がりと同時にする場合を想定して説明する。
【0024】
出力確定時間を得るために、出力の切り替わりは2クロック・サイクルよりも早くする必要があるが、上記の時間配分で2回目の入力バッファの遅延時間を省けばその分だけ出力の切り替わりを早くすることができる。さらに、1回目の出力バッファの遅延時間を大きくした場合にも、その分だけ出力の切り替わりを早くすることができる。
【0025】
このように、2つの信号の切り替わりの時間差を再現する回路を実現することにより、耐ノイズ性能および消費電力の面で問題のあるPLLを用いることなく、使用する制御信号の周期に応じて該制御信号のタイミングを適切に制御するようにしたタイミング制御回路を構成することができる。
【0026】
例えば、この使用する制御信号の周期に応じて該制御信号のタイミングを適切に制御することのできる本発明のタイミング制御回路を利用することにより、任意のクロック周波数に対して以前のクロックを利用してクロック・アクセスを出力することができ、回路の動作周波数を引き上げることが可能となる。
【0027】
また、本発明遅延回路によれば、第1の変換回路により第1の入力信号および第2の入力信号が切り替わる第1の切り替わり時間差を対応する第1のゲート段数情報に変換し、第2の変換回路により第1のゲート段数情報に応じて決められる第2のゲート段数情報を第2の切り替わり時間差に変換し、そして、第2の変換回路に入力される第3の入力信号が第2の切り替わり時間差だけ遅延して出力される。第1の変換回路は、第1のユニット回路を少なくとも2個以上規則的に繰り返すアレー構造を持ち,該第1の入力信号を該第1のユニット回路のアレー内において、第1の方向に伝播させるようになっている。また、第2の変換回路は、第1のユニット回路の1段当たりの遅延時間を再現する第2のユニットの回路を少なくとも2個以上規則的に繰り返すアレー構造を持ち,第3の入力信号を該第2の変換回路において,第1の方向とは逆向きの第2の方向に伝播させるようになっている。
【0028】
上記構成を有する本発明の遅延回路によれば、電源電圧や温度の変動等のノイズの影響を受けることなく、低消費電力で、必要に応じた遅延時間および周波数を有する出力信号を得ることができる。
【0029】
【発明の実施の形態】
以下、添付図面を参照して本発明に係る遅延回路の各実施例をタイミング制御回路と共に説明する。
【0030】
図2は本発明のタイミング制御回路の第1実施例を説明するための図である。同図において、参照符号1は入力バッファ回路(遅延時間:IB−1),2は遅延回路(遅延時間:IB−2),そして,3は後述する2つの信号の切り替わり時間差(τ)を2倍にする時間差伸長回路(遅延時間:Q)を示している。
【0031】
入力バッファ回路1には、クロック信号(制御信号)CLKが入力され、また、遅延回路2は、入力バッファ回路1とほぼ同じ遅延時間を有している。図2に示されるように、入力バッファ回路1および遅延回路2を介して出力される遅延時間(IB-1)+(IB-2)を有するクロック信号が第1の信号Aとなり、また、入力バッファ回路1による遅延時間(IB-1)を有するクロック信号が内部クロック信号C(第2の信号)となり、さらに、内部クロック信号の周期を2倍にした信号が信号B(第2の信号)となる。
【0032】
そして、図2から明らかなように、時間差伸長回路3は、第1の信号Aの立ち上がりタイミングから信号Bの立ち下がりタイミングまで、或いは、第1の信号Aの立ち上がりタイミングから1サイクル後の内部クロックCの立ち上がりタイミングまでの2つの信号の切り替わり時間差τを2倍にする遅延時間(Q)を有している。これにより、入力INに供給される外部クロックCLKと同じ位相で切り替わる出力(位相制御されたクロック信号:OUT)を得ることができる。
【0033】
ここで、時間差伸長回路3は、2つの信号の時間差τを2倍にするものに限定されず、該時間差τをN倍(Nは2以上の整数)に伸長するように構成してもよい。すなわち、本発明のタイミング制御回路においては、時間差伸長回路3を該時間差伸長回路が有する遅延時間が時間差τのN倍となるように構成し、入力INに供給される外部クロックCLKと同じ位相で切り替わる出力を得るように構成してもよい。
【0034】
上述した本発明の第1実施例および以下の各実施例は、クロックのサイクル時間に応じて変化する回路の遅延時間を、該クロックに応じてディジタル的に設定するようになっている。これは、クロックに応じて変化する2つの信号の時間差をディジタル的に正確にN倍(Nは2以上の整数、具体的に、例えば、2倍)する回路(遅延回路:タイミング制御回路)を構成することにより実現され得る。また、上記の本発明の第1実施例および以下の各実施例においては、説明を簡略化するために、出力のタイミングはクロックの立ち上がりと同時にする場合が想定して述べられているが、実際の使用に際しては、出力のタイミングをクロックの立ち上がりがと同時にするタイミングに対して、単に所定のディレイを加えることにより、必要とするタイミングの信号を得ることができる。
【0035】
図3は本発明のタイミング制御回路の第2実施例を説明するための図であり、本第2実施例において、第2の回路2は、2つの遅延回路21および22で構成されている。第1の遅延回路(長配線ディレイ部分)21は、時間差伸長回路3から出力信号(位相制御されたクロック信号)が次段の回路に供給されるまでの信号伝達部4が有する遅延時間Rとほぼ同じ遅延時間を有しており、また、第2の遅延回路22は、第1実施例における入力バッファ回路1とほぼ同じ遅延時間(IB−2)を有する遅延回路2に対応するものである。ここで、第2の遅延回路22は、例えば、信号伝達部4と同様のダミーの配線パターンにより構成され、これにより、第2の遅延回路22が信号伝達部4が有する遅延時間Rに対応する遅延時間Pを有するようになっている。
【0036】
従って、時間差伸長回路3は、入力バッファ回路1,第1の遅延回路21および第2の遅延回路22を通過した第1の信号Aの切り替わりタイミングと、入力バッファ回路1のみを通過した第2の信号B(C)の切り替わりタイミングとの時間差τを2倍(N倍)に伸長してクロック信号CLKと同じ位相で切り替わる出力を得るようになっている。
【0037】
図4は本発明のタイミング制御回路の第3実施例を説明するための図であり、本第3実施例において、内部回路(第1の回路1および第2の回路)は、入力バッファ回路1,長配線ディレイ部分21,出力バッファ回路23,および,遅延回路22を備えている。
【0038】
本第3実施例においては、Mサイクル目に入力されたクロック信号(制御信号)CLKが内部回路(入力バッファ回路1, 長配線ディレイ部分21,出力バッファ回路23,および,遅延回路22)を通過した後の信号A(第1の信号)と、〔M+1〕サイクル目に入力されたクロック信号CLKが内部回路の一部(入力バッファ回路1)のみを通過した後の信号B(第2の信号)とを時間差伸長回路3に入力するようになっている。この時間差伸長回路3は、前述した第1実施例と同様に、2つの信号の切り替わり時間差(τ)を2倍(N倍)にするものである。
【0039】
そして、本第3実施例では、時間差伸長回路の出力が信号伝達部4で遅延されて(遅延時間R)、出力されるようになっている。尚、長配線ディレイ部分21が有する遅延時間Pは、信号伝達部4における遅延時間Rに対応するようになっている。これにより、出力バッファ回路23が有する遅延時間だけ早いタイミングのクロック信号(内部クロック信号)を出力することができる。
【0040】
図5は本発明のタイミング制御回路の第4実施例を説明するための図であり、本第4実施例において、内部回路は、入力バッファ回路1,長配線ディレイ部分21,出力バッファ回路23,および,遅延回路24,22を備えている。そして、時間差伸長回路3からの信号は、長配線ディレイ部分(信号伝達部)4および出力バッファ回路5を介して出力されるようになっている。ここで、長配線ディレイ部分(第1の遅延回路)21が有する遅延時間Pは、長配線ディレイ部分(信号伝達部)4の遅延時間Rに対応し、また、出力バッファ回路23の遅延時間Sは、出力バッファ回路5の遅延時間Uに対応している。
【0041】
このように、本第4実施例では、Mサイクル目に入力されたクロック信号CLKが第1の内部回路(入力バッファ回路1, 長配線ディレイ部分21,出力バッファ回路23,および,遅延回路24,22)を通過した後の第1の信号Aと、〔M+1〕サイクル目に入力されたクロック信号CLKが第1の内部回路の一部(入力バッファ回路1)のみを通過した後の第2の信号Bとを、時間差伸長回路3に入力するようになっている。さらに、時間差伸長回路3の出力を第1の内部回路の所定部分(長配線ディレイ部分21,出力バッファ回路23)の遅延時間(P,S)とほぼ同じ遅延時間(R,U)を有する第2の内部回路(長配線ディレイ部分4,出力バッファ回路5)に通過させ、該第2の内部回路の出力を位相制御された信号とするようになっている。
【0042】
これにより、遅延回路24が有する遅延時間Tだけ早いタイミングのクロック信号(内部クロック信号)を出力することができる。
【0043】
図6は本発明のタイミング制御回路の第5実施例を説明するための図であり、上記第4実施例の具体的な適用例を示すものである。
【0044】
図6に示す本第5実施例は、上記の第4実施例において、遅延時間Tを有する遅延回路24を、所定のタイミングで出力を確定しておくために使用するものである。すなわち、本実施例では、出力が変化するタイミングを遅延回路(出力確定時間設定回路)24の遅延時間Tだけ早くすることにより、クロック信号(制御信号)CLKの立ち上がり(立ち下がり)タイミングよりも前に出力させ、該クロック信号CLKの立ち上がり(立ち下がり)タイミングの前後の一定期間において、出力を確定するように構成したものである。これにより、誤ってデータを取り込むことを防止して回路の正確な動作を確保することができる。
【0045】
図7は本発明のタイミング制御回路の第6実施例を説明するための図であり、上記の各図における信号の関係を示したものである。
【0046】
すなわち、時間差伸長回路3は、2つの信号の切り替え時間差τを2倍(N倍)にするものであるが、具体的には、入力バッファ回路1および遅延回路2を介して出力される遅延時間(IB-1)+(IB-2)を有する第1の信号Aと、入力バッファ回路1による遅延時間(IB-1)だけを有する信号B(第2の信号)による切り替え時間差τを2倍にするものである。ここで、信号Bは、クロック信号CLKの2倍の周期を有している。尚、信号Bの代わりに、内部クロック信号C(第2の信号)を使用して切り替え時間差τを規定することもできる。
【0047】
具体的に、切り替え時間差τは、第1の信号Aの立ち上がりタイミングから信号Bの立ち下がりタイミングまで、或いは、第1の信号Aの立ち上がりタイミングから1サイクル後の内部クロックCの立ち上がりタイミングまでの2つの信号の切り替わりの時間に対応している。そして、この切り替え時間差τは、時間差伸長回路3により2倍(N倍:遅延時間Q)され、その結果、入力INに供給される外部クロックCLKと同じ位相で切り替わる出力(位相制御されたクロック信号:OUT)を得ることができる。
【0048】
図8〜図16は本発明のタイミング制御回路の第7実施例〜第15実施例を説明するための図であり、特に、時間差τを2倍に伸長する時間差伸長回路3、すなわち、所定の遅延時間を2倍(N倍)にする遅延回路(3)の具体的な構成を示す図である。
【0049】
図8に示す第7実施例において、参照符号AAは第1のゲート列、BBは第2のゲート列、A1〜Anは第1のゲート列を構成するゲート回路、B1〜Bnは第1のゲート列を構成するゲート回路、Xは第1の制御信号、そして、Yは第2の制御信号を示している。
【0050】
第1のゲート列AAは、第1の方向(ゲート回路A1からAnへ向かう方向)に信号を伝播する直列接続された複数のゲート回路A1,A2,A3,…を備え、第1の制御信号Xにより第1のゲート列AAの少なくとも一部分の活性化を制御するようになっている。また、第2のゲート列BBは、第1の方向とは逆向きの第2の方向(ゲート回路BmからB1へ向かう方向)に信号を伝播する直列接続された複数のゲート回路B1,B2,B3,…を備え、第2の制御信号Yにより第2のゲート列BBの少なくとも一部分の活性化を制御するようになっている。
【0051】
第1の制御信号Xは、第1のゲート列AAの各ゲート回路A1〜Anに対して制御信号線SLAを介して供給される、また、第2の制御信号Yは、第2のゲート列BBの各ゲート回路B1〜Bmに対して制御信号線SLBを介して供給されるようになっている。
【0052】
第1のゲート列AAにおけるゲート回路A1,A2,…,An-1 の出力は、第2のゲート列BBにおけるゲート回路B1,B2,…,Bm-1 の入力に接続されるようになっている。ここで、第1および第2のゲート列における各ゲート回路の入出力の短絡は、全てのゲート回路に対して行わなくともよい。また、図8に示す実施例では、第1のゲート列AAのゲート回路(A1, A2, A3, …, An) および第2のゲート列BBのゲート回路(B1, B2, B3, …, Bm)は、同じ段数(すなわち、n=m)を有するように構成されている。また、ゲート回路の段数は、3段以上として構成されている。
【0053】
また、第1の制御信号Xおよび第2の制御信号Yは同一の基本制御信号(クロック信号CLK)から生成され、第1の制御信号Xがクロック信号CLKに対応し、第2の制御信号Yが反転レベルのクロック信号CLKに対応するようになっている。そして、クロック信号CLKが高レベル“H”のときに第1のゲート列AAを活性化して第2のゲート列BBを非活性化し、且つ、クロック信号CLKが低レベル“L”のときに第1のゲート列AAを非活性化して第2のゲート列BBを活性化するようになっている。
【0054】
そして、例えば、クロック信号CLKが高レベル“H”となって第1のゲート列AAが活性化(第2のゲートBBは非活性化)している時間τにおいて、該第1のゲート列AAに入力するデータが“11010”の場合、クロック信号CLKが低レベル“L”となると、第2のゲート列BBが活性化(第1のゲートAAは非活性化)して入力データを反転したデータ“01011”が時間τで再現され、該第2のゲート列BBから出力されることになる。
【0055】
図9に示す第8実施例では、制御信号線SLAおよびSLBは、所定数のゲート回路(例えば、A1〜A3;B1〜B3)毎に設けられたインバータ(バッファ回路)IAおよびIBを介して各ゲート回路に接続されている。ここで、本実施例においては、バッファ回路がインバータIAおよびIBにより構成され、このインバータIAおよびIBを介した制御信号線SLAおよびSLBは、反対側のゲート列の制御信号線となるように構成されている。ここで、インバータIA,IBの代わりに、正論理の信号を出力するバッファ回路を用いれば、制御信号線を各ゲート列AA,BBで入れ替える必要はない。
【0056】
図10に示す第9実施例では、第1のゲート列AAの最終出力端OUT(AA) を高インピーダンス状態とし、第2のゲート列BBの入力端IN(BB)を低レベルの電位(第1の電位)“L”に固定する。そして、第1のゲート列AAが活性化された時(クロック信号CLKが高レベル“H”の時)に供給された高レベルの電位(第2の電位)“H”の最後の入力信号を、第2のゲート列BBを活性化した時に逆方向に進行させ、該第2のゲート列BBの出力端OUT(BB) から低レベル“L”のデータが現れたことにより、第1のゲート列AAへの入力信号と第1の制御信号X(CLK)との切り替わり時間差τを、第2の制御信号Y(/CLK)と該第2のゲート列BBの出力信号の切り替わり時間差τによって再生するようになっている。これにより、例えば、前述した図2〜図6における2つの信号の切り替え時間差τを2倍にする時間差伸長回路3を構成することができる。
【0057】
図11に示す第10実施例において、第1のゲート列AAにおけるゲート回路A1〜Anおよび第2のゲート列BBにおけるゲート回路B1〜Bmは、インバータとして構成され、また、ゲート列AAおよびBBにおける各ゲート回路の段数は等しく(2N段:偶数段)なるように構成されている。ここで、第1のゲート列AAを構成するゲート回路(インバータ)A1〜Anを構成するトランジスタのサイズと、第2のゲート列BBを構成するゲート回路(インバータ)B1〜Bm(Bn)を構成するトランジスタのサイズとを異ならせ、第1のゲート列AAへの入力信号を該トランジスタのサイズ比に応じ時間的に所定倍数して反転することができる。すなわち、ゲート列AAおよびBBにおける各ゲート回路を構成するトランジスタのサイズを異ならせることにより、前述した2つの信号の切り替え時間差τを該トランジスタのサイズ比に対応した倍率(例えば、1.5倍)にすることができる。これにより、例えば、制御信号(クロック信号)の周期に関わらず、立ち上がりタイミングの前後の一定期間において、出力を確定するように制御することができる。
【0058】
また、図11では、第1の制御信号Xは、クロック信号CLKを二段のインバータI1,I2を介して生成され、また、第2の制御信号Yはクロック信号CLKを一段のインバータI1を介して生成されるようになっている。さらに、第1のゲート列AAの入力端IN(AA)には、Nチャネル型MOSトランジスタTR0およびPチャネル型MOSトランジスタTR00で構成されたインバータが設けられている。すなわち、第1のゲート列AAの入力端IN(AA)は、Nチャネル型MOSトランジスタTR0およびPチャネル型MOSトランジスタTR00のゲートに入力され、該トランジスタTR0およびTR00によるインバータの出力がゲート回路(インバータ)A1に供給されている。
【0059】
さらに、図11に示す第10実施例において、第1のゲート列AAの最終出力端OUT(AA) は高インピーダンス状態(Open)とされ、第2のゲート列BBの入力端IN(BB)は高レベル“H”に固定されている。また、第2のゲート列BBの出力端OUT(BB) は、インバータI0を介して出力(遅延回路の出力)OUTに接続され、安定したレベルを有する出力信号が取り出されるようになっている。
【0060】
図12に示す第11実施例は、上述した第10実施例におけるゲート列AAおよびBBにおけるゲート回路A1〜AnおよびB1〜Bmを、電源制御トランジスタを有するインバータとして構成したものである。具体的に、例えば、ゲート列AAの初段のインバータA1には、制御信号X(/CLK)により制御されるPチャネル型MOSトランジスタTR11および制御信号Y(CLK)により制御されるNチャネル型MOSトランジスタTR12が設けられ、クロック信号CLKのレベルに応じて活性化/非活性化が制御されるようになっている。
【0061】
ここで、ゲート列AAの入力端IN(AA)に設けられたトランジスタTR0のソースに対しても、制御信号Yにより制御されるトランジスタTR1が設けられている。尚、制御信号Xは、クロック信号CLKを三段のインバータI1,I2,I3を介して生成され、また、制御信号Yは、クロック信号CLKを二段のインバータI1,I4を介して生成されるようになっている。このように、各ゲート回路A1〜An,B1〜Bmに対して、それぞれ電源制御トランジスタ(TR11,TR12)を設けることによって、各ゲート回路に電源電圧を供給するトランジスタの負荷を分散するようになっている。
【0062】
図13に示す第12実施例は、基本的には、上述した第11実施例においてゲート列BBの出力端OUT(BB) に設けたインバータI0の代わりに、出力バッファ回路OBを設けるようにしたものである。
【0063】
出力バッファ回路OBは、奇数段のインバータで構成された遅延部D1,2、出力の不確定状態を無くすためのラッチ部LA、ナンドゲートND、および、トランジスタTR101,TR102,TR103 を備えて構成されている。ここで、入力端IN(AA)に供給される信号が高レベル“H”の時だけ、初段のゲート回路A1に対して信号を供給するようになっている。この出力バッファ回路OBは、第2のゲート列BBの最終出力端(OUT(BB))が低レベル“L”から高レベル“H”(或いは、高レベル“H”から低レベル“L”)への切り替わりエッヂのみを捉えて出力するようになっている。
【0064】
さらに、図13では、第1のゲート列AAの入力端IN(AA)には、低レベルの電位(第1の電位)“L”または高レベルの電位(第2の電位)“H”の一方にだけ駆動する一方向駆動手段TR0が設けられている。すなわち、第1のゲート列AAの入力端IN(AA)は、Nチャネル型MOSトランジスタTR0のゲートに入力されている。これにより、不要な切り替わりを除いた出力信号を得ることができる。
【0065】
図14に示す第13実施例は、例えば、制御信号によりゲート列の活性化を制御する制御手段を、入力するクロック信号を1/N(Nは2以上の整数)分周して該クロック信号のN倍の周期を有する信号を発生するように構成した場合(図17〜図19の回路例に、1/2分周した場合を示す)、第1のゲート列AAおよび第2のゲート列BBに対応する回路をN組設ける必要があるが、このN組の回路の出力(各第2のゲート列の出力OUT(BB1)〜OUT(BBN)) を重ね合わせる重ね合わせ出力バッファ回路OB'(図13における出力バッファ回路OBに対応)の回路例を示すものである。
【0066】
図13および図14の比較から明らかなように、本第13実施例では、N組の回路の出力OUT(BB1)〜OUT(BBN)には、図13におけるトランジスタTR102,TR103 に対応するトランジスタ TR112,TR113〜TR1N2,TR1N3(スイッチ手段)が設けられ、各トランジスタ TR112〜TR1N2 のドレインを共通接続して重ね合わせ出力OUTを取り出すようになっている。ここで、重ね合わせ出力OUTは、クロック信号CLKと同じ周波数で位相の異なる信号となっている。尚、N組の出力は、所定時間後に共通の出力信号レベル制御回路によりリセットされて所定レベルになるように構成することもできる。
【0067】
図15は本発明のタイミング制御回路の第14実施例を説明するための図であり、上述した第13実施例において、入力信号を1/3分周して該入力信号の3倍の周期を有する3つの制御信号を生成した場合を示すものである。
【0068】
図15に示されるように、制御信号1〜制御信号3は、それぞれ入力信号(クロック信号CLK)の三倍の周期を有している。そして、各3つの制御信号に対応する第1のゲート列および第2のゲート列で構成された三組の回路の出力(出力信号1〜出力信号3)を、図14に示すような重ね合わせ出力バッファ回路OB’により重ね合わせて出力信号を得る。尚、この重ね合わせ出力信号(OUT)は、入力信号(CLK)の周波数に依存することなく、該入力信号と同じ周波数で位相の異なる信号となる。
【0069】
図16は本発明のタイミング制御回路(遅延回路,位相シフト回路)の適用例を説明するための図である。同図において、参照符号61はタイミング制御回路、62は任意の回路(他の回路)、そして、63は出力バッファ回路を示している。
【0070】
図16に示されるように、タイミング制御回路61は外部から供給されるクロック信号(第1のクロック信号)CLKの位相を変えて内部クロック信号(第2のクロック信号)を生成する。さらに、この内部クロック信号は、任意の回路62の出力が入力される出力バッファ回路63に供給され、そして、出力バッファ回路63から内部クロック信号に同期した出力が得られるようになっている。尚、上述した本発明に係るタイミング制御回路(遅延回路)は、図16の回路構成に限定されず様々な回路に適用することができるのはいうまでもない。
【0071】
図17〜図19は本発明のタイミング制御回路を適用したクロック発生回路の一例を示す回路図である。図17〜図19において、参照符号71は遅延回路(プログラマブル遅延回路),72はダミー配線部(長配線ディレイ部),そして, 73は分周回路(1/2分周回路)を示している。
【0072】
また、図20および図21は図17〜図19に示すクロック発生回路の各信号を示すタイミング図である。図20および図21において、参照符号CLKはクロック信号発生回路に入力するクロック信号、XおよびY(信号Yは信号Xの反転レベルの信号/X)は制御信号、A,B,Cはクロック信号発生回路の各部における信号を示している。さらに、参照符号E1〜E31等は、クロック発生回路の各ゲート列におけるゲート回路(インバータ)の出力信号を示している。
【0073】
図17〜図19に示すクロック信号発生回路では、分周回路73が入力するクロック信号CLKを1/2分周してクロック信号CLKの2倍の周期を有する信号(制御信号X,Yに対応)を発生するようになっている。このように、制御信号X,Yとして、入力信号を1/2分周した信号を使用する場合には、前述したように、第1のゲート列および第2のゲート列を有する2組の回路(AA1,BB1; AA2,BB2)74および75が設けられている。そして、図13および図14を参照して説明した2組の回路の出力OUT(BB1), OUT(BB2)を重ね合わせる出力バッファ回路(OB')を介して、組み合わせ出力OUT(G)が取り出される。ここで、図17〜図19に示すクロック信号発生回路では、組み合わせ出力OUT(G)が出力制御クロックとして、読み出し制御回路70に供給され、読み出し制御信号(/RE)との論理を取って各読み出しデータD(1)〜D(8)が読み出されるようになっている。
【0074】
図17〜図19に示されるように、各組における第1のゲート列AA1,AA2 および第2のゲート列BB1,BB2 における各共通ノードには容量手段CLが設けられていて、信号の伝播時間を長くするようになっている。この容量手段CLの値は、前記第1のゲート列AA1(AA2)の入力側IN(AA1)(IN(AA2))から出力側OUT(AA1)(OUT(AA2))に行くに従って大きく設定するようになっており、出力側に行くに従って各ゲート回路(インバータ)における遅延時間を大きくするようになっている。具体的に、例えば、各組における最初の部分(第1のゲート列AA1(AA2)の入力側IN(AA1)(IN(AA2))の部分)では容量手段が設けられておらず各ゲート回路の遅延時間は小さくなるように構成されている。そして、例えば、41段目辺りでは、容量手段CLの値が入力部の容量CINの4倍となるように設定され、また、51段目辺りでは、容量手段CLの値が入力部の容量CINの12倍となるように設定されている。
【0075】
さらに、例えば、図17〜図19に示すクロック信号発生回路では、制御信号XおよびYを供給する制御信号線には、10段のゲート回路毎にインバータ(バッファ回路)IA,IBが設けられ、これらインバータIAおよびIBを介した制御信号線が反対側のゲート列の制御信号線となるように構成されている。尚、重ね合わせ出力バッファ回路OB’の構成、第1のゲート列AA1,AA2 の出力端OUT(AA1),OUT(AA2) のレベルおよび第2のゲート列BB1,BB2 の入力端IN(BB1),IN(BB2) のレベル等は、前述した各実施例と同様であるのでその説明は省略する。
【0076】
そして、図20および図21に示されるように、この図17〜図19に示すクロック信号発生回路によれば、第1のゲート列および第2のゲート列を有する2組の回路(AA1,BB1; AA2,BB2)74および75の出力を重ね合わせた重ね合わせ出力OUT(G)を、クロック信号CLKと同じ周波数で位相の異なる信号として得ることができる。その結果、例えば、クロック信号CLKの周期に関わらず、立ち上がりタイミングの前後の一定期間において、出力を確定するように制御することが可能となる。
【0077】
以下、本発明に係る遅延回路の実施例を従来技術と比較しつつ詳述する。
【0078】
図25は従来の遅延回路の一例を示すブロック図である。図25において、参照符号300はユニット遅延回路(UD),301はマルチプレクサ(MUX),302は位相検出回路,そして,303はおよび304はRCディレイ回路を示している。
【0079】
図25に示す遅延回路は、多段のディレイ・ライン(ユニット遅延回路300が直列に接続されたもの)の各出力をマルチプレクサ301で選択することにより、入力されたクロック信号CLKから所定の遅延を有する出力信号CLK’を出力するようになっている。すなわち、マルチプレクサ301は、RCディレイ回路304を介してフィードバックされる信号を位相検出回路302で検出してクロック信号CLKと位相比較を行い、該位相検出回路302の出力に応じて所定の遅延時間を有するディレイ・ラインの出力が選択されるようになっている。なお、RCディレイ回路303,304抵抗(R)およびキャパシタ(C)による遅延回路を示しており、出力信号CLK’はRCディレイ回路303を介して出力される。
【0080】
従って、図25に示す遅延回路では、多数のユニット遅延回路300を駆動する必要があるため、消費電力の面で問題がある。
【0081】
図26は従来の遅延回路の他の例を示すブロック図である。図26において、参照符号305はドライバ回路,306はマルチプレクサ(MUX),そして,307はキャパシタ・アレーを示している。
【0082】
図26に示す遅延回路は、ドライバ回路305の出力負荷(キャパシタ・アレー307による容量)をマルチプレクサ306で選択することにより、そのノードの立ち上がり時間(Rise-Time) および立ち下がり時間(Fall-Time) を制御して、すなわち、信号波形のなまりを利用して、入力されたクロック信号CLKから所定の遅延を有する出力信号CLK’を出力するようになっている。マルチプレクサ306は、RCディレイ回路304を介してフィードバックされる信号を位相検出回路302で検出してクロック信号CLKと位相比較を行い、該位相検出回路302の出力に応じてキャパシタ・アレー307の所定の出力負荷(容量)を選択するようになっている。なお、出力信号CLK’も、RCディレイ回路303を介して出力されるようになっている。
【0083】
従って、図26に示す遅延回路では、信号波形のなまりを利用して遅延時間を規定するために、ノイズに弱く、精度の面で問題がある。
【0084】
図27は従来のPLL回路の一例を示すブロック図である。図27において、参照符号310は発振器,320は位相比較器,そして,330は制御回路を示している。
【0085】
一般に、制御信号(CTRL)によって、位相を制御可能な発振器をPLL(Phase-Locked-Loop) と呼ぶ。このPLL回路は、発振器(リング・オシレータ)を構成するゲートのディレイ値を電圧制御する方式が多く、通常、アナログ回路として構成されている。なお、ディレイ値をゲート負荷やトランジスタサイズ、或いは、ゲート段数等により制御する場合には、ディジタル・PLLとも称する。
【0086】
図27に示されるように、PLL回路は、リング・オシレータ(発振器)310のどのゲート段から出力を取り出すかによって、種々の位相(30度、90度、120度等)を有するクロックを得ることができ、従って、2倍周期、3倍周期等のクロックを作成することができる。
【0087】
しかしながら、このPLL回路は、基本的に、発振器310、位相比較器320、および、制御回路330より構成されるが、位相比較およびディレイ値の制御は電源電圧や温度の変動(ノイズ等)に依存して変化してしまうという問題がある。さらに、通常、発振器310としてリング・オシレータを使用するため、消費電力の面でも問題がある。
【0088】
また、従来、PLLがリング・オシレータを使用するのに対して、開放型のゲート列を使用する場合を、一般に、DLL(Delay-Line-Lock) と呼ぶ。以下に説明する本発明の遅延回路は、消費電力を大幅に削減することのできるディジタル方式のDLL回路に適用可能なものであり、ノイズに強く,低消費電力(少ないスタンバイ電流)および高速で安定した信号が要求される高速の汎用メモリ(DRAM等)のクロック信号等を発生する回路に適したものである。
【0089】
図28は本発明が適用されるDLL回路の基本構成を示すブロック図である。図28において、参照符号411は第1の変換回路(CA)、412はゲート段数情報変換回路(CD)、413は第2の変換回路(CB)、そして、410は位相比較器420および制御回路430で構成される微調回路を示している。
【0090】
図29は本発明が適用される遅延回路の原理構成を示すブロック図である。図29(a) および図29(b) に示されるように、第1の変換回路CAは、縦列接続(アレー状) された複数のユニット回路(第1のユニット回路)UAを備え、また、第2の変換回路CBは、縦列接続(アレー状に配置)された複数のユニット回路(第2のユニット回路)UBを備えて構成されている。
【0091】
第1の変換回路CAは、第1の入力信号CLK−Aおよび第2の入力信号CLK−Bが切り替わる第1の切り替わり時間差τを,対応する第1のゲート段数情報(Nビット)に変換する。また、第2の変換回路CBは、第1のゲート段数情報(Nビット)に応じて決められる第2のゲート段数情報(N’ビット)を,第2の切り替わり時間差τ’に変換する。そして、図29(a) および図29(b) に示す遅延回路は、第2の変換回路CBに入力される第3の入力信号INを第2の切り替わり時間差τ’だけ遅延して出力する(OUT)ようになっている。
【0092】
第1の変換回路CAは、第1のユニット回路UAを少なくとも2個以上規則的に繰り返すアレー構造を持ち,第1の入力信号CLK−Aを第1のユニット回路UAのアレー内において、第1の方向D1に伝播させるようになっている。また、第2の変換回路CBは、第1のユニット回路UAの1段当たりの遅延時間を再現する第2のユニットの回路UBを少なくとも2個以上規則的に繰り返すアレー構造を持ち,第3の入力信号INを該第2の変換回路(CB)において,第1の方向D1とは逆向きの第2の方向(D2)に伝播させるようになっている。
【0093】
図29(b) において、参照符号CEは、複数のリセット回路RSTで構成されたリセット部を示している。このリセット部CEは、第2の変換回路CBにおける第2のユニット回路UBのアレーの各段の入出力信号を、第3の入力信号INが入力される直前にリセットするものである。
【0094】
図30は図29の遅延回路におけるクロック信号を生成する回路例およびその動作を示す波形図であり、同図(a) は第1の入力信号CLK−Aの生成回路、同図(b) は第2の入力信号CLK−Bの生成回路、そして、同図(c) はこれら生成回路の動作示す波形図である。
【0095】
図30(a) および図30(b) に示されるように、クロック信号(第1の入力信号CLK−Aおよび第2の入力信号CLK−B)は、所定の信号をそのままクロック信号として使用するだけでなく、例えば、クロック信号生成回路を2つの制御信号CLK-A1(CLK-B1)およびCLK-A2(CLK-B2)をゲートに受けるPチャネルおよびNチャネル型MOSトランジスタと、2つのインバータで構成されたラッチ回路により構成し、該クロック信号生成回路の出力を第1の入力信号CLK−Aおよび第2の入力信号CLK−Bとして使用することもできる。これにより、図30(c) に示されるように、切り替わり時間差(第1の切り替わり時間差)τを有する第1の入力信号CLK−Aおよび第2の入力信号CLK−Bが生成される。
【0096】
ここで、図30(a) および図30(b) に示すクロック信号生成回路において、図30(c) から明らかなように、第1の入力信号CLK−Aおよび第2の入力信号CLK−Bの切り替わり時間差(第1の切り替わり時間差τ)は、第1の入力信号CLK−Aが立ち上がってから第2の入力信号CLK−Bが立ち下がるまでの時間、および、第1の入力信号CLK−Aが立ち下がってから第2の入力信号CLK−Bが立ち上がるまでの時間の両方により規定されている。
【0097】
図31は本発明の遅延回路の第1実施例を示す回路図であり、図32は図31に示す遅延回路の動作を示す波形図である。図31において、参照符号CAは第1の変換回路、CB1,CB2は第2の変換回路、CD1,CD2はゲート段数情報変換回路、そして、RAはラッチ回路を示している。
【0098】
図31に示されるように、本発明の遅延回路の第1実施例は、1つの第1の変換回路(τ to N変換回路)CA,2つのゲート段数情報変換回路(N to N' 変換回路)CD1,CD2,2つの第2の変換回路(N' to τ' 変換回路)CB1,CB2, および, ラッチ回路RAを備えて構成されている。
【0099】
第1の変換回路CAにおいて、各ユニット回路(第1のユニット回路)UAは、NORゲートまたはNANDゲートにより構成されている。具体的に、第1のユニット回路UAは、偶数段目がNORゲートにより構成され、且つ、奇数段目がNANDゲートにより構成されている。すなわち、第1のユニット回路UAは、反転機能を有する反転ゲート回路を備え、該反転ゲート回路の各ゲート一段当たりの遅延時間を単位時間として変換を行うようになっている。ここで、第1のユニット回路UAは、偶数段目をNANDゲートにより構成し、且つ、奇数段目をNORゲートにより構成することもできる。
【0100】
また、第2の変換回路CB(CB1,CB2)において、各ユニット回路(第2のユニット回路)UBは、2つのNORゲートまたは2つのNANDゲートにより構成されている。具体的に、一方の第2の変換回路CB1においては、偶数段目がNORゲートにより構成され,且つ,奇数段目がNANDゲートにより構成され、また、他方の第2の変換回路CB2においては、偶数段目がNANDゲートにより構成され,且つ,奇数段目がNORゲートにより構成されている。すなわち、第2のユニット回路UBも、反転機能を有する反転ゲート回路を備え、該反転ゲート回路の各ゲート一段当たりの遅延時間を単位時間として変換を行うようになっている。ここで、各第2のユニット回路UBにおいて、2つのゲート回路の一方だけを使用し他方を使用していないのは、回路の対称性を維持して各ユニット回路毎の遅延時間を正確に規定するためである。
【0101】
なお、ラッチ回路RAにおいて、各ユニット回路は、2つのNORゲートまたは2つのNANDゲートにより構成され、また、ゲート段数情報変換回路CD(CD1,CD2)において、各ユニット回路UDは、NORゲートまたはNANDゲートにより構成されている。さらに、ラッチ回路RAは、第1の変換回路CAの各第1のユニット回路UAに対応して設けられ、該ラッチ回路(ラッチ回路RAの各ラッチユニット)は、該第1のユニット回路UA毎に出力されるデータを格納するようになっている。
【0102】
第1の入力信号CLK−Aおよび第2の入力信号CLK−Bが切り替わる第1の切り替わり時間差τは、第1の変換回路CAにおいて、対応する第1のゲート段数情報(Nビット)に変換される。すなわち、第1の切り替わり時間差τに対応するNビットのユニット回路UA(所定段数のゲート)まで、信号の変化が伝えられ、そのデータがラッチ回路RAに保持される。そして、ラッチ回路RAのデータ(第1の変換回路CAにおいて、信号が伝播されたゲートの次のゲートの出力)は、ゲート段数情報変換回路CD1およびCD2を介して、それぞれ第2の変換回路CB1およびCB2に供給され、該第2の変換回路CB1およびCB2において、出力(OUT)側に向かって信号の伝播が行われることになる。
【0103】
ここで、本第1実施例では、ゲート段数情報変換回路CD1およびCD2は、第1のゲート段数情報(Nビット)をそのまま第2の変換回路CB1およびCB2に供給するようになっており、すなわち、N to N変換をするようになっており、第2の変換回路CB1およびCB2による変換で、第2の切り替わり時間差τ' は第1の切り替わり時間差τと同一となる。
【0104】
従って、図32に示されるように、ノード(1) およびノード(2) における遅延はτとなり、その結果、出力(OUT)からは、入力信号(第3の入力信号)INを時間τだけ遅延させた信号OUTが取り出されることになる。なお、ノード(1) および(2) の信号におけるパルス幅TW0は、出力(OUT)に設けられたラッチ回路LA0および遅延線DL0により生成される。すなわち、ノード(1) および(2) の信号は、パルス幅TW0のレベル変化の後、出力(OUT)を高インピーダンス状態に保持するようにリセットされる。
【0105】
ここで、第1のゲート段数情報(Nビット)は、第1のユニット回路UA毎に出力されるデータの全て若しくは一部を集めたものに対応し、また、第2のゲート段数情報(N’ビット)は、第2のユニット回路UB毎に入力されるデータの全て若しくは一部を集めたものに対応するようになっている。なお、本第1実施例では、第2のゲート段数情報は、第2のユニット回路UB毎に入力されるデータの全てを集めたものに対応している。すなわち、第2のゲート段数情報(N’ビット)として、第1のゲート段数情報(Nビット)の各ビットの信号に同期した信号が第2の変換回路(CB1,CB2)に直接入力するようになっている。また、この第2の変換回路に直接入力するゲート段数情報(第2のゲート段数情報)は、第1のゲート段数情報(Nビット)の各ビットの信号と同相信号でもよいが、逆相信号としてもよいのはもちろんである。
【0106】
図33および図34は本発明の遅延回路の第2実施例を示す回路図であり、図35は図33および図34に示す遅延回路の動作を示す波形図である。
【0107】
図33および図34に示されるように、本第2実施例では、前述したラッチ回路RAの他にラッチ回路RBが設けられている。このラッチ回路RBは、第2の変換回路CB1,CB2(CB)の各第2のユニット回路(UB)に対応して設けられ、該ラッチ回路RBに対して第2のユニット回路毎に入力されるデータを格納するようになっている。このラッチ回路RBにより、第2の変換回路CB1,CB2に対して信号のばたつきが無く安定したデータが供給されることになる。
【0108】
ここで、図33および図34に示す第2実施例において、参照符号WRは書き込み制御回路であり、この書き込み制御回路WRの動作に従って、第1のラッチ回路RAのデータが第2のラッチ回路RBに書き込まれるようになっている。
【0109】
図36は本発明の遅延回路に適用されるユニット回路の例を示す図であり、同図(a) および(b) はユニット回路の構成例を示し、同図(c) は動作を説明する波形図である。
【0110】
図36(a) および(B) に示されるように、各ユニット回路(UA,UB)は、インバータ回路(反転機能を有する反転ゲート回路)を持ち、該インバータ回路の各ゲート一段当たりの遅延時間を単位時間として、時間差(第1の入力信号CLK−Aおよび第2の入力信号CLK−Bが切り替わる第1の切り替わり時間差)τを,対応する第1のゲート段数情報(Nビット)に変換するようになっている。
【0111】
ここで、図36(a) および(B) に示すユニット回路では、図36(c) に示されるように、第2の入力信号CLK−Bを高レベル“H”としている時に、第1の入力信号CLK−Aの切り替わりをスタートさせると、該第2の入力信号CLK−Bを低レベル“L”とした時点でのゲートの出力が、第1の切り替わり時間差τに対応した第1のゲート段数情報(Nビット)として残るようになっている。
【0112】
図37は本発明の遅延回路に適用されるユニット回路の他の例を示す図である。図37(a) および(B) に示されるように、各ユニット回路(UA,UB)は、リセット信号入力端子(RESET)を備え、第1の入力信号CLK−Aに依存した信号が通過する直前の出力を期待値の逆に設定するようになっている。さらに、各ユニット回路(UA,UB)は、データ取込回路(CI)を備え、当該ユニット回路における第2の入力信号CLK−Bの切り替わり時のデータを取り込むようになっている。
【0113】
図38は本発明の遅延回路に適用されるユニット回路のさらに他の例を示す図である。図38(a) および(B) に示されるように、各ユニット回路(UA,UB)において、第1の入力信号CLK−1に依存した信号を伝播させる側の遅延時間が高速になるように該第1の変換回路CAおよび第2の変換回路CBの入力閾値を偏らせるようになっている。すなわち、図38(a) に示すユニット回路(NAND型)においては、Pチャネル型MOSトランジスタのトランジスタサイズを小さくし、且つ、Nチャネル型MOSトランジスタのトランジスタサイズを大きくし、また、図38(b) に示すユニット回路(NOR型)においては、Pチャネル型MOSトランジスタのトランジスタサイズを大きくし、且つ、Nチャネル型MOSトランジスタのトランジスタサイズを小さくするようになっている。これにより、1ユニット回路毎の遅延時間(量子化した速度)を短くすることができ、高精度で遅延時間の制御を行うことが可能となる。
【0114】
図39は本発明の遅延回路に適用されるユニット回路のまたさらに他の例を示す図である。図39(a) および(B) に示されるように、各ユニット回路(UA,UB)には、遅延時間調整用の容量CCが設けられ、遅延時間調整用の容量CCにより上記のデータ取込回路CIの入力容量に相当する容量を付加するようになっている。なお、図39(a) および(B) に示す容量CCは2つのトランジスタ(CMOSトランジスタ)で構成されている。
【0115】
さらに、図39(a) および(B) に示すユニット回路は、リセット信号入力端子(RESET)を備え、第3の入力信号INに依存した信号が通過する直前の出力を期待値の逆に設定するようになっている。
【0116】
図40は本発明の遅延回路の第3実施例を示す回路図であり、図41は図40に示す遅延回路の動作を示す波形図である。
【0117】
図40に示されるように、本第3実施例の遅延回路は、2つの第1の変換回路CA1,CA2、および2つの第2の変換回路CB1,CB2を備えて構成されており、第1の変換回路CA1(CA2)の各ユニット回路UAのゲート段数情報出力は、第2の変換回路CB1(CB2)の各ユニット回路UBのゲート段数情報入力に直接供給され、該第2の変換回路CB1(CB2)の遅延時間を該第1の変換回路CA1(CA2)の遅延時間に揃えるようになっている。
【0118】
ここで、一方の第2の変換回路CB1はNAND型遅延回路を持つユニット回路UBからアレーを開始し、また、他方の第2の変換回路CB2はNOR型遅延回路を持つユニット回路UBからアレーを開始し、そして、初段のユニット回路はインバータ型遅延回路となるように入力レベルを固定するようになっている。
【0119】
図41に示されるように、図40の第3実施例では、入力信号INから時間差τの2倍の遅延時間2τを有する出力信号OUTを得るようになっている。
【0120】
図42および図43は本発明の遅延回路の第4実施例を示す回路図であり、図44は図42および図43に示す遅延回路の動作を示す波形図である。
【0121】
図42および図43に示されるように、本第4実施例の遅延回路では、ゲート段数情報変換回路CD1(CD2)が第1の変換回路CA1(CA2)と第2の変換回路CB1(CB2)との間に設けられている。すなわち、ゲート段数情報変換回路CD1(CD2)は、前記第1の変換回路CA1(CA2)の各ユニット回路UAのM段毎(本実施例では、3段毎、すなわち、2段置き)のゲート段数情報出力を、第2の変換回路CB1(CB2)の各ユニット回路UBのゲート段数情報入力に供給し、該第2の変換回路CB1(CB2)の遅延時間(τ)を該第1の変換回路CA1(CA2)の遅延時間のM分の1(本実施例では、1/3)に設定するようになっている。
【0122】
具体的に、本第4実施例では、図42の第1の変換回路CA2における3つのユニット回路UA1〜UA3に対して、ゲート段数情報変換回路CD2における1つのユニット回路UDが設けられ、これにより、図44に示されるように、入力信号INから時間差τの1/3の遅延時間τ/3を有する出力信号OUTを得るようになっている。このように、本実施例の遅延回路によれば、必要とする遅延時間を有する出力信号を得ることが可能となる。
【0123】
図45および図46は本発明の遅延回路の第5実施例を示す回路図であり、図47は図45および図46に示す遅延回路の動作を示す波形図である。
【0124】
図45および図46に示す第5実施例と、図42および図43に示す第4実施例との比較から明らかなように、本第5実施例では、第1の変換回路CA1(CA2)の各ユニット回路UAのM段毎(本実施例では、2段毎、すなわち、1段置き)のゲート段数情報出力を、所定の段数(本実施例では、1段)のインバータ回路IIを介して必要とする位相に合致させ、第2の変換回路CB1(CB2)の各ユニット回路UBのゲート段数情報入力に供給さするようになっている。具体的に、第1の変換回路CA1から取り出されるゲート出力(1段置きのゲート出力)の1段置きにインバータIIを挿入するようになっている。
【0125】
図45および図46に示されるように、本第5実施例では、第1の変換回路(CA)が2個(CA1,CA2)設けられ、第1の変換回路(CA1)における第1の入力信号CLK−Aの立ち上がり時の遅延時間と、第1の変換回路(CA2)における第1の入力信号CLK−Aの立ち下がり時の遅延時間とを別々に設定するようにも構成されている。
【0126】
これにより、図47に示されるように、第1の入力信号CLK−Aが高レベル“H”で第2の入力信号CLK−Bが低レベル“L”に立ち下がった時の時間差τ1 、および、第1の入力信号CLK−Aが低レベル“L”で第2の入力信号CLK−Bが高レベル“H”に立ち上がった時の時間差τ2 に対して、1/M(本実施例では、1/2)の遅延時間を有する信号を得ることができる。なお、本実施例では、入力信号INに対して出力信号OUTのレベルが反転しているが、これは、ゲート回路の構成によりどちらでも必要なものを生成することができるのはいうまでもない。
【0127】
さらに、ゲート段数情報変換回路CDを、第1の変換回路CAの各ユニット回路UAの1段分のゲート段数情報出力を、第2の変換回路CBのM段のユニット回路UBのゲート段数情報入力に共通に供給し、該第2の変換回路CBの遅延時間を該第1の変換回路CAの遅延時間のM倍に設定することも可能である。
【0128】
図48および図49は本発明の遅延回路の第6実施例を示す回路図であり、図50は図48および図49に示す遅延回路の動作を示す波形図である。
【0129】
図48および図49に示されるように、本第6実施例において、2つの第1の変換回路CA1,CA2の偶数段目と奇数段目で,交互にNAND型のユニット回路およびNOR型のユニット回路がアレー状に繰り返して配置されるようになっており、且つ、2つの第2の変換回路CB1,CB2における立ち上がり時の遅延時間作成用ユニット回路および立ち下がり時の遅延時間作成用ユニット回路も同様に偶数段目と奇数段目で,交互にNAND型のユニット回路およびNOR型のユニット回路がアレー状に繰り返して配置されるようになっている。そして、立ち上がり時(第2の入力信号CLK−Bが高レベル“H”に立ち上がった時の時間差τ2 )の遅延時間作成用ユニット回路と該立ち下がり時(第2の入力信号CLK−Bが低レベル“L”に立ち下がった時の時間差τ1 )の遅延時間作成用ユニット回路では、上記のNAND型およびNOR型の配置が逆に設定されている。さらに、第1の変換回路CA1およびCA2の出力は、ラッチ回路RA1およびRA2により一時ラッチされて出力されるようになっている。
【0130】
これにより、図50に示されるような、入力信号INに対して、出力OUTが立ち上がるときの遅延時間(立ち上がり時間差)τ2 および立ち下がるときの遅延時間(立ち下がり時間差)τ1 を有する信号(出力信号OUT)が得られることになる。
【0131】
図51および図52は本発明の遅延回路の第7実施例を示す回路図であり、図53は図51および図52に示す遅延回路の動作を示す波形図である。
【0132】
図51および図52に示す本第7実施例では、第2の変換回路(CB)が複数個(4個:CB1〜CB4)設けられ、該第2の変換回路CB1〜CB4における第2の入力信号CLK−Bの立ち上がり時の遅延時間と、該第2の変換回路CB1〜CB4における前記第2の入力信号CLK−Bの立ち下がり時の遅延時間とを別々に、且つ、複数種類設定するようになっている。
【0133】
そして、図53に示されるように、各第2の変換回路CB1〜CB4の出力(ノード(1) 〜ノード(4))の論理を取って、入力信号(第3の入力信号)INの振動周波数を変化(本実施例では、周波数を4倍(定数倍)に変化)させるようになっている。また、本第7実施例では、入力信号INに対して、時間差τの半分(τ/2)の遅延時間を与えて出力信号OUTを取り出すようになっている。
【0134】
図54は本発明の遅延回路に適用されるアレー構造の一例を示す回路図であり、図55は本発明の遅延回路に適用されるアレー構造の他の例を示す回路図である。これら図54および図55に示すアレー構造は、第1の変換回路CAの構成例を示すものである。
【0135】
図54に示されるように、第1の変換回路CAにおけるユニット回路UAのアレーの初段には、第1の入力信号CLK−Aが供給され、信号の伝播が開始されるようになっている。
【0136】
また、図55と図38を参照して説明した各ユニット回路との比較から明らかなように、第1の変換回路CAにおけるユニット回路UAに対して、第1の入力信号CLK−Aをリセット信号(RESET)として供給し、該各ユニット回路UAにおける遅延作成用ゲートを、リセット状態または反転状態となるように制御するように構成してもよい。この図55に示すアレー構造は、第1の変換回路CAにおける初段のユニット回路UAの入力を固定したレベル(高レベル“H”)に設定し、第1の入力信号CLK−Aが反転状態を指示した時に、該第1の変換回路CAにおけるアレーの信号伝播を開始するようになっている。
【0137】
図56は本発明の遅延回路に適用されるアレー構造のさらに他の例を示す回路図であり、図57は本発明の遅延回路に適用されるアレー構造のまたさらに他の例を示す回路図である。これら図56および図57に示すアレー構造は、第2の変換回路CBの構成例を示すものである。
【0138】
図56および図57に示されるように、第2の変換回路CBは、第2のゲート段数情報(N’ビット)を受け取って、対応する遅延時間(τ’)を入力信号に与えて出力信号OUTを送出するものであり、第2のゲート段数情報に対応したN’個のユニット回路UBを備えて構成されている。
【0139】
前述した図31〜図35および図40〜図53に示されるように、第2の変換回路CBにおける初段のユニット回路(UB)は、インバータ型の遅延回路を含むユニット回路として構成されている。また、第2の変換回路CBにおけるユニット回路UBのアレーの初段の入力には、第1の変換回路CAにおける遅延時間を越えるような長い切り替わり時間差(τ)が入力された時に、ゲート段数情報(N’)を反転させる側にクランプするようにしてもよい。さらに、第2の変換回路CBにおけるユニット回路UBのアレーの初段には、該初段のユニット回路UB内における遅延回路をインバータとして動作させる側に入力をクランプするようにしてもよい。
【0140】
さらに、第1の変換回路CAに対する第1および第2の入力信号(CLK−A,CLK−B)を、クロックの切り替わりのM回(例えば、8回または16回)に1度だけ定期的に行って、第2のゲート段数情報(N’ビット)を再生成するようにしてもよい。これにより、マスタクロックが変動した場合でも追従するおとができる。また、再生成した第2のゲート段数情報N’を、第2の変換回路CBが第3の入力信号INを伝播していない時に設定し直すように構成すれば、他の動作を妨げること無く、第2のゲート段数情報(N’ビット)の再生成を行うことができる。
【0141】
図58および図59は本発明の遅延回路の第8実施例を示す回路図であり、図60は図58および図59に示す遅延回路の動作を示す波形図である。
【0142】
図58および図59に示す第8実施例においては、ラッチ回路RAとラッチ回路RBとの間に設けられた遅延時間変動制御回路CD’により、上述した第2のゲート段数情報N’の再生成時における第2のゲート段数情報(N’)の値の新旧の変動を小さくするようになっている。すなわち、遅延時間変動制御回路CD’により、前後の第1のユニット回路(UA)の出力の論理を取って、再生成した第2のゲート段数情報(N’)の値の変化を徐々に変えるようになっている。なお、図60は、第2のゲート段数情報N’を再生成し、入力信号(IN)から時間(τ)だけ遅延した出力信号(OUT)を出力する様子が示されている。
【0143】
図61および図62は本発明の遅延回路の第9実施例を示す回路図であり、図63は図61および図62に示す遅延回路の動作を示す波形図である。この図61および図62に示す第9実施例は、前述した図51および図52に示す第7実施例を変形したものである。
【0144】
図61および図62に示すように、本第9実施例は、複数対(2対)の第2の変換回路CB1,CB2;CB3,CB4が設けられており、該各対の一方の第2の変換回路CB1,CB3によって出力OUTの立ち上がりタイミングを遅延させ、また、他方の第2の変換回路CB2,CB4によって出力OUTの立ち下がりタイミングを遅延させるようになっている。そして、逆の出力OUTの出力切り替わりタイミングを他の出力切り替わりタイミング作成手段によって決定し、そして、該各第2の変換回路CB1,CB2;CB3,CB4内の出力、および、他の出力切り替わりタイミング作成手段の出力を合成出力ノードにバス接続するようになっている。ここで、第2の変換回路CB1およびCB3は、第1の変換回路CAの各ユニット回路UAの2段に1つのゲート段数情報出力を受け取るようになっている。
【0145】
これにより、図63に示されるように、各第2の変換回路CB1〜CB4の出力(ノード(1) 〜ノード(4))の論理を取って、入力信号(第3の入力信号)INの振動周波数を2倍に変化させた信号を得るようになっている。また、本第9実施例では、入力信号INに対して、時間差τの半分(τ/2)の遅延時間を与え、さらに、該入力信号INを反転して出力信号OUTを取り出すようになっている。
【0146】
図64および図65は本発明の遅延回路の第10実施例を示す回路図であり、図66は図64および図65に示す遅延回路の動作を示す波形図である。
【0147】
図64および図65に示されるように、本第10実施例において、第2の変換回路(CB)は2M個(4個)設けられ、図66に示されるように、第3の入力信号(IN)のM倍(2倍)の周波数を有する出力信号を出力するように構成されている。
【0148】
なお、前述した各実施例にも示されているように、第2の変換回路(CB)を2個設け、入力の立ち上がり時の遅延と入力の立ち下がり時の遅延とを別々に作るとき、該各第2の変換回路(CB1,CB2)内の出力を合成出力ノードにバス接続し、且つ、該各第2の変換回路内の出力部に、出力切り換え後の一定時間内だけ所定のデータを出力する回路を設け、その他の期間には出力インピーダンスを充分大きくするように構成することができる。具体的に、例えば、出力(OUT)に対して、図31におけるラッチ回路LA0およびは遅延線DL0を設け、出力切り換え後の一定時間内だけ所定のデータを出力させ、その他の期間には出力を高インピーダンス状態に保持するようにしてもよい。
【0149】
さらに、複数の第2の変換回路(CB)内に、他の種類の遅延時間を電気的に制御可能な遅延回路を設け、該遅延回路の制御により、該第2の変換回路の遅延時間を調整するようにしてもよい。
【0150】
また、第2の変換回路(CB)を奇数個設け、該各第2の変換回路の入力および出力をリング発振器を形成するように接続し、第1の変換回路(CA)で設定する時間(τ)のL/M倍(L,Mは整数)の周期を持たせるように構成してもよい。
【0151】
図67および図68は本発明の遅延回路の第11実施例を示す回路図であり、図69は図67および図68に示す遅延回路の動作を示す波形図である。
【0152】
図67および図68に示されるように、本第11実施例において、第2の変換回路(CB1〜CB4)は偶数個(4個)設けられている。そして、奇数個(1個)のインバータ・ゲートをさらに設け、各第2の変換回路CB1,CB2;CB3,CB4の入力および出力を該インバータ・ゲートを介してリング発振器を形成するように接続されている。
【0153】
すなわち、図67および図68に示されるように、第2の変換回路CB1およびCB2の出力である信号OUT1は、第2の変換回路CB3およびCB4の入力信号IN2として直接供給されると共に、インバータIFD2により反転して第2の変換回路CB3およびCB4の入力信号/IN2として該第2の変換回路CB3およびCB4に供給されている。同様に、第2の変換回路CB3およびCB4の出力である信号OUT2は、第2の変換回路CB1およびCB2の入力信号/IN1として直接供給されると共に、インバータIFD1により反転して第2の変換回路CB1およびCB2の入力信号IN1として該第2の変換回路CB1およびCB2に供給されている。これにより、図69に示されるように、第1の変換回路CAにより設定される時間差τのL/M倍(L,Mは整数)の周期を持った出力信号OUT(OUT1,OUT2)を得ることができる。
【0154】
図70および図71は本発明の遅延回路の第12実施例を示す回路図である。この図70および図71に示す第12実施例は、図67および図68に示す第11実施例に対して、微調整遅延回路DA(DA1,DA2)を設けたものである。
【0155】
すなわち、複数の第2の変換回路CB1,CB2およびCB3,CB4毎に各出力OUT1,OUT2を取り出す直前に微調整遅延回路DA1,DA2を設けるようになっている。この微調整遅延回路DA1およびDA2により、各第2の変換回路(CB1,CB2;CB3,CB4)毎に第3の入力信号INに同期したタイミング周波数を有する出力信号OUT1,OUT2を取り出すようになっている。
【0156】
ここで、第2の変換回路(CB)内に、他の種類の遅延時間を電気的に制御可能な遅延回路を設け、いずれかの第2の変換回路の出力の切り替わりタイミングを、外部のクロック信号の出力切り替わりタイミングに同期させるように該遅延回路の遅延時間を制御し、第1の変換回路(CA)で設定する時間(τ)のL/M倍(L,Mは整数)の周期を持たせるように構成してもよい。さらに、第2の変換回路(CB)内に、他の種類の遅延時間が製造条件によるバラツキを反映する固定時間の遅延回路を設け、いずれかの第2の変換回路(CB)の出力の切り替わりタイミングを、外部のクロック信号の出力切り替わりタイミングに同期させるように該遅延回路の遅延時間を制御し、該外部のクロック信号よりも該固定時間だけ早く切り替わる内部クロックを作成するように構成することもできる。
【0157】
【発明の効果】
以上、詳述したように、本発明の遅延回路(タイミング信号制御回路)によれば、使用する制御信号の周期に応じて該制御信号のタイミングを適切に制御することができる。さらに、本発明の遅延回路によれば、電源電圧や温度の変動等のノイズの影響を受けることなく、低消費電力で、必要に応じた遅延時間および周波数を有する出力信号を得ることができる。
【図面の簡単な説明】
【図1】本発明に係るタイミング制御回路の原理構成を示す図である。
【図2】本発明のタイミング制御回路の第1実施例を説明するための図である。
【図3】本発明のタイミング制御回路の第2実施例を説明するための図である。
【図4】本発明のタイミング制御回路の第3実施例を説明するための図である。
【図5】本発明のタイミング制御回路の第4実施例を説明するための図である。
【図6】本発明のタイミング制御回路の第5実施例を説明するための図である。
【図7】本発明のタイミング制御回路の第6実施例を説明するための図である。
【図8】本発明のタイミング制御回路の第7実施例を説明するための図である。
【図9】本発明のタイミング制御回路の第8実施例を説明するための図である。
【図10】本発明のタイミング制御回路の第9実施例を説明するための図である。
【図11】本発明のタイミング制御回路の第10実施例を説明するための図である。
【図12】本発明のタイミング制御回路の第11実施例を説明するための図である。
【図13】本発明のタイミング制御回路の第12実施例を説明するための図である。
【図14】本発明のタイミング制御回路の第13実施例を説明するための図である。
【図15】本発明のタイミング制御回路の第14実施例を説明するための図である。
【図16】本発明のタイミング制御回路の適用例を説明するための図である。
【図17】本発明のタイミング制御回路を適用したクロック発生回路の一例を示す回路図(その1)である。
【図18】本発明のタイミング制御回路を適用したクロック発生回路の一例を示す回路図(その2)である。
【図19】本発明のタイミング制御回路を適用したクロック発生回路の一例を示す回路図(その3)である。
【図20】図17〜図19に示すクロック発生回路の各信号を示すタイミング図(その1)である。
【図21】図17〜図19に示すクロック発生回路の各信号を示すタイミング図(その2)である。
【図22】従来のタイミング制御回路の一例を説明するための図である。
【図23】タイミング制御回路が適用される回路構成の一例を概略的に示すブロック図である。
【図24】従来のタイミング制御回路の他の例を説明するための図である。
【図25】従来の遅延回路の一例を示すブロック図である。
【図26】従来の遅延回路の他の例を示すブロック図である。
【図27】従来のPLL回路の一例を示すブロック図である。
【図28】本発明が適用されるDLL回路の基本構成を示すブロック図である。
【図29】本発明が適用される遅延回路の原理構成を示すブロック図である。
【図30】図29の遅延回路におけるクロック信号を生成する回路例およびその動作を示す波形図である。
【図31】本発明の遅延回路の第1実施例を示す回路図である。
【図32】図31に示す遅延回路の動作を示す波形図である。
【図33】本発明の遅延回路の第2実施例を示す回路図(その1)である。
【図34】本発明の遅延回路の第2実施例を示す回路図(その2)である。
【図35】図33および図34に示す遅延回路の動作を示す波形図である。
【図36】本発明の遅延回路に適用されるユニット回路の例を示す図である。
【図37】本発明の遅延回路に適用されるユニット回路の他の例を示す図である。
【図38】本発明の遅延回路に適用されるユニット回路のさらに他の例を示す図である。
【図39】本発明の遅延回路に適用されるユニット回路のまたさらに他の例を示す図である。
【図40】本発明の遅延回路の第3実施例を示す回路図である。
【図41】図40に示す遅延回路の動作を示す波形図である。
【図42】本発明の遅延回路の第4実施例を示す回路図(その1)である。
【図43】本発明の遅延回路の第4実施例を示す回路図(その2)である。
【図44】図42および図43に示す遅延回路の動作を示す波形図である。
【図45】本発明の遅延回路の第5実施例を示す回路図(その1)である。
【図46】本発明の遅延回路の第5実施例を示す回路図(その2)である。
【図47】図45および図46に示す遅延回路の動作を示す波形図である。
【図48】本発明の遅延回路の第6実施例を示す回路図(その1)である。
【図49】本発明の遅延回路の第6実施例を示す回路図(その2)である。
【図50】図48および図49に示す遅延回路の動作を示す波形図である。
【図51】本発明の遅延回路の第7実施例を示す回路図(その1)である。
【図52】本発明の遅延回路の第7実施例を示す回路図(その2)である。
【図53】図51および図52に示す遅延回路の動作を示す波形図である。
【図54】本発明の遅延回路に適用されるアレー構造の一例を示す回路図である。
【図55】本発明の遅延回路に適用されるアレー構造の他の例を示す回路図である。
【図56】本発明の遅延回路に適用されるアレー構造のさらに他の例を示す回路図である。
【図57】本発明の遅延回路に適用されるアレー構造のまたさらに他の例を示す回路図である。
【図58】本発明の遅延回路の第8実施例を示す回路図(その1)である。
【図59】本発明の遅延回路の第8実施例を示す回路図(その2)である。
【図60】図58および図59に示す遅延回路の動作を示す波形図である。
【図61】本発明の遅延回路の第9実施例を示す回路図(その1)である。
【図62】本発明の遅延回路の第9実施例を示す回路図(その2)である。
【図63】図61および図62に示す遅延回路の動作を示す波形図である。
【図64】本発明の遅延回路の第10実施例を示す回路図(その1)である。
【図65】本発明の遅延回路の第10実施例を示す回路図(その2)である。
【図66】図64および図65に示す遅延回路の動作を示す波形図である。
【図67】本発明の遅延回路の第11実施例を示す回路図(その1)である。
【図68】本発明の遅延回路の第11実施例を示す回路図(その2)である。
【図69】図67および図68に示す遅延回路の動作を示す波形図である。
【図70】本発明の遅延回路の第12実施例を示す回路図(その1)である。
【図71】本発明の遅延回路の第12実施例を示す回路図(その2)である。
【符号の説明】
1…第1の回路(入力バッファ回路)
2…第2の回路(遅延回路)
3…時間差伸長回路
4…信号伝達部(長配線ディレイ)
5…出力バッファ
21…遅延回路(長配線ディレイ)
22…遅延回路
23…出力バッファ回路
24…遅延回路(出力確定時間設定回路)
AA…第1のゲート列
BB…第2のゲート列
CLK−A…第1の入力信号
CLK−B…第2の入力信号
CA…第1の変換回路
CB…第2の変換回路
CD…ゲート段数情報変換回路
IN…第3の入力信号
N…第1のゲート段数情報
N’…第2のゲート段数情報
UA…第1のユニット回路
UB…第2のユニット回路
X…第1の制御信号
Y…第2の制御信号
τ…第1の切り替わり時間差(時間差)
τ’…第2の切り替わり時間差
Claims (70)
- 第1の方向に信号を伝播する直列接続された複数のゲート回路を備えた第1のゲート列と、
前記第1の方向とは逆の第2の方向に信号を伝播する直列接続された複数のゲート回路を備えた第2のゲート列と、
第1の制御信号により前記第1のゲート列の少なくとも一部分の活性化を制御し、且つ、第2の制御信号により前記第2のゲート列の少なくとも一部分の活性化を制御する制御手段と、を具備し、前記第1のゲート列および第2のゲート列の結節点の少なくとも1つを共通ノードにて短絡し、該第1のゲート列への入力信号を反転して再現し、該第2のゲート列から出力するようにしたことを特徴とする遅延回路。 - 前記第1のゲート列のゲート回路,および, 前記第2のゲート列のゲート回路は、3段以上の同じ段数のゲート回路として構成されていることを特徴とする請求項1の遅延回路。
- 前記第1の制御信号および前記第2の制御信号は同一の基本制御信号から生成され、該基本制御信号が第1のレベルのときに前記第1のゲート列が活性化されると共に前記第2のゲート列が非活性化され、且つ、該基本制御信号が第2のレベルのときに前記第1のゲート列が非活性化されると共に前記第2のゲート列が活性化されるようになっていることを特徴とする請求項1の遅延回路。
- 前記制御手段は、クロック信号および回路全体の活性化を制御する信号から、前記第1の制御信号および前記第2の制御信号を生成するようになっていることを特徴とする請求項1の遅延回路。
- 前記制御手段は、前記第1のゲート列への入力信号を1/N分周(Nは2以上の整数)して該入力信号のN倍の周期を有する信号を発生し、それぞれ前記第1のゲート列および第2のゲート列で構成されるN組の回路に対してそれぞれ制御信号を供給し、該N組の回路の出力を重ね合わせて前記入力信号と同じ周波数で位相の異なる出力信号を得るようにしたことを特徴とする請求項1の遅延回路。
- 前記制御手段は、前記第1のゲート列への入力信号であるクロック信号を1/2分周して該クロック信号の2倍の周期を有する相補信号を発生し、それぞれ前記第1のゲート列および第2のゲート列で構成される2組の回路に対してそれぞれ前記第1の制御信号および前記第2の制御信号を供給し、該2組の回路の出力を重ね合わせて前記クロック信号と同じ周波数で位相の異なる出力信号を得るようにしたことを特徴とする請求項5の遅延回路。
- 前記第1の制御信号および前記第2の制御信号は、前記第1のゲート列および前記第2のゲート列の各ゲート回路に対してそれぞれ制御信号線を介して供給されるようになっていることを特徴とする請求項1の遅延回路。
- 前記制御信号線は、所定数のゲート回路毎に設けられたバッファ回路を介して各ゲート回路に接続されるようになっていることを特徴とする請求項7の遅延回路。
- 前記第1のゲート列の各ゲート回路を構成するトランジスタのサイズと、前記第2のゲート列の各ゲート回路を構成するトランジスタのサイズとを異ならせ、前記第1のゲート列への入力信号を該トランジスタのサイズ比に応じ時間的に所定倍数して反転するようにしたことを特徴とする請求項1の遅延回路。
- 前記第1のゲート列および前記第2のゲート列を構成する各ゲート回路は、電源制御トランジスタを有するインバータとして構成され、該電源制御トランジスタは制御信号によりスイッチングされて該第1のゲート列または該第2のゲート列の一方が活性化されるようになっていることを特徴とする請求項1の遅延回路。
- 前記第1のゲート列および前記第2のゲート列を構成する各ゲート回路は、インバータとして構成され、該各インバータに印加される電圧レベルを切り替えることにより該第1のゲート列または該第2のゲート列の一方が活性化されるようになっていることを特徴とする請求項1の遅延回路。
- 前記第1のゲート列および第2のゲート列における各共通ノードに対してそれぞれ容量手段を設け、信号の伝播時間を制御するようにしたことを特徴とする請求項1の遅延回路。
- 前記容量手段の値を、前記第1のゲート列の入力側から出力側に行くに従って大きく設定するようにしたことを特徴とする請求項12の遅延回路。
- 前記第1のゲート列の最終出力端を高インピーダンス状態とし、前記第2のゲート列の入力端を第1の電位に固定し、該第1のゲート列が活性化された時に供給された第2の電位の最後の入力信号を,該第2のゲート列を活性化した時に逆方向に進行させ、該第2のゲート列の出力端から前記第1の電位のデータが現れたことにより、前記第1のゲート列への入力信号と前記第1の制御信号との切り替わり時間差を、前記第2の制御信号と該第2のゲート列の出力信号の切り替わり時間差によって再生するようにしたことを特徴とする請求項1の遅延回路。
- 前記第1のゲート列の入力端には、第1の電位または第2の電位の一方にだけ駆動する一方向駆動手段が設けられていることを特徴とする請求項1の遅延回路。
- 前記第2のゲート列の最終出力端には、第1の電位から第2の電位、或いは、第2の電位から第1の電位への切り替わりエッヂのみを捉えて出力する出力バッファ回路が設けられていることを特徴とする請求項1の遅延回路。
- 前記第1のゲート列および前記第2のゲート列はそれぞれ複数組設けられ、該各組の第1のゲート列および第2のゲート列にはそれぞれ異なる制御信号を与え、該各組からの出力を重ね合わせる重ね合わせ出力バッファ回路により、前記入力信号と同じ周波数で異なる位相を有する出力信号を得るようにしたことを特徴とする請求項1の遅延回路。
- 前記複数組の出力は、それぞれスイッチ手段を介して共通接続され、該各スイッチ手段は、対応する組が前記第2のゲート列を活性化しているときにのみ当該組の第1の信号レベルの出力を伝え、当該出力の第2の信号レベルは、前記第1の信号レベルの出力は前記重ね合わせ出力が第2の信号レベルになった後、所定時間後に共通の出力信号レベル制御回路により制御されるようになっていることを特徴とする請求項17の遅延回路。
- 前記遅延回路は、製造プロセスの終了後において、レーザ処理等により入力信号の遅延時間をプログラマブルに調整するプログラマブル遅延回路を備えていることを特徴とする請求項1の遅延回路。
- 請求項1〜19のいずれかの遅延回路により外部から供給される第1のクロック信号の位相を変えて第2のクロック信号を生成し、該第2のクロック信号を任意の回路の出力が入力されるバッファ回路に供給し、前記第2のクロック信号に同期した信号を得るようにしたことを特徴とする電子回路。
- 第1の入力信号および第2の入力信号が切り替わる第1の切り替わり時間差を,対応する第1のゲート段数情報に変換する第1の変換回路と、前記第1のゲート段数情報に応じて決められる第2のゲート段数情報を,第2の切り替わり時間差に変換する第2の変換回路とを有し、該第2の変換回路に入力される第3の入力信号を前記第2の切り替わり時間差だけ遅延して出力する遅延回路であって、
前記第1の変換回路は、第1のユニット回路を少なくとも2個以上規則的に繰り返すアレー構造を持ち,前記第1の入力信号を該第1のユニット回路のアレー内において、第1の方向に伝播させるようになっており、且つ、
前記第2の変換回路は、前記第1のユニット回路の1段当たりの遅延時間を再現する第2のユニットの回路を少なくとも2個以上規則的に繰り返すアレー構造を持ち,前記第3の入力信号を該第2の変換回路において,前記第1の方向とは逆向きの第2の方向に伝播させるようになっていることを特徴とする遅延回路。 - 前記第1のゲート段数情報は、前記第1のユニット回路毎に出力されるデータの全て若しくは一部を集めたものに対応し、且つ、前記第2のゲート段数情報は、前記第2のユニット回路毎に入力されるデータの全て若しくは一部を集めたものに対応するようになっていることを特徴とする請求項21の遅延回路。
- 前記第1のゲート段数情報の各ビットの信号に同期した信号を、前記第2のゲート段数情報として、前記第2の変換回路に直接入力するようにしたことを特徴とする請求項22の遅延回路。
- 前記遅延回路は、さらに、前記第1の変換回路と前記第2の変換回路との間に設けられ、前記第1のゲート段数情報を入力として前記第2のゲート段数情報を出力するゲート段数情報変換回路を具備することを特徴とする請求項21の遅延回路。
- 前記ゲート段数情報変換回路は、前記第1の変換回路の各ユニット回路のゲート段数情報出力を、前記第2の変換回路の各ユニット回路のゲート段数情報入力に直接供給し、該第2の変換回路の遅延時間を該第1の変換回路の遅延時間に揃えるようにしたことを特徴とする請求項24の遅延回路。
- 前記ゲート段数情報変換回路は、前記第1の変換回路の各ユニット回路のM段毎のゲート段数情報出力を、前記第2の変換回路の各ユニット回路のゲート段数情報入力に供給し、該第2の変換回路の遅延時間を該第1の変換回路の遅延時間のM分の1に設定するようにしたことを特徴とする請求項24の遅延回路。
- 前記第1の変換回路の各ユニット回路のM段毎のゲート段数情報出力は、必要な段数のインバータ回路を介して前記第2の変換回路の各ユニット回路のゲート段数情報入力に供給されていることを特徴とする請求項26の遅延回路。
- 前記ゲート段数情報変換回路は、前記第1の変換回路の各ユニット回路の1段分のゲート段数情報出力を、前記第2の変換回路のM段のユニット回路のゲート段数情報入力に共通に供給し、該第2の変換回路の遅延時間を該第1の変換回路の遅延時間のM倍に設定するようにしたことを特徴とする請求項24の遅延回路。
- 前記遅延回路は、さらに、前記第2の変換回路における前記第2のユニット回路のアレーの各段の入出力信号を、前記第3の入力信号が入力される直前にリセットするリセット部を具備することを特徴とする請求項21の遅延回路。
- 前記遅延回路は、さらに、前記第1の変換回路の各第1のユニット回路に対応したラッチ回路を備え、該ラッチ回路に対して前記第1のユニット回路毎に出力されるデータを格納するようになっていることを特徴とする請求項21の遅延回路。
- 前記遅延回路は、さらに、前記第2の変換回路の各第2のユニット回路に対応したラッチ回路を備え、該ラッチ回路に対して前記第2のユニット回路毎に入力されるデータを格納するようにしたことを特徴とする請求項21の遅延回路。
- 前記ユニット回路は、少なくとも反転機能を有する反転ゲート回路を備え、該反転ゲート回路の各ゲート一段当たりの遅延時間を単位時間として変換を行うようになっていることを特徴とする請求項21の遅延回路。
- 前記ユニット回路は、前記第2の入力信号を第1のレベルとしている時に、前記第1の入力信号の切り替わりをスタートさせると、前記第2の入力信号を第2のレベルとした時点でのゲートの出力が、前記第1の切り替わり時間差に対応した第1のゲート段数情報として保持するようになっていることを特徴とする請求項32の遅延回路。
- 前記第1の変換回路におけるユニット回路および第2の変換回路におけるユニット回路は、前記第1の入力信号に依存した信号を伝播させる側の遅延時間が高速になるように該第1の変換回路および第2の変換回路の入力閾値を偏らせるようになっていることを特徴とする請求項32の遅延回路。
- 前記ユニット回路は、リセット信号入力端子を備え、前記第1の入力信号に依存した信号が通過する直前の出力を期待値の逆に設定するようになっていることを特徴とする請求項32〜34のいずれかの遅延回路。
- 前記ユニット回路は、さらに、当該ユニット回路におけるデータを取り込むデータ取込回路を具備し、データ取込回路は、前記第2の入力信号の切り替わり時のデータを取り込むようになっていることを特徴とする請求項21の遅延回路。
- 前記ユニット回路は、さらに、該各ユニット回路1段の遅延時間を、前記第1の変換回路の各ユニット回路1段に等しくなるように、前記データ取込回路の入力容量に相当する遅延時間調整用の容量を具備することを特徴とする請求項36の遅延回路。
- 前記第2の変換回路におけるユニット回路は、リセット信号入力端子を有し、前記第3の入力信号に依存した信号が通過する直前の出力を期待値の逆に設定するようになっていることを特徴とする請求項21の遅延回路。
- 前記第1の変換回路を2個設け、該第1の変換回路における前記第1の入力信号の立ち上がり時の遅延時間と、該第1の変換回路における前記第1の入力信号の立ち下がり時の遅延時間とを別々に設定するようにしたことを特徴とする請求項21の遅延回路。
- 前記第1の変換回路の偶数段目と奇数段目で,交互にNAND型のユニット回路およびNOR型のユニット回路をアレー状に繰り返して配置し、且つ、前記第2の変換回路における立ち上がり時の遅延時間作成用ユニット回路および立ち下がり時の遅延時間作成用ユニット回路も同様に偶数段目と奇数段目で,交互にNAND型のユニット回路およびNOR型のユニット回路をアレー状に繰り返して配置し、そして、該立ち上がり時の遅延時間作成用ユニット回路と該立ち下がり時の遅延時間作成用ユニット回路では、前記NAND型およびNOR型の配置を逆に設定するようにしたことを特徴とする請求項39の遅延回路。
- 前記第2の変換回路を複数個設置し、該第2の変換回路における前記第2の入力信号の立ち上がり時の遅延時間と、該第2の変換回路における前記第2の入力信号の立ち下がり時の遅延時間とを別々に、且つ、複数種類設定し、前記第3の入力信号の振動周波数を変化させるようにしたことを特徴とする請求項21の遅延回路。
- 前記第1の入力信号の立ち上がり時における該第1の入力信号から前記第2の入力信号の切り替わり時間差をゲート段数情報に変換する一方の第1の変換回路と、前記第1の入力信号の立ち下がり時における該第1の入力信号から前記第2の入力信号の切り替わり時間差をゲート段数情報に変換する他方の第1の変換回路と、該二種類のゲート段数情報に応じて、前記第2の変換回路に対する前記第3の入力信号の立ち上がり時の遅延時間および立ち下がり時の遅延時間を両方別々に遅延させるようにしたことを特徴とする請求項21の遅延回路。
- 前記第1の入力信号の立ち上がり時における該第1の入力信号から前記第2の入力信号の切り替わり時間差をゲート段数情報に変換する一方の第1の変換回路と、前記第1の入力信号の立ち下がり時における該第1の入力信号から前記第2の入力信号の切り替わり時間差をゲート段数情報に変換する他方の第1の変換回路と、該二種類のゲート段数情報に応じて、前記第2の変換回路に対する前記第2の入力信号の立ち上がり時の遅延時間および立ち下がり時の遅延時間を,別々に且つ複数種類設定し、前記第3の入力信号の振動周波数を変化させるようにしたことを特徴とする請求項21の遅延回路。
- 前記第1の変換回路におけるユニット回路のアレーの初段に対して、前記第1の入力信号を供給して信号の伝播を開始するようにしたことを特徴とする請求項21の遅延回路。
- 前記第1の変換回路におけるユニット回路に対して、前記第1の入力信号をリセット信号として供給し、該各ユニット回路における遅延作成用ゲートを、リセット状態または反転状態となるように制御するようにしたことを特徴とする請求項21の遅延回路。
- 前記第1の変換回路における初段のユニット回路の入力を固定したレベルに設定し、前記第1の入力信号が前記反転状態を指示した時に、該第1の変換回路におけるアレーの信号伝播を開始するようにしたことを特徴とする請求項45の遅延回路。
- 前記第2の変換回路を複数個設け、少なくとも1つの第2の変換回路はNAND型遅延回路を持つユニット回路からアレーを開始し、且つ、少なくとも1つの第2の変換回路はNOR型遅延回路を持つユニット回路からアレーを開始し、そして、初段のユニット回路はインバータ型遅延回路となるように入力レベルを固定するようにしたことを特徴とする請求項45の遅延回路。
- 前記第2の変換回路におけるユニット回路のアレーの初段の入力には、前記第1の変換回路における遅延時間を越えるような長い切り替わり時間差が入力された時に、前記ゲート段数情報を反転させる側にクランプするようにしたことを特徴とする請求項21の遅延回路。
- 前記第2の変換回路におけるユニット回路のアレーの初段には、該初段のユニット回路内における遅延回路をインバータとして動作させる側に入力をクランプするようにしたことを特徴とする請求項21の遅延回路。
- 前記第1の変換回路に対する前記第1および第2の入力信号を、クロックの切り替わりのM回に1度だけ定期的に行い、前記第2のゲート段数情報を再生成するようにしたことを特徴とする請求項21の遅延回路。
- 前記再生成した第2のゲート段数情報を、前記第2の変換回路が前記第3の入力信号を伝播していない時に、設定し直すようにしたことを特徴とする請求項50の遅延回路。
- 前記第2のゲート段数情報の値の新旧の変動を、或る設定値以下として遅延時間を徐々に変えるようにしたことを特徴とする請求項50の遅延回路。
- 前記第2の変換回路を2個設け、入力の立ち上がり時の遅延と入力の立ち下がり時の遅延とを別々に作るとき、該各第2の変換回路内の出力を合成出力ノードにバス接続し、且つ、該各第2の変換回路内の出力部に、出力切り換え後の一定時間内だけ所定のデータを出力する回路を設け、その他の期間には出力インピーダンスを充分大きくするようにしたことを特徴とする請求項50の遅延回路。
- 前記第2の変換回路を複数対設け、該各対の一方の第2の変換回路によって出力の立ち上がりタイミングを遅延させ、該各対の他方の第2の変換回路によって出力の立ち下がりタイミングを遅延させ、逆の出力の出力切り替わりタイミングを他の出力切り替わりタイミング作成手段によって決定し、そして、該各第2の変換回路内の出力、および、該他の出力切り替わりタイミング作成手段の出力を合成出力ノードにバス接続するようにしたことを特徴とする請求項50の遅延回路。
- 前記複数の第2の変換回路を2M個設け、供給される第3の入力信号のM倍の周波数を有する出力信号を出力するようにしたことを特徴とする請求項54の遅延回路。
- 前記複数の第2の変換回路毎に微調整遅延回路を設け、該各第2の変換回路毎に前記第3の入力信号に同期したタイミング周波数を有する出力信号を出力するようにしたことを特徴とする請求項54の遅延回路。
- 前記複数の第2の変換回路内に、他の種類の遅延時間を電気的に制御可能な遅延回路を設け、該遅延回路の制御により、該第2の変換回路の遅延時間を調整するようにしたことを特徴とする請求項21の遅延回路。
- 前記第2の変換回路を奇数個設け、該各第2の変換回路の入力および出力をリング発振器を形成するように接続し、前記第1の変換回路で設定する時間のL/M倍(L,Mは整数)の周期を持たせるようにしたことを特徴とする請求項21の遅延回路。
- 前記第2の変換回路を偶数個設けると共に、奇数個のインバータ・ゲートをさらに設け、該各第2の変換回路の入力および出力を該インバータ・ゲートを介してリング発振器を形成するように接続し、前記第1の変換回路で設定する時間のL/M倍(L,Mは整数)の周期を持たせるようにしたことを特徴とする請求項21の遅延回路。
- 前記第2の変換回路内に、他の種類の遅延時間を電気的に制御可能な遅延回路を設け、いずれかの第2の変換回路の出力の切り替わりタイミングを、外部のクロック信号の出力切り替わりタイミングに同期させるように該遅延回路の遅延時間を制御し、前記第1の変換回路で設定する時間のL/M倍(L,Mは整数)の周期を持たせるようにしたことを特徴とする請求項58または59の遅延回路。
- 前記第2の変換回路内に、他の種類の遅延時間が製造条件によるバラツキを反映する固定時間の遅延回路を設け、いずれかの第2の変換回路の出力の切り替わりタイミングを、外部のクロック信号の出力切り替わりタイミングに同期させるように該遅延回路の遅延時間を制御し、該外部のクロック信号よりも該固定時間だけ早く切り替わる内部クロックを作成するようにしたことを特徴とする請求項60の遅延回路。
- 第1の制御信号を受け、それぞれが第2の制御信号を受ける直列接続された複数の第1のゲート回路を備え、前記第2の制御信号の切り替わり点までの第1の時間だけ前記第1の制御信号を第1の方向に伝播する第1のゲート列と、
直列接続された複数の第2のゲート回路を備え、前記第1の方向とは逆の第2の方向に信号を伝播し、前記第1のゲート列からの出力信号を受け、前記第1の時間に対応する第2の時間を生成する第2のゲート列と、を具備し、前記各第1のゲート回路は、インバータを備え、当該インバータは、前記第2の制御信号が供給されたゲートを有する第1のトランジスタを介して電源線に繋がれていることを特徴とする遅延回路。 - 第1の制御信号を受け、それぞれが第2の制御信号を受ける直列接続された複数の第1のゲート回路を備え、前記第2の制御信号の切り替わり点までの第1の時間だけ前記第1の制御信号を第1の方向に伝播する第1のゲート列と、
直列接続された複数の第2のゲート回路を備え、前記第1の方向とは逆の第2の方向に信号を伝播し、前記第1のゲート列からの出力信号を受け、前記第1の時間に対応する第2の時間を生成する第2のゲート列と、を具備し、前記第1の制御信号を伝播する前記第1のゲート回路の数は、前記第1のゲート列からの出力信号を伝播する前記第2のゲート回路の数と同じであることを特徴とする遅延回路。 - 第1の制御信号を受け、それぞれが第2の制御信号を受ける直列接続された複数の第1のゲート回路を備え、前記第2の制御信号の切り替わり点までの第1の時間だけ前記第1の制御信号を第1の方向に伝播する第1のゲート列と、
直列接続された複数の第2のゲート回路を備え、前記第1の方向とは逆の第2の方向に信号を伝播し、前記第1のゲート列からの出力信号を受け、前記第1の時間に対応する第2の時間を生成する第2のゲート列と、を具備し、前記各第2のゲート回路は、前記第2の制御信号と相補である第3の制御信号を受けることを特徴とする遅延回路。 - 第1のクロック信号を遅延して内部クロック信号を生成する遅延回路、および、該内部クロック信号に同期した出力信号を出力する出力回路を備える電子回路であって、前記遅延回路は、
前記第1のクロック信号を受け、それぞれが第2のクロック信号を受ける直列接続された複数の第1のゲート回路を備え、前記第2のクロック信号の切り替わり点までの第1の時間だけ、第1の方向に前記第1のクロック信号を伝播する第1のゲート列と、
直列接続された複数の第2のゲート回路を備え、前記第1の方向とは逆の第2の方向に信号を伝播し、前記第1のゲート列からの出力クロック信号を受け、前記内部クロック信号を生成するために、前記第1の時間に対応する第2の時間を生成する第2のゲート列とを具備することを特徴とする電子回路。 - 前記第1の時間は、前記第2の時間に等しいことを特徴とする請求項65の電子回路。
- 外部クロック信号を受け、第1のクロック信号を出力する入力バッファ回路、
前記入力バッファ回路に繋がれ、第2のクロック信号を生成するために、該入力バッファ回路における遅延時間に等しい第1の遅延時間を有する第1の遅延部、および、
前記第1および第2のクロック信号を受け、制御されたクロック信号を生成する遅延回路を備える電子回路であって、前記遅延回路は、
前記第2のクロック信号を受け、それぞれが前記第1のクロック信号に同期した制御信 号を受ける直列接続された複数の第1のゲート回路を備え、前記制御信号の切り替わり点までの第1の時間だけ前記第2のクロック信号を伝播する第1のゲート列と、
前記第1のゲート列からの出力信号を受け、前記制御されたクロック信号を生成するために、前記第1の時間に対応する第2の時間を生成する第2のゲート列とを具備することを特徴とする電子回路。 - 前記第1の時間は、前記第2の時間に等しいことを特徴とする請求項67の電子回路。
- 前記第1の遅延部における第1の遅延時間および前記第1の時間を合計した時間は、1クロック・サイクル時間に等しいことを特徴とする請求項67の電子回路。
- 前記電子回路は、さらに、前記入力バッファ回路と前記遅延回路との間の第2の遅延時間を有する第2の遅延部を備え、前記外部クロック信号の切り替わり点よりも該第2の遅延時間だけ前の切り替わり点を有する内部クロック信号を生成することを特徴とする請求項67の電子回路。
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