JP3481065B2 - 位相比較回路および半導体集積回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は位相比較回路および
半導体集積回路に関し、特に、ＤＬＬ(Delay Locked Lo
op) 回路における位相比較回路に関する。近年、半導体
集積回路は高速化および高集積化が進み、クロック信号
に対しても、位相の同期したクロック信号を各回路へ供
給することが必要になって来ている。具体的に、例え
ば、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）においては、
ＤＬＬ回路を使用して外部クロックに位相同期した信号
を複数の出力バッファ回路に対して供給するようになっ
ている。そして、クロック信号のさらなる高速化に伴っ
て、クロック信号の周期に対する位相のずれの割合が大
きくなって来ている。そこで、高速のクロック信号を使
用したＤＬＬ回路においても、各信号の位相比較を正確
に行って同期を取ることが要望されている。

【０００２】

【従来の技術】近年のＭＰＵやメモリ・デバイス（例え
ば、シンクロナスＤＲＡＭ）は、１００ＭHzを超える動
作速度を達成しており、ＤＬＬ等の技術を利用して外部
入力クロック信号と内部出力クロック信号との位相を合
わせることにより、内部のクロック配線等による遅延の
影響を除いてアクセス時間の遅れやバラツキを抑える方
法が用いられている。

【０００３】ところで、従来、ＰＬＬ(Phase Locked Lo
op) 回路において、クロック信号の周波数が高くなり位
相比較することが難しくなった場合の対応として、各ク
ロック信号を同一の分周比で分周してから位相比較器で
位相比較を行うものが知られている。例えば、特開昭５
５−９２０４２号公報および特開昭５６−６１８３３号
公報等においても公知例として示されている。

【０００４】図１は従来技術としてのＰＬＬ回路の一例
を示すブロック図である。図１において、参照符号１１
および１３は１／ｎ分周器、１２は位相比較器、１４は
周波数変換制御部、１５は低域フィルタ、そして、１６
は電圧制御発振器（ＶＣＯ）を示している。図１に示さ
れるように、ＰＬＬ回路の出力信号（ＯＵＴ）は、周波
数変換制御部１４を介して１／ｎ分周器１３に供給され
（信号Ｂ）、また、入力信号（ＩＮ：信号Ａ）は、１／
ｎ分周器１１に供給される。ここで、１／ｎ分周器１１
および１３は、入力した信号ＡおよびＢを１／ｎ分周
（例えば、１／４分周）して出力するものであり、該１
／ｎ分周器１１および１３からは、入力信号ＡおよびＢ
のｎ倍（例えば、４倍）の周期を有する信号Ａ’および
Ｂ’が出力され、位相比較器１２において位相比較が行
われるようになっている。

【０００５】図２は図１に示すＰＬＬ回路の動作を説明
するための波形図である。図２に示されるように、図１
のＰＬＬ回路における１／ｎ分周器１１および１３は、
例えば、入力した信号ＡおよびＢを１／４分周するよう
になっており、位相比較器１２では、信号ＡおよびＢの
４倍の周期を有する信号Ａ’およびＢ’が位相比較され
る。これにより、例えば、クロック信号（信号Ａ，Ｂ）
の周波数が高くなって位相比較器１２で位相比較するこ
とが難しくなった場合でも、これらのクロック信号の４
倍の周期（１／４の周波数）を有する信号（信号Ａ’お
よびＢ’）を位相比較器１２で位相比較することによ
り、具体的に、信号Ａ’およびＢ’の各立ち上がりタイ
ミング（図２中、白丸および黒丸）の位相同期を取るこ
とにより、回路の誤動作を無くすようになっている。

【０００６】

【発明が解決しようとする課題】図３は関連技術として
のＤＬＬ回路（半導体集積回路）の一例を示すブロック
図である。図３において、参照符号１はクロック入力パ
ッド、２１は入力回路（クロックバッファ）、２２はダ
ミー入力回路（クロックバッファ）、そして、３はＤＬ
Ｌ回路を示している。さらに、参照符号４１はクロック
配線（リアル配線）、４２はダミー配線、５１は出力回
路（出力バッファ）、５２はダミー出力回路（出力バッ
ファ）、６はデータ出力パッド、そして、７はダミー負
荷容量を示している。

【０００７】図３に示されるように、ＤＬＬ回路３は、
位相比較回路（ディジタル位相比較器）３１、遅延制御
回路３２、遅延回路３３、および、ダミー遅延回路３４
を備えて構成されている。位相比較回路３１には、外部
クロック（外部入力クロック信号）ＣＬＫが入力回路２
１を介して供給される（信号Ｓ１）と共に、外部クロッ
クＣＬＫがダミー遅延回路３４，ダミー配線４２，ダミ
ー出力回路５２並びにダミー入力回路２２を介して供給
され（信号Ｓ０）、これらの信号Ｓ１（Ａ）およびＳ０
（Ｂ）の位相比較を行って遅延制御回路３２を制御する
ようになっている。ここで、ダミー入力回路２２を介し
て位相比較回路３１に供給される信号Ｓ０は、ダミー配
線４２等により、例えば、ちょうど１クロック分の時間
だけ外部クロックＣＬＫを遅延した信号となっており、
この１クロック分だけ遅延した信号Ｓ０が入力回路２１
を介して供給される信号Ｓ１と位相比較されることにな
る。

【０００８】遅延制御回路３２は、例えば、シフトレジ
スタとして構成され、位相比較回路３１からの出力信号
（偶数段および奇数段の右シフト信号srex, srox、並び
に、偶数段および奇数段の左シフト信号slex, slox）に
応じて、遅延回路３３およびダミー遅延回路３４に対し
て同じ遅延量を与えるべく制御するようになっている。
従って、出力回路５１におけるクロック信号（内部クロ
ック信号）は、入力回路２１，遅延回路３３，クロック
配線（リアル配線）４１および出力回路５１による遅延
が見かけ上存在しないようなタイミングで供給されるこ
とになる。

【０００９】ところで、例えば、ＳＤＲＡＭの動作周波
数がさらに高くなり、外部クロックＣＬＫの周期がさら
に短くなると、ＰＬＬ回路と同様に、位相比較回路３１
における信号Ｓ１およびＳ０の位相比較が困難になって
来る。そこで、前述した図１に示すＰＬＬ回路と同様
に、位相比較回路３１（図１における位相比較器１２に
相当）に供給する信号Ｓ１およびＳ０（図１における信
号ＡおよびＢに相当）を１／ｎ分周し、該１／ｎ分周し
た信号を位相比較回路３１で位相比較することが考えら
れる。

【００１０】図４は図１に示すＰＬＬ回路の技術を図３
に示すＤＬＬ回路に適用した場合の課題を説明するため
の図である。図４に示されるように、信号ＡおよびＢを
１／ｎ（例えば、１／４）分周する場合、信号Ａ１およ
びＢ１の関係、信号Ａ２およびＢ２の関係、並びに、信
号Ａ３およびＢ３の関係等が存在する。すなわち、信号
Ａを１／４分周した信号Ａ１が信号Ｂを１／４分周した
信号Ｂ１よりも該信号ＡおよびＢの１周期以上位相が進
んでいる場合、信号Ａを１／４分周した信号Ａ２が信号
Ｂを１／４分周したＢ２よりも該信号ＡおよびＢの１周
期以内の範囲で位相が進んでいる場合、および、信号Ａ
を１／４分周した信号Ａ３が信号Ｂを１／４分周した信
号Ｂ３よりも位相が遅れている場合が考えられる。

【００１１】ところで、ＤＬＬ回路の場合、位相比較回
路３３に入力する信号Ｓ１（信号Ａ）の遅延時間（位
相）は、遅延回路３３における遅延段の数により規定さ
れる。そのため、例えば、信号Ｓ１が信号Ｓ０よりも１
周期以内の範囲で位相が進んでいる場合（信号Ａ２およ
びＢ２の関係）には同期を取ることができても、遅延回
路３３が信号Ａ１と信号Ｂ１との位相差（１周期以上の
位相差）に対応する遅延段数（遅延時間）を有していな
い場合には、信号Ｓ１およびＳ０（信号ＡおよびＢ）の
同期を取ることができない。さらに、ＤＬＬ回路３は、
入力信号を遅延して同期を取るようになっているため、
例えば、信号Ｓ１の位相が信号Ｓ２よりも遅れている場
合（信号Ａ３およびＢ３の関係）には同期を取ることが
できないことがある。

【００１２】すなわち、ＰＬＬ回路においては、それぞ
れの分周器（１１，１３）が別々のタイミングでクロッ
ク信号（Ａ，Ｂ）を分周しても、ＶＣＯ（１６）により
自動的に位相が調節されて同期を取ることが可能である
が、ＤＬＬ回路においては、それぞれの分周器が別々の
タイミングでクロック信号（Ｓ１，Ｓ０）を分周してし
まうと、遅延回路がそれに対応する遅延段（遅延時間）
を持っていなければ調節することはできない。そして、
回路の占有面積等の問題により、遅延回路（ダミー遅延
回路）における遅延段数（遅延時間）が制限されるた
め、分周器により分周した後の信号の関係（信号Ａ１お
よびＢ１の関係、或いは、信号Ａ３およびＢ３の関係）
によっては、信号ＡおよびＢ（信号Ｓ１およびＳ０）の
同期を取ることができない。

【００１３】本発明は、上述した課題に鑑み、高速のク
ロック信号を使用したＤＬＬ回路においても、各信号の
位相比較を行って同期を取って回路の誤動作を無くすよ
うにした位相比較回路および半導体集積回路の提供を目
的とする。

【００１４】

【課題を解決するための手段】本発明の第１の形態によ
れば、第１の信号および第２の信号の位相を比較する位
相比較回路であって、前記第１の信号を第３の信号に応
じて、ｎを２以上の整数として、１／ｎ分周する第１の
制御回路と、前記第２の信号を前記第３の信号に応じて
１／ｎ分周する第２の制御回路と、前記第１の制御回路
の出力信号および前記第２の制御回路の出力信号の位相
を比較する位相比較部とを具備し、前記第３の信号は、
前記第１の信号と同じ周期の信号を１／ｎ分周した信号
となっていることを特徴とする位相比較回路が提供され
る。

【００１５】また、本発明の第２の形態によれば、第１
の信号を遅延して第２の信号を出力する遅延回路と、該
遅延回路における遅延量を制御する遅延制御回路と、前
記第１の信号および前記第２の信号の位相比較を行っ
て、前記遅延制御回路の動作を制御する位相比較回路を
備えた半導体集積回路であって、該位相比較回路は、前
記第１の信号を第３の信号に応じて、ｎを２以上の整数
として、１／ｎ分周する第１の制御回路と、前記第２の
信号を前記第３の信号に応じて１／ｎ分周する第２の制
御回路と、前記第１の制御回路の出力信号および前記第
２の制御回路の出力信号の位相を比較する位相比較部と
を具備し、前記半導体集積回路は、前記第１の信号と同
じ周期の信号を１／ｎ分周した信号を前記第３の信号と
して生成する分周器を備えていることを特徴とする半導
体集積回路が提供される。

【００１６】本発明の位相比較回路によれば、第１の信
号は、第１の制御回路により第３の信号に応じて１／ｎ
分周され、また、第２の信号は、第２の制御回路により
第３の信号に応じて１／ｎ分周される。そして、位相比
較部により、第１の制御回路の出力信号および第２の制
御回路の出力信号の位相比較が行われる。この第３の信
号が供給された第１および第２の制御回路により、位相
比較部で位相比較が行われる信号が制御して分周される
ことになる。ここで、第３の信号は、第１の信号と同じ
周期の信号を１／ｎ分周した信号となっている。 本発明
の半導体集積回路は、遅延回路と、遅延制御回路と、位
相比較回路と、分周器とを備える。遅延回路は、第１の
信号を遅延して第２の信号を出力し、遅延制御回路は、
遅延回路における遅延量を制御し、位相比較回路は、第
１の信号および第２の信号の位相比較を行って遅延制御
回路の動作を制御する。位相比較回路において、第１の
信号は、第１の制御回路により第３の信号に応じて１／
ｎ分周され、また、第２の信号は、第２の制御回路によ
り第３の信号に応じて１／ｎ分周され、そして、位相比
較部により、第１の制御回路の出力信号および第２の制
御回路の出力信号の位相比較が行われる。この第３の信
号が供給された第１および第２の制御回路により、位相
比較部で位相比較が行われる信号が制御して分周される
ことになる。そして、分周器は、第１の信号と同じ周期
の信号を１／ｎ分周した信号を第３の信号として生成す
る。

【００１７】これによって、高速のクロック信号を使用
したＤＬＬ回路においても、各信号（第１および第２の
信号）の位相比較を行って同期を取って回路の誤動作を
無くすことができる。

【００１８】

【発明の実施の形態】以下、図面を参照して本発明に係
る位相比較回路および半導体集積回路の実施例を説明す
る。図５は本発明に係る位相比較回路の一実施例を示す
ブロック図である。図５において、参照符号３１１およ
び３１２は制御回路（分周器）、３１３は遅延部（遅延
素子）、そして、３１４および３１５はラッチ回路（Ｒ
Ｓフリップフロップ）を示している。ここで、位相比較
部３１０は、遅延部３１３およびラッチ回路３１４，３
１５を備えて構成されている。

【００１９】図５に示されるように、本実施例の位相比
較回路はＤＬＬ回路等に使用され、第１の信号ＳＡと第
２の信号ＳＢとを位相比較するものである。制御回路
（第１の制御回路）３１１は、第１の信号ＳＡを第３の
信号ＳＳに応じて１／ｎ分周（例えば、１／４分周）す
るものであり、また、制御回路（第２の制御回路）３１
２は、第２の信号ＳＢを第３の信号ＳＳに応じて１／ｎ
分周するものである。ここで、ｎは２以上の整数を示し
ている。

【００２０】制御回路３１２の出力信号ＳＢ’は、ラッ
チ回路３１４および３１５へ供給され、また、制御回路
３１１の出力信号ＳＡ’は、ラッチ回路３１４へ供給さ
れると共に、遅延部３１３を介してラッチ回路３１５へ
供給されている。すなわち、本実施例の位相比較回路
は、信号ＳＡおよびＳＢをそれぞれ第３の信号ＳＳを用
いた制御回路３１１および３１２により同じタイミング
で１／ｎ分周（例えば、１／４分周）して信号ＳＡ’お
よびＳＢ’とし、これらの分周された信号ＳＡ’および
ＳＢ’を２つのラッチ回路３１４および３１５を用いて
位相比較するものである。なお、分周された第１の信号
（第１の制御回路３１１の出力信号）ＳＡ’は、後述す
る図１８における信号φｏｕｔに対応し、また、分周さ
れた第２の信号（第２の制御回路３１２の出力信号）Ｓ
Ｂ’は、図１８における信号φｅｘｔに対応している。
さらに、ラッチ回路（第１のＲＳフリップフロップ）３
１４は、図１８におけるフリップフロップ回路４２１に
対応し、ラッチ回路（第２のＲＳフリップフロップ）３
１５は、図１８におけるフリップフロップ回路４２２に
対応し、そして、遅延部３１３は、図１８における遅延
回路４２３に対応している。

【００２１】ここで、制御回路（分周器）３１１および
３１２は、例えば、入力信号（ＳＡ，ＳＢ）を１／４分
周して、該入力信号の始めの２周期に対応する期間が高
レベル”Ｈ”で次の２周期に対応する期間が低レベル”
Ｌ”となる信号（例えば、図４参照）を出力するものに
限らず、該入力信号の始めの１周期に対応する期間が高
レベル”Ｈ”で次の３周期に対応する期間が低レベル”
Ｌ”となる信号（例えば、図９参照）を出力するもので
あってもよい。すなわち、第１および第２の制御回路３
１１および３１２は、ＹおよびＺを正の整数として、各
第１および第２の入力信号ＳＡおよびＳＢのＹ周期だけ
の期間が第１のレベル（高レベル”Ｈ”）で、且つ、Ｚ
周期だけの期間が第２のレベル（低レベル”Ｌ”）とな
る出力信号をそれぞれ生成するようになっている。

【００２２】図６は図５に示す位相比較回路における位
相比較部３１０の一例を示すブロック回路図である。図
６に示されるように、位相比較部３１０におけるラッチ
回路３１４および３１５は、それぞれ２つのＮＡＮＤ回
路３１４１，３１４２および３１５１，３１５２より成
るＲＳフリップフロップとして構成されている。そし
て、第１のＲＳフリップフロップのリセット入力には第
１の制御回路（３１１）の出力信号ＳＡ’が供給され、
また、該第１のＲＳフリップフロップ３１４のセット入
力には第２の制御回路（３１２）の出力信号ＳＢ’が供
給されている。さらに、第２のＲＳフリップフロップ３
１５のリセット入力には第１の制御回路の出力信号Ｓ
Ａ’が遅延部３１３を介して供給され、また、該第２の
ＲＳフリップフロップ３１５のセット入力には第２の制
御回路の出力信号ＳＢ’が供給されている。そして、第
１および第２のＲＳフリップフロップ３１４，３１５の
出力信号Ｑ₁,／Ｑ₁,Ｑ ₂,／Ｑ₂ の組み合わせにより位相
比較結果を判定するようになっている。

【００２３】ここで、ＲＳフリップフロップ３１４（３
１５）において、第１のＮＡＮＤ回路３１４１（３１５
１）の第１の入力ＩＮ１１は、該ＲＳフリップフロップ
のリセット入力とされ、また、該第１のＮＡＮＤ回路の
第２の入力ＩＮ１２は、第２のＮＡＮＤ回路３１４２
（３１５２）の出力ＯＵＴ２と共に該ＲＳフリップフロ
ップの出力Ｑ₁(Ｑ₂)とされている。さらに、第２のＮＡ
ＮＤ回路の第１の入力ＩＮ２１は、該ＲＳフリップフロ
ップのセット入力とされ、また、第２のＮＡＮＤ回路の
第２の入力ＩＮ２２は、第１のＮＡＮＤ回路の出力ＯＵ
Ｔ１と共に該ＲＳフリップフロップの反転出力／Ｑ₁(／
Ｑ₂)とされている。

【００２４】図７は図６に示す位相比較部におけるＮＡ
ＮＤ回路の一例を示す回路図である。図７に示されるよ
うに、各ＮＡＮＤ回路（３１４１，３１４２，３１５
１，３１５２）は、２つのＰチャネル型ＭＯＳトランジ
スタＰ１，Ｐ２、および、２つのＮチャネル型ＭＯＳト
ランジスタＮ１，Ｎ２を備えて構成されている。

【００２５】第１のＰチャネルＭＯＳ型トランジスタＰ
１のソースは，第１の電源線（高電位電源線）Ｖddに接
続され、ドレインは該ＮＡＮＤ回路の出力ＯＵＴに接続
され、そして、ゲートは該ＮＡＮＤ回路の第１の入力Ｉ
Ｎ１に接続されている。また、第２のＰチャネル型ＭＯ
ＳトランジスタＰ２のソースは第１の電源線Ｖddに接続
され、ドレインは該ＮＡＮＤ回路の出力ＯＵＴに接続さ
れ、そして、ゲートは該ＮＡＮＤ回路の第２の入力ＩＮ
２に接続されている。

【００２６】さらに、第１のＮチャネル型ＭＯＳトラン
ジスタＮ１のソースは第２のＮチャネル型ＭＯＳトラン
ジスタＮ２のドレインに接続され、ドレインは該ＮＡＮ
Ｄ回路の出力ＯＵＴに接続され、そして、ゲートは該Ｎ
ＡＮＤ回路の第１の入力ＩＮ１に接続されている。ま
た、第２のＮチャネル型ＭＯＳトランジスタＮ２のソー
スは第２の電源線（低電位電源線）Ｖssに接続され、そ
して、ゲートは該ＮＡＮＤ回路の第２の入力ＩＮ２に接
続されている。ここで、各トランジスタＰ１，Ｐ２，Ｎ
１，Ｎ２は、ＭＯＳ（ＭＩＳ）トランジスタに限定され
るものではない。また、位相比較部３１０の構成も、上
記のものに限定されず様々な構成があり得る。

【００２７】図６および図７に示すように、位相比較部
３１０におけるラッチ回路（ＲＳフリップフロップ）３
１４および３１５における各セット入力、リセット入力
等の構成を規定することにより、入力信号（信号ＳＡ’
およびＳＢ’）の変化に対する出力信号（Ｑ₁,／Ｑ₁,Ｑ
₂,／Ｑ₂)の応答のばらつきを低減して正確な位相比較を
行うことができる。すなわち、ＮＡＮＤ回路における２
つの入力は完全に対称な構成とはなっていないため、各
入力（ＩＮ１，ＩＮ２）に供給する信号を規定しておか
ないと、微妙な動作のずれが生じることになるからであ
る。

【００２８】図８は本発明に係る位相比較回路を適用し
たＤＬＬ回路の一例を示すブロック図である。図８にお
いて、参照符号３０１は位相比較回路、３０６は分周
器、３２０は遅延制御回路、３２１は第１の遅延回路、
そして、３２２は第２の遅延回路を示している。ここ
で、第１の遅延回路３２１の出力は、第２の遅延回路３
２２の入力として供給され、該第２の遅延回路３２２の
出力信号（ＳＢ）と入力信号ＩＮ（ＳＡ）との同期を取
ることにより、第１の遅延回路３２１の出力信号（Ｓ
Ｃ）は、入力信号ＩＮに対して１８０°だけ位相が遅れ
たものとなっている。

【００２９】本発明の位相比較回路を適用する場合にお
ける第３の信号ＳＳに要求される好適な条件を、図９を
参照して以下に検討する。図９は図８に示すＤＬＬ回路
における位相比較回路の動作を説明するための波形図で
ある。図９において、参照符号Ｔは入力信号ＳＡ（Ｉ
Ｎ）の１周期を示している。

【００３０】図９に示されるように、第３の信号ＳＳ
は、入力信号ＳＡと、該信号ＳＡが第１および第２の遅
延回路３２１および３２２を通って１周期分の時間
（Ｔ）だけ遅らせようとしている信号ＳＢとの遅延
（τ）を１／Ｎにした分、すなわち、信号ＳＡをτ／Ｎ
だけずらした信号を、例えば、１／４分周することによ
り得られる。ここで、分周器３０６の出力信号（第３の
信号）ＳＳは、入力信号（ＳＡ）の始めの１周期に対応
する期間が高レベル”Ｈ”で次の３周期に対応する期間
が低レベル”Ｌ”の信号となっている。そして、第３の
信号ＳＳが高レベル”Ｈ”となっている期間において、
位相比較回路３０１へ供給される信号ＳＡおよびＳＢの
立ち上がりエッジの検出を行う。

【００３１】信号ＳＡの立ち上がりエッジ（図９中、白
丸）を検出できる条件は、 τ／Ｎ＜Ｔ …… （１） であり、また、信号ＳＢの立ち上がりエッジ（図９中、
黒丸）を検出できる条件は、 （１−１／Ｎ）τ＜Ｔ …… （２） である。

【００３２】従って、上記の式（１）および式（２）か
ら、信号ＳＡおよびＳＢの両方のずれを最も広い範囲で
検出できるＮの値は、 Ｎ＝２（位相を１８０°ずらした場合） となり、この時に、 τ＜２Ｔ であれば、第３の信号ＳＳによって、信号ＳＡおよびＳ
Ｂをそれぞれ同じタイミングで分周して信号ＳＡ’およ
びＳＢ’を生成することができる。

【００３３】このように、本発明の位相比較回路を、例
えば、図８に示すＤＬＬ回路に適用する場合、第３の信
号ＳＳとしては、信号ＳＡと、該信号ＳＡが第１および
第２の遅延回路３２１，３２２を通り１周期遅らせよう
としている信号ＳＢとの遅延（τ）を１／２にした信号
（信号ＳＡを１８０°ずらした信号）ＳＣを１／ｎ分周
したものが好ましい。すなわち、１８０°だけ遅延した
信号を生成するＤＬＬ回路を例にとった場合、そのずれ
をτ／Ｎ（任意）とした時に、１８０°だけ遅延した信
号が第３の信号として最適であることが分かる。

【００３４】図８に示すＤＬＬ回路（半導体集積回路）
では、この第３の信号ＳＳを使用して、入力信号ＩＮ
（信号ＳＡ）と第２の遅延回路３２２の出力信号（信号
ＳＢ）との分周および位相比較を位相比較回路３０１で
行うことになる。なお、位相比較回路３０１は、例え
ば、前述した図５に示す構成とされている。図１０は図
８に示すＤＬＬ回路における分周器３０６の一例を示す
回路図である。図１０に示されるように、分周器３０６
は、複数のナンドゲートおよびインバータより成る２段
のカウンタ３６１および３６２により構成されている。

【００３５】分周器３０６は、入力ｉｎに対して供給さ
れた、信号ＳＡを１８０°ずらした信号ＳＣを受け取っ
て、出力ｏｕｔから図９に示されるような第３の信号Ｓ
Ｓを出力するものである。なお、分周器３０６は、複数
のナンドゲートおよびインバータより成る２段のカウン
タで構成するものに限定されず、様々な論理ゲートの組
み合わせとして構成することができるのはいうまでもな
い。

【００３６】図１１は本発明の位相比較回路における制
御回路の一例を示す回路図である。図１１に示されるよ
うに、制御回路３１１（３１２）は、信号ＳＡ（ＳＢ）
および第３の信号ＳＳを入力として、該第３の信号ＳＳ
により分周（１／４分周）された信号ＳＡ’（ＳＢ’）
を出力するものであり、複数のＮＡＮＤ回路３３１〜３
３８およびインバータ３４１〜３４５を備えて構成され
ている。入力信号ＳＡは、インバータ３４２を介してＮ
ＡＮＤ回路３３１および３３２の一方の入力に供給され
ると共に、インバータ３４３〜３４５で構成された遅延
部３４０を介して３入力ＮＡＮＤ回路３３５および３３
６の第１の入力に供給されている。さらに、ＮＡＮＤ回
路３３２の他方の入力には第３の信号ＳＳが供給され、
また、ＮＡＮＤ回路３３１の他方の入力にはインバータ
３４１を介して第３の信号ＳＳが供給されている。な
お、３入力ＮＡＮＤ回路３３５および３３６の第２の入
力には、入力信号ＳＡが直接供給されている。

【００３７】ＮＡＮＤ回路３３１および３３２の出力
は、ＮＡＮＤ回路３３３および３３４で構成される第１
のラッチ回路３３０に保持され、該第１のラッチ回路３
３０の出力は、それぞれ３入力ＮＡＮＤ回路３３５およ
び３３６の第３の入力に供給され、入力信号ＳＡが低レ
ベル”Ｌ”から高レベル”Ｈ”へ立ち上がり、且つ、遅
延部３４０で遅延された信号が高レベル”Ｈ”を保持し
ているタイミングで、第１のラッチ回路３３０の出力を
ＮＡＮＤ回路３３７および３３８で構成される第２のラ
ッチ回路３３９へ転送するようになっている。これによ
り、入力信号ＳＡ（ＳＢ）から第３の信号ＳＳを使用し
て、分周された信号ＳＡ’（ＳＢ’）を得ることができ
る。

【００３８】すなわち、入力信号ＳＡ（ＳＢ）をインバ
ータ３４２で反転した信号をトリガーとして、第１のラ
ッチ回路３３０に第３の信号ＳＳを格納し、さらに、該
第１のラッチ回路３３０に保持された相補の信号を、そ
れぞれ入力信号ＳＡ（ＳＢ）をトリガーとして第２のラ
ッチ回路３３９に格納し、そのデータを出力するように
なっている。

【００３９】図１２は本発明に係る位相比較回路の他の
実施例を示すブロック回路図である。図１２と図５およ
び図６との比較から明らかなように、本実施例の位相比
較回路は、制御回路３１１および３１２、遅延部３１
３、並びに、ラッチ回路３１４および３１５の他に、Ｎ
ＡＮＤ回路３５０〜３５５が設けられ、入力ＩＮ０１お
よびＩＮ０２に供給される信号ＳＡおよびＳＢの内の一
方を選択して出力するようになっている。ここで、第３
の信号ＳＳとしては、例えば、後述するような、入力信
号ＳＡに対して１２０°だけ位相が遅れた信号を使用
し、且つ、信号ＳＡとして該１２０°だけ位相が遅れた
信号を使用し、そして、信号ＳＢとして入力回路（２
１）の出力信号（ＤＬＬ回路による位相制御をする前の
信号）を使用することができる。ここで、遅延部３１３
は、縦列接続されたインバータ３７１〜３７３、容量３
７５，３７６、および、ＮＯＲ回路３７４により構成さ
れ、該遅延部３１３により生成された所定のパルス幅を
有する信号によりラッチ回路３１４に保持されたデータ
（相補出力）がラッチ回路３１５へ伝達され、そして、
該ラッチ回路３１５の出力により選択された一方のＮＡ
ＮＤ回路（３５３，３５４）およびＮＡＮＤ回路３５５
を介して信号ＳＡまたはＳＢが出力されるようになって
いる。

【００４０】図１３および図１４は本発明に係る半導体
集積回路の一参考例を示すブロック図である。図１３お
よび図１４において、参照符号１はクロック入力パッ
ド、２１は入力回路（クロックバッファ）、２２はダミ
ー入力回路（クロックバッファ）、そして、３００およ
び３は第１および第２のＤＬＬ回路を示している。さら
に、参照符号４１はクロック配線（リアル配線）、４２
はダミー配線、５１は出力回路（出力バッファ：対象回
路）、５２はダミー出力回路（出力バッファ）、６はデ
ータ出力パッド、そして、７はダミー負荷容量を示して
いる。ここで、本発明の位相比較回路が適用されるＤＬ
Ｌ回路は、第１のＤＬＬ回路３００である。

【００４１】図１３に示されるように、ＤＬＬ回路３０
０は、位相比較回路３０１、遅延制御回路３０２、第１
の遅延回路３０３、第２の遅延回路３０４、第３の遅延
回路３０５、および、分周器３０６を備えて構成されて
いる。ここで、第１の遅延回路３０３の出力ＳＤは第２
の遅延回路３０４の入力として供給され、該第２の遅延
回路３０４の出力は第３の遅延回路３０５の入力として
供給され、そして、該第３の遅延回路３０５の出力信号
ＳＢと入力信号ＳＡ（信号Ｓ１：入力回路２１を介して
供給される外部クロックＣＬＫ）との同期を取ることに
より、第１の遅延回路３０３の出力信号ＳＤは、入力信
号ＳＡに対して１２０°だけ位相が遅れたものとなる。

【００４２】すなわち、第１の遅延回路３０３の出力Ｓ
Ｄは入力信号ＳＡ（Ｓ１）に対して位相が１２０°遅れ
た信号となり、第２の遅延回路３０４の出力は入力信号
ＳＡに対して位相が２４０°遅れた信号となり、そして
第３の遅延回路３０５の出力ＳＢは入力信号ＳＡに対し
て位相が３６０°遅れた信号（入力信号ＳＡと同じタイ
ミングの信号）となる。

【００４３】分周器３０６には、第１の遅延回路３０３
の出力信号ＳＤが供給され、該分周器３０６の出力信号
は、第３の信号ＳＳとして位相比較回路３０１へ供給さ
れると共に、出力選択回路４０１へ供給されている。こ
こで、位相比較回路３０１は、前述した図５と同様の構
成を有している。また、遅延制御回路３０２は、位相比
較回路３０１からの出力（位相比較結果）に応じて、第
１、第２および第３の遅延回路３０３，３０４，３０５
に対して同じ遅延量を与えるように、各遅延回路を制御
するようになっている。

【００４４】図１４に示されるように、ＤＬＬ回路３
は、分周器３０、位相比較回路３１、遅延制御回路３
２、遅延回路３３、および、ダミー遅延回路３４を備え
て構成されている。分周器３０には、入力回路２１を介
して外部クロックＣＬＫ（信号Ｓ１：第１の制御信号）
が供給され、該外部クロックＣＬＫを分周した信号を出
力するようになっている。すなわち、分周器３０は、第
１の出力信号（信号Ｓ２）をダミー遅延回路３４へ出力
すると共に、第２の出力信号（信号Ｓ３）を位相比較回
路３１の第１の入力へ出力するようになっている。位相
比較回路３１の第２の入力には、分周器３０の第１の出
力信号（信号Ｓ２）が、ダミー遅延回路３４，ダミー配
線４２，ダミー出力選択回路４０２，ダミー出力回路５
２，並びに，ダミー入力回路２２を介して供給（信号Ｓ
０）され、該位相比較回路３１は、これらの信号Ｓ３お
よび信号Ｓ０の位相比較を行って遅延制御回路３２を制
御するようになっている。なお、遅延回路３３の出力信
号（第２の制御信号）は、ＤＬＬ回路３の出力信号とし
てクロック配線（リアル配線）４１を介して出力回路
（対象回路）５１に供給されることになる。

【００４５】遅延制御回路３２は、位相比較回路３１か
らの出力に応じて、遅延回路３３およびダミー遅延回路
３４に対して同じ遅延量を与えるように、各遅延回路を
制御するようになっている。従って、出力回路５１にお
けるクロック信号（内部クロック信号）は、入力回路２
１，遅延回路３３，リアル配線４１，出力選択回路４０
１，および，出力回路５１による遅延が見かけ上存在し
ないようなタイミングで供給されることになる。

【００４６】出力選択回路４０１は、第１のＤＤＬ回路
３００の分周器３０６の出力信号（第３の信号）ＳＳに
応じて、入力回路２１の出力信号Ｓ１（第２のＤＬＬ回
路３による遅延制御がされる前の信号ＳＡ）と、該第２
のＤＬＬ回路３による遅延制御がされた信号（遅延回路
３３の出力信号）との一方を選択して各出力回路５１へ
供給するようになっている。この出力選択回路４０１
は、各信号の条件により、遅延回路３３の出力信号を使
用するよりも、遅延制御を行う前の入力回路２１の出力
信号Ｓ１そのものを使った方が好ましい場合があり得る
からである。

【００４７】図１５は本発明の半導体集積回路における
遅延回路３３，３４（３０３，３０４，３０５；３２
１，３２２）の一構成例を説明するための図であり、同
図（ａ）は１ビット分の遅延回路の構成を示し、同図
（ｂ）は該１ビット分の遅延回路の動作のタイムチャー
トを示し、そして、同図（ｃ）は１ビット分の遅延回路
を複数段接続した時の構成と動作説明を示すものであ
る。

【００４８】図１５（ａ）に示されるように、１ビット
分の遅延回路は２個のＮＡＮＤゲート４０１と４０２、
および、インバータ４０３を備えて構成される。この１
ビット分の遅延回路の動作を図１５（ｂ）を参照して説
明すると、入力φＥは活性化信号（イネーブル信号）
で、高レベル“Ｈ”の時に遅延回路が動作する。図１５
（ｂ）では、イネーブル信号φＥが高レベル“Ｈ”にな
って信号のアクセスが可能になった状態が示されてい
る。なお、図１５（ｂ）において、ＩＮは１ビット分の
遅延回路への入力信号を示し、また、φＮは複数段接続
された遅延回路のうち隣接する右側の遅延回路からの信
号、ＯＵＴは１ビット分の遅延回路の出力信号、そし
て、４ａ−１および４ａ−２は図１５（ａ）の回路にお
いて対応するノードの波形を示している。従って、ＯＵ
Ｔは左側に隣接する１ビット分の遅延回路における信号
φＮに対応する。

【００４９】信号φＮが低レベル“Ｌ”の時には、出力
信号ＯＵＴは常に低レベル“Ｌ”になり、また、信号φ
Ｎが高レベル“Ｈ”で信号φＥが低レベル“Ｌ”の時に
は、出力信号ＯＵＴは高レベル“Ｈ”になる。信号φＮ
が高レベル“Ｈ”で信号φＥが高レベル“Ｈ”の時に、
入力信号ＩＮが低レベル“Ｌ”であれば出力信号ＯＵＴ
は高レベル“Ｈ”になり、ＩＮが高レベル“Ｈ”であれ
ば低レベル“Ｌ”になる。

【００５０】図１５（ａ）の回路によれば、イネーブル
信号φＥが高レベル“Ｈ”の状態で入力信号ＩＮが立ち
上がると、その入力信号は矢印の経路に伝播するが、イ
ネーブル信号φＥが低レベル“Ｌ”の状態では、入力信
号ＩＮが出力ＯＵＴに矢印の経路で伝播しないようにな
っている。図１５（ｃ）は、図１５（ａ）に示す１ビッ
ト分の遅延回路を複数段カスケード接続した例であり、
実際の遅延回路に相当する。ここで、図１５（ｃ）では
３段しか描いていないが、実際には多数段接続されてい
る。また、イネーブル信号φＥの信号線は、回路要素毎
に、φＥ−１、φＥ−２、φＥ−３のように複数本あ
り、これらの信号は遅延制御回路（３２；３０２；３２
０）によって制御される。

【００５１】図１５（ｃ）では、中央の１ビット分の遅
延回路が活性化されており、イネーブル信号φＥ−２が
高レベル“Ｈ”になっている。この場合、入力信号ＩＮ
が低レベル“Ｌ”から高レベル“Ｈ”に変化すると、左
端の１ビット分の遅延回路と右端の１ビット分の遅延回
路のイネーブル信号φＥ−１およびφＥ−３は低レベル
“Ｌ”であるから、太線のように入力信号ＩＮはＮＡＮ
Ｄゲート４０１−１および４０１−３で止められてしま
う。

【００５２】一方、活性化されている中央の１ビット分
の遅延回路のイネーブル信号φＥ−２は高レベル“Ｈ”
レベルであるから、入力信号ＩＮはＮＡＮＤゲート４０
１−２を通過する。右側の１ビット分の遅延回路の出力
信号ＯＵＴは高レベル“Ｈ”であるから、入力信号ＩＮ
はＮＡＮＤゲート４０２−２も通過して、出力信号ＯＵ
Ｔとして低レベル“Ｌ”の信号が伝達されることにな
る。上記のように、右側の出力信号ＯＵＴ、すなわち、
イネーブル信号φＮが低レベル“Ｌ”の時には、出力信
号ＯＵＴは常に低レベル“Ｌ”になるので、この低レベ
ル“Ｌ”の信号が左側の１ビット分の遅延回路のＮＡＮ
Ｄゲートおよびインバータに順次伝達され、最終的な出
力信号として取り出される。

【００５３】このように、活性化された１ビット分の遅
延回路を介して、入力信号ＩＮは折り返されるように信
号伝達され、最終的な出力信号になる。つまり、どの部
分のイネーブル信号φＥを高レベル“Ｈ”にするかによ
り、遅延量を制御することができる。１ビット分の遅延
量は、ＮＡＮＤゲートとインバータの合計の信号伝搬時
間で決定され、この時間がＤＬＬ回路の遅延単位時間に
なり、そして、全体の遅延時間は、１ビット分の遅延量
に通過する段数を乗じた量になる。

【００５４】図１６は本発明の半導体集積回路における
遅延制御回路の一構成例を説明するための図である。図
１６に示されるように、遅延制御回路も点線で囲った１
ビット分の遅延制御回路４３０−２を遅延回路の段数分
接続した構成になっており、各段の出力が遅延回路の各
段のイネーブル信号φＥになる。

【００５５】具体的に、１ビット分の遅延制御回路４３
０−２は、ＮＡＮＤゲート４３２−２と、インバータ４
３３−２で構成されるフリップフロップの両端にそれぞ
れ直列に接続されたトランジスタ４３５−２、４３７−
２、４３８−２、４３９−２、および、ＮＯＲゲート４
３１−２を有している。トランジスタ４３８−２のゲー
トは、前段の１ビット分の遅延制御回路のノード５ａ−
２に、トランジスタ４３９−２のゲートは、後段の１ビ
ット分の遅延制御回路のノード５ａ−５に接続されて、
前段と後段の信号を受けるようになっている。一方、直
列接続されている他方のトランジスタには、カウントア
ップする時のセット信号φＳＥおよびφＳＯと、カウン
トダウンする時のリセット信号φＲＥおよびφＲＯが１
ビット置きの回路に接続されている。

【００５６】図１６に示されるように、中央の１ビット
分の遅延制御回路４３０−２では、トランジスタ４３５
−２のゲートにセット信号φＳＯが供給され、トランジ
スタ４３７−２にリセット信号φＲＯが供給され、ま
た、遅延制御回路４３０−２の前段および後段の両側の
回路の各対応するトランジスタのゲートにはそれぞれセ
ット信号φＳＥおよびリセット信号φＲＥが供給されて
いる。また、ＮＯＲゲート４３１−２には、左側の（前
段の）回路のノード５ａ−１と回路４３０−２のノード
５ａ−４の信号が入力される構成になっている。なお、
φＲは遅延制御回路をリセットする信号で、電源投入後
に一時的に低レベル“Ｌ”レベルになり、その後は高レ
ベル“Ｈ”に固定される。

【００５７】図１７は図１６の遅延制御回路の動作を説
明するためのタイミング図である。図１７に示されるよ
うに、まず、リセット信号φＲが一時的に低レベル
“Ｌ”になり、ノード５ａ−１，５ａ−３，５ａ−５が
高レベル“Ｈ”、また、５ａ−２，５ａ−４，５ａ−６
が低レベル“Ｌ”にリットされる。そして、カウントア
ップする時には、カウントアップ信号（セット信号）φ
ＳＥおよびφＳＯが交互に高レベル“Ｈ”と低レベル
“Ｌ”を繰り返す。

【００５８】セット信号φＳＥが低レベル“Ｌ”から高
レベル“Ｈ”になると、ノード５ａ−１は接地されて低
レベル“Ｌ”になり、また、ノード５ａ−２は高レベル
“Ｈ”に変化する。ノード５ａ−２が高レベル“Ｈ”に
変化したのを受けて、出力信号（イネーブル信号）φＥ
−１は高レベル“Ｈ”から低レベル“Ｌ”に変化する。
この状態はフリップフロップにラッチされるので、セッ
ト信号φＳＥが低レベル“Ｌ”に戻ったとしても、イネ
ーブル信号φＥ−１は低レベル“Ｌ”のままである。そ
して、ノード５ａ−１が低レベル“Ｌ”に変化したこと
を受けて、イネーブル信号（出力信号）φＥ−２が低レ
ベル“Ｌ”から高レベル“Ｈ”に変化する。ノード５ａ
−２が高レベル“Ｈ”に変化したのでトランジスタ４３
８─２はオン状態になり、セット信号φＳＯが低レベル
“Ｌ”から高レベル“Ｈ”になると、ノード５ａ−３は
接地されて低レベル“Ｌ”に、また、ノード５ａ−４は
高レベル“Ｈ”に変化する。さらに、ノード５ａ−４が
高レベル“Ｈ”に変化したのを受けて、イネーブル信号
φＥ−２は高レベル“Ｈ”から低レベル“Ｌ”に変化す
る。この状態はフリップフロップにラッチされるので、
セット信号φＳＯが低レベル“Ｌ”に戻ったとしても、
イネーブル信号φＥ−２は低レベル“Ｌ”のままであ
る。

【００５９】そして、ノード５ａ−３が低レベル“Ｌ”
に変化したことを受けて、イネーブル信号φＥ−３が低
レベル“Ｌ”から高レベル“Ｈ”に変化する。図１７で
は、セット信号φＳＥおよびφＳＯが１パルスずつ出て
いるだけであるが、遅延制御回路が何段にも接続されて
おり、セット信号φＳＥおよびφＳＯが交互に高レベル
“Ｈ”と低レベル“Ｌ”を繰り返せば、出力信号（イネ
ーブル信号）φＥが高レベル“Ｈ”になる段の位置が順
次右側にシフトする。従って、位相比較回路３１の比較
結果により遅延量を増加させる必要がある場合には、交
互にセット信号φＳＥおよびφＳＯのパルスを入力すれ
ばよい。

【００６０】カウントアップ信号（セット信号）φＳＥ
およびφＳＯと、カウントダウン信号（リセット信号）
φＲＥおよびφＲＯとが出力されない状態、すなわち低
レベル“Ｌ”である状態が維持されれば、イネーブル信
号φＥは高レベル“Ｈ”になる段の位置は固定される。
従って、位相比較回路３１の比較結果により遅延量を維
持する必要がある場合には、信号φＳＥ、φＳＯ、φＲ
ＥおよびφＲＯのパルスを入力しないようにする。

【００６１】カウントダウンする時には、リセット信号
φＲＥおよびφＲＯのパルスを交互に入力すると、カウ
ントアップ時と逆に出力φＥが高レベル“Ｈ”になる段
の位置が順次左側にシフトする。以上説明したように、
図１６に示した遅延制御回路では、パルスを入力するこ
とにより、イネーブル信号φＥが高レベル“Ｈ”になる
段の位置を１つずつ移動させることが可能であり、これ
らのイネーブル信号φＥで図１５（ｃ）に示した遅延回
路を制御すれば遅延量を１単位ずつ制御することができ
る。

【００６２】図１８は本発明の半導体集積回路における
位相比較回路（位相比較部３１０）の一構成例を説明す
るための図であり、図１９は図１８の位相比較回路の動
作を説明するためのタイミング図である。位相比較回路
（３１；３０１）は、図１８に示す位相比較部と後述す
る図２０に示す増幅回路部の２つの回路部分で構成され
ている。

【００６３】図１８において、参照符号φｏｕｔおよび
φｅｘｔは、この位相比較回路で比較する出力信号と外
部クロック信号を示し、信号φｅｘｔを基準として信号
φｏｕｔの位相が判定され、また、φａ〜φｅは増幅回
路に接続される出力信号を示している。なお、本発明が
適用される図８および参考例の図１３の第１のＤＬＬ回
路３００における位相比較回路３０１では、前述した図
５に示されるように、出力信号φｏｕｔは、制御回路３
１１の出力信号ＳＡ’に対応し、また、外部クロック信
号φｅｘｔは、制御回路３１２の出力信号ＳＢ’に対応
することになる。すなわち、位相比較回路３０１では、
図５に示されるように、第１の入力信号ＳＡ（φｏｕ
ｔ）および第３の信号ＳＳが供給された第１の制御回路
３１１および第２の入力信号ＳＢ（φｅｘｔ）および第
３の信号ＳＳが供給された第２の制御回路３１２がさら
に設けられることになる。ここで、図１８におけるフリ
ップフロップ回路４２１は、図５におけるラッチ回路３
１４に対応し、図１８におけるフリップフロップ回路４
２２は、図５におけるラッチ回路３１５に対応し、そし
て、図１８における遅延回路４２３は、図５における遅
延部３１３に対応するのは前述した通りである。

【００６４】図１８に示されるように、位相比較回路３
１（３０１）の位相比較部は、２個のＮＡＮＤゲートで
構成されたフリップフロップ回路４２１並びに４２２、
その状態をラッチするラッチ回路４２５並びに４２６、
ラッチ回路の活性化信号を生成する回路４２４、およ
び、外部クロック信号φｅｘｔの位相許容値を得る１遅
延分の遅延回路４２３を備えて構成されている。

【００６５】図１９（ａ）は比較対象信号φｏｕｔが比
較基準信号φｅｘｔよりも位相が進んでいる場合、すな
わち、信号φｏｕｔが信号φｅｘｔより先に低レベル
“Ｌ”から高レベル“Ｈ”になる場合を示している。信
号φｏｕｔと信号φｅｘｔが共に低レベル“Ｌ”の時に
は、フリップフロップ回路４２１および４２２のノード
６ａ−２、６ａ−３、６ａ−４、６ａ−５は全て高レベ
ル“Ｈ”になっている。信号φｏｕｔが低レベル“Ｌ”
から高レベル“Ｈ”に変化すると、ノード６ａ−２およ
び６ａ−４は共に高レベル“Ｈ”から低レベル“Ｌ”に
変化する。その後、信号φｅｘｔが低レベル“Ｌ”から
高レベル“Ｈ”になり、また、１遅延分遅れてノード６
ａ−１が低レベル“Ｌ”から高レベル“Ｈ”になるが、
フリップフロップの両端の電位はすでに確定しているの
で、何ら変化は生じない。結局、ノード６ａ−２は低レ
ベル“Ｌ”、ノード６ａ−３は高レベル“Ｈ”、ノード
６ａ−４は低レベル“Ｌ”、そして、ノード６ａ−５は
高レベル“Ｈ”を維持する。

【００６６】一方、信号φｅｘｔが低レベル“Ｌ”から
高レベル“Ｈ”に変化したのに応じて、回路４２４の出
力信号φａは高レベル“Ｈ”から低レベル“Ｌ”に変化
し、ノード６ａ−６には、一時的に高レベル“Ｈ”レベ
ルになるパルスが印加される。このノード６ａ−６はラ
ッチ回路４２５および４２６のＮＡＮＤゲートの入力と
なっているので、該ＮＡＮＤゲートが一時的に活性化さ
れて、フリップフロップ回路４２１および４２２の両端
の電位状態をラッチ回路４２５および４２６に取り込む
ことになる。最終的には、出力信号φｂが高レベル
“Ｈ”、出力信号φｃが低レベル“Ｌ”、出力信号φｄ
が高レベル“Ｈ”、そして、出力信号φｅが低レベル
“Ｌ”になる。

【００６７】次に、図１９（ｂ）は比較対象信号φｏｕ
ｔと比較基準信号φｅｘｔの位相がほぼ同じで、信号φ
ｏｕｔが信号φｅｘｔとほぼ同時に低レベル“Ｌ”から
高レベル“Ｈ”になる場合を示している。信号φｏｕｔ
の立ち上がり時点とノード６ａ−１の立ち上がり時点と
の時間差内に、信号φｏｕｔが低レベル“Ｌ”から高レ
ベル“Ｈ”に変化した時、まず、信号φｅｘｔが低レベ
ル“Ｌ”から高レベル“Ｈ”になることによってフリッ
プフロップ４２１のノード６ａ−３が高レベル“Ｈ”か
ら低レベル“Ｌ”に変化する。フリップフロップ４２２
では、ノード６ａ−１が低レベル“Ｌ”のままなので、
逆に、ノード６ａ−４が高レベル“Ｈ”から低レベル
“Ｌ”に変化する。その後、ノード６ａ−１が低レベル
“Ｌ”から高レベル“Ｈ”に変化するが、フリップフロ
ップ４２２の状態はすでに決まっているので、何ら変化
は生じない。その後、ノード６ａ−６が一時的に高レベ
ル“Ｈ”になるので、ラッチ回路にはこの状態が記憶さ
れ、結局、出力信号φｂが低レベル“Ｌ”、出力信号φ
ｃが高レベル“Ｈ”、出力信号φｄが高レベル“Ｈ”、
そして、出力信号φｅが低レベル“Ｌ”になる。

【００６８】更に、図１９（ｃ）は比較対象信号φｏｕ
ｔが比較基準信号φｅｘｔよりも位相が遅れており、φ
ｏｕｔがφｅｘｔより後に低レベル“Ｌ”から高レベル
“Ｈ”になる場合を示している。この場合は、φｅｘｔ
によって２個のフリップフロップ回路４２１と４２２に
変化が生じて、６ａ−３と６ａ−５が高レベル“Ｈ”か
ら低レベル“Ｌ”に変化する。そして、最終的には、φ
ｂが低レベル“Ｌ”、φｃが高レベル“Ｈ”、φｄが低
レベル“Ｌ”、φｅが高レベル“Ｈ”になる。

【００６９】このように、信号（比較基準信号）φｅｘ
ｔの立ち上がり時間を基準として、信号（比較対象信
号）φｏｕｔの立ち上がり時間がそれ以前に高レベル
“Ｈ”になったか、ほぼ同時であったか、或いは、遅れ
て高レベル“Ｈ”になったかを検出することが可能にな
る。これらの検出結果を出力信号φｂ、φｃ、φｄ、お
よび、φｅの値としてラッチしておき、その値に基づい
て遅延制御回路をカウントアップするか、カウントダウ
ンするかを決めることになる。

【００７０】図２０は本発明の半導体集積回路における
位相比較回路（増幅回路部）の一構成例を説明するため
の図であり、図２１は図２０の位相比較回路におけるＪ
Ｋフリップフロップの動作を説明するためのタイミング
図である。図２０に示されるように、位相比較回路３１
の増幅回路部は、ＪＫフリップフロップ４２７と、ＮＡ
ＮＤゲートおよびインバータで構成される増幅部４２８
との２つの部分を備えて構成されている。ＪＫフリップ
フロップ４２７には、図１８の位相比較部からの出力信
号φａが入力され、信号φａが低レベル“Ｌ”であるか
高レベル“Ｈ”であるかに応じてノード７ａ−９および
７ａ−１１の電位が交互に低レベル“Ｌ”と高レベル
“Ｈ”を繰り返す仕組みになている。増幅部４２８は、
ＪＫフリップフロップ４２７の出力信号と、信号φｂお
よびφｄの信号を受けて増幅して出力する。

【００７１】まず、ＪＫフリップフロップ４２７の動作
を図２１のタイミングチャートを参照して説明する。時
間Ｔ１で、信号φａが高レベル“Ｈ”から低レベル
“Ｌ”に変化すると、ノード７ａ−１および７ａ−１０
が低レベル“Ｌ”から高レベル“Ｈ”に変化する。一
方、ノード７ａ−１の変化に応じて、ノード７ａ−５，
７ａ−６および７ａ−７が変化するが、信号φａが低レ
ベル“Ｌ”であるために、ノード７ａ−８は変化しな
い。結局、出力（ノード）７ａ−９は変化せず、出力７
ａ−１１のみが低レベル“Ｌ”から高レベル“Ｈ”にな
る。次に、時間Ｔ２になって、φａが低レベル“Ｌ”か
ら高レベル“Ｈ”に変化すると、時間Ｔ１での動きと逆
にノード７ａ−８は高レベル“Ｈ”から低レベル“Ｌ”
に、７ａ−１０は７ａ−７が変化しないので変化せず、
出力７ａ−９は低レベル“Ｌ”から高レベル“Ｈ”に変
化し、出力７ａ−１１は変化しない。このように、ＪＫ
フリップフロップ回路４２７は、信号φａの動きに応じ
て出力７ａ−９および７ａ−１１が交互に高レベル
“Ｈ”と低レベル“Ｌ”を繰り返す動きをする。

【００７２】図２２は図２０の位相比較回路における増
幅回路部の動作を説明するためのタイミング図（カウン
トアップ時）であり、図２３は図２０の位相比較回路に
おける増幅回路部の動作を説明するためのタイミング図
（カウント維持時）であり、そして、図２４は図２０の
位相比較回路における増幅回路部の動作を説明するため
のタイミング図（カウントダウン時）である。次に、増
幅部４２８の動作を、図２２〜図２４を参照して説明す
る。

【００７３】図２２は、比較基準信号φｅｘｔの立ち上
がりに対して、比較対象信号φｏｕｔが先に低レベル
“Ｌ”から高レベル“Ｈ”になる場合を示している。こ
の場合の位相比較部からの入力信号は、信号φｂが高レ
ベル“Ｈ”、信号φｃが低レベル“Ｌ”、信号φｄが高
レベル“Ｈ”、そして、信号φｅが低レベル“Ｌ”であ
る。結局、ノード７ａ−１２が高レベル“Ｈ”になり、
ノード７ａ−１３が低レベル“Ｌ”に固定され、セット
信号φＳＯおよびφＳＥはＪＫフリップフロップの状態
に応じて変化するが、リセット信号φＲＯおよびφＲＥ
は７ａ−１３が低レベル“Ｌ”のために変化しない。

【００７４】図２３は、比較対象信号φｏｕｔが比較基
準信号φｅｘｔとほぼ同時に低レベル“Ｌ”から高レベ
ル“Ｈ”になる場合を示している。この場合の位相比較
部からの入力信号は、信号φｂが低レベル“Ｌ”、信号
φｃが高レベル“Ｈ”、信号φｄが高レベル“Ｈ”、そ
して、信号φｅが低レベル“Ｌ”である。結局、ノード
７ａ−１２および７ａ−１３が低レベル“Ｌ”に固定さ
れ、リセット信号φＳＯおよびφＳＥはＪＫフリップフ
ロップの出力が増幅部に影響することはなく、信号φＳ
Ｏ，φＳＥ，φＲＯおよびφＲＥは低レベル“Ｌ”に固
定されたままになる。

【００７５】図２４は、比較対象信号φｏｕｔが比較基
準信号φｅｘｔの立ち上がりに対して遅れて低レベル
“Ｌ”から高レベル“Ｈ”になる場合を示している。こ
の場合の位相比較部からの入力信号は、信号φｂが低レ
ベル“Ｌ”、信号φｃが高レベル“Ｈ”、信号φｄが低
レベル“Ｌ”、そして、信号φｅが高レベル“Ｈ”であ
る。結局、ノード７ａ−１２が低レベル“Ｌ”に固定さ
れ、ノード７ａ−１３が高レベル“Ｈ”に固定され、リ
セット信号φＲＯおよびφＲＥはＪＫフリップフロップ
の状態に応じて変化するが、セット信号φＳＯおよびφ
ＳＥはノード７ａ−１３が低レベル“Ｌ”のために変化
しない。

【００７６】図２５は本発明に係る半導体集積回路が適
用される一例としてのシンクロナスＤＲＡＭの構成を示
す図であり、図２６は図２５のシンクロナスＤＲＡＭの
動作を説明するためのタイミング図である。本発明が適
用される半導体集積回路の一例としてのシンクロナスＤ
ＲＡＭ（ＳＤＲＡＭ）は、例えば、パイプライン方式が
採用され、１６Ｍ・２バンク・８ビット幅のものとして
構成されている。

【００７７】図２５に示されるように、ＳＤＲＡＭは、
汎用ＤＲＡＭのＤＲＡＭコア１０８ａ、１０８ｂの他
に、クロックバッファ１０１、コマンドデコーダ１０
２、アドレスバッファ／レジスタ＆バンクアドレスセレ
クト（アドレスバッファ）１０３、Ｉ／Ｏデータバッフ
ァ／レジスタ１０４、制御信号ラッチ１０５ａ，１０５
ｂ、モードレジスタ１０６、コラムアドレスカウンタ１
０７ａ，１０７ｂを備えている。ここで、／ＣＳ、／Ｒ
ＡＳ、／ＣＡＳ、／ＷＥ端子は、従来の動作とは異な
り、その組み合わせで各種コマンドを入力することによ
って動作モードが決定されるようになっている。各種コ
マンドは、コマンドデコーダで解読されて、動作モード
に応じて各回路を制御することになる。また、／ＣＳ、
／ＲＡＳ、／ＣＡＳ、／ＷＥ信号は、制御信号ラッチ１
０５ａと１０５ｂにも入力されて次のコマンドが入力さ
れるまで、その状態がラッチされる。

【００７８】アドレス信号は、アドレスバッファ１０３
で増幅されて各バンクのロードアドレスとして使用され
る他、コラムアドレスカウンタ１０７ａおよび１０７ｂ
の初期値として使用される。クロックバッファ１０１
は、内部クロック生成回路１２１および出力タイミング
制御回路１２２を備えている。内部クロック生成回路１
２１は、外部クロックＣＬＫから通常の内部クロック信
号を生成するものであり、また、出力タイミング制御回
路１２２は、前述したようなＤＬＬ回路を適用して正確
な遅延制御（位相制御）を行ったクロック信号を発生す
るためのものである。

【００７９】Ｉ／Ｏデータバッファ／レジスタ１０４
は、データ入力バッファ１３およびデータ出力バッファ
（出力回路）５１を備え、ＤＲＡＭコア１０８ａおよび
１０８ｂから読み出された信号は、データ出力バッファ
５１により所定のレベルに増幅され、出力タイミング制
御回路１２２からのクロック信号に従ったタイミングで
データがパッドＤＱ０〜ＤＱ７を介して出力される。ま
た、入力データに関しても、パッドＤＱ０〜ＤＱ７から
入力されたデータは、データ入力バッファ１３を介して
取り込まれる。ここで、本発明の半導体集積回路が対象
としているリアル配線（ＲＬ）は、この出力タイミング
制御回路１２２から各データ出力バッファ５１までの配
線に対応している。

【００８０】上記のＳＤＲＡＭの読み取り動作を図２６
を参照して説明する。まず、外部クロックＣＬＫは、こ
のＳＤＲＡＭが使用されるシステムから供給される信号
であり、このＣＬＫの立ち上がりに同期して、各種コマ
ンド、アドレス信号、入力データを取込み、又は出力デ
ータを出力するように動作する。ＳＤＲＡＭからデータ
を読み出す場合、コマンド信号（／ＣＳ、／ＲＡＳ、／
ＣＡＳ、／ＷＥ信号）の組み合わせからアクティブ（Ａ
ＣＴ）コマンドをコマンド端子に入力し、アドレス端子
にはローアドレス信号を入力する。このコマンド、ロー
アドレスが入力されると、ＳＤＲＡＭは活性状態にな
り、ローアドレスに応じたワード線を選択して、ワード
線上のセル情報をビット線に出力し、センスアンプで増
幅する。

【００８１】さらに、ローアドレスに関係した部分の動
作時間（ｔＲＣＤ）後に、リードコマンド（Ｒｅａｄ）
とコラムアドレスを入力する。コラムアドレスに従っ
て、選択されたセンスアンプデータをデータバス線に出
力し、データバスアンプで増幅し、出力バッファでさら
に増幅して出力端子（ＤＱ）にデータが出力される。こ
れら一連の動作は汎用ＤＲＡＭとまったく同じ動作であ
るが、ＳＤＲＡＭの場合、コラムアドレスに関係する回
路がパイプライン動作するようになっており、リードデ
ータは毎サイクル連続して出力されることになる。これ
により、データ転送速度は外部クロックの周期になる。

【００８２】ＳＤＲＡＭでのアクセス時間には３種類あ
り、いずれもＣＬＫの立ち上がり時点を基準にして定義
される。図２６において、ｔＲＡＣはローアドレスアク
セス時間、ｔＣＡＣはコラムアドレスアクセス時間、ｔ
ＡＣはクロックアクセス時間を示している。このＳＤＲ
ＡＭを高速メモリシステムで使用する場合、コマンドを
入力してから最初にデータが得られるまでの時間である
ｔＲＡＣやｔＣＡＣも重要であるが、図３で説明したよ
うに、クロックアクセス時間ｔＡＣも重要なものであ
る。

【００８３】図２７は図２５のシンクロナスＤＲＡＭの
要部構成を概略的に示すブロック図であり、ＳＤＲＡＭ
におけるパイプライン動作を説明するためのもので、一
例としてパイプが３段設けられている場合を示してい
る。ＳＤＲＡＭでのコラムアドレスに関係する処理回路
は、処理の流れに沿って複数段に分割されており、分割
された各段の回路をパイプと呼んでいる。

【００８４】クロックバッファ１０１は、図２５を参照
して説明したように、内部クロック生成回路１２１およ
び出力タイミング制御回路１２２を備え、内部クロック
生成回路１２１の出力（通常の内部クロック信号）がパ
イプ−１およびパイプ−２に供給され、出力タイミング
制御回路１２２の出力（位相制御された内部クロック信
号）がパイプ−３の出力回路５１（データ出力バッフ
ァ）に供給されるようになっている。

【００８５】各パイプは供給された内部クロック信号に
従って制御され、各パイプの間には、パイプ間の信号の
伝達タイミングを制御するスイッチが設けられており、
これらのスイッチも、クロックバッファ１０１（内部ク
ロック生成回路１２１）で生成された内部クロック信号
により制御される。図２７に示す例では、パイプ−１に
おいて、コラムアドレスバッファ１１６でアドレス信号
を増幅してコラムデコーダ１１８にアドレス信号を送
り、コラムデコーダ１１８で選択されたアドレス番地に
相当するセンスアンプ回路１１７の情報をデータバスに
出力し、データバスの情報をデータバスアンプ１１９で
増幅するまで行われる。また、パイプ−２にはデータバ
ス制御回路１２０のみが設けられ、パイプ−３はＩ／Ｏ
バッファ１０４（出力回路５１）で構成されている。な
お、Ｉ／Ｏバッファ１０４におけるデータ入力バッファ
１３は図２７では省略されている。

【００８６】そして、各パイプ内の回路も、クロックサ
イクル時間内で動作完了するならば、パイプとパイプと
の間にあるスイッチをクロック信号に同期して開閉する
ことで、リレー式にデータを送り出す。これにより、各
パイプでの処理が並行に行われることになり、出力端子
にはクロック信号に同期して連続的にデータが出力され
ることになる。

【００８７】図２８は本発明に係る半導体集積回路にお
ける出力回路（データ出力バッファ回路：５１）の一構
成例を説明するための図である。図２７および図２８に
示されるように、図２８におけるＤａｔａ１およびＤａ
ｔａ２は、セルアレイ１１５から読み出され、センスア
ンプ１１７とデータバスアンプ１１９とデータバス制御
回路１２０を介して出力された記憶データに対応する信
号であり、Ｄａｔａ１およびＤａｔａ２は、出力データ
が高レベル“Ｈ”の場合には共に低レベル“Ｌ”であ
り、出力データが低レベル“Ｌ”の場合には共に高レベ
ル“Ｈ”である。なお、出力データが高レベル“Ｈ”で
も低レベル“Ｌ”でもないハイインピーダンス状態（ハ
イゼット状態）をとることも可能であり、その場合には
データバス制御回路１２０において、Ｄａｔａ１が高レ
ベル“Ｈ”に、Ｄａｔａ２が低レベル“Ｌ”になるよう
に変換される。信号φｏｅは、出力タイミング制御回路
１２２（図２中の遅延回路３３）の出力信号（クロック
信号）に対応するもので、出力回路５１のイネーブル信
号として機能するものである。

【００８８】クロック信号φｏｅが高レベル“Ｈ”にな
ると、Ｄａｔａ１とＤａｔａ２の情報がデータ出力パッ
ド６（ＤＱ０〜ＤＱ７）に現出するように動作する。例
えば、データ出力パッド６に高レベル“Ｈ”を出力する
場合を想定すると、クロック信号φｏｅが低レベル
“Ｌ”から高レベル“Ｈ”に変化し、ノード８ａ−１が
低レベル“Ｌ”に、ノード８ａ−２が高レベル“Ｈ”に
なって、トランスファーゲートがオンしてＤａｔａ１お
よびＤａｔａ２がノード８ａ−３および８ａ−６に伝達
される。その結果、ノード８ａ−５が低レベル“Ｌ”
に、ノード８ａ−８が高レベル“Ｈ”になると、出力用
のＰチャンネルトランジスタ８１はオンとなり、また、
Ｎチャンネルトランジスタ８２はオフとなって、データ
出力パッド６には高レベル“Ｈ”の出力が現れることに
なる。また、クロック信号φｏｅが低レベル“Ｌ”にな
ると、トランスファーゲートはオフして、それまでの出
力状態が保持される。

【００８９】以上の説明では、本発明の半導体集積回路
をシンクロナスＤＲＡＭとして説明したが、本発明はシ
ンクロナスＤＲＡＭに限らず、外部から入力される信号
に同期して出力信号が出力される半導体集積回路であれ
ばどのようなものにも適用可能である。図２９は本発明
に係る半導体集積回路におけるダミーの内部出力クロッ
ク配線４２（ダミー配線ＤＬ）の一構成例を説明するた
めの図である。図２９から明らかなように、ダミー配線
ＤＬは、リアル配線４１（ＲＬ）と同じ線幅の配線によ
り形成され、図２に示されるように、ダミー遅延回路３
４とダミー出力回路５２との間のチップ上に形成され
る。なお、このダミー配線の代わりに、所定の値を有す
る容量素子或いは抵抗素子等を組み合わせて代用するこ
とも可能である。

【００９０】以上の説明では、メモリ（ＳＤＲＡＭ）を
例として説明したが、本発明は、他の様々な半導体集積
回路に対しても幅広く適用することができる。さらに、
上記各実施例では、入力信号ＩＮ（制御信号ＳＡ）とし
てクロック信号を例に取って説明したが、入力信号とし
てはクロック信号に限定されるものでないのはもちろん
である。

【００９１】

【発明の効果】以上、詳述したように、本発明の位相比
較回路および半導体集積回路によれば、高速のクロック
信号を使用したＤＬＬ回路においても、各信号の位相比
較を行って同期を取って回路の誤動作を無くすことがで
きる。

【図面の簡単な説明】

【図１】従来技術としてのＰＬＬ回路の一例を示すブロ
ック図である。

【図２】図１に示すＰＬＬ回路の動作を説明するための
波形図である。

【図３】関連技術としてのＤＬＬ回路の一例を示すブロ
ック図である。

【図４】図１に示すＰＬＬ回路の技術を図３に示すＤＬ
Ｌ回路に適用した場合の課題を説明するための図であ
る。

【図５】本発明に係る位相比較回路の一実施例を示すブ
ロック図である。

【図６】図５に示す位相比較回路における位相比較部の
一例を示すブロック回路図である。

【図７】図６に示す位相比較部におけるＮＡＮＤ回路の
一例を示す回路図である。

【図８】本発明に係る位相比較回路を適用したＤＬＬ回
路の一例を示すブロック図である。

【図９】図８に示すＤＬＬ回路における位相比較回路の
動作を説明するための波形図である。

【図１０】図８に示すＤＬＬ回路における分周器の一例
を示す回路図である。

【図１１】本発明の位相比較回路における制御回路の一
例を示す回路図である。

【図１２】本発明に係る位相比較回路の他の実施例を示
すブロック回路図である。

【図１３】本発明に係る半導体集積回路の一参考例を示
すブロック図（その１）である。

【図１４】本発明に係る半導体集積回路の一参考例を示
すブロック図（その２）である。

【図１５】本発明の半導体集積回路における遅延回路の
一構成例を説明するための図である。

【図１６】本発明の半導体集積回路における遅延制御回
路の一構成例を説明するための図である。

【図１７】図１６の遅延制御回路の動作を説明するため
のタイミング図である。

【図１８】本発明の半導体集積回路における位相比較回
路（位相比較部）の一構成例を説明するための図であ
る。

【図１９】図１８の位相比較回路の動作を説明するため
のタイミング図である。

【図２０】本発明の半導体集積回路における位相比較回
路（増幅回路部）の一構成例を説明するための図であ
る。

【図２１】図２０の位相比較回路におけるＪＫフリップ
フロップの動作を説明するためのタイミング図である。

【図２２】図２０の位相比較回路における増幅回路部の
動作を説明するためのタイミング図（カウントアップ
時）である。

【図２３】図２０の位相比較回路における増幅回路部の
動作を説明するためのタイミング図（カウント維持時）
である。

【図２４】図２０の位相比較回路における増幅回路部の
動作を説明するためのタイミング図（カウントダウン
時）である。

【図２５】本発明に係る半導体集積回路が適用される一
例としてのシンクロナスＤＲＡＭの構成を示す図であ
る。

【図２６】図２５のシンクロナスＤＲＡＭの動作を説明
するためのタイミング図である。

【図２７】図２５のシンクロナスＤＲＡＭの要部構成を
概略的に示すブロック図である。

【図２８】本発明に係る半導体集積回路における出力回
路（データ出力バッファ回路）の一構成例を説明するた
めの図である。

【図２９】本発明に係る半導体集積回路におけるダミー
の内部出力クロック配線（ダミー配線）の一構成例を説
明するための図である。

【符号の説明】

１…クロック入力パッド ３…ＤＬＬ回路 ６…データ出力パッド ７…ダミー負荷容量 ２１…入力回路（クロックバッファ） ２２…ダミー入力回路（クロックバッファ） ３０，３０６…分周器 ３１，３０１…位相比較回路（ディジタル位相比較器） ３２，３０２，３２０…遅延制御回路 ３３…遅延回路（第１の遅延回路） ３４…ダミー遅延回路（第２の遅延回路） ４１…クロック配線（リアル配線） ４２…ダミー配線 ５１…出力回路（出力バッファ） ５２…ダミー出力回路（出力バッファ） ３０３，３２１…第１の遅延回路 ３０４，３２２…第２の遅延回路 ３０５…第３の遅延回路 ３１１，３１２…制御回路（分周器） ３１３…遅延回路 ３１４，３１５…ラッチ回路（ＲＳフリップフロップ）

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｇ１１Ｃ 11/34 ３６２Ｓ (56)参考文献 特開 平７−326968（ＪＰ，Ａ) 特開 平８−102668（ＪＰ，Ａ) 特開 平５−206848（ＪＰ，Ａ) 特開 平３−226012（ＪＰ，Ａ) 特開 昭63−305612（ＪＰ，Ａ) 特開 平８−65136（ＪＰ，Ａ) 特開 平８−130464（ＪＰ，Ａ) 特開 昭63−210667（ＪＰ，Ａ) 特開 昭59−75707（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03L 7/00 - 7/14 H03K 5/26 H03K 19/094

Claims (20)

(57)【特許請求の範囲】
1. 【請求項１】 第１の信号および第２の信号の位相を比
   較する位相比較回路であって、 前記第１の信号を第３の信号に応じて、ｎを２以上の整
   数として、１／ｎ分周する第１の制御回路と、 前記第２の信号を前記第３の信号に応じて１／ｎ分周す
   る第２の制御回路と、 前記第１の制御回路の出力信号および前記第２の制御回
   路の出力信号の位相を比較する位相比較部とを具備し、
   前記第３の信号は、前記第１の信号と同じ周期の信号を
   １／ｎ分周した信号となっていることを特徴とする位相
   比較回路。
2. 【請求項２】 請求項１記載の位相比較回路において、
   該位相比較回路はＤＬＬ回路に使用され、該ＤＬＬ回路
   は、該位相比較回路の位相比較結果に応じて遅延量の制
   御を行うようになっていることを特徴とする位相比較回
   路。
3. 【請求項３】 請求項１記載の位相比較回路において、
   前記第１および第２の制御回路は、１周期あたり、前記
   第１および第２の信号の１周期に対応する期間が第１の
   レベルで、残りの期間が第２のレベルである出力信号を
   それぞれ生成することを特徴とする位相比較回路。
4. 【請求項４】 請求項１記載の位相比較回路において、
   前記位相比較部は、第１および第２のＲＳフリップフロ
   ップを備え、 前記第１のＲＳフリップフロップのリセット入力に前記
   第１の制御回路の出力信号を供給し、且つ、該第１のＲ
   Ｓフリップフロップのセット入力に前記第２の制御回路
   の出力信号を供給し、 前記第２のＲＳフリップフロップのリセット入力に前記
   第１の制御回路の出力信号を遅延回路を介して供給し、
   且つ、該第２のＲＳフリップフロップのセット入力に前
   記第２の制御回路の出力信号を供給し、そして、 前記第１および第２のＲＳフリップフロップの出力信号
   の組み合わせにより位相比較結果を判定するようになっ
   ていることを特徴とする位相比較回路。
5. 【請求項５】 請求項４記載の位相比較回路において、
   前記第１および第２のＲＳフリップフロップは、それぞ
   れ第１のＮＡＮＤ回路および第２のＮＡＮＤ回路を備
   え、該第１のＮＡＮＤ回路の第１の入力を該ＲＳフリッ
   プフロップのリセット入力とし、該第１のＮＡＮＤ回路
   の第２の入力を該第２のＮＡＮＤ回路の出力と共に該Ｒ
   Ｓフリップフロップの出力とし、該第２のＮＡＮＤ回路
   の第１の入力を該ＲＳフリップフロップのセット入力と
   し、そして、該第２のＮＡＮＤ回路の第２の入力を該第
   １のＮＡＮＤ回路の出力と共に該ＲＳフリップフロップ
   の反転出力として構成したことを特徴とする位相比較回
   路。
6. 【請求項６】 請求項５記載の位相比較回路において、
   前記各ＮＡＮＤ回路は、第１のＰチャネル型トランジス
   タ、第２のＰチャネル型トランジスタ、第１のＮチャネ
   ル型トランジスタ、第２のＮチャネル型トランジスタを
   備え、 前記第１のＰチャネル型トランジスタのソースは第１の
   電源線に接続され、ドレインは該ＮＡＮＤ回路の出力に
   接続され、そして、ゲートは前記ＮＡＮＤ回路の第１の
   入力に接続され、 前記第２のＰチャネル型トランジスタのソースは前記第
   １の電源線に接続され、ドレインは該ＮＡＮＤ回路の出
   力に接続され、そして、ゲートは前記ＮＡＮＤ回路の第
   ２の入力に接続され、 前記第１のＮチャネル型トランジスタのソースは前記第
   ２のＮチャネル型トランジスタのドレインに接続され、
   ドレインは該ＮＡＮＤ回路の出力に接続され、そして、
   ゲートは前記ＮＡＮＤ回路の第１の入力に接続され、お
   よび、 前記第２のＮチャネル型トランジスタのソースは第２の
   電源線に接続され、そして、ゲートは前記ＮＡＮＤ回路
   の第２の入力に接続されていることを特徴とする位相比
   較回路。
7. 【請求項７】 請求項１記載の位相比較回路において、
   前記第１の制御回路は、前記第３の信号が一方の論理レ
   ベルにある期間中の前記第１の信号の変化エッジを検出
   し、前記第２の制御回路は、前記第３の信号が前記一方
   の論理レベルにある期間中の前記第２の信号の変化エッ
   ジを検出することを特徴とする位相比較回路。
8. 【請求項８】 請求項１記載の位相比較回路において、
   前記第３の信号は、前記第１の信号を、該第１の信号に
   対する前記第２の信号の遅延をτとし，且つ，Ｎを正の
   整数として、τ／Ｎの周期だけずらした信号を、さら
   に、１／ｎ分周した信号となっていることを特徴とする
   位相比較回路。
9. 【請求項９】 請求項８記載の位相比較回路において、
   前記正の整数Ｎは、Ｎ＝２であることを特徴とする位相
   比較回路。
10. 【請求項１０】 請求項１記載の位相比較回路におい
    て、前記各制御回路は、前記入力信号の反転信号をトリ
    ガーとして前記第３の信号を格納する第１のラッチ回路
    と、前記入力信号をトリガーとして該第１のラッチ回路
    に保持された信号を格納する第２のラッチ回路とを備え
    ていることを特徴とする位相比較回路。
11. 【請求項１１】 第１の信号を遅延して第２の信号を出
    力する遅延回路と、該遅延回路における遅延量を制御す
    る遅延制御回路と、前記第１の信号および前記第２の信
    号の位相比較を行って、前記遅延制御回路の動作を制御
    する位相比較回路を備えた半導体集積回路であって、該
    位相比較回路は、 前記第１の信号を第３の信号に応じて、ｎを２以上の整
    数として、１／ｎ分周する第１の制御回路と、 前記第２の信号を前記第３の信号に応じて１／ｎ分周す
    る第２の制御回路と、 前記第１の制御回路の出力信号および前記第２の制御回
    路の出力信号の位相を比較する位相比較部とを具備し、
    前記半導体集積回路は、前記第１の信号と同じ周期の信
    号を１／ｎ分周した信号を前記第３の信号として生成す
    る分周器を備えていることを特徴とする半導体集積回
    路。
12. 【請求項１２】 請求項１１記載の半導体集積回路にお
    いて、前記第１および第２の制御回路は、１周期あた
    り、前記第１および第２の信号の１周期に対応する期間
    が第１のレベルで、残りの期間が第２のレベルである出
    力信号をそれぞれ生成することを特徴とする半導体集積
    回路。
13. 【請求項１３】 請求項１１記載の半導体集積回路にお
    いて、前記位相比較部は、第１および第２のＲＳフリッ
    プフロップを備え、 前記第１のＲＳフリップフロップのリセット入力に前記
    第１の制御回路の出力信号を供給し、且つ、該第１のＲ
    Ｓフリップフロップのセット入力に前記第２の制御回路
    の出力信号を供給し、 前記第２のＲＳフリップフロップのリセット入力に前記
    第１の制御回路の出力信号を遅延回路を介して供給し、
    且つ、該第２のＲＳフリップフロップのセット入力に前
    記第２の制御回路の出力信号を供給し、そして、 前記第１および第２のＲＳフリップフロップの出力信号
    の組み合わせにより位相比較結果を判定するようになっ
    ていることを特徴とする半導体集積回路。
14. 【請求項１４】 請求項１３記載の半導体集積回路にお
    いて、前記第１および第２のＲＳフリップフロップは、
    それぞれ第１のＮＡＮＤ回路および第２のＮＡＮＤ回路
    を備え、該第１のＮＡＮＤ回路の第１の入力を該ＲＳフ
    リップフロップのリセット入力とし、該第１のＮＡＮＤ
    回路の第２の入力を該第２のＮＡＮＤ回路の出力と共に
    該ＲＳフリップフロップの出力とし、該第２のＮＡＮＤ
    回路の第１の入力を該ＲＳフリップフロップのセット入
    力とし、そして、該第２のＮＡＮＤ回路の第２の入力を
    該第１のＮＡＮＤ回路の出力と共に該ＲＳフリップフロ
    ップの反転出力として構成したことを特徴とする半導体
    集積回路。
15. 【請求項１５】 請求項１４記載の半導体集積回路にお
    いて、前記各ＮＡＮＤ回路は、第１のＰチャネル型トラ
    ンジスタ、第２のＰチャネル型トランジスタ、第１のＮ
    チャネル型トランジスタ、第２のＮチャネル型トランジ
    スタを備え、 前記第１のＰチャネル型トランジスタのソースは第１の
    電源線に接続され、ドレインは該ＮＡＮＤ回路の出力に
    接続され、そして、ゲートは前記ＮＡＮＤ回路の第１の
    入力に接続され、 前記第２のＰチャネル型トランジスタのソースは前記第
    １の電源線に接続され、ドレインは該ＮＡＮＤ回路の出
    力に接続され、そして、ゲートは前記ＮＡＮＤ回路の第
    ２の入力に接続され、 前記第１のＮチャネル型トランジスタのソースは前記第
    ２のＮチャネル型トランジスタのドレインに接続され、
    ドレインは該ＮＡＮＤ回路の出力に接続され、そして、
    ゲートは前記ＮＡＮＤ回路の第１の入力に接続され、お
    よび、 前記第２のＮチャネル型トランジスタのソースは第２の
    電源線に接続され、そして、ゲートは前記ＮＡＮＤ回路
    の第２の入力に接続されていることを特徴とする半導体
    集積回路。
16. 【請求項１６】 請求項１１記載の半導体集積回路にお
    いて、前記第１の制御回路は、前記第３の信号が一方の
    論理レベルにある期間中の前記第１の信号の変化エッジ
    を検出し、前記第２の制御回路は、前記第３の信号が前
    記一方の論理レベルにある期間中の前記第２の信号の変
    化エッジを検出することを特徴とする半導体集積回路。
17. 【請求項１７】 請求項１１記載の半導体集積回路にお
    いて、該半導体集積回路は、前記第１の信号を、該第１
    の信号に対する前記第２の信号の遅延をτとし，且つ，
    Ｎを正の整数として、τ／Ｎの周期だけずらした信号を
    生成する回路を備え、該τ／Ｎの周期だけずらした信号
    を前記分周器で１／ｎ分周して前記第３の信号を生成す
    るようになっていることを特徴とする半導体集積回路。
18. 【請求項１８】 請求項１７記載の半導体集積回路にお
    いて、前記正の整数Ｎは、Ｎ＝２であることを特徴とす
    る半導体集積回路。
19. 【請求項１９】 請求項１１記載の半導体集積回路にお
    いて、前記各制御回路は、前記入力信号の反転信号をト
    リガーとして前記第３の信号を格納する第１のラッチ回
    路と、前記入力信号をトリガーとして該第１のラッチ回
    路に保持された信号を格納する第２のラッチ回路とを備
    えていることを特徴とする半導体集積回路。
20. 【請求項２０】 請求項１１〜１９のいずれか１項に記
    載の半導体集積回路において、該半導体集積回路はシン
    クロナスＤＲＡＭを構成することを特徴とする半導体集
    積回路。