JP4070255B2 - 半導体集積回路 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 99
- 239000000872 buffer Substances 0.000 claims description 53
- 230000001360 synchronised effect Effects 0.000 claims description 29
- 238000010586 diagram Methods 0.000 description 36
- 230000008859 change Effects 0.000 description 21
- 230000000630 rising effect Effects 0.000 description 9
- 101100143695 Ulva compressa RL36 gene Proteins 0.000 description 7
- 102100031854 60S ribosomal protein L14 Human genes 0.000 description 6
- 101000704267 Homo sapiens 60S ribosomal protein L14 Proteins 0.000 description 6
- 101100197570 Gossypium hirsutum RPL44 gene Proteins 0.000 description 5
- 230000004044 response Effects 0.000 description 5
- 101100249083 Human cytomegalovirus (strain Merlin) RL12 gene Proteins 0.000 description 4
- 101100141719 Human cytomegalovirus (strain Merlin) RL13 gene Proteins 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000003321 amplification Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/131—Digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
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- Semiconductor Integrated Circuits (AREA)
- Memory System (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、位相同期した制御信号を複数の対象に供給する半導体集積回路、半導体集積回路モジュール、および、半導体集積回路システムに関する。
近年、半導体集積回路は高速化および高集積化が進み、クロック信号に対しても、位相の同期したクロック信号を複数の回路（出力パッド）へ供給することが必要になって来ている。例えば、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）の複数の出力バッファ回路に対しては、各出力バッファ回路が形成されているチップ上の位置に関わらず位相の同期したクロック信号の供給が必要とされている。このような位相同期した信号の必要性は、半導体集積回路におけるクロック信号だけでなく他の制御信号に関しても同様のものがある。さらに、半導体集積回路における制御信号の同期は、半導体集積回路モジュール（例えば、メモリモジュール）上での制御信号、或いは、半導体集積回路システム（例えば、メモリシステム）における制御信号に関しても要望されている。
【０００２】
【従来の技術】
近年のメモリ・デバイスは、例えば、１００ＭHzを超える動作速度を達成しており、ＤＬＬ(Delay Locked Line) 等の技術を利用して外部入力クロック信号と内部出力クロック信号との位相を合わせることにより、内部のクロック配線による遅れを外からは見えないようにしてアクセス時間の遅れやバラツキを抑える方法が用いられている。
【０００３】
このようなＤＬＬ技術では、内部出力クロック信号線の負荷による伝搬遅延を見積もるために、ダミーの内部出力クロック配線を設けている。
図１は関連技術としての半導体集積回路の一例を概略的に示すブロック図であり、ＤＬＬ回路を概略的に示すものである。図１において、参照符号１はクロック入力パッド、５は出力回路（対象回路）、そして、６はデータ出力パッドを示している。また、参照符号３は位相比較回路、２１および２２は位相比較回路３の出力によって遅延時間が可変制御される遅延制御回路、４１は遅延制御回路２１から出力回路５までの間の内部出力クロック配線（リアル配線）、そして、４２は前記内部出力クロック配線と同等の配線負荷を有するダミーの内部出力クロック配線（ダミー配線）を示している。
【０００４】
図１に示されるように、ＤＬＬ回路では、位相比較回路３の一方の入力（遅延制御回路２１および２２の入力：比較基準信号φｅｘｔ）Ａから位相比較回路３の他方の入力（比較対象信号φｏｕｔ）Ｂまでの遅延がちょうど１クロック分の時間になるように位相比較回路３において２つの入力信号の位相を比較し、その比較結果に応じて遅延制御回路２１および２２の遅延量の制御が行われる。その結果、実際に使用する出力回路５のクロック入力端Ｃにおける内部クロック信号の入力クロックＡに対する遅延もちょうど１クロック分の時間になり、見かけ上、リアル配線４１の伝搬遅延がなくなることになる。
【０００５】
【発明が解決しようとする課題】
図２は図１の半導体集積回路における課題を説明するための図である。すなわち、図２に示す回路では、図１における出力回路５およびデータ出力パッド６が、チップ（メモリ・チップ）上の異なる位置に設けられた複数（図上では８個）の出力回路５０〜５７およびデータ出力パッド６０〜６７（ＤＱ０〜ＤＱ７）として構成されている。ここで、各出力回路５０〜５７は、例えばＳＤＲＡＭにおける複数の出力バッファ回路に対応するものである。
【０００６】
このように、データ出力パッド６０〜６７（出力回路５０〜５７）がチップ内に複数存在する場合には、それらの物理的位置がそれぞれ異なるため、リアル配線（４１）の長さ（内部出力クロック配線の負荷）も各出力回路５０〜５７の位置により異なる。従って、いずれかの出力回路（データ出力パッド）に合わせてダミー配線（４２）を規定すると、他の出力回路（データ出力パッド）では若干の誤差を生じてしまうことになる。
【０００７】
具体的に、図２において、例えば、ダミー配線（４２）の長さＤＬを遅延制御回路（第１の遅延制御回路）２１から最も近い位置にある出力回路５３および５４までのリアル配線（４１）の長さＲＬ４と等しくなるように設定（ＤＬ＝ＲＬ４）すると、出力回路５３および５４に入力される内部クロックの位相はクロックパッドに入力される外部クロック信号の位相と一致する。しかしながら、この場合、第１の遅延制御回路２１から最も遠い位置にあるデータ出力パッド６０および６７（ＤＱ０およびＤＱ７）では、遅延制御回路２１から出力回路５０および５７までのリアル配線（４１）の長さがＲＬ１＋ＲＬ２＋ＲＬ３＋ＲＬ４になるため、リアル配線の長さＲＬ１＋ＲＬ２＋ＲＬ３に対応するダミー配線（ＤＬ）が設けられていないことにより、該リアル配線（ＲＬ１＋ＲＬ２＋ＲＬ３）に対応する伝搬遅延（誤差）分内部クロックの供給タイミングが遅くなってしまう。
【０００８】
図３は図２の半導体集積回路における課題を説明するための図であり、半導体集積回路の一例としてＳＤＲＡＭの動作における課題を説明するためのものである。なお、本発明の対象とする半導体集積回路の一例としてのＳＤＲＡＭは、後に詳述する。
図３において、ｔＡＣはシステムクロックＣＬＫからのクロックアクセス時間を、ｔＯＨは前のサイクル又は次のサイクルへの出力データ保持時間を示している。ＳＤＲＡＭの特性のバラツキ、温度依存性、電源電圧依存性を考えると、ｔＡＣとｔＯＨとは一致せず、ある幅を持ってしまう。この時間はデータが不確定な時間で、どのようなデータが出力されるか分からない時間を意味し、メモリシステムでは使用できない時間、いわゆるデッドバンドになっている。その他、図示していないが、このデッドバンドにはボード上の配線遅延時間、バラツキも含まれる。
【０００９】
一方、ＳＤＲＡＭの出力をシステム側で取り込む（受け取る）には、セットアップ時間（ｔＳＩ）、ホールド時間（ｔＨＩ）が必要で、この時間はメモリ出力のデータが確定している時間以内である必要がある。その時間は、図から（ｔＣＬＫ＋ｔＯＨ−ｔＡＣ）になる。
例えば、１００ＭＨｚで動作するシステムを考えると、サイクル時間（ｔＣＬＫ）は１０ｎｓ、メモリアクセス時間（ｔＡＣ）は６ｎｓ、ホールド時間（ｔＯＨ）は３ｎｓとすると、差引き７ｎｓがシステム側で使用できる時間になる。通常の入力回路を使用したシステムでの受取側ロジックのセトアップ時間、ホールド時間の合計（ｔＳＩ＋ｔＨＩ）は３ｎｓであり、残り４ｎｓがボード上での信号遅延、ＤＱ端子間のバラツキ等のシステム余裕時間になる。ボード上での信号伝搬時間などを考えると、この値はシステムにとって非常に厳しい値といえる。更に高速のシステムになれば益々厳しいタイミング調整が必要になるのはいうまでもない。そのため、図３に示したデータの不確定時間をできるだけ小さくすることが重要になってきた。
【００１０】
データの不確定時間を短くするには、例えば、図２を参照して説明したデータ出力パッド６０〜６７（出力回路５０〜５７）がチップ内の異なる位置に設けられているような場合でも、常にデータが外部クロックＣＬＫに対して所定の位相で出力され、すなわち、クロックアクセス時間ｔＡＣが常に一定であればよい。もし、データの出力が外部クロックＣＬＫの立ち上がりに同期して行われることが望ましければ、クロックアクセス時間ｔＡＣが常にゼロであればよい。
【００１１】
以上、シンクロナスＤＲＡＭを例として外部から入力される信号に同期して出力信号が出力される必要性について説明したが、これはシンクロナスＤＲＡＭに限らず、多くの半導体集積回路に共通していえることである。半導体集積回路の内部については、各半導体素子で所望の動作が行えるように各種の対策をとることが可能であるが、各半導体集積回路の内部での処理結果を出力する場合には、他の半導体素子との関係を規定する必要があり、出力のタイミングを一定にすることが重要である。
【００１２】
上述したような、各データ出力パッド６０〜６７までのリアル配線の長さの違いによる伝搬遅延（誤差）を単純に回避するには、ダミーの内部出力クロック配線（ダミー配線）４２、位相比較回路３、および、遅延制御回路（第１および第２の遅延制御回路）２１，２２をデータ出力パッドの数だけ設ければよいが、それでは回路面積や消費電力等の面で不利である。上述した従来技術の課題は、１つのチップの半導体集積回路（例えば、メモリチップ）における課題だけでなく、例えば、１つの回路基板の半導体集積回路モジュール（例えば、メモリモジュール）、さらには、複数の回路基板を含む半導体集積回路システム（例えば、メモリシステム）等においても同様である。
【００１３】
本発明は、上述した従来の半導体集積回路が有する課題に鑑み、対象とする複数の回路若しくはパッドが設けられた物理的な位置に関わらず、各回路若しくはパッドに対して位相同期した制御信号を供給することを目的とする。さらに、本発明は、半導体集積回路モジュールおよび半導体集積回路システムに対しても、同様に位相同期した制御信号を供給することを目的とする。
【００１４】
【課題を解決するための手段】
本発明の第１の形態によれば、クロック入力パッドに供給されるクロック信号と、遅延時間を制御する信号が供給される第１および第２の遅延制御回路と、該第１の遅延制御回路の出力信号がそれぞれリアル配線を介して供給される複数の対象回路と、前記第２の遅延制御回路のダミー出力信号がダミー配線手段を介して供給され、前記クロック入力パッドに供給されるクロック信号と該ダミー配線手段の出力信号の位相を比較して、その比較結果により前記第１および第２の遅延制御回路における前記遅延時間を制御する信号を出力する位相比較回路とを具備する半導体集積回路であって、前記半導体集積回路はシンクロナスＤＲＡＭであり、且つ、前記各対象回路は該シンクロナスＤＲＡＭのデータ出力バッファ回路であり、前記第１の遅延制御回路から出力されて、前記リアル配線を介して供給されるクロック信号は、前記各データ出力バッファ回路にイネーブル信号として供給され、そして、前記第１の遅延制御回路の出力端から前記複数の対象回路の各々の入力端までの各リアル配線の長さをそれぞれ等距離にすると共に、前記ダミー配線手段の配線負荷の大きさを該第１の遅延制御回路から１の該対象回路までのリアル配線の配線負荷の大きさに一致させるように構成したことを特徴とする半導体集積回路が提供される。
【００１５】
また、本発明の第２の形態によれば、クロック入力パッドに供給されるクロック信号と、遅延時間を制御する信号が供給される第１および第２の遅延制御回路と、該第１の遅延制御回路の出力信号がそれぞれリアル配線を介して供給される複数の対象回路と、前記第２の遅延制御回路のダミー出力信号がダミー配線手段を介して供給され、前記クロック入力パッドに供給されるクロック信号と該ダミー配線手段の出力信号の位相を比較して、その比較結果により前記第１および第２の遅延制御回路における前記遅延時間を制御する信号を出力する位相比較回路とを具備する半導体集積回路であって、前記半導体集積回路はシンクロナスＤＲＡＭであり、且つ、前記各対象回路は該シンクロナスＤＲＡＭのデータ出力バッファ回路であり、前記第１の遅延制御回路から出力されて、前記リアル配線を介して供給されるクロック信号は、前記各データ出力バッファ回路にイネーブル信号として供給され、そして、前記第１の遅延制御回路の出力端から前記複数の対象回路の入力端までのリアル配線を、対称性を有するツリー状にレイアウトすると共に、前記ダミー配線手段の配線負荷の大きさを該第１の遅延制御回路から任意の前記対象回路までのリアル配線の配線負荷の大きさに一致させるように構成したことを特徴とする半導体集積回路。
さらに、本発明の第３の形態によれば、クロック入力パッドに供給されるクロック信号と、遅延時間を制御する信号が供給される第１および第２の遅延制御回路と、該第１の遅延制御回路の出力信号がそれぞれリアル配線を介して供給される複数の対象回路と、前記第２の遅延制御回路のダミー出力信号がダミー配線手段を介して供給され、前記クロック入力パッドに供給されるクロック信号と該ダミー配線手段の出力信号の位相を比較して、その比較結果により前記第１および第２の遅延制御回路における前記遅延時間を制御する信号を出力する位相比較回路とを具備する半導体集積回路であって、前記半導体集積回路はシンクロナスＤＲＡＭであり、且つ、前記各対象回路は該シンクロナスＤＲＡＭのデータ出力バッファ回路であり、前記第１の遅延制御回路から出力されて、前記リアル配線を介して供給されるクロック信号は、前記各データ出力バッファ回路にイネーブル信号として供給され、そして、前記複数の対象回路は、複数のグループで構成され、該各グループは、前記第１の遅延制御回路の出力信号を受けるノードを有し、前記第１の遅延制御回路の出力端から前記複数のグループの各ノードまでの間のリアル配線を対称性を有するツリー状にレイアウトすると共に、前記ダミー配線手段の配線負荷の大きさを該第１の遅延制御回路から１の前記ノードまでのリアル配線の配線負荷の大きさに一致させるように構成したことを特徴とする半導体集積回路が提供される。
【００１７】
【発明の実施の形態】
本発明の半導体集積回路によれば、第１の遅延制御回路の出力端から複数の対象回路の各々の入力端までの各リアル配線の長さは、それぞれほぼ等距離になるように規定される。さらに、ダミー配線手段の配線負荷の大きさは、第１の遅延制御回路から１の対象回路までのリアル配線の配線負荷の大きさにほぼ一致するように設定される。
【００１８】
また、本発明の半導体集積回路モジュールによれば、第１の遅延制御回路の出力端から複数の対象半導体集積回路の各々の入力端までの各リアル配線の長さは、それぞれほぼ等距離に規定される。さらに、ダミー配線手段の配線負荷の大きさは、第１の遅延制御回路から１の対象半導体集積回路までのリアル配線の配線負荷の大きさにほぼ一致するように設定される。
【００１９】
さらに、本発明の半導体集積回路システムによれば、第１の遅延制御回路の出力端から複数の対象半導体集積回路モジュールの各々の入力端までの各リアル配線の長さは、それぞれほぼ等距離に規定される。さらに、ダミー配線手段の配線負荷の大きさは、第１の遅延制御回路から１の対象半導体集積回路モジュールまでのリアル配線の配線負荷の大きさにほぼ一致するように設定される。
【００２０】
これによって、対象回路（対象半導体集積回路、または、対象半導体集積回路モジュール）が設けられた物理的な位置に関わらず、各対象回路に対して位相同期した制御信号を供給することができる。
【００２１】
【実施例】
以下、図面を参照して本発明に係る半導体集積回路、半導体集積回路モジュール、および、半導体集積回路システムの実施例を説明する。
図４は本発明を適用した半導体集積回路の一実施例を示すブロック図であり、ＤＬＬ回路を概略的に示すものである。図４において、参照符号１はクロック入力パッド、１０はクロックバッファ回路、５０〜５７は出力バッファ回路（対象回路）、そして、６０〜６７はデータ出力パッド（ＤＱ０〜ＤＱ７）を示している。また、参照符号２１は第１の遅延制御回路、２２は第２の遅延制御回路、３は位相比較回路、４１は内部出力クロック配線（リアル配線）、そして、４２はダミーの内部出力クロック配線（ダミー配線）を示している。
【００２２】
図４に示されるように、クロック信号ＣＬＫ（Ａ：比較基準信号φｅｘｔ）は、クロック入力パッド１およびクロックバッファ回路１０を介して、第１の遅延制御回路２１、第２の遅延制御回路２２、および、位相比較回路３の一方の入力に供給されている。第１の遅延制御回路２１の出力信号（クロック信号）は、以下に詳述するように、それぞれリアル配線（４１）を介して各出力バッファ回路５０〜５７に供給されている。ここで、位相比較回路３の他方の入力には、ダミー配線４２を介して第２の遅延制御回路２２の出力（ダミーのクロック信号，Ｂ：比較対象信号φｏｕｔ）が供給され、位相比較回路３は、これら２つの入力信号の位相を比較して第１および第２の遅延制御回路２１，２２を制御するようになっている。なお、このＤＬＬ回路の詳細は後に図面を参照して詳述する。
【００２３】
図４に示されるように、前述した図２の半導体集積回路と同様に、出力回路５０〜５７およびデータ出力パッド６０〜６７は、チップ（メモリ・チップ）上の異なる位置に設けられている。この図４に示す本発明の第１実施例では、図２におけるリアル配線ＲＬ２の中央部にノードＮ１５を設け、該ノードＮ１５に対して遅延制御回路２１からのリアル配線ＲＬ１５を接続するようになっている。すなわち、図２におけるリアル配線ＲＬ２は、該リアル配線ＲＬ２の半分の長さを有する２つのリアル配線ＲＬ１２およびＲＬ１３に分割される。従って、遅延制御回路（第１の遅延制御回路）２１の出力端とノードＮ１５との間にリアル配線ＲＬ１５が配置され、ノードＮ１５とノードＮ１２との間にリアル配線ＲＬ１２が配置され、また、ノードＮ１２とノードＮ１１との間にリアル配線ＲＬ１１が配置される。さらに、ノードＮ１５とノードＮ１３との間にリアル配線ＲＬ１３が配置され、また、ノードＮ１３とノードＮ１４との間にリアル配線ＲＬ１４が配置される。ここで、各リアル配線の長さは、ＲＬ１２＝ＲＬ１３（＝１／２ＲＬ２）、および、ＲＬ１１＝ＲＬ１４が成り立つように規定されている。
【００２４】
このとき、ダミー配線（４２）の長さＤＬ１を、例えば、リアル配線（４１）の長さをＲＬ１５＋ＲＬ１３（または、ＲＬ１５＋ＲＬ１２）に設定することにより、バッファ出力回路５２，５５，５１，５６（データ出力パッド６２，６５，６１，６６）に供給される内部クロックの立ち上がり（または、立ち下がり）のタイミングをクロック信号Ａの立ち上がり（または、立ち下がり）のタイミングと一致させることができ、これらバッファ出力回路それぞれに対する内部クロックの供給タイミングの誤差を無くすことができる。この場合、バッファ出力回路５３，５４，５０，５７（データ出力パッド６３，６４，６０，６７）では、リアル配線の長さＲＬ１４（ＲＬ１１）に対応するダミー配線が設けられていないために、該リアル配線に対応する伝搬遅延（誤差）が生じることになる。ただし、これらのデータ出力パッド６３，６４，６０，６７における誤差は、前述した図２におけるデータ出力パッド６０，６７等における誤差よりは小さなものになっており、改善効果は得られる。
【００２５】
すなわち、本実施例では、第１の遅延制御回路２１の出力端から各出力回路（対象回路）５０〜５７の入力端までの各リアル配線（４１）を、対称性を有するツリー状として規定し、ダミー配線（４２）の長さＤＬを該第１の遅延制御回路から任意の出力回路までのリアル配線の距離にほぼ一致させるようになっている。
【００２６】
図５は本発明を適用した半導体集積回路の他の実施例を示すブロック図であり、上述した図４の実施例を改善したものである。ここで、第１の遅延制御回路２１，第２の遅延制御回路２２，および，位相比較回路３等の構成は、上述した図４の実施例と同様である。ここで、第１の遅延制御回路２１の出力端とノードＮ２７との間にリアル配線ＲＬ２７が配置され、ノードＮ２７とノードＮ２５との間にリアル配線ＲＬ２５が配置され、また、ノードＮ２７とノードＮ２６との間にリアル配線ＲＬ２６が配置される。さらに、ノードＮ２５とノードＮ２１との間にリアル配線ＲＬ２１が配置され、ノードＮ２５とノードＮ２２との間にリアル配線ＲＬ２２が配置され、また、ノードＮ２６とノードＮ２３との間にリアル配線ＲＬ２３が配置され、そして、ノードＮ２６とノードＮ２４との間にリアル配線ＲＬ２４が配置されている。
【００２７】
図５に示されるように、本実施例では、第１の遅延制御回路２１の出力端から各出力バッファ回路５０〜５７の入力端までの各リアル配線（４１）の長さを等距離になるように規定している。すなわち、リアル配線（４１）の長さＲＬ２５はＲＬ２６と等しく（ＲＬ２５＝ＲＬ２６）、また、リアル配線（４１）の長さＲＬ２１，ＲＬ２２，ＲＬ２３，ＲＬ２４は全て等しく（ＲＬ２１＝ＲＬ２２＝ＲＬ２３＝ＲＬ２４）なるように規定されている。
【００２８】
従って、出力バッファ回路５０，５７（出力パッド６０，６７）までのリアル配線の長さはＲＬ２７＋ＲＬ２５＋ＲＬ２１，出力バッファ回路５１，５６（出力パッド６１，６６）までのリアル配線の長さはＲＬ２７＋ＲＬ２５＋ＲＬ２２，出力バッファ回路５２，５５（出力パッド６２，６５）までのリアル配線の長さはＲＬ２７＋ＲＬ２６＋ＲＬ２３，そして，出力バッファ回路５３，５４（出力パッド６３，６４）までのリアル配線の長さはＲＬ２７＋ＲＬ２６＋ＲＬ２４になり、ＲＬ２５＝ＲＬ２６，且つ，ＲＬ２１＝ＲＬ２２＝ＲＬ２３＝ＲＬ２４であるため、第１の遅延制御回路２１の出力端から各出力バッファ回路５０〜５７の入力端までの各リアル配線の長さが等距離になる。
【００２９】
さらに、ダミー配線４２の長さＤＬ２を上記第１の遅延制御回路２１の出力端から各出力バッファ回路５０〜５７の入力端までのリアル配線の長さＲＬ２７＋ＲＬ２５＋ＲＬ２１（＝ＲＬ２７＋ＲＬ２５＋ＲＬ２２＝ＲＬ２７＋ＲＬ２６＋ＲＬ２３＝ＲＬ２７＋ＲＬ２６＋ＲＬ２４）に一致させることにより、全ての出力パッド６０〜６７における出力タイミング、例えば、ＳＤＲＡＭにおける読み出しデータの出力タイミングを同期させることができる。なお、図５の構成において、第２の遅延制御回路２２およびダミー配線４２を取り除き、その代わりにノードＮ２４の信号を位相比較回路３の他方の入力とし、一方の入力であるクロック入力パッド１からの信号（外部クロックＣＬＫ）と比較する方法も考えられるが、この方法では、ノードＮ２４の信号と位相比較回路３の他方の入力信号との間に遅延が生じることがないようにするため、ノードＮ２４を位相比較回路３の他方の入力端に近接して配置する必要がありレイアウトの制限が大きくなる。また、ノードＮ２４と位相比較回路３とを近接して配置すると、そのための配線遅延により外部クロックと各出力回路５０〜５７に入力される内部クロックとの同期が取れなくなってしまう。従って、本発明では、第２の遅延制御回路２２およびダミー配線４２を設けた構成としている。
【００３０】
図６は本発明の半導体集積回路における遅延制御回路（遅延部）２１，２２の一構成例を説明するための図であり、同図（ａ）は１ビット分のディレイ回路の構成を示し、同図（ｂ）は該１ビット分のディレイ回路の動作のタイムチャートを示し、そして、同図（ｃ）は１ビット分のディレイ回路を複数段接続した時の構成と動作説明を示すものである。
【００３１】
図６（ａ）に示されるように、１ビット分のディレイ回路は２個のＮＡＮＤゲート４０１と４０２、および、インバータ４０３を備えて構成される。この１ビット分のディレイ回路の動作を図６（ｂ）を参照して説明すると、入力φＥは活性化信号（イネーブル信号）で、高レベル“Ｈ”の時にディレイ回路が動作する。図６（ｂ）では、イネーブル信号φＥが高レベル“Ｈ”になって信号のアクセスが可能になった状態が示されている。なお、図６（ｂ）において、ＩＮは１ビット分のディレイ回路への入力信号を示し、また、φＮは複数段接続されたディレイ回路のうち隣接する右側のディレイ回路からの信号、ＯＵＴは１ビット分のディレイ回路の出力信号、そして、４ａ−１および４ａ−２は図６（ａ）の回路において対応するノードの波形を示している。従って、ＯＵＴは左側に隣接する１ビット分のディレイ回路における信号φＮに対応する。
【００３２】
信号φＮが低レベル“Ｌ”の時には、出力信号ＯＵＴは常に低レベル“Ｌ”になり、また、信号φＮが高レベル“Ｈ”で信号φＥが低レベル“Ｌ”の時には、出力信号ＯＵＴは高レベル“Ｈ”になる。信号φＮが高レベル“Ｈ”で信号φＥが高レベル“Ｈ”の時に、入力信号ＩＮが低レベル“Ｌ”であれば出力信号ＯＵＴは高レベル“Ｈ”になり、ＩＮが高レベル“Ｈ”であれば低レベル“Ｌ”になる。
【００３３】
図６（ａ）の回路によれば、イネーブル信号φＥが高レベル“Ｈ”の状態で入力信号ＩＮが立ち上がると、その入力信号は矢印の経路に伝播するが、イネーブル信号φＥが低レベル“Ｌ”の状態では、入力信号ＩＮが出力ＯＵＴに矢印の経路で伝播しないようになっている。
図６（ｃ）は、図６（ａ）に示す１ビット分のディレイ回路を複数段カスケード接続した例であり、実際のディレイ回路に相当する。ここで、図６（ｃ）では３段しか描いていないが、実際には多数段接続されている。また、イネーブル信号φＥの信号線は、回路要素毎に、φＥ−１、φＥ−２、φＥ−３のように複数本あり、これらの信号はディレイ制御回路によって制御される。なお、図６（ａ）〜（ｃ）に示すディレイ制御回路は、図４および図５では遅延制御回路２１，２２に含めて描かれている。
【００３４】
図６（ｃ）では、中央の１ビット分のディレイ回路が活性化されており、イネーブル信号φＥ−２が高レベル“Ｈ”になっている。この場合、入力信号ＩＮが低レベル“Ｌ”から高レベル“Ｈ”に変化すると、左端の１ビット分のディレイ回路と右端の１ビット分のディレイ回路のイネーブル信号φＥ−１およびφＥ−３は低レベル“Ｌ”であるから、太線のように入力信号ＩＮはＮＡＮＤゲート４０１−１および４０１−３で止められてしまう。
【００３５】
一方、活性化されている中央の１ビット分のディレイ回路のイネーブル信号φＥ−２は高レベル“Ｈ”レベルであるから、入力信号ＩＮはＮＡＮＤゲート４０１−２を通過する。右側の１ビット分のディレイ回路の出力信号ＯＵＴは高レベル“Ｈ”であるから、入力信号ＩＮはＮＡＮＤゲート４０２−２も通過して、出力信号ＯＵＴとして低レベル“Ｌ”の信号が伝達されることになる。上記のように、右側の出力信号ＯＵＴ、すなわち、イネーブル信号φＮが低レベル“Ｌ”の時には、出力信号ＯＵＴは常に低レベル“Ｌ”になるので、この低レベル“Ｌ”の信号が左側の１ビット分のディレイ回路のＮＡＮＤゲートおよびインバータに順次伝達され、最終的な出力信号として取り出される。
【００３６】
このように、活性化された１ビット分のディレイ回路を介して、入力信号ＩＮは折り返されるように信号伝達され、最終的な出力信号になる。つまり、どの部分のイネーブル信号φＥを高レベル“Ｈ”にするかにより、ディレイ量を制御することができる。１ビット分のディレイ量は、ＮＡＮＤゲートとインバータの合計の信号伝搬時間で決定され、この時間がＤＬＬ回路のディレイ単位時間になり、そして、全体のディレイ時間は、１ビット分のディレイ量に通過する段数を乗じた量になる。
【００３７】
図７は本発明の半導体集積回路における遅延制御回路（制御部）の一構成例を説明するための図である。
図７に示されるように、ディレイ制御回路も点線で囲った１ビット分のディレイ制御回路４３０−２をディレイ回路の段数分接続した構成になっており、各段の出力がディレイ回路の各段のイネーブル信号φＥになる。
【００３８】
具体的に、１ビット分のディレイ制御回路４３０−２は、ＮＡＮＤゲート４３２−２と、インバータ４３３−２で構成されるフリップフロップの両端にそれぞれ直列に接続されたトランジスタ４３５−２、４３７−２、４３８−２、４３９−２、および、ＮＯＲゲート４３１−２を有している。トランジスタ４３８−２のゲートは、前段の１ビット分のディレイ制御回路のノード５ａ−２に、トランジスタ４３９−２のゲートは、後段の１ビット分のディレイ制御回路のノード５ａ−５に接続されて、前段と後段の信号を受けるようになっている。一方、直列接続されている他方のトランジスタには、カウントアップする時のセット信号φＳＥおよびφＳＯと、カウントダウンする時のリセット信号φＲＥおよびφＲＯが１ビット置きの回路に接続されている。
【００３９】
図７に示されるように、中央の１ビット分のディレイ制御回路４３０−２では、トランジスタ４３５−２のゲートにセット信号φＳＯが供給され、トランジスタ４３７−２にリセット信号φＲＯが供給され、また、ディレイ制御回路４３０−２の前段および後段の両側の回路の各対応するトランジスタのゲートにはそれぞれセット信号φＳＥおよびリセット信号φＲＥが供給されている。また、ＮＯＲゲート４３１−２には、左側の（前段の）回路のノード５ａ−１と回路４３０−２のノード５ａ−４の信号が入力される構成になっている。なお、φＲはディレイ制御回路をリセットする信号で、電源投入後に一時的に低レベル“Ｌ”レベルになり、その後は高レベル“Ｈ”に固定される。
【００４０】
図８は図７の遅延制御回路の動作を説明するためのタイミング図である。
図８に示されるように、まず、リセット信号φＲが一時的に低レベル“Ｌ”になり、ノード５ａ−１，５ａ−３，５ａ−５が高レベル“Ｈ”、また、５ａ−２，５ａ−４，５ａ−６が低レベル“Ｌ”にリットされる。そして、カウントアップする時には、カウントアップ信号（セット信号）φＳＥおよびφＳＯが交互に高レベル“Ｈ”と低レベル“Ｌ”を繰り返す。
【００４１】
セット信号φＳＥが低レベル“Ｌ”から高レベル“Ｈ”になると、ノード５ａ−１は接地されて低レベル“Ｌ”になり、また、ノード５ａ−２は高レベル“Ｈ”に変化する。ノード５ａ−２が高レベル“Ｈ”に変化したのを受けて、出力信号（イネーブル信号）φＥ−１は高レベル“Ｈ”から低レベル“Ｌ”に変化する。この状態はフリップフロップにラッチされるので、セット信号φＳＥが低レベル“Ｌ”に戻ったとしても、イネーブル信号φＥ−１は低レベル“Ｌ”のままである。そして、ノード５ａ−１が低レベル“Ｌ”に変化したことを受けて、イネーブル信号（出力信号）φＥ−２が低レベル“Ｌ”から高レベル“Ｈ”に変化する。ノード５ａ−２が高レベル“Ｈ”に変化したのでトランジスタ４３８─２はオン状態になり、セット信号φＳＯが低レベル“Ｌ”から高レベル“Ｈ”になると、ノード５ａ−３は接地されて低レベル“Ｌ”に、また、ノード５ａ−４は高レベル“Ｈ”に変化する。さらに、ノード５ａ−４が高レベル“Ｈ”に変化したのを受けて、イネーブル信号φＥ−２は高レベル“Ｈ”から低レベル“Ｌ”に変化する。この状態はフリップフロップにラッチされるので、セット信号φＳＯが低レベル“Ｌ”に戻ったとしても、イネーブル信号φＥ−２は低レベル“Ｌ”のままである。
【００４２】
そして、ノード５ａ−３が低レベル“Ｌ”に変化したことを受けて、イネーブル信号φＥ−３が低レベル“Ｌ”から高レベル“Ｈ”に変化する。図８では、セット信号φＳＥおよびφＳＯが１パルスずつ出ているだけであるが、ディレイ制御回路が何段にも接続されており、セット信号φＳＥおよびφＳＯが交互に高レベル“Ｈ”と低レベル“Ｌ”を繰り返せば、出力信号（イネーブル信号）φＥが高レベル“Ｈ”になる段の位置が順次右側にシフトする。従って、位相比較回路３の比較結果によりディレイ量を増加させる必要がある場合には、交互にセット信号φＳＥおよびφＳＯのパルスを入力すればよい。
【００４３】
カウントアップ信号（セット信号）φＳＥおよびφＳＯと、カウントダウン信号（リセット信号）φＲＥおよびφＲＯとが出力されない状態、すなわち低レベル“Ｌ”である状態が維持されれば、イネーブル信号φＥは高レベル“Ｈ”になる段の位置は固定される。従って、位相比較回路３の比較結果によりディレイ量を維持する必要がある場合には、信号φＳＥ、φＳＯ、φＲＥおよびφＲＯのパルスを入力しないようにする。
【００４４】
カウントダウンする時には、リセット信号φＲＥおよびφＲＯのパルスを交互に入力すると、カウントアップ時と逆に出力φＥが高レベル“Ｈ”になる段の位置が順次左側にシフトする。
以上説明したように、図７に示したディレイ制御回路では、パルスを入力することにより、イネーブル信号φＥが高レベル“Ｈ”になる段の位置を１つずつ移動させることが可能であり、これらのイネーブル信号φＥで図６（ｃ）に示したディレイ回路を制御すればディレイ量を１単位ずつ制御することができる。なお、図７に示すディレイ制御回路（制御部）は、図４および図５では、位相比較回路３に含めて描かれている。
【００４５】
図９は本発明の半導体集積回路における位相比較回路（位相比較部）の一構成例を説明するための図であり、図１０は図９の位相比較回路の動作を説明するためのタイミング図である。
位相比較回路（３）は、図９に示す位相比較部と後述する図１１に示す増幅回路部の２つの回路部分で構成されている。
【００４６】
図９において、参照符号φｏｕｔおよびφｅｘｔは、この位相比較回路で比較する出力信号と外部クロック信号を示し、信号φｅｘｔを基準として信号φｏｕｔの位相が判定され、また、φａ〜φｅは増幅回路に接続される出力信号を示している。
図９に示されるように、位相比較回路３の位相比較部は、２個のＮＡＮＤゲートで構成されたフリップフロップ回路４２１並びに４２２、その状態をラッチするラッチ回路４２５並びに４２６、ラッチ回路の活性化信号を生成する回路４２４、および、外部クロック信号φｅｘｔの位相許容値を得る１ディレイ分のディレイ回路４２３を備えて構成されている。
【００４７】
図１０（ａ）は比較対象信号φｏｕｔが比較基準信号φｅｘｔよりも位相が進んでいる場合、すなわち、信号φｏｕｔが信号φｅｘｔより先に低レベル“Ｌ”から高レベル“Ｈ”になる場合を示している。信号φｏｕｔと信号φｅｘｔが共に低レベル“Ｌ”の時には、フリップフロップ回路４２１および４２２のノード６ａ−２、６ａ−３、６ａ−４、６ａ−５は全て高レベル“Ｈ”になっている。信号φｏｕｔが低レベル“Ｌ”から高レベル“Ｈ”に変化すると、ノード６ａ−２および６ａ−４は共に高レベル“Ｈ”から低レベル“Ｌ”に変化する。その後、信号φｅｘｔが低レベル“Ｌ”から高レベル“Ｈ”になり、また、１ディレイ分遅れてノード６ａ−１が低レベル“Ｌ”から高レベル“Ｈ”になるが、フリップフロップの両端の電位はすでに確定しているので、何ら変化は生じない。結局、ノード６ａ−２は低レベル“Ｌ”、ノード６ａ−３は高レベル“Ｈ”、ノード６ａ−４は低レベル“Ｌ”、そして、ノード６ａ−５は高レベル“Ｈ”を維持する。
【００４８】
一方、信号φｅｘｔが低レベル“Ｌ”から高レベル“Ｈ”に変化したのに応じて、回路４２４の出力信号φａは低レベル“Ｌ”から高レベル“Ｈ”に変化し、ノード６ａ−６には、一時的に高レベル“Ｈ”レベルになるパルスが印加される。このノード６ａ−６はラッチ回路４２５および４２６のＮＡＮＤゲートの入力となっているので、該ＮＡＮＤゲートが一時的に活性化されて、フリップフロップ回路４２１および４２２の両端の電位状態をラッチ回路４２５および４２６に取り込むことになる。最終的には、出力信号φｂが高レベル“Ｈ”、出力信号φｃが低レベル“Ｌ”、出力信号φｄが高レベル“Ｈ”、そして、出力信号φｅが低レベル“Ｌ”になる。
【００４９】
次に、図１０（ｂ）は比較対象信号φｏｕｔと比較基準信号φｅｘｔの位相がほぼ同じで、信号φｏｕｔが信号φｅｘｔとほぼ同時に低レベル“Ｌ”から高レベル“Ｈ”になる場合を示している。信号φｏｕｔの立ち上がり時点とノード６ａ−１の立ち上がり時点との時間差内に、信号φｏｕｔが低レベル“Ｌ”から高レベル“Ｈ”に変化した時、まず、信号φｅｘｔが低レベル“Ｌ”から高レベル“Ｈ”になることによってフリップフロップ４２１のノード６ａ−３が低レベル“Ｌ”から高レベル“Ｈ”に変化する。フリップフロップ４２２では、ノード６ａ−１が低レベル“Ｌ”のままなので、逆に、ノード６ａ−４が高レベル“Ｈ”から低レベル“Ｌ”に変化する。その後、ノード６ａ−１が高レベル“Ｈ”から低レベル“Ｌ”に変化するが、フリップフロップ４２２の状態はすでに決まっているので、何ら変化は生じない。その後、ノード６ａ−６が一時的に高レベル“Ｈ”になるので、ラッチ回路にはこの状態が記憶され、結局、出力信号φｂが低レベル“Ｌ”、出力信号φｃが高レベル“Ｈ”、出力信号φｄが高レベル“Ｈ”、そして、出力信号φｅが低レベル“Ｌ”になる。
【００５０】
更に、（ｃ）は比較対象信号φｏｕｔが比較基準信号φｅｘｔよりも位相が遅れており、φｏｕｔがφｅｘｔより後に低レベル“Ｌ”から高レベル“Ｈ”になる場合を示している。この場合は、φｅｘｔによって２個のフリップフロップ回路４２１と４２２に変化が生じて、６ａ−３と６ａ−５が高レベル“Ｈ”から低レベル“Ｌ”に変化する。そして、最終的には、φｂが低レベル“Ｌ”、φｃが高レベル“Ｈ”、φｄが低レベル“Ｌ”、φｅが高レベル“Ｈ”になる。
【００５１】
このように、信号（比較基準信号）φｅｘｔの立ち上がり時間を基準として、信号（比較対象信号）φｏｕｔの立ち上がり時間がそれ以前に高レベル“Ｈ”になったか、ほぼ同時であったか、或いは、遅れて高レベル“Ｈ”になったかを検出することが可能になる。これらの検出結果を出力信号φｂ、φｃ、φｄ、および、φｅの値としてラッチしておき、その値に基づいてディレイ制御回路をカウントアップするか、カウントダウンするかを決めることになる。
【００５２】
図１１は本発明の半導体集積回路における位相比較回路（増幅回路部）の一構成例を説明するための図であり、図１２は図１１の位相比較回路におけるＪＫフリップフロップの動作を説明するためのタイミング図である。
図１１に示されるように、位相比較回路３の増幅回路部は、ＪＫフリップフロップ４２７と、ＮＡＮＤゲートおよびインバータで構成される増幅部４２８との２つの部分を備えて構成されている。ＪＫフリップフロップ４２７には、図９の位相比較部からの出力信号φａが入力され、信号φａが低レベル“Ｌ”であるか高レベル“Ｈ”であるかに応じてノード７ａ−９および７ａ−１１の電位が交互に低レベル“Ｌ”と高レベル“Ｈ”を繰り返す仕組みになている。増幅部４２８は、ＪＫフリップフロップ４２７の出力信号と、信号φｂおよびφｄの信号を受けて増幅して出力する。
【００５３】
まず、ＪＫフリップフロップ４２７の動作を図１２のタイミングチャートを参照して説明する。時間Ｔ１で、信号φａが高レベル“Ｈ”から低レベル“Ｌ”に変化すると、ノード７ａ−１および７ａ−１０が低レベル“Ｌ”から高レベル“Ｈ”に変化する。一方、ノード７ａ−１の変化に応じて、ノード７ａ−５，７ａ−６および７ａ−７が変化するが、信号φａが低レベル“Ｌ”であるために、ノード７ａ−８は変化しない。結局、出力（ノード）７ａ−９は変化せず、出力７ａ−１１のみが低レベル“Ｌ”から高レベル“Ｈ”になる。次に、時間Ｔ２になって、φａが低レベル“Ｌ”から高レベル“Ｈ”に変化すると、時間Ｔ１での動きと逆にノード７ａ−８は高レベル“Ｈ”から低レベル“Ｌ”に、７ａ−１０は７ａ−７が変化しないので変化せず、出力７ａ−９は低レベル“Ｌ”から高レベル“Ｈ”に変化し、出力７ａ−１１は変化しない。このように、ＪＫフリップフロップ回路４２７は、信号φａの動きに応じて出力７ａ−９および７ａ−１１が交互に高レベル“Ｈ”と低レベル“Ｌ”を繰り返す動きをする。
【００５４】
図１３は図１１の位相比較回路における増幅回路部の動作を説明するためのタイミング図（カウントアップ時）であり、図１４は図１１の位相比較回路における増幅回路部の動作を説明するためのタイミング図（カウント維持時）であり、そして、図１５は図１１の位相比較回路における増幅回路部の動作を説明するためのタイミング図（カウントダウン時）である。次に、増幅部４２８の動作を、図１３〜図１５を参照して説明する。
【００５５】
図１３は、比較基準信号φｅｘｔの立ち上がりに対して、比較対象信号φｏｕｔが先に低レベル“Ｌ”から高レベル“Ｈ”になる場合を示している。この場合の位相比較部からの入力信号は、信号φｂが高レベル“Ｈ”、信号φｃが低レベル“Ｌ”、信号φｄが高レベル“Ｈ”、そして、信号φｅが低レベル“Ｌ”である。結局、ノード７ａ−１２が高レベル“Ｈ”になり、ノード７ａ−１３が低レベル“Ｌ”に固定され、セット信号φＳＯおよびφＳＥはＪＫフリップフロップの状態に応じて変化するが、リセット信号φＲＯおよびφＲＥは７ａ−１３が低レベル“Ｌ”のために変化しない。
【００５６】
図１４は、比較対象信号φｏｕｔが比較基準信号φｅｘｔとほぼ同時に低レベル“Ｌ”から高レベル“Ｈ”になる場合を示している。この場合の位相比較部からの入力信号は、信号φｂが低レベル“Ｌ”、信号φｃが高レベル“Ｈ”、信号φｄが高レベル“Ｈ”、そして、信号φｅが低レベル“Ｌ”である。結局、ノード７ａ−１２および７ａ−１３が低レベル“Ｌ”に固定され、リセット信号φＳＯおよびφＳＥはＪＫフリップフロップの出力が増幅部に影響することはなく、信号φＳＯ，φＳＥ，φＲＯおよびφＲＥは低レベル“Ｌ”に固定されたままになる。
【００５７】
図１５は、比較対象信号φｏｕｔが比較基準信号φｅｘｔの立ち上がりに対して遅れて低レベル“Ｌ”から高レベル“Ｈ”になる場合を示している。この場合の位相比較部からの入力信号は、信号φｂが低レベル“Ｌ”、信号φｃが高レベル“Ｈ”、信号φｄが低レベル“Ｌ”、そして、信号φｅが高レベル“Ｈ”である。結局、ノード７ａ−１２が低レベル“Ｌ”に固定され、ノード７ａ−１３が高レベル“Ｈ”に固定され、リセット信号φＲＯおよびφＲＥはＪＫフリップフロップの状態に応じて変化するが、セット信号φＳＯおよびφＳＥはノード７ａ−１３が低レベル“Ｌ”のために変化しない。
【００５８】
図１６は本発明に係る半導体集積回路が適用される一例としてのシンクロナスＤＲＡＭの構成を示す図であり、図１７は図１６のシンクロナスＤＲＡＭの動作を説明するためのタイミング図である。
本発明が適用される半導体集積回路の一例としてのシンクロナスＤＲＡＭ（ＳＤＲＡＭ）は、例えば、パイプライン方式が採用され、１６Ｍ・２バンク・８ビット幅のものとして構成されている。
【００５９】
図１６に示されるように、ＳＤＲＡＭは、汎用ＤＲＡＭのＤＲＡＭコア１０８ａ、１０８ｂの他に、クロックバッファ１０１、コマンドデコーダ１０２、アドレスバッファ／レジスタ＆バンクアドレスセレクト（アドレスバッファ）１０３、Ｉ／Ｏデータバッファ／レジスタ１０４、制御信号ラッチ１０５ａ，１０５ｂ、モードレジスタ１０６、コラムアドレスカウンタ１０７ａ，１０７ｂを備えている。ここで、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ端子は、従来の動作とは異なり、その組み合わせで各種コマンドを入力することによって動作モードが決定されるようになっている。各種コマンドは、コマンドデコーダで解読されて、動作モードに応じて各回路を制御することになる。また、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ信号は、制御信号ラッチ１０５ａと１０５ｂにも入力されて次のコマンドが入力されるまで、その状態がラッチされる。
【００６０】
アドレス信号は、アドレスバッファ１０３で増幅されて各バンクのロードアドレスとして使用される他、コラムアドレスカウンタ１０７ａおよび１０７ｂの初期値として使用される。
クロックバッファ１０１は、内部クロック生成回路１２１および出力タイミング制御回路１２２を備えている。内部クロック生成回路１２１は、外部クロックＣＬＫから通常の内部クロック信号を生成するものであり、また、出力タイミング制御回路１２２は、前述したようなＤＬＬを適用して正確な遅延制御（位相制御）を行ったクロック信号を発生するためのものである。
【００６１】
Ｉ／Ｏデータバッファ／レジスタ１０４は、データ入力バッファ１３およびデータ出力バッファ５（出力回路５０〜５７）を備え、ＤＲＡＭコア１０８ａおよび１０８ｂから読み出された信号は、データ出力バッファ５により所定のレベルに増幅され、出力タイミング制御回路１２２からのクロック信号に従ったタイミングでデータがパッドＤＱ０〜ＤＱ７を介して出力される。また、入力データに関しても、パッドＤＱ０〜ＤＱ７から入力されたデータは、データ入力バッファ１３を介して取り込まれる。ここで、本発明の半導体集積回路が対象としているリアル配線（ＲＬ）は、この出力タイミング制御回路１２２から各データ出力バッファ５までの配線に対応している。
【００６２】
上記のＳＤＲＡＭの読み取り動作を図１７を参照して説明する。
まず、外部クロックＣＬＫは、このＳＤＲＡＭが使用されるシステムから供給される信号であり、このＣＬＫの立ち上がりに同期して、各種コマンド、アドレス信号、入力データを取込み、又は出力データを出力するように動作する。
ＳＤＲＡＭからデータを読み出す場合、コマンド信号（／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ信号）の組み合わせからアクティブ（ＡＣＴ）コマンドをコマンド端子に入力し、アドレス端子にはローアドレス信号を入力する。このコマンド、ローアドレスが入力されると、ＳＤＲＡＭは活性状態になり、ローアドレスに応じたワード線を選択して、ワード線上のセル情報をビット線に出力し、センスアンプで増幅する。
【００６３】
さらに、ローアドレスに関係した部分の動作時間（ｔＲＣＤ）後に、リードコマンド（Ｒｅａｄ）とコラムアドレスを入力する。コラムアドレスに従って、選択されたセンスアンプデータをデータバス線に出力し、データバスアンプで増幅し、出力バッファでさらに増幅して出力端子（ＤＱ）にデータが出力される。これら一連の動作は汎用ＤＲＡＭとまったく同じ動作であるが、ＳＤＲＡＭの場合、コラムアドレスに関係する回路がパイプライン動作するようになっており、リードデータは毎サイクル連続して出力されることになる。これにより、データ転送速度は外部クロックの周期になる。
【００６４】
ＳＤＲＡＭでのアクセス時間には３種類あり、いずれもＣＬＫの立ち上がり時点を基準にして定義される。図１７において、ｔＲＡＣはローアドレスアクセス時間、ｔＣＡＣはコラムアドレスアクセス時間、ｔＡＣはクロックアクセス時間を示している。このＳＤＲＡＭを高速メモリシステムで使用する場合、コマンドを入力してから最初にデータが得られるまでの時間であるｔＲＡＣやｔＣＡＣも重要であるが、図３で説明したように、クロックアクセス時間ｔＡＣも重要なものである。
【００６５】
図１８は図１６のシンクロナスＤＲＡＭの要部構成を概略的に示すブロック図であり、ＳＤＲＡＭにおけるパイプライン動作を説明するためのもので、一例としてパイプが３段設けられている場合を示している。
ＳＤＲＡＭでのコラムアドレスに関係する処理回路は、処理の流れに沿って複数段に分割されており、分割された各段の回路をパイプと呼んでいる。
【００６６】
クロックバッファ１０１は、図１６を参照して説明したように、内部クロック生成回路１２１および出力タイミング制御回路１２２を備え、内部クロック生成回路１２１の出力（通常の内部クロック信号）がパイプ−１およびパイプ−２に供給され、出力タイミング制御回路１２２の出力（位相制御された内部クロック信号）がパイプ−３の出力回路５（データ出力バッファ：５０〜５７）に供給されるようになっている。
【００６７】
各パイプは供給された内部クロック信号に従って制御され、各パイプの間には、パイプ間の信号の伝達タイミングを制御するスイッチが設けられており、これらのスイッチも、クロックバッファ１０１（内部クロック生成回路１２１）で生成された内部クロック信号により制御される。
図１８に示す例では、パイプ−１において、コラムアドレスバッファ１１６でアドレス信号を増幅してコラムデコーダ１１８にアドレス信号を送り、コラムデコーダ１１８で選択されたアドレス番地に相当するセンスアンプ回路１１７の情報をデータバスに出力し、データバスの情報をデータバスアンプ１１９で増幅するまで行われる。また、パイプ−２にはデータバス制御回路１２０のみが設けられ、パイプ−３はＩ／Ｏバッファ１０４（出力回路５）で構成されている。なお、Ｉ／Ｏバッファ１０４におけるデータ入力バッファ１３は図１８では省略されている。
【００６８】
そして、各パイプ内の回路も、クロックサイクル時間内で動作完了するならば、パイプとパイプとの間にあるスイッチをクロック信号に同期して開閉することで、リレー式にデータを送り出す。これにより、各パイプでの処理が並行に行われることになり、出力端子にはクロック信号に同期して連続的にデータが出力されることになる。
【００６９】
図１９は本発明に係る半導体集積回路における出力回路（データ出力バッファ回路：５，５０〜５７）の一構成例を説明するための図である。図１８および図１９に示されるように、図１９におけるＤａｔａ１およびＤａｔａ２は、セルアレイ１１５から読み出され、センスアンプ１１７とデータバスアンプ１１９とデータバス制御回路１２０を介して出力された記憶データに対応する信号であり、Ｄａｔａ１およびＤａｔａ２は、出力データが高レベル“Ｈ”の場合には共に低レベル“Ｌ”であり、出力データが低レベル“Ｌ”の場合には共に高レベル“Ｈ”である。なお、出力データが高レベル“Ｈ”でも低レベル“Ｌ”でもないハイインピーダンス状態（ハイゼット状態）をとることも可能であり、その場合にはデータバス制御回路１２０において、Ｄａｔａ１が高レベル“Ｈ”に、Ｄａｔａ２が低レベル“Ｌ”になるように変換される。信号φｏｅは、出力タイミング制御回路１２２（第１の遅延制御回路２１）の出力信号（クロック信号）に対応するもので、出力回路５（５０〜５７）のイネーブル信号として機能するものである。
【００７０】
クロック信号φｏｅが高レベル“Ｈ”になると、Ｄａｔａ１とＤａｔａ２の情報がデータ出力パッド６（６０〜６７）に現出するように動作する。例えば、データ出力パッド６に高レベル“Ｈ”を出力する場合を想定すると、クロック信号φｏｅが低レベル“Ｌ”から高レベル“Ｈ”に変化し、ノード８ａ−１が低レベル“Ｌ”に、ノード８ａ−２が高レベル“Ｈ”になって、トランスファーゲートがオンしてＤａｔａ１およびＤａｔａ２がノード８ａ−３および８ａ−６に伝達される。その結果、ノード８ａ−５が低レベル“Ｌ”に、ノード８ａ−８が高レベル“Ｈ”になると、出力用のＰチャンネルトランジスタ８１はオンとなり、また、Ｎチャンネルトランジスタ８２はオフとなって、データ出力パッド６には高レベル“Ｈ”の出力が現れることになる。また、クロック信号φｏｅが低レベル“Ｌ”になると、トランスファーゲートはオフして、それまでの出力状態が保持される。
【００７１】
以上の説明では、本発明の半導体集積回路をシンクロナスＤＲＡＭとして説明したが、本発明はシンクロナスＤＲＡＭに限らず、外部から入力される信号に同期して出力信号が出力される半導体集積回路であればどのようなものにも適用可能である。
図２０は本発明に係る半導体集積回路におけるダミーの内部出力クロック配線４２（ダミー配線ＤＬ）の一構成例を説明するための図である。図２０から明らかなように、ダミー配線ＤＬは、例えば、チップ上に形成され、リアル配線（ＲＬ）と同じ線幅の配線により形成されている。なお、以下に説明する半導体集積回路モジュールにおけるダミーの内部出力クロック配線２４２および半導体集積回路システムにおけるダミーの内部出力クロック配線３４２に関しても、同様に、モジュール上或いは回路基板上にダミー用の配線を設けることになる。なお、このダミー配線の代わりに、所定の値を有する容量素子或いは抵抗素子等を組み合わせて代用することも可能である。
【００７２】
図２１は本発明を適用したメモリモジュール（ＳＩＭＭ: Single Inline Memory Module やＤＩＭＭ: Dual Inline Memory Module)の一例を示す図であり、ＤＬＬ回路を概略的に示すものである。図２１において、参照符号２０１はクロックコネクタ部、また、２５０〜２５３はメモリＩＣ（対象回路）を示している。さらに、参照符号２２１は第１の遅延制御回路、２２２は第２の遅延制御回路、２０３は位相比較回路、２４１は内部出力クロック配線（リアル配線）、そして、２４２はダミーの内部出力クロック配線（ダミー配線）を示している。
【００７３】
図２１に示されるように、クロック信号ＣＬＫは、クロックコネクタ部２０１を介して、第１の遅延制御回路２２１、第２の遅延制御回路２２２、および、位相比較回路２０３の一方の入力に供給されている。第１の遅延制御回路２２１の出力信号（クロック信号）は、例えば、図５に示す半導体集積回路と同様に、それぞれリアル配線（２４１）を介して各メモリＩＣ２５０〜２５３に供給されている。ここで、位相比較回路２０３の他方の入力には、ダミー配線２４２を介して第２の遅延制御回路２２２の出力（ダミーのクロック信号）が供給され、位相比較回路２０３は、これら２つの入力信号の位相を比較して第１および第２の遅延制御回路２２１，２２２を制御するようになっている。なお、このＤＬＬ回路の詳細は、図面を参照して上述した通りである。
【００７４】
図２１に示すメモリモジュール（半導体集積回路モジュール）は、図５の半導体集積回路における出力バッファ回路５０〜５７（または、データ出力パッド６０〜６７）をメモリＩＣ２５０〜２５３に対応させたものに相当する。
図２１に示されるように、本実施例では、第１の遅延制御回路２２１の出力端から各メモリＩＣ２５０〜２５３（各メモリＩＣのクロック入力パッド）までの各リアル配線（２４１）の長さが等距離になるように規定している。すなわち、リアル配線（２４１）の長さＲＬ３５はＲＬ３６と等しく（ＲＬ３５＝ＲＬ３６）、また、リアル配線（４１）の長さＲＬ３１，ＲＬ３２，ＲＬ３３，ＲＬ３４は全て等しく（ＲＬ３１＝ＲＬ３２＝ＲＬ３３＝ＲＬ３４）なるように規定されている。
【００７５】
従って、メモリＩＣ２５０までのリアル配線の長さはＲＬ３７＋ＲＬ３５＋ＲＬ３１，メモリＩＣ２５１までのリアル配線の長さはＲＬ３７＋ＲＬ３５＋ＲＬ３２，メモリＩＣ２５２までのリアル配線の長さはＲＬ３７＋ＲＬ３６＋ＲＬ３３，そして，メモリＩＣ２５３までのリアル配線の長さはＲＬ３７＋ＲＬ３６＋ＲＬ３４になり、ＲＬ３５＝ＲＬ３６，且つ，ＲＬ３１＝ＲＬ３２＝ＲＬ３３＝ＲＬ３４であるため、第１の遅延制御回路２２１の出力端から各メモリＩＣ２５０〜２５３のクロック入力パッドまでの各リアル配線の長さが等距離になる。さらに、ダミー配線２４２の長さＤＬ３を上記第１の遅延制御回路２２１の出力端から各メモリＩＣ２５０〜２５３のクロック入力パッドまでのリアル配線の長さＲＬ３７＋ＲＬ３５＋ＲＬ３１（＝ＲＬ３７＋ＲＬ３５＋ＲＬ３２＝ＲＬ３７＋ＲＬ３６＋ＲＬ３３＝ＲＬ３７＋ＲＬ３６＋ＲＬ３４）に一致させることにより、全てのメモリＩＣ２５０〜２５３における動作タイミングを同期させることができる。
【００７６】
図２２は本発明を適用したメモリシステムの一例を示す図である。図２２において、参照符号３００はクロックジェネレータ、また、３５０〜３５３はメモリモジュール（対象回路）を示している。さらに、参照符号３２１は第１の遅延制御回路、３２２は第２の遅延制御回路、３０３は位相比較回路、３４１は内部出力クロック配線（リアル配線）、そして、３４２はダミーの内部出力クロック配線（ダミー配線）を示している。
【００７７】
図２２に示されるように、クロックジェネレータ３００で発生されたクロック信号ＣＬＫは、第１の遅延制御回路３２１、第２の遅延制御回路３２２、および、位相比較回路３０３の一方の入力に供給されている。第１の遅延制御回路３２１の出力信号（クロック信号）は、例えば、図２１に示すメモリモジュールと同様に、それぞれリアル配線（３４１）を介して各メモリモジュール３５０〜３５３に供給されている。ここで、位相比較回路３０３の他方の入力には、ダミー配線３４２を介して第２の遅延制御回路３２２の出力（ダミーのクロック信号）が供給され、位相比較回路３０３は、これら２つの入力信号の位相を比較して第１および第２の遅延制御回路３２１，３２２を制御するようになっている。なお、このＤＬＬ回路の詳細は図面を参照して上述した通りである。
【００７８】
図２２に示すメモリシステム（半導体集積回路システム）は、図２１のメモリモジュールにおけるメモリＩＣ２５０〜２５３をメモリモジュール３５０〜３５３に対応させたものに相当する。
図２２に示されるように、本実施例では、第１の遅延制御回路３２１の出力端から各メモリモジュール３５０〜３５３（各メモリモジュールのクロック入力端子）までの各リアル配線（３４１）の長さが等距離になるように規定している。すなわち、リアル配線（３４１）の長さＲＬ４５はＲＬ４６と等しく（ＲＬ４５＝ＲＬ４６）、また、リアル配線（３４１）の長さＲＬ４１，ＲＬ４２，ＲＬ４３，ＲＬ４４は全て等しく（ＲＬ４１＝ＲＬ４２＝ＲＬ４３＝ＲＬ４４）なるように規定されている。
【００７９】
従って、メモリモジュール３５０までのリアル配線の長さはＲＬ４７＋ＲＬ４５＋ＲＬ４１，メモリモジュール３５１までのリアル配線の長さはＲＬ４７＋ＲＬ４５＋ＲＬ４２，メモリモジュール３５２までのリアル配線の長さはＲＬ４７＋ＲＬ４６＋ＲＬ４３，そして，メモリモジュール３５３までのリアル配線の長さはＲＬ４７＋ＲＬ４６＋ＲＬ４４になり、ＲＬ４５＝ＲＬ４６，且つ，ＲＬ４１＝ＲＬ４２＝ＲＬ４３＝ＲＬ４４であるため、第１の遅延制御回路２２１の出力端から各メモリＩＣ２５０〜２５３のクロック入力パッドまでの各リアル配線の長さが等距離になる。さらに、ダミー配線２４２の長さＤＬ３を上記第１の遅延制御回路２２１の出力端から各メモリモジュール３５０〜３５３のクロック入力端子までのリアル配線の長さＲＬ４７＋ＲＬ４５＋ＲＬ４１（＝ＲＬ４７＋ＲＬ４５＋ＲＬ４２＝ＲＬ４７＋ＲＬ４６＋ＲＬ４３＝ＲＬ４７＋ＲＬ４６＋ＲＬ４４）に一致させることにより、全てのメモリモジュール３５０〜３５３における動作タイミングを同期させることができる。
【００８０】
なお、上述した図２１および図２２では、図５の半導体集積回路に対応した構成を示して説明したが、図４の半導体集積回路の構成をメモリモジュール、或いは、メモリシステムに適用することもできるのはいうまでもない。
以上の説明では、メモリ（ＳＤＲＡＭ），メモリモジュール，および，メモリシステムを例として説明したが、本発明は、他の様々な半導体集積回路、半導体集積回路モジュール、および、半導体集積回路システムに対しても幅広く適用することができる。さらに、上記各実施例では、制御信号としてクロック信号を例に取って説明したが、制御信号としてはクロック信号に限定されるものでないのはもちろんである。
【００８１】
【発明の効果】
以上、詳述したように、本発明の半導体集積回路によれば、対象とする複数の回路若しくはパッドが設けられた物理的な位置に関わらず、各回路若しくはパッドに対して位相同期した制御信号を供給することができる。さらに、本発明によれば、半導体集積回路モジュールおよび半導体集積回路システムに対しても、同様に位相同期した制御信号を供給することができる。
【図面の簡単な説明】
【図１】関連技術としての半導体集積回路の一例を概略的に示すブロック図である。
【図２】図１の半導体集積回路におけるクロック配線の様子を示すブロック図である。
【図３】図２の半導体集積回路における課題を説明するための図である。
【図４】本発明を適用した半導体集積回路の一実施例を示すブロック図である。
【図５】本発明を適用した半導体集積回路の他の実施例を示すブロック図である。
【図６】本発明の半導体集積回路における遅延制御回路（遅延部）の一構成例を説明するための図である。
【図７】本発明の半導体集積回路における遅延制御回路（制御部）の一構成例を説明するための図である。
【図８】図７の遅延制御回路の動作を説明するためのタイミング図である。
【図９】本発明の半導体集積回路における位相比較回路（位相比較部）の一構成例を説明するための図である。
【図１０】図９の位相比較回路の動作を説明するためのタイミング図である。
【図１１】本発明の半導体集積回路における位相比較回路（増幅回路部）の一構成例を説明するための図である。
【図１２】図１１の位相比較回路におけるＪＫフリップフロップの動作を説明するためのタイミング図である。
【図１３】図１１の位相比較回路における増幅回路部の動作を説明するためのタイミング図（カウントアップ時）である。
【図１４】図１１の位相比較回路における増幅回路部の動作を説明するためのタイミング図（カウント維持時）である。
【図１５】図１１の位相比較回路における増幅回路部の動作を説明するためのタイミング図（カウントダウン時）である。
【図１６】本発明に係る半導体集積回路が適用される一例としてのシンクロナスＤＲＡＭの構成を示す図である。
【図１７】図１６のシンクロナスＤＲＡＭの動作を説明するためのタイミング図である。
【図１８】図１６のシンクロナスＤＲＡＭの要部構成を概略的に示すブロック図である。
【図１９】本発明に係る半導体集積回路における出力回路（データ出力バッファ回路）の一構成例を説明するための図である。
【図２０】本発明に係る半導体集積回路におけるダミーの内部出力クロック配線（ダミー配線）の一構成例を説明するための図である。
【図２１】本発明を適用したメモリモジュールの一例を示す図である。
【図２２】本発明を適用したメモリシステムの一例を示す図である。
【符号の説明】
１…クロック入力パッド
３…位相比較回路
５，５０〜５７…出力回路（出力バッファ回路）
６，６０〜６７…データ出力パッド
１０…クロックバッファ回路
２１，２２１，３２１…遅延制御回路
２２，２２２，３２２…遅延制御回路
４１，２４１，３４１…内部出力クロック配線（リアル配線）
４２，２４２，３４２…ダミーの内部出力クロック配線（ダミー配線）
【発明の属する技術分野】
本発明は、位相同期した制御信号を複数の対象に供給する半導体集積回路、半導体集積回路モジュール、および、半導体集積回路システムに関する。
近年、半導体集積回路は高速化および高集積化が進み、クロック信号に対しても、位相の同期したクロック信号を複数の回路（出力パッド）へ供給することが必要になって来ている。例えば、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）の複数の出力バッファ回路に対しては、各出力バッファ回路が形成されているチップ上の位置に関わらず位相の同期したクロック信号の供給が必要とされている。このような位相同期した信号の必要性は、半導体集積回路におけるクロック信号だけでなく他の制御信号に関しても同様のものがある。さらに、半導体集積回路における制御信号の同期は、半導体集積回路モジュール（例えば、メモリモジュール）上での制御信号、或いは、半導体集積回路システム（例えば、メモリシステム）における制御信号に関しても要望されている。
【０００２】
【従来の技術】
近年のメモリ・デバイスは、例えば、１００ＭHzを超える動作速度を達成しており、ＤＬＬ(Delay Locked Line) 等の技術を利用して外部入力クロック信号と内部出力クロック信号との位相を合わせることにより、内部のクロック配線による遅れを外からは見えないようにしてアクセス時間の遅れやバラツキを抑える方法が用いられている。
【０００３】
このようなＤＬＬ技術では、内部出力クロック信号線の負荷による伝搬遅延を見積もるために、ダミーの内部出力クロック配線を設けている。
図１は関連技術としての半導体集積回路の一例を概略的に示すブロック図であり、ＤＬＬ回路を概略的に示すものである。図１において、参照符号１はクロック入力パッド、５は出力回路（対象回路）、そして、６はデータ出力パッドを示している。また、参照符号３は位相比較回路、２１および２２は位相比較回路３の出力によって遅延時間が可変制御される遅延制御回路、４１は遅延制御回路２１から出力回路５までの間の内部出力クロック配線（リアル配線）、そして、４２は前記内部出力クロック配線と同等の配線負荷を有するダミーの内部出力クロック配線（ダミー配線）を示している。
【０００４】
図１に示されるように、ＤＬＬ回路では、位相比較回路３の一方の入力（遅延制御回路２１および２２の入力：比較基準信号φｅｘｔ）Ａから位相比較回路３の他方の入力（比較対象信号φｏｕｔ）Ｂまでの遅延がちょうど１クロック分の時間になるように位相比較回路３において２つの入力信号の位相を比較し、その比較結果に応じて遅延制御回路２１および２２の遅延量の制御が行われる。その結果、実際に使用する出力回路５のクロック入力端Ｃにおける内部クロック信号の入力クロックＡに対する遅延もちょうど１クロック分の時間になり、見かけ上、リアル配線４１の伝搬遅延がなくなることになる。
【０００５】
【発明が解決しようとする課題】
図２は図１の半導体集積回路における課題を説明するための図である。すなわち、図２に示す回路では、図１における出力回路５およびデータ出力パッド６が、チップ（メモリ・チップ）上の異なる位置に設けられた複数（図上では８個）の出力回路５０〜５７およびデータ出力パッド６０〜６７（ＤＱ０〜ＤＱ７）として構成されている。ここで、各出力回路５０〜５７は、例えばＳＤＲＡＭにおける複数の出力バッファ回路に対応するものである。
【０００６】
このように、データ出力パッド６０〜６７（出力回路５０〜５７）がチップ内に複数存在する場合には、それらの物理的位置がそれぞれ異なるため、リアル配線（４１）の長さ（内部出力クロック配線の負荷）も各出力回路５０〜５７の位置により異なる。従って、いずれかの出力回路（データ出力パッド）に合わせてダミー配線（４２）を規定すると、他の出力回路（データ出力パッド）では若干の誤差を生じてしまうことになる。
【０００７】
具体的に、図２において、例えば、ダミー配線（４２）の長さＤＬを遅延制御回路（第１の遅延制御回路）２１から最も近い位置にある出力回路５３および５４までのリアル配線（４１）の長さＲＬ４と等しくなるように設定（ＤＬ＝ＲＬ４）すると、出力回路５３および５４に入力される内部クロックの位相はクロックパッドに入力される外部クロック信号の位相と一致する。しかしながら、この場合、第１の遅延制御回路２１から最も遠い位置にあるデータ出力パッド６０および６７（ＤＱ０およびＤＱ７）では、遅延制御回路２１から出力回路５０および５７までのリアル配線（４１）の長さがＲＬ１＋ＲＬ２＋ＲＬ３＋ＲＬ４になるため、リアル配線の長さＲＬ１＋ＲＬ２＋ＲＬ３に対応するダミー配線（ＤＬ）が設けられていないことにより、該リアル配線（ＲＬ１＋ＲＬ２＋ＲＬ３）に対応する伝搬遅延（誤差）分内部クロックの供給タイミングが遅くなってしまう。
【０００８】
図３は図２の半導体集積回路における課題を説明するための図であり、半導体集積回路の一例としてＳＤＲＡＭの動作における課題を説明するためのものである。なお、本発明の対象とする半導体集積回路の一例としてのＳＤＲＡＭは、後に詳述する。
図３において、ｔＡＣはシステムクロックＣＬＫからのクロックアクセス時間を、ｔＯＨは前のサイクル又は次のサイクルへの出力データ保持時間を示している。ＳＤＲＡＭの特性のバラツキ、温度依存性、電源電圧依存性を考えると、ｔＡＣとｔＯＨとは一致せず、ある幅を持ってしまう。この時間はデータが不確定な時間で、どのようなデータが出力されるか分からない時間を意味し、メモリシステムでは使用できない時間、いわゆるデッドバンドになっている。その他、図示していないが、このデッドバンドにはボード上の配線遅延時間、バラツキも含まれる。
【０００９】
一方、ＳＤＲＡＭの出力をシステム側で取り込む（受け取る）には、セットアップ時間（ｔＳＩ）、ホールド時間（ｔＨＩ）が必要で、この時間はメモリ出力のデータが確定している時間以内である必要がある。その時間は、図から（ｔＣＬＫ＋ｔＯＨ−ｔＡＣ）になる。
例えば、１００ＭＨｚで動作するシステムを考えると、サイクル時間（ｔＣＬＫ）は１０ｎｓ、メモリアクセス時間（ｔＡＣ）は６ｎｓ、ホールド時間（ｔＯＨ）は３ｎｓとすると、差引き７ｎｓがシステム側で使用できる時間になる。通常の入力回路を使用したシステムでの受取側ロジックのセトアップ時間、ホールド時間の合計（ｔＳＩ＋ｔＨＩ）は３ｎｓであり、残り４ｎｓがボード上での信号遅延、ＤＱ端子間のバラツキ等のシステム余裕時間になる。ボード上での信号伝搬時間などを考えると、この値はシステムにとって非常に厳しい値といえる。更に高速のシステムになれば益々厳しいタイミング調整が必要になるのはいうまでもない。そのため、図３に示したデータの不確定時間をできるだけ小さくすることが重要になってきた。
【００１０】
データの不確定時間を短くするには、例えば、図２を参照して説明したデータ出力パッド６０〜６７（出力回路５０〜５７）がチップ内の異なる位置に設けられているような場合でも、常にデータが外部クロックＣＬＫに対して所定の位相で出力され、すなわち、クロックアクセス時間ｔＡＣが常に一定であればよい。もし、データの出力が外部クロックＣＬＫの立ち上がりに同期して行われることが望ましければ、クロックアクセス時間ｔＡＣが常にゼロであればよい。
【００１１】
以上、シンクロナスＤＲＡＭを例として外部から入力される信号に同期して出力信号が出力される必要性について説明したが、これはシンクロナスＤＲＡＭに限らず、多くの半導体集積回路に共通していえることである。半導体集積回路の内部については、各半導体素子で所望の動作が行えるように各種の対策をとることが可能であるが、各半導体集積回路の内部での処理結果を出力する場合には、他の半導体素子との関係を規定する必要があり、出力のタイミングを一定にすることが重要である。
【００１２】
上述したような、各データ出力パッド６０〜６７までのリアル配線の長さの違いによる伝搬遅延（誤差）を単純に回避するには、ダミーの内部出力クロック配線（ダミー配線）４２、位相比較回路３、および、遅延制御回路（第１および第２の遅延制御回路）２１，２２をデータ出力パッドの数だけ設ければよいが、それでは回路面積や消費電力等の面で不利である。上述した従来技術の課題は、１つのチップの半導体集積回路（例えば、メモリチップ）における課題だけでなく、例えば、１つの回路基板の半導体集積回路モジュール（例えば、メモリモジュール）、さらには、複数の回路基板を含む半導体集積回路システム（例えば、メモリシステム）等においても同様である。
【００１３】
本発明は、上述した従来の半導体集積回路が有する課題に鑑み、対象とする複数の回路若しくはパッドが設けられた物理的な位置に関わらず、各回路若しくはパッドに対して位相同期した制御信号を供給することを目的とする。さらに、本発明は、半導体集積回路モジュールおよび半導体集積回路システムに対しても、同様に位相同期した制御信号を供給することを目的とする。
【００１４】
【課題を解決するための手段】
本発明の第１の形態によれば、クロック入力パッドに供給されるクロック信号と、遅延時間を制御する信号が供給される第１および第２の遅延制御回路と、該第１の遅延制御回路の出力信号がそれぞれリアル配線を介して供給される複数の対象回路と、前記第２の遅延制御回路のダミー出力信号がダミー配線手段を介して供給され、前記クロック入力パッドに供給されるクロック信号と該ダミー配線手段の出力信号の位相を比較して、その比較結果により前記第１および第２の遅延制御回路における前記遅延時間を制御する信号を出力する位相比較回路とを具備する半導体集積回路であって、前記半導体集積回路はシンクロナスＤＲＡＭであり、且つ、前記各対象回路は該シンクロナスＤＲＡＭのデータ出力バッファ回路であり、前記第１の遅延制御回路から出力されて、前記リアル配線を介して供給されるクロック信号は、前記各データ出力バッファ回路にイネーブル信号として供給され、そして、前記第１の遅延制御回路の出力端から前記複数の対象回路の各々の入力端までの各リアル配線の長さをそれぞれ等距離にすると共に、前記ダミー配線手段の配線負荷の大きさを該第１の遅延制御回路から１の該対象回路までのリアル配線の配線負荷の大きさに一致させるように構成したことを特徴とする半導体集積回路が提供される。
【００１５】
また、本発明の第２の形態によれば、クロック入力パッドに供給されるクロック信号と、遅延時間を制御する信号が供給される第１および第２の遅延制御回路と、該第１の遅延制御回路の出力信号がそれぞれリアル配線を介して供給される複数の対象回路と、前記第２の遅延制御回路のダミー出力信号がダミー配線手段を介して供給され、前記クロック入力パッドに供給されるクロック信号と該ダミー配線手段の出力信号の位相を比較して、その比較結果により前記第１および第２の遅延制御回路における前記遅延時間を制御する信号を出力する位相比較回路とを具備する半導体集積回路であって、前記半導体集積回路はシンクロナスＤＲＡＭであり、且つ、前記各対象回路は該シンクロナスＤＲＡＭのデータ出力バッファ回路であり、前記第１の遅延制御回路から出力されて、前記リアル配線を介して供給されるクロック信号は、前記各データ出力バッファ回路にイネーブル信号として供給され、そして、前記第１の遅延制御回路の出力端から前記複数の対象回路の入力端までのリアル配線を、対称性を有するツリー状にレイアウトすると共に、前記ダミー配線手段の配線負荷の大きさを該第１の遅延制御回路から任意の前記対象回路までのリアル配線の配線負荷の大きさに一致させるように構成したことを特徴とする半導体集積回路。
さらに、本発明の第３の形態によれば、クロック入力パッドに供給されるクロック信号と、遅延時間を制御する信号が供給される第１および第２の遅延制御回路と、該第１の遅延制御回路の出力信号がそれぞれリアル配線を介して供給される複数の対象回路と、前記第２の遅延制御回路のダミー出力信号がダミー配線手段を介して供給され、前記クロック入力パッドに供給されるクロック信号と該ダミー配線手段の出力信号の位相を比較して、その比較結果により前記第１および第２の遅延制御回路における前記遅延時間を制御する信号を出力する位相比較回路とを具備する半導体集積回路であって、前記半導体集積回路はシンクロナスＤＲＡＭであり、且つ、前記各対象回路は該シンクロナスＤＲＡＭのデータ出力バッファ回路であり、前記第１の遅延制御回路から出力されて、前記リアル配線を介して供給されるクロック信号は、前記各データ出力バッファ回路にイネーブル信号として供給され、そして、前記複数の対象回路は、複数のグループで構成され、該各グループは、前記第１の遅延制御回路の出力信号を受けるノードを有し、前記第１の遅延制御回路の出力端から前記複数のグループの各ノードまでの間のリアル配線を対称性を有するツリー状にレイアウトすると共に、前記ダミー配線手段の配線負荷の大きさを該第１の遅延制御回路から１の前記ノードまでのリアル配線の配線負荷の大きさに一致させるように構成したことを特徴とする半導体集積回路が提供される。
【００１７】
【発明の実施の形態】
本発明の半導体集積回路によれば、第１の遅延制御回路の出力端から複数の対象回路の各々の入力端までの各リアル配線の長さは、それぞれほぼ等距離になるように規定される。さらに、ダミー配線手段の配線負荷の大きさは、第１の遅延制御回路から１の対象回路までのリアル配線の配線負荷の大きさにほぼ一致するように設定される。
【００１８】
また、本発明の半導体集積回路モジュールによれば、第１の遅延制御回路の出力端から複数の対象半導体集積回路の各々の入力端までの各リアル配線の長さは、それぞれほぼ等距離に規定される。さらに、ダミー配線手段の配線負荷の大きさは、第１の遅延制御回路から１の対象半導体集積回路までのリアル配線の配線負荷の大きさにほぼ一致するように設定される。
【００１９】
さらに、本発明の半導体集積回路システムによれば、第１の遅延制御回路の出力端から複数の対象半導体集積回路モジュールの各々の入力端までの各リアル配線の長さは、それぞれほぼ等距離に規定される。さらに、ダミー配線手段の配線負荷の大きさは、第１の遅延制御回路から１の対象半導体集積回路モジュールまでのリアル配線の配線負荷の大きさにほぼ一致するように設定される。
【００２０】
これによって、対象回路（対象半導体集積回路、または、対象半導体集積回路モジュール）が設けられた物理的な位置に関わらず、各対象回路に対して位相同期した制御信号を供給することができる。
【００２１】
【実施例】
以下、図面を参照して本発明に係る半導体集積回路、半導体集積回路モジュール、および、半導体集積回路システムの実施例を説明する。
図４は本発明を適用した半導体集積回路の一実施例を示すブロック図であり、ＤＬＬ回路を概略的に示すものである。図４において、参照符号１はクロック入力パッド、１０はクロックバッファ回路、５０〜５７は出力バッファ回路（対象回路）、そして、６０〜６７はデータ出力パッド（ＤＱ０〜ＤＱ７）を示している。また、参照符号２１は第１の遅延制御回路、２２は第２の遅延制御回路、３は位相比較回路、４１は内部出力クロック配線（リアル配線）、そして、４２はダミーの内部出力クロック配線（ダミー配線）を示している。
【００２２】
図４に示されるように、クロック信号ＣＬＫ（Ａ：比較基準信号φｅｘｔ）は、クロック入力パッド１およびクロックバッファ回路１０を介して、第１の遅延制御回路２１、第２の遅延制御回路２２、および、位相比較回路３の一方の入力に供給されている。第１の遅延制御回路２１の出力信号（クロック信号）は、以下に詳述するように、それぞれリアル配線（４１）を介して各出力バッファ回路５０〜５７に供給されている。ここで、位相比較回路３の他方の入力には、ダミー配線４２を介して第２の遅延制御回路２２の出力（ダミーのクロック信号，Ｂ：比較対象信号φｏｕｔ）が供給され、位相比較回路３は、これら２つの入力信号の位相を比較して第１および第２の遅延制御回路２１，２２を制御するようになっている。なお、このＤＬＬ回路の詳細は後に図面を参照して詳述する。
【００２３】
図４に示されるように、前述した図２の半導体集積回路と同様に、出力回路５０〜５７およびデータ出力パッド６０〜６７は、チップ（メモリ・チップ）上の異なる位置に設けられている。この図４に示す本発明の第１実施例では、図２におけるリアル配線ＲＬ２の中央部にノードＮ１５を設け、該ノードＮ１５に対して遅延制御回路２１からのリアル配線ＲＬ１５を接続するようになっている。すなわち、図２におけるリアル配線ＲＬ２は、該リアル配線ＲＬ２の半分の長さを有する２つのリアル配線ＲＬ１２およびＲＬ１３に分割される。従って、遅延制御回路（第１の遅延制御回路）２１の出力端とノードＮ１５との間にリアル配線ＲＬ１５が配置され、ノードＮ１５とノードＮ１２との間にリアル配線ＲＬ１２が配置され、また、ノードＮ１２とノードＮ１１との間にリアル配線ＲＬ１１が配置される。さらに、ノードＮ１５とノードＮ１３との間にリアル配線ＲＬ１３が配置され、また、ノードＮ１３とノードＮ１４との間にリアル配線ＲＬ１４が配置される。ここで、各リアル配線の長さは、ＲＬ１２＝ＲＬ１３（＝１／２ＲＬ２）、および、ＲＬ１１＝ＲＬ１４が成り立つように規定されている。
【００２４】
このとき、ダミー配線（４２）の長さＤＬ１を、例えば、リアル配線（４１）の長さをＲＬ１５＋ＲＬ１３（または、ＲＬ１５＋ＲＬ１２）に設定することにより、バッファ出力回路５２，５５，５１，５６（データ出力パッド６２，６５，６１，６６）に供給される内部クロックの立ち上がり（または、立ち下がり）のタイミングをクロック信号Ａの立ち上がり（または、立ち下がり）のタイミングと一致させることができ、これらバッファ出力回路それぞれに対する内部クロックの供給タイミングの誤差を無くすことができる。この場合、バッファ出力回路５３，５４，５０，５７（データ出力パッド６３，６４，６０，６７）では、リアル配線の長さＲＬ１４（ＲＬ１１）に対応するダミー配線が設けられていないために、該リアル配線に対応する伝搬遅延（誤差）が生じることになる。ただし、これらのデータ出力パッド６３，６４，６０，６７における誤差は、前述した図２におけるデータ出力パッド６０，６７等における誤差よりは小さなものになっており、改善効果は得られる。
【００２５】
すなわち、本実施例では、第１の遅延制御回路２１の出力端から各出力回路（対象回路）５０〜５７の入力端までの各リアル配線（４１）を、対称性を有するツリー状として規定し、ダミー配線（４２）の長さＤＬを該第１の遅延制御回路から任意の出力回路までのリアル配線の距離にほぼ一致させるようになっている。
【００２６】
図５は本発明を適用した半導体集積回路の他の実施例を示すブロック図であり、上述した図４の実施例を改善したものである。ここで、第１の遅延制御回路２１，第２の遅延制御回路２２，および，位相比較回路３等の構成は、上述した図４の実施例と同様である。ここで、第１の遅延制御回路２１の出力端とノードＮ２７との間にリアル配線ＲＬ２７が配置され、ノードＮ２７とノードＮ２５との間にリアル配線ＲＬ２５が配置され、また、ノードＮ２７とノードＮ２６との間にリアル配線ＲＬ２６が配置される。さらに、ノードＮ２５とノードＮ２１との間にリアル配線ＲＬ２１が配置され、ノードＮ２５とノードＮ２２との間にリアル配線ＲＬ２２が配置され、また、ノードＮ２６とノードＮ２３との間にリアル配線ＲＬ２３が配置され、そして、ノードＮ２６とノードＮ２４との間にリアル配線ＲＬ２４が配置されている。
【００２７】
図５に示されるように、本実施例では、第１の遅延制御回路２１の出力端から各出力バッファ回路５０〜５７の入力端までの各リアル配線（４１）の長さを等距離になるように規定している。すなわち、リアル配線（４１）の長さＲＬ２５はＲＬ２６と等しく（ＲＬ２５＝ＲＬ２６）、また、リアル配線（４１）の長さＲＬ２１，ＲＬ２２，ＲＬ２３，ＲＬ２４は全て等しく（ＲＬ２１＝ＲＬ２２＝ＲＬ２３＝ＲＬ２４）なるように規定されている。
【００２８】
従って、出力バッファ回路５０，５７（出力パッド６０，６７）までのリアル配線の長さはＲＬ２７＋ＲＬ２５＋ＲＬ２１，出力バッファ回路５１，５６（出力パッド６１，６６）までのリアル配線の長さはＲＬ２７＋ＲＬ２５＋ＲＬ２２，出力バッファ回路５２，５５（出力パッド６２，６５）までのリアル配線の長さはＲＬ２７＋ＲＬ２６＋ＲＬ２３，そして，出力バッファ回路５３，５４（出力パッド６３，６４）までのリアル配線の長さはＲＬ２７＋ＲＬ２６＋ＲＬ２４になり、ＲＬ２５＝ＲＬ２６，且つ，ＲＬ２１＝ＲＬ２２＝ＲＬ２３＝ＲＬ２４であるため、第１の遅延制御回路２１の出力端から各出力バッファ回路５０〜５７の入力端までの各リアル配線の長さが等距離になる。
【００２９】
さらに、ダミー配線４２の長さＤＬ２を上記第１の遅延制御回路２１の出力端から各出力バッファ回路５０〜５７の入力端までのリアル配線の長さＲＬ２７＋ＲＬ２５＋ＲＬ２１（＝ＲＬ２７＋ＲＬ２５＋ＲＬ２２＝ＲＬ２７＋ＲＬ２６＋ＲＬ２３＝ＲＬ２７＋ＲＬ２６＋ＲＬ２４）に一致させることにより、全ての出力パッド６０〜６７における出力タイミング、例えば、ＳＤＲＡＭにおける読み出しデータの出力タイミングを同期させることができる。なお、図５の構成において、第２の遅延制御回路２２およびダミー配線４２を取り除き、その代わりにノードＮ２４の信号を位相比較回路３の他方の入力とし、一方の入力であるクロック入力パッド１からの信号（外部クロックＣＬＫ）と比較する方法も考えられるが、この方法では、ノードＮ２４の信号と位相比較回路３の他方の入力信号との間に遅延が生じることがないようにするため、ノードＮ２４を位相比較回路３の他方の入力端に近接して配置する必要がありレイアウトの制限が大きくなる。また、ノードＮ２４と位相比較回路３とを近接して配置すると、そのための配線遅延により外部クロックと各出力回路５０〜５７に入力される内部クロックとの同期が取れなくなってしまう。従って、本発明では、第２の遅延制御回路２２およびダミー配線４２を設けた構成としている。
【００３０】
図６は本発明の半導体集積回路における遅延制御回路（遅延部）２１，２２の一構成例を説明するための図であり、同図（ａ）は１ビット分のディレイ回路の構成を示し、同図（ｂ）は該１ビット分のディレイ回路の動作のタイムチャートを示し、そして、同図（ｃ）は１ビット分のディレイ回路を複数段接続した時の構成と動作説明を示すものである。
【００３１】
図６（ａ）に示されるように、１ビット分のディレイ回路は２個のＮＡＮＤゲート４０１と４０２、および、インバータ４０３を備えて構成される。この１ビット分のディレイ回路の動作を図６（ｂ）を参照して説明すると、入力φＥは活性化信号（イネーブル信号）で、高レベル“Ｈ”の時にディレイ回路が動作する。図６（ｂ）では、イネーブル信号φＥが高レベル“Ｈ”になって信号のアクセスが可能になった状態が示されている。なお、図６（ｂ）において、ＩＮは１ビット分のディレイ回路への入力信号を示し、また、φＮは複数段接続されたディレイ回路のうち隣接する右側のディレイ回路からの信号、ＯＵＴは１ビット分のディレイ回路の出力信号、そして、４ａ−１および４ａ−２は図６（ａ）の回路において対応するノードの波形を示している。従って、ＯＵＴは左側に隣接する１ビット分のディレイ回路における信号φＮに対応する。
【００３２】
信号φＮが低レベル“Ｌ”の時には、出力信号ＯＵＴは常に低レベル“Ｌ”になり、また、信号φＮが高レベル“Ｈ”で信号φＥが低レベル“Ｌ”の時には、出力信号ＯＵＴは高レベル“Ｈ”になる。信号φＮが高レベル“Ｈ”で信号φＥが高レベル“Ｈ”の時に、入力信号ＩＮが低レベル“Ｌ”であれば出力信号ＯＵＴは高レベル“Ｈ”になり、ＩＮが高レベル“Ｈ”であれば低レベル“Ｌ”になる。
【００３３】
図６（ａ）の回路によれば、イネーブル信号φＥが高レベル“Ｈ”の状態で入力信号ＩＮが立ち上がると、その入力信号は矢印の経路に伝播するが、イネーブル信号φＥが低レベル“Ｌ”の状態では、入力信号ＩＮが出力ＯＵＴに矢印の経路で伝播しないようになっている。
図６（ｃ）は、図６（ａ）に示す１ビット分のディレイ回路を複数段カスケード接続した例であり、実際のディレイ回路に相当する。ここで、図６（ｃ）では３段しか描いていないが、実際には多数段接続されている。また、イネーブル信号φＥの信号線は、回路要素毎に、φＥ−１、φＥ−２、φＥ−３のように複数本あり、これらの信号はディレイ制御回路によって制御される。なお、図６（ａ）〜（ｃ）に示すディレイ制御回路は、図４および図５では遅延制御回路２１，２２に含めて描かれている。
【００３４】
図６（ｃ）では、中央の１ビット分のディレイ回路が活性化されており、イネーブル信号φＥ−２が高レベル“Ｈ”になっている。この場合、入力信号ＩＮが低レベル“Ｌ”から高レベル“Ｈ”に変化すると、左端の１ビット分のディレイ回路と右端の１ビット分のディレイ回路のイネーブル信号φＥ−１およびφＥ−３は低レベル“Ｌ”であるから、太線のように入力信号ＩＮはＮＡＮＤゲート４０１−１および４０１−３で止められてしまう。
【００３５】
一方、活性化されている中央の１ビット分のディレイ回路のイネーブル信号φＥ−２は高レベル“Ｈ”レベルであるから、入力信号ＩＮはＮＡＮＤゲート４０１−２を通過する。右側の１ビット分のディレイ回路の出力信号ＯＵＴは高レベル“Ｈ”であるから、入力信号ＩＮはＮＡＮＤゲート４０２−２も通過して、出力信号ＯＵＴとして低レベル“Ｌ”の信号が伝達されることになる。上記のように、右側の出力信号ＯＵＴ、すなわち、イネーブル信号φＮが低レベル“Ｌ”の時には、出力信号ＯＵＴは常に低レベル“Ｌ”になるので、この低レベル“Ｌ”の信号が左側の１ビット分のディレイ回路のＮＡＮＤゲートおよびインバータに順次伝達され、最終的な出力信号として取り出される。
【００３６】
このように、活性化された１ビット分のディレイ回路を介して、入力信号ＩＮは折り返されるように信号伝達され、最終的な出力信号になる。つまり、どの部分のイネーブル信号φＥを高レベル“Ｈ”にするかにより、ディレイ量を制御することができる。１ビット分のディレイ量は、ＮＡＮＤゲートとインバータの合計の信号伝搬時間で決定され、この時間がＤＬＬ回路のディレイ単位時間になり、そして、全体のディレイ時間は、１ビット分のディレイ量に通過する段数を乗じた量になる。
【００３７】
図７は本発明の半導体集積回路における遅延制御回路（制御部）の一構成例を説明するための図である。
図７に示されるように、ディレイ制御回路も点線で囲った１ビット分のディレイ制御回路４３０−２をディレイ回路の段数分接続した構成になっており、各段の出力がディレイ回路の各段のイネーブル信号φＥになる。
【００３８】
具体的に、１ビット分のディレイ制御回路４３０−２は、ＮＡＮＤゲート４３２−２と、インバータ４３３−２で構成されるフリップフロップの両端にそれぞれ直列に接続されたトランジスタ４３５−２、４３７−２、４３８−２、４３９−２、および、ＮＯＲゲート４３１−２を有している。トランジスタ４３８−２のゲートは、前段の１ビット分のディレイ制御回路のノード５ａ−２に、トランジスタ４３９−２のゲートは、後段の１ビット分のディレイ制御回路のノード５ａ−５に接続されて、前段と後段の信号を受けるようになっている。一方、直列接続されている他方のトランジスタには、カウントアップする時のセット信号φＳＥおよびφＳＯと、カウントダウンする時のリセット信号φＲＥおよびφＲＯが１ビット置きの回路に接続されている。
【００３９】
図７に示されるように、中央の１ビット分のディレイ制御回路４３０−２では、トランジスタ４３５−２のゲートにセット信号φＳＯが供給され、トランジスタ４３７−２にリセット信号φＲＯが供給され、また、ディレイ制御回路４３０−２の前段および後段の両側の回路の各対応するトランジスタのゲートにはそれぞれセット信号φＳＥおよびリセット信号φＲＥが供給されている。また、ＮＯＲゲート４３１−２には、左側の（前段の）回路のノード５ａ−１と回路４３０−２のノード５ａ−４の信号が入力される構成になっている。なお、φＲはディレイ制御回路をリセットする信号で、電源投入後に一時的に低レベル“Ｌ”レベルになり、その後は高レベル“Ｈ”に固定される。
【００４０】
図８は図７の遅延制御回路の動作を説明するためのタイミング図である。
図８に示されるように、まず、リセット信号φＲが一時的に低レベル“Ｌ”になり、ノード５ａ−１，５ａ−３，５ａ−５が高レベル“Ｈ”、また、５ａ−２，５ａ−４，５ａ−６が低レベル“Ｌ”にリットされる。そして、カウントアップする時には、カウントアップ信号（セット信号）φＳＥおよびφＳＯが交互に高レベル“Ｈ”と低レベル“Ｌ”を繰り返す。
【００４１】
セット信号φＳＥが低レベル“Ｌ”から高レベル“Ｈ”になると、ノード５ａ−１は接地されて低レベル“Ｌ”になり、また、ノード５ａ−２は高レベル“Ｈ”に変化する。ノード５ａ−２が高レベル“Ｈ”に変化したのを受けて、出力信号（イネーブル信号）φＥ−１は高レベル“Ｈ”から低レベル“Ｌ”に変化する。この状態はフリップフロップにラッチされるので、セット信号φＳＥが低レベル“Ｌ”に戻ったとしても、イネーブル信号φＥ−１は低レベル“Ｌ”のままである。そして、ノード５ａ−１が低レベル“Ｌ”に変化したことを受けて、イネーブル信号（出力信号）φＥ−２が低レベル“Ｌ”から高レベル“Ｈ”に変化する。ノード５ａ−２が高レベル“Ｈ”に変化したのでトランジスタ４３８─２はオン状態になり、セット信号φＳＯが低レベル“Ｌ”から高レベル“Ｈ”になると、ノード５ａ−３は接地されて低レベル“Ｌ”に、また、ノード５ａ−４は高レベル“Ｈ”に変化する。さらに、ノード５ａ−４が高レベル“Ｈ”に変化したのを受けて、イネーブル信号φＥ−２は高レベル“Ｈ”から低レベル“Ｌ”に変化する。この状態はフリップフロップにラッチされるので、セット信号φＳＯが低レベル“Ｌ”に戻ったとしても、イネーブル信号φＥ−２は低レベル“Ｌ”のままである。
【００４２】
そして、ノード５ａ−３が低レベル“Ｌ”に変化したことを受けて、イネーブル信号φＥ−３が低レベル“Ｌ”から高レベル“Ｈ”に変化する。図８では、セット信号φＳＥおよびφＳＯが１パルスずつ出ているだけであるが、ディレイ制御回路が何段にも接続されており、セット信号φＳＥおよびφＳＯが交互に高レベル“Ｈ”と低レベル“Ｌ”を繰り返せば、出力信号（イネーブル信号）φＥが高レベル“Ｈ”になる段の位置が順次右側にシフトする。従って、位相比較回路３の比較結果によりディレイ量を増加させる必要がある場合には、交互にセット信号φＳＥおよびφＳＯのパルスを入力すればよい。
【００４３】
カウントアップ信号（セット信号）φＳＥおよびφＳＯと、カウントダウン信号（リセット信号）φＲＥおよびφＲＯとが出力されない状態、すなわち低レベル“Ｌ”である状態が維持されれば、イネーブル信号φＥは高レベル“Ｈ”になる段の位置は固定される。従って、位相比較回路３の比較結果によりディレイ量を維持する必要がある場合には、信号φＳＥ、φＳＯ、φＲＥおよびφＲＯのパルスを入力しないようにする。
【００４４】
カウントダウンする時には、リセット信号φＲＥおよびφＲＯのパルスを交互に入力すると、カウントアップ時と逆に出力φＥが高レベル“Ｈ”になる段の位置が順次左側にシフトする。
以上説明したように、図７に示したディレイ制御回路では、パルスを入力することにより、イネーブル信号φＥが高レベル“Ｈ”になる段の位置を１つずつ移動させることが可能であり、これらのイネーブル信号φＥで図６（ｃ）に示したディレイ回路を制御すればディレイ量を１単位ずつ制御することができる。なお、図７に示すディレイ制御回路（制御部）は、図４および図５では、位相比較回路３に含めて描かれている。
【００４５】
図９は本発明の半導体集積回路における位相比較回路（位相比較部）の一構成例を説明するための図であり、図１０は図９の位相比較回路の動作を説明するためのタイミング図である。
位相比較回路（３）は、図９に示す位相比較部と後述する図１１に示す増幅回路部の２つの回路部分で構成されている。
【００４６】
図９において、参照符号φｏｕｔおよびφｅｘｔは、この位相比較回路で比較する出力信号と外部クロック信号を示し、信号φｅｘｔを基準として信号φｏｕｔの位相が判定され、また、φａ〜φｅは増幅回路に接続される出力信号を示している。
図９に示されるように、位相比較回路３の位相比較部は、２個のＮＡＮＤゲートで構成されたフリップフロップ回路４２１並びに４２２、その状態をラッチするラッチ回路４２５並びに４２６、ラッチ回路の活性化信号を生成する回路４２４、および、外部クロック信号φｅｘｔの位相許容値を得る１ディレイ分のディレイ回路４２３を備えて構成されている。
【００４７】
図１０（ａ）は比較対象信号φｏｕｔが比較基準信号φｅｘｔよりも位相が進んでいる場合、すなわち、信号φｏｕｔが信号φｅｘｔより先に低レベル“Ｌ”から高レベル“Ｈ”になる場合を示している。信号φｏｕｔと信号φｅｘｔが共に低レベル“Ｌ”の時には、フリップフロップ回路４２１および４２２のノード６ａ−２、６ａ−３、６ａ−４、６ａ−５は全て高レベル“Ｈ”になっている。信号φｏｕｔが低レベル“Ｌ”から高レベル“Ｈ”に変化すると、ノード６ａ−２および６ａ−４は共に高レベル“Ｈ”から低レベル“Ｌ”に変化する。その後、信号φｅｘｔが低レベル“Ｌ”から高レベル“Ｈ”になり、また、１ディレイ分遅れてノード６ａ−１が低レベル“Ｌ”から高レベル“Ｈ”になるが、フリップフロップの両端の電位はすでに確定しているので、何ら変化は生じない。結局、ノード６ａ−２は低レベル“Ｌ”、ノード６ａ−３は高レベル“Ｈ”、ノード６ａ−４は低レベル“Ｌ”、そして、ノード６ａ−５は高レベル“Ｈ”を維持する。
【００４８】
一方、信号φｅｘｔが低レベル“Ｌ”から高レベル“Ｈ”に変化したのに応じて、回路４２４の出力信号φａは低レベル“Ｌ”から高レベル“Ｈ”に変化し、ノード６ａ−６には、一時的に高レベル“Ｈ”レベルになるパルスが印加される。このノード６ａ−６はラッチ回路４２５および４２６のＮＡＮＤゲートの入力となっているので、該ＮＡＮＤゲートが一時的に活性化されて、フリップフロップ回路４２１および４２２の両端の電位状態をラッチ回路４２５および４２６に取り込むことになる。最終的には、出力信号φｂが高レベル“Ｈ”、出力信号φｃが低レベル“Ｌ”、出力信号φｄが高レベル“Ｈ”、そして、出力信号φｅが低レベル“Ｌ”になる。
【００４９】
次に、図１０（ｂ）は比較対象信号φｏｕｔと比較基準信号φｅｘｔの位相がほぼ同じで、信号φｏｕｔが信号φｅｘｔとほぼ同時に低レベル“Ｌ”から高レベル“Ｈ”になる場合を示している。信号φｏｕｔの立ち上がり時点とノード６ａ−１の立ち上がり時点との時間差内に、信号φｏｕｔが低レベル“Ｌ”から高レベル“Ｈ”に変化した時、まず、信号φｅｘｔが低レベル“Ｌ”から高レベル“Ｈ”になることによってフリップフロップ４２１のノード６ａ−３が低レベル“Ｌ”から高レベル“Ｈ”に変化する。フリップフロップ４２２では、ノード６ａ−１が低レベル“Ｌ”のままなので、逆に、ノード６ａ−４が高レベル“Ｈ”から低レベル“Ｌ”に変化する。その後、ノード６ａ−１が高レベル“Ｈ”から低レベル“Ｌ”に変化するが、フリップフロップ４２２の状態はすでに決まっているので、何ら変化は生じない。その後、ノード６ａ−６が一時的に高レベル“Ｈ”になるので、ラッチ回路にはこの状態が記憶され、結局、出力信号φｂが低レベル“Ｌ”、出力信号φｃが高レベル“Ｈ”、出力信号φｄが高レベル“Ｈ”、そして、出力信号φｅが低レベル“Ｌ”になる。
【００５０】
更に、（ｃ）は比較対象信号φｏｕｔが比較基準信号φｅｘｔよりも位相が遅れており、φｏｕｔがφｅｘｔより後に低レベル“Ｌ”から高レベル“Ｈ”になる場合を示している。この場合は、φｅｘｔによって２個のフリップフロップ回路４２１と４２２に変化が生じて、６ａ−３と６ａ−５が高レベル“Ｈ”から低レベル“Ｌ”に変化する。そして、最終的には、φｂが低レベル“Ｌ”、φｃが高レベル“Ｈ”、φｄが低レベル“Ｌ”、φｅが高レベル“Ｈ”になる。
【００５１】
このように、信号（比較基準信号）φｅｘｔの立ち上がり時間を基準として、信号（比較対象信号）φｏｕｔの立ち上がり時間がそれ以前に高レベル“Ｈ”になったか、ほぼ同時であったか、或いは、遅れて高レベル“Ｈ”になったかを検出することが可能になる。これらの検出結果を出力信号φｂ、φｃ、φｄ、および、φｅの値としてラッチしておき、その値に基づいてディレイ制御回路をカウントアップするか、カウントダウンするかを決めることになる。
【００５２】
図１１は本発明の半導体集積回路における位相比較回路（増幅回路部）の一構成例を説明するための図であり、図１２は図１１の位相比較回路におけるＪＫフリップフロップの動作を説明するためのタイミング図である。
図１１に示されるように、位相比較回路３の増幅回路部は、ＪＫフリップフロップ４２７と、ＮＡＮＤゲートおよびインバータで構成される増幅部４２８との２つの部分を備えて構成されている。ＪＫフリップフロップ４２７には、図９の位相比較部からの出力信号φａが入力され、信号φａが低レベル“Ｌ”であるか高レベル“Ｈ”であるかに応じてノード７ａ−９および７ａ−１１の電位が交互に低レベル“Ｌ”と高レベル“Ｈ”を繰り返す仕組みになている。増幅部４２８は、ＪＫフリップフロップ４２７の出力信号と、信号φｂおよびφｄの信号を受けて増幅して出力する。
【００５３】
まず、ＪＫフリップフロップ４２７の動作を図１２のタイミングチャートを参照して説明する。時間Ｔ１で、信号φａが高レベル“Ｈ”から低レベル“Ｌ”に変化すると、ノード７ａ−１および７ａ−１０が低レベル“Ｌ”から高レベル“Ｈ”に変化する。一方、ノード７ａ−１の変化に応じて、ノード７ａ−５，７ａ−６および７ａ−７が変化するが、信号φａが低レベル“Ｌ”であるために、ノード７ａ−８は変化しない。結局、出力（ノード）７ａ−９は変化せず、出力７ａ−１１のみが低レベル“Ｌ”から高レベル“Ｈ”になる。次に、時間Ｔ２になって、φａが低レベル“Ｌ”から高レベル“Ｈ”に変化すると、時間Ｔ１での動きと逆にノード７ａ−８は高レベル“Ｈ”から低レベル“Ｌ”に、７ａ−１０は７ａ−７が変化しないので変化せず、出力７ａ−９は低レベル“Ｌ”から高レベル“Ｈ”に変化し、出力７ａ−１１は変化しない。このように、ＪＫフリップフロップ回路４２７は、信号φａの動きに応じて出力７ａ−９および７ａ−１１が交互に高レベル“Ｈ”と低レベル“Ｌ”を繰り返す動きをする。
【００５４】
図１３は図１１の位相比較回路における増幅回路部の動作を説明するためのタイミング図（カウントアップ時）であり、図１４は図１１の位相比較回路における増幅回路部の動作を説明するためのタイミング図（カウント維持時）であり、そして、図１５は図１１の位相比較回路における増幅回路部の動作を説明するためのタイミング図（カウントダウン時）である。次に、増幅部４２８の動作を、図１３〜図１５を参照して説明する。
【００５５】
図１３は、比較基準信号φｅｘｔの立ち上がりに対して、比較対象信号φｏｕｔが先に低レベル“Ｌ”から高レベル“Ｈ”になる場合を示している。この場合の位相比較部からの入力信号は、信号φｂが高レベル“Ｈ”、信号φｃが低レベル“Ｌ”、信号φｄが高レベル“Ｈ”、そして、信号φｅが低レベル“Ｌ”である。結局、ノード７ａ−１２が高レベル“Ｈ”になり、ノード７ａ−１３が低レベル“Ｌ”に固定され、セット信号φＳＯおよびφＳＥはＪＫフリップフロップの状態に応じて変化するが、リセット信号φＲＯおよびφＲＥは７ａ−１３が低レベル“Ｌ”のために変化しない。
【００５６】
図１４は、比較対象信号φｏｕｔが比較基準信号φｅｘｔとほぼ同時に低レベル“Ｌ”から高レベル“Ｈ”になる場合を示している。この場合の位相比較部からの入力信号は、信号φｂが低レベル“Ｌ”、信号φｃが高レベル“Ｈ”、信号φｄが高レベル“Ｈ”、そして、信号φｅが低レベル“Ｌ”である。結局、ノード７ａ−１２および７ａ−１３が低レベル“Ｌ”に固定され、リセット信号φＳＯおよびφＳＥはＪＫフリップフロップの出力が増幅部に影響することはなく、信号φＳＯ，φＳＥ，φＲＯおよびφＲＥは低レベル“Ｌ”に固定されたままになる。
【００５７】
図１５は、比較対象信号φｏｕｔが比較基準信号φｅｘｔの立ち上がりに対して遅れて低レベル“Ｌ”から高レベル“Ｈ”になる場合を示している。この場合の位相比較部からの入力信号は、信号φｂが低レベル“Ｌ”、信号φｃが高レベル“Ｈ”、信号φｄが低レベル“Ｌ”、そして、信号φｅが高レベル“Ｈ”である。結局、ノード７ａ−１２が低レベル“Ｌ”に固定され、ノード７ａ−１３が高レベル“Ｈ”に固定され、リセット信号φＲＯおよびφＲＥはＪＫフリップフロップの状態に応じて変化するが、セット信号φＳＯおよびφＳＥはノード７ａ−１３が低レベル“Ｌ”のために変化しない。
【００５８】
図１６は本発明に係る半導体集積回路が適用される一例としてのシンクロナスＤＲＡＭの構成を示す図であり、図１７は図１６のシンクロナスＤＲＡＭの動作を説明するためのタイミング図である。
本発明が適用される半導体集積回路の一例としてのシンクロナスＤＲＡＭ（ＳＤＲＡＭ）は、例えば、パイプライン方式が採用され、１６Ｍ・２バンク・８ビット幅のものとして構成されている。
【００５９】
図１６に示されるように、ＳＤＲＡＭは、汎用ＤＲＡＭのＤＲＡＭコア１０８ａ、１０８ｂの他に、クロックバッファ１０１、コマンドデコーダ１０２、アドレスバッファ／レジスタ＆バンクアドレスセレクト（アドレスバッファ）１０３、Ｉ／Ｏデータバッファ／レジスタ１０４、制御信号ラッチ１０５ａ，１０５ｂ、モードレジスタ１０６、コラムアドレスカウンタ１０７ａ，１０７ｂを備えている。ここで、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ端子は、従来の動作とは異なり、その組み合わせで各種コマンドを入力することによって動作モードが決定されるようになっている。各種コマンドは、コマンドデコーダで解読されて、動作モードに応じて各回路を制御することになる。また、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ信号は、制御信号ラッチ１０５ａと１０５ｂにも入力されて次のコマンドが入力されるまで、その状態がラッチされる。
【００６０】
アドレス信号は、アドレスバッファ１０３で増幅されて各バンクのロードアドレスとして使用される他、コラムアドレスカウンタ１０７ａおよび１０７ｂの初期値として使用される。
クロックバッファ１０１は、内部クロック生成回路１２１および出力タイミング制御回路１２２を備えている。内部クロック生成回路１２１は、外部クロックＣＬＫから通常の内部クロック信号を生成するものであり、また、出力タイミング制御回路１２２は、前述したようなＤＬＬを適用して正確な遅延制御（位相制御）を行ったクロック信号を発生するためのものである。
【００６１】
Ｉ／Ｏデータバッファ／レジスタ１０４は、データ入力バッファ１３およびデータ出力バッファ５（出力回路５０〜５７）を備え、ＤＲＡＭコア１０８ａおよび１０８ｂから読み出された信号は、データ出力バッファ５により所定のレベルに増幅され、出力タイミング制御回路１２２からのクロック信号に従ったタイミングでデータがパッドＤＱ０〜ＤＱ７を介して出力される。また、入力データに関しても、パッドＤＱ０〜ＤＱ７から入力されたデータは、データ入力バッファ１３を介して取り込まれる。ここで、本発明の半導体集積回路が対象としているリアル配線（ＲＬ）は、この出力タイミング制御回路１２２から各データ出力バッファ５までの配線に対応している。
【００６２】
上記のＳＤＲＡＭの読み取り動作を図１７を参照して説明する。
まず、外部クロックＣＬＫは、このＳＤＲＡＭが使用されるシステムから供給される信号であり、このＣＬＫの立ち上がりに同期して、各種コマンド、アドレス信号、入力データを取込み、又は出力データを出力するように動作する。
ＳＤＲＡＭからデータを読み出す場合、コマンド信号（／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ信号）の組み合わせからアクティブ（ＡＣＴ）コマンドをコマンド端子に入力し、アドレス端子にはローアドレス信号を入力する。このコマンド、ローアドレスが入力されると、ＳＤＲＡＭは活性状態になり、ローアドレスに応じたワード線を選択して、ワード線上のセル情報をビット線に出力し、センスアンプで増幅する。
【００６３】
さらに、ローアドレスに関係した部分の動作時間（ｔＲＣＤ）後に、リードコマンド（Ｒｅａｄ）とコラムアドレスを入力する。コラムアドレスに従って、選択されたセンスアンプデータをデータバス線に出力し、データバスアンプで増幅し、出力バッファでさらに増幅して出力端子（ＤＱ）にデータが出力される。これら一連の動作は汎用ＤＲＡＭとまったく同じ動作であるが、ＳＤＲＡＭの場合、コラムアドレスに関係する回路がパイプライン動作するようになっており、リードデータは毎サイクル連続して出力されることになる。これにより、データ転送速度は外部クロックの周期になる。
【００６４】
ＳＤＲＡＭでのアクセス時間には３種類あり、いずれもＣＬＫの立ち上がり時点を基準にして定義される。図１７において、ｔＲＡＣはローアドレスアクセス時間、ｔＣＡＣはコラムアドレスアクセス時間、ｔＡＣはクロックアクセス時間を示している。このＳＤＲＡＭを高速メモリシステムで使用する場合、コマンドを入力してから最初にデータが得られるまでの時間であるｔＲＡＣやｔＣＡＣも重要であるが、図３で説明したように、クロックアクセス時間ｔＡＣも重要なものである。
【００６５】
図１８は図１６のシンクロナスＤＲＡＭの要部構成を概略的に示すブロック図であり、ＳＤＲＡＭにおけるパイプライン動作を説明するためのもので、一例としてパイプが３段設けられている場合を示している。
ＳＤＲＡＭでのコラムアドレスに関係する処理回路は、処理の流れに沿って複数段に分割されており、分割された各段の回路をパイプと呼んでいる。
【００６６】
クロックバッファ１０１は、図１６を参照して説明したように、内部クロック生成回路１２１および出力タイミング制御回路１２２を備え、内部クロック生成回路１２１の出力（通常の内部クロック信号）がパイプ−１およびパイプ−２に供給され、出力タイミング制御回路１２２の出力（位相制御された内部クロック信号）がパイプ−３の出力回路５（データ出力バッファ：５０〜５７）に供給されるようになっている。
【００６７】
各パイプは供給された内部クロック信号に従って制御され、各パイプの間には、パイプ間の信号の伝達タイミングを制御するスイッチが設けられており、これらのスイッチも、クロックバッファ１０１（内部クロック生成回路１２１）で生成された内部クロック信号により制御される。
図１８に示す例では、パイプ−１において、コラムアドレスバッファ１１６でアドレス信号を増幅してコラムデコーダ１１８にアドレス信号を送り、コラムデコーダ１１８で選択されたアドレス番地に相当するセンスアンプ回路１１７の情報をデータバスに出力し、データバスの情報をデータバスアンプ１１９で増幅するまで行われる。また、パイプ−２にはデータバス制御回路１２０のみが設けられ、パイプ−３はＩ／Ｏバッファ１０４（出力回路５）で構成されている。なお、Ｉ／Ｏバッファ１０４におけるデータ入力バッファ１３は図１８では省略されている。
【００６８】
そして、各パイプ内の回路も、クロックサイクル時間内で動作完了するならば、パイプとパイプとの間にあるスイッチをクロック信号に同期して開閉することで、リレー式にデータを送り出す。これにより、各パイプでの処理が並行に行われることになり、出力端子にはクロック信号に同期して連続的にデータが出力されることになる。
【００６９】
図１９は本発明に係る半導体集積回路における出力回路（データ出力バッファ回路：５，５０〜５７）の一構成例を説明するための図である。図１８および図１９に示されるように、図１９におけるＤａｔａ１およびＤａｔａ２は、セルアレイ１１５から読み出され、センスアンプ１１７とデータバスアンプ１１９とデータバス制御回路１２０を介して出力された記憶データに対応する信号であり、Ｄａｔａ１およびＤａｔａ２は、出力データが高レベル“Ｈ”の場合には共に低レベル“Ｌ”であり、出力データが低レベル“Ｌ”の場合には共に高レベル“Ｈ”である。なお、出力データが高レベル“Ｈ”でも低レベル“Ｌ”でもないハイインピーダンス状態（ハイゼット状態）をとることも可能であり、その場合にはデータバス制御回路１２０において、Ｄａｔａ１が高レベル“Ｈ”に、Ｄａｔａ２が低レベル“Ｌ”になるように変換される。信号φｏｅは、出力タイミング制御回路１２２（第１の遅延制御回路２１）の出力信号（クロック信号）に対応するもので、出力回路５（５０〜５７）のイネーブル信号として機能するものである。
【００７０】
クロック信号φｏｅが高レベル“Ｈ”になると、Ｄａｔａ１とＤａｔａ２の情報がデータ出力パッド６（６０〜６７）に現出するように動作する。例えば、データ出力パッド６に高レベル“Ｈ”を出力する場合を想定すると、クロック信号φｏｅが低レベル“Ｌ”から高レベル“Ｈ”に変化し、ノード８ａ−１が低レベル“Ｌ”に、ノード８ａ−２が高レベル“Ｈ”になって、トランスファーゲートがオンしてＤａｔａ１およびＤａｔａ２がノード８ａ−３および８ａ−６に伝達される。その結果、ノード８ａ−５が低レベル“Ｌ”に、ノード８ａ−８が高レベル“Ｈ”になると、出力用のＰチャンネルトランジスタ８１はオンとなり、また、Ｎチャンネルトランジスタ８２はオフとなって、データ出力パッド６には高レベル“Ｈ”の出力が現れることになる。また、クロック信号φｏｅが低レベル“Ｌ”になると、トランスファーゲートはオフして、それまでの出力状態が保持される。
【００７１】
以上の説明では、本発明の半導体集積回路をシンクロナスＤＲＡＭとして説明したが、本発明はシンクロナスＤＲＡＭに限らず、外部から入力される信号に同期して出力信号が出力される半導体集積回路であればどのようなものにも適用可能である。
図２０は本発明に係る半導体集積回路におけるダミーの内部出力クロック配線４２（ダミー配線ＤＬ）の一構成例を説明するための図である。図２０から明らかなように、ダミー配線ＤＬは、例えば、チップ上に形成され、リアル配線（ＲＬ）と同じ線幅の配線により形成されている。なお、以下に説明する半導体集積回路モジュールにおけるダミーの内部出力クロック配線２４２および半導体集積回路システムにおけるダミーの内部出力クロック配線３４２に関しても、同様に、モジュール上或いは回路基板上にダミー用の配線を設けることになる。なお、このダミー配線の代わりに、所定の値を有する容量素子或いは抵抗素子等を組み合わせて代用することも可能である。
【００７２】
図２１は本発明を適用したメモリモジュール（ＳＩＭＭ: Single Inline Memory Module やＤＩＭＭ: Dual Inline Memory Module)の一例を示す図であり、ＤＬＬ回路を概略的に示すものである。図２１において、参照符号２０１はクロックコネクタ部、また、２５０〜２５３はメモリＩＣ（対象回路）を示している。さらに、参照符号２２１は第１の遅延制御回路、２２２は第２の遅延制御回路、２０３は位相比較回路、２４１は内部出力クロック配線（リアル配線）、そして、２４２はダミーの内部出力クロック配線（ダミー配線）を示している。
【００７３】
図２１に示されるように、クロック信号ＣＬＫは、クロックコネクタ部２０１を介して、第１の遅延制御回路２２１、第２の遅延制御回路２２２、および、位相比較回路２０３の一方の入力に供給されている。第１の遅延制御回路２２１の出力信号（クロック信号）は、例えば、図５に示す半導体集積回路と同様に、それぞれリアル配線（２４１）を介して各メモリＩＣ２５０〜２５３に供給されている。ここで、位相比較回路２０３の他方の入力には、ダミー配線２４２を介して第２の遅延制御回路２２２の出力（ダミーのクロック信号）が供給され、位相比較回路２０３は、これら２つの入力信号の位相を比較して第１および第２の遅延制御回路２２１，２２２を制御するようになっている。なお、このＤＬＬ回路の詳細は、図面を参照して上述した通りである。
【００７４】
図２１に示すメモリモジュール（半導体集積回路モジュール）は、図５の半導体集積回路における出力バッファ回路５０〜５７（または、データ出力パッド６０〜６７）をメモリＩＣ２５０〜２５３に対応させたものに相当する。
図２１に示されるように、本実施例では、第１の遅延制御回路２２１の出力端から各メモリＩＣ２５０〜２５３（各メモリＩＣのクロック入力パッド）までの各リアル配線（２４１）の長さが等距離になるように規定している。すなわち、リアル配線（２４１）の長さＲＬ３５はＲＬ３６と等しく（ＲＬ３５＝ＲＬ３６）、また、リアル配線（４１）の長さＲＬ３１，ＲＬ３２，ＲＬ３３，ＲＬ３４は全て等しく（ＲＬ３１＝ＲＬ３２＝ＲＬ３３＝ＲＬ３４）なるように規定されている。
【００７５】
従って、メモリＩＣ２５０までのリアル配線の長さはＲＬ３７＋ＲＬ３５＋ＲＬ３１，メモリＩＣ２５１までのリアル配線の長さはＲＬ３７＋ＲＬ３５＋ＲＬ３２，メモリＩＣ２５２までのリアル配線の長さはＲＬ３７＋ＲＬ３６＋ＲＬ３３，そして，メモリＩＣ２５３までのリアル配線の長さはＲＬ３７＋ＲＬ３６＋ＲＬ３４になり、ＲＬ３５＝ＲＬ３６，且つ，ＲＬ３１＝ＲＬ３２＝ＲＬ３３＝ＲＬ３４であるため、第１の遅延制御回路２２１の出力端から各メモリＩＣ２５０〜２５３のクロック入力パッドまでの各リアル配線の長さが等距離になる。さらに、ダミー配線２４２の長さＤＬ３を上記第１の遅延制御回路２２１の出力端から各メモリＩＣ２５０〜２５３のクロック入力パッドまでのリアル配線の長さＲＬ３７＋ＲＬ３５＋ＲＬ３１（＝ＲＬ３７＋ＲＬ３５＋ＲＬ３２＝ＲＬ３７＋ＲＬ３６＋ＲＬ３３＝ＲＬ３７＋ＲＬ３６＋ＲＬ３４）に一致させることにより、全てのメモリＩＣ２５０〜２５３における動作タイミングを同期させることができる。
【００７６】
図２２は本発明を適用したメモリシステムの一例を示す図である。図２２において、参照符号３００はクロックジェネレータ、また、３５０〜３５３はメモリモジュール（対象回路）を示している。さらに、参照符号３２１は第１の遅延制御回路、３２２は第２の遅延制御回路、３０３は位相比較回路、３４１は内部出力クロック配線（リアル配線）、そして、３４２はダミーの内部出力クロック配線（ダミー配線）を示している。
【００７７】
図２２に示されるように、クロックジェネレータ３００で発生されたクロック信号ＣＬＫは、第１の遅延制御回路３２１、第２の遅延制御回路３２２、および、位相比較回路３０３の一方の入力に供給されている。第１の遅延制御回路３２１の出力信号（クロック信号）は、例えば、図２１に示すメモリモジュールと同様に、それぞれリアル配線（３４１）を介して各メモリモジュール３５０〜３５３に供給されている。ここで、位相比較回路３０３の他方の入力には、ダミー配線３４２を介して第２の遅延制御回路３２２の出力（ダミーのクロック信号）が供給され、位相比較回路３０３は、これら２つの入力信号の位相を比較して第１および第２の遅延制御回路３２１，３２２を制御するようになっている。なお、このＤＬＬ回路の詳細は図面を参照して上述した通りである。
【００７８】
図２２に示すメモリシステム（半導体集積回路システム）は、図２１のメモリモジュールにおけるメモリＩＣ２５０〜２５３をメモリモジュール３５０〜３５３に対応させたものに相当する。
図２２に示されるように、本実施例では、第１の遅延制御回路３２１の出力端から各メモリモジュール３５０〜３５３（各メモリモジュールのクロック入力端子）までの各リアル配線（３４１）の長さが等距離になるように規定している。すなわち、リアル配線（３４１）の長さＲＬ４５はＲＬ４６と等しく（ＲＬ４５＝ＲＬ４６）、また、リアル配線（３４１）の長さＲＬ４１，ＲＬ４２，ＲＬ４３，ＲＬ４４は全て等しく（ＲＬ４１＝ＲＬ４２＝ＲＬ４３＝ＲＬ４４）なるように規定されている。
【００７９】
従って、メモリモジュール３５０までのリアル配線の長さはＲＬ４７＋ＲＬ４５＋ＲＬ４１，メモリモジュール３５１までのリアル配線の長さはＲＬ４７＋ＲＬ４５＋ＲＬ４２，メモリモジュール３５２までのリアル配線の長さはＲＬ４７＋ＲＬ４６＋ＲＬ４３，そして，メモリモジュール３５３までのリアル配線の長さはＲＬ４７＋ＲＬ４６＋ＲＬ４４になり、ＲＬ４５＝ＲＬ４６，且つ，ＲＬ４１＝ＲＬ４２＝ＲＬ４３＝ＲＬ４４であるため、第１の遅延制御回路２２１の出力端から各メモリＩＣ２５０〜２５３のクロック入力パッドまでの各リアル配線の長さが等距離になる。さらに、ダミー配線２４２の長さＤＬ３を上記第１の遅延制御回路２２１の出力端から各メモリモジュール３５０〜３５３のクロック入力端子までのリアル配線の長さＲＬ４７＋ＲＬ４５＋ＲＬ４１（＝ＲＬ４７＋ＲＬ４５＋ＲＬ４２＝ＲＬ４７＋ＲＬ４６＋ＲＬ４３＝ＲＬ４７＋ＲＬ４６＋ＲＬ４４）に一致させることにより、全てのメモリモジュール３５０〜３５３における動作タイミングを同期させることができる。
【００８０】
なお、上述した図２１および図２２では、図５の半導体集積回路に対応した構成を示して説明したが、図４の半導体集積回路の構成をメモリモジュール、或いは、メモリシステムに適用することもできるのはいうまでもない。
以上の説明では、メモリ（ＳＤＲＡＭ），メモリモジュール，および，メモリシステムを例として説明したが、本発明は、他の様々な半導体集積回路、半導体集積回路モジュール、および、半導体集積回路システムに対しても幅広く適用することができる。さらに、上記各実施例では、制御信号としてクロック信号を例に取って説明したが、制御信号としてはクロック信号に限定されるものでないのはもちろんである。
【００８１】
【発明の効果】
以上、詳述したように、本発明の半導体集積回路によれば、対象とする複数の回路若しくはパッドが設けられた物理的な位置に関わらず、各回路若しくはパッドに対して位相同期した制御信号を供給することができる。さらに、本発明によれば、半導体集積回路モジュールおよび半導体集積回路システムに対しても、同様に位相同期した制御信号を供給することができる。
【図面の簡単な説明】
【図１】関連技術としての半導体集積回路の一例を概略的に示すブロック図である。
【図２】図１の半導体集積回路におけるクロック配線の様子を示すブロック図である。
【図３】図２の半導体集積回路における課題を説明するための図である。
【図４】本発明を適用した半導体集積回路の一実施例を示すブロック図である。
【図５】本発明を適用した半導体集積回路の他の実施例を示すブロック図である。
【図６】本発明の半導体集積回路における遅延制御回路（遅延部）の一構成例を説明するための図である。
【図７】本発明の半導体集積回路における遅延制御回路（制御部）の一構成例を説明するための図である。
【図８】図７の遅延制御回路の動作を説明するためのタイミング図である。
【図９】本発明の半導体集積回路における位相比較回路（位相比較部）の一構成例を説明するための図である。
【図１０】図９の位相比較回路の動作を説明するためのタイミング図である。
【図１１】本発明の半導体集積回路における位相比較回路（増幅回路部）の一構成例を説明するための図である。
【図１２】図１１の位相比較回路におけるＪＫフリップフロップの動作を説明するためのタイミング図である。
【図１３】図１１の位相比較回路における増幅回路部の動作を説明するためのタイミング図（カウントアップ時）である。
【図１４】図１１の位相比較回路における増幅回路部の動作を説明するためのタイミング図（カウント維持時）である。
【図１５】図１１の位相比較回路における増幅回路部の動作を説明するためのタイミング図（カウントダウン時）である。
【図１６】本発明に係る半導体集積回路が適用される一例としてのシンクロナスＤＲＡＭの構成を示す図である。
【図１７】図１６のシンクロナスＤＲＡＭの動作を説明するためのタイミング図である。
【図１８】図１６のシンクロナスＤＲＡＭの要部構成を概略的に示すブロック図である。
【図１９】本発明に係る半導体集積回路における出力回路（データ出力バッファ回路）の一構成例を説明するための図である。
【図２０】本発明に係る半導体集積回路におけるダミーの内部出力クロック配線（ダミー配線）の一構成例を説明するための図である。
【図２１】本発明を適用したメモリモジュールの一例を示す図である。
【図２２】本発明を適用したメモリシステムの一例を示す図である。
【符号の説明】
１…クロック入力パッド
３…位相比較回路
５，５０〜５７…出力回路（出力バッファ回路）
６，６０〜６７…データ出力パッド
１０…クロックバッファ回路
２１，２２１，３２１…遅延制御回路
２２，２２２，３２２…遅延制御回路
４１，２４１，３４１…内部出力クロック配線（リアル配線）
４２，２４２，３４２…ダミーの内部出力クロック配線（ダミー配線）
Claims (7)
- クロック入力パッドに供給されるクロック信号と、遅延時間を制御する信号が供給される第１および第２の遅延制御回路と、
該第１の遅延制御回路の出力信号がそれぞれリアル配線を介して供給される複数の対象回路と、
前記第２の遅延制御回路のダミー出力信号がダミー配線手段を介して供給され、前記クロック入力パッドに供給されるクロック信号と該ダミー配線手段の出力信号の位相を比較して、その比較結果により前記第１および第２の遅延制御回路における前記遅延時間を制御する信号を出力する位相比較回路とを具備する半導体集積回路であって、
前記半導体集積回路はシンクロナスＤＲＡＭであり、且つ、前記各対象回路は該シンクロナスＤＲＡＭのデータ出力バッファ回路であり、
前記第１の遅延制御回路から出力されて、前記リアル配線を介して供給されるクロック信号は、前記各データ出力バッファ回路にイネーブル信号として供給され、そして、
前記第１の遅延制御回路の出力端から前記複数の対象回路の各々の入力端までの各リアル配線の長さをそれぞれ等距離にすると共に、前記ダミー配線手段の配線負荷の大きさを該第１の遅延制御回路から１の該対象回路までのリアル配線の配線負荷の大きさに一致させるように構成したことを特徴とする半導体集積回路。 - 請求項１記載の半導体集積回路において、前記ダミー配線手段の配線長を前記第１の遅延制御回路から１の前記対象回路までのリアル配線の配線長と一致させるようにしたことを特徴とする半導体集積回路。
- 請求項１記載の半導体集積回路において、前記第１の遅延制御回路の出力端から前記各対象回路の入力端までの各リアル配線をツリー状に構成し、各分岐個所から次の分岐個所または該対象回路の入力端まで各分岐配線の距離が等しくなるように構成したことを特徴とする半導体集積回路。
- クロック入力パッドに供給されるクロック信号と、遅延時間を制御する信号が供給される第１および第２の遅延制御回路と、
該第１の遅延制御回路の出力信号がそれぞれリアル配線を介して供給される複数の対象回路と、
前記第２の遅延制御回路のダミー出力信号がダミー配線手段を介して供給され、前記クロック入力パッドに供給されるクロック信号と該ダミー配線手段の出力信号の位相を比較して、その比較結果により前記第１および第２の遅延制御回路における前記遅延時間を制御する信号を出力する位相比較回路とを具備する半導体集積回路であって、
前記半導体集積回路はシンクロナスＤＲＡＭであり、且つ、前記各対象回路は該シンクロナスＤＲＡＭのデータ出力バッファ回路であり、
前記第１の遅延制御回路から出力されて、前記リアル配線を介して供給されるクロック信号は、前記各データ出力バッファ回路にイネーブル信号として供給され、そして、
前記第１の遅延制御回路の出力端から前記複数の対象回路の入力端までのリアル配線を、対称性を有するツリー状にレイアウトすると共に、前記ダミー配線手段の配線負荷の大きさを該第１の遅延制御回路から任意の前記対象回路までのリアル配線の配線負荷の大きさに一致させるように構成したことを特徴とする半導体集積回路。 - 請求項４記載の半導体集積回路において、前記ダミー配線手段の配線長を前記第１の遅延制御回路から１の前記対象回路までのリアル配線の配線長と一致させるようにしたことを特徴とする半導体集積回路。
- クロック入力パッドに供給されるクロック信号と、遅延時間を制御する信号が供給される第１および第２の遅延制御回路と、
該第１の遅延制御回路の出力信号がそれぞれリアル配線を介して供給される複数の対象回路と、
前記第２の遅延制御回路のダミー出力信号がダミー配線手段を介して供給され、前記クロック入力パッドに供給されるクロック信号と該ダミー配線手段の出力信号の位相を比較して、その比較結果により前記第１および第２の遅延制御回路における前記遅延時間を制 御する信号を出力する位相比較回路とを具備する半導体集積回路であって、
前記半導体集積回路はシンクロナスＤＲＡＭであり、且つ、前記各対象回路は該シンクロナスＤＲＡＭのデータ出力バッファ回路であり、
前記第１の遅延制御回路から出力されて、前記リアル配線を介して供給されるクロック信号は、前記各データ出力バッファ回路にイネーブル信号として供給され、そして、
前記複数の対象回路は、複数のグループで構成され、該各グループは、前記第１の遅延制御回路の出力信号を受けるノードを有し、前記第１の遅延制御回路の出力端から前記複数のグループの各ノードまでの間のリアル配線を対称性を有するツリー状にレイアウトすると共に、前記ダミー配線手段の配線負荷の大きさを該第１の遅延制御回路から１の前記ノードまでのリアル配線の配線負荷の大きさに一致させるように構成したことを特徴とする半導体集積回路。 - 請求項６記載の半導体集積回路において、前記ダミー配線手段の配線長を前記第１の遅延制御回路から１の前記対象回路までのリアル配線の配線長と一致させるようにしたことを特徴とする半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21388096A JP4070255B2 (ja) | 1996-08-13 | 1996-08-13 | 半導体集積回路 |
| US08/790,794 US5822255A (en) | 1996-08-13 | 1997-01-30 | Semiconductor integrated circuit for supplying a control signal to a plurality of object circuits |
| GB9702083A GB2316247B (en) | 1996-08-13 | 1997-01-31 | Semiconductor intergrated circuit for supplying a control signal to a pluralit y of object circuits |
| TW086101252A TW328998B (en) | 1996-08-13 | 1997-02-03 | Semiconductor integrated circuit for supplying a control signal to a plurality of object circuits |
| KR1019970005520A KR100242759B1 (ko) | 1996-08-13 | 1997-02-24 | 반도체 집적회로, 반도체 집적회로 모듈(module) 및 반도체 집적회로 시스템 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21388096A JP4070255B2 (ja) | 1996-08-13 | 1996-08-13 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1055668A JPH1055668A (ja) | 1998-02-24 |
| JP4070255B2 true JP4070255B2 (ja) | 2008-04-02 |
Family
ID=16646552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21388096A Expired - Lifetime JP4070255B2 (ja) | 1996-08-13 | 1996-08-13 | 半導体集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5822255A (ja) |
| JP (1) | JP4070255B2 (ja) |
| KR (1) | KR100242759B1 (ja) |
| GB (1) | GB2316247B (ja) |
| TW (1) | TW328998B (ja) |
Families Citing this family (75)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7037426B2 (en) * | 2000-05-04 | 2006-05-02 | Zenon Environmental Inc. | Immersed membrane apparatus |
| TW340262B (en) | 1996-08-13 | 1998-09-11 | Fujitsu Ltd | Semiconductor device, system consisting of semiconductor devices and digital delay circuit |
| JP3840731B2 (ja) * | 1997-03-21 | 2006-11-01 | 富士通株式会社 | 半導体集積回路 |
| JP3414621B2 (ja) * | 1997-08-11 | 2003-06-09 | 富士通株式会社 | 半導体集積回路装置 |
| JP3938617B2 (ja) * | 1997-09-09 | 2007-06-27 | 富士通株式会社 | 半導体装置及び半導体システム |
| AU9798798A (en) * | 1997-10-10 | 1999-05-03 | Rambus Incorporated | Power control system for synchronous memory device |
| JP3789628B2 (ja) * | 1998-01-16 | 2006-06-28 | 富士通株式会社 | 半導体装置 |
| JP4031859B2 (ja) * | 1998-02-03 | 2008-01-09 | 富士通株式会社 | 半導体装置 |
| US6154821A (en) | 1998-03-10 | 2000-11-28 | Rambus Inc. | Method and apparatus for initializing dynamic random access memory (DRAM) devices by levelizing a read domain |
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- 1997-01-31 GB GB9702083A patent/GB2316247B/en not_active Expired - Fee Related
- 1997-02-03 TW TW086101252A patent/TW328998B/zh not_active IP Right Cessation
- 1997-02-24 KR KR1019970005520A patent/KR100242759B1/ko not_active IP Right Cessation
Also Published As
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| GB2316247A (en) | 1998-02-18 |
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| KR100242759B1 (ko) | 2000-02-01 |
| GB2316247B (en) | 2001-01-03 |
| US5822255A (en) | 1998-10-13 |
| GB9702083D0 (en) | 1997-03-19 |
| TW328998B (en) | 1998-04-01 |
| KR19980018035A (ko) | 1998-06-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040409 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040511 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050614 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050729 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20050803 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20060310 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071127 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080115 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110125 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110125 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110125 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120125 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120125 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130125 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140125 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |