JP5298527B2 - 可変遅延回路及びその制御方法 - Google Patents
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Description
そこで、請求項1の発明に係る可変遅延回路によれば、出力信号選択部が出力信号を選択するタイミングの違いに応じて、出力信号の遅延時間を変化させることができる。
そこで、請求項8の発明に係る可変遅延回路の制御方法によれば、出力信号選択ステップが出力信号を選択するタイミングの違いに応じて、出力信号の遅延時間を変化させることができる。
そこで、本発明の可変遅延回路及びその制御方法によれば、出力信号を選択するタイミングの違いに応じて、出力信号の遅延時間を変化させることができる。
本発明の実施形態1を、図1ないし図4を参照しつつ説明する。ここでは、本発明の可変遅延回路を、遅延回路10を例に挙げて説明する。図1は、遅延回路10の概略回路構成図である。遅延回路10は、ゲート20と、第1セレクタ30と、ゲート40と、電流発生回路50と、第2セレクタ60とを備えている。
なお、N個のゲート20A〜20N及び第1セレクタ30からなる遅延調整部は、第2セレクタ60の出力端に電気的に接続しても良い。
本実施形態の遅延回路10によれば、遅延時間設定信号S1によって、第2セレクタ60が、ゲート20Oの出力信号S1Aもしくはゲート40の出力信号S1Bのいずれか一方を選択すると、信号経路DL1を構成するゲート20Oの遅延時間と、信号経路DL2を構成するゲート40の遅延時間が異なるため、第2セレクタ60が、入力信号SINを遅延させた信号を選択するタイミングが変化する。
そこで、本実施形態の遅延回路10によれば、第2セレクタ60が入力信号SINを遅延させた信号を選択するタイミングの違いに応じて、第2セレクタ60の出力端子(OUT2)を通過する信号の遅延時間を変化させることができる。
このため、本実施形態の遅延回路10のように、ゲート40の遅延時間(150ps)を、ゲート20Oの遅延時間(100ps)の2倍以下に設定すると、ゲート40の遅延時間と、ゲート20Oの遅延時間との差分値(50ps)を、ゲート20Oの最小遅延時間(100ps)よりも小さくすることができる。
したがって、本実施形態の遅延回路10によれば、前記差分値(50ps)に応じて、第2セレクタ60の出力端子(OUT2)を通過する信号の遅延時間を、ゲート20Oの最小遅延時間(100ps)よりも小さい間隔で、調整することができる。
そこで、本実施形態の遅延回路10の制御方法によれば、入力信号SINを遅延させた信号のどちらを選択するかに応じて、第2セレクタ60の出力端子(OUT2)を通過する信号の遅延時間を変化させることができる。
このため、本実施形態の遅延回路10のように、ゲート40の遅延時間(150ps)を、ゲート20Oの遅延時間(100ps)の2倍以下に設定すると、ゲート40の遅延時間と、ゲート20Oの遅延時間との差分値(50ps)を、ゲート20Oの最小遅延時間(100ps)よりも小さくすることができる。
したがって、本実施形態の遅延回路10の制御方法によれば、前記差分値(50ps)に応じて、第2セレクタ60の出力端子(OUT2)を通過する信号の遅延時間を、ゲート20Oの最小遅延時間(100ps)よりも小さい間隔で、調整することができる。
本発明の実施形態2を、図5を参照しつつ説明する。ここでは、実施形態1と同一の構成は同一の符号を付し、その説明を省略する。図5に図示する遅延回路10Aは、図2に図示するゲート20O及びゲート40に代えて、ゲート20P及びゲート40Aを備えている。
本実施形態の遅延回路10Aでは、電流発生回路50のN型チャンネルトランジスタM53によって生成される電流に応じて制御される差動電流源トランジスタ45の供給電流I3又は電流発生回路50のN型チャンネルトランジスタM54によって生成される電流に応じて制御される差動電流源トランジスタM47に流れる電流I4に応じ、負荷電流源トランジスタ45のP型チャンネルトランジスタM45Bのドレインと前記N型チャンネルトランジスタM46Bのドレインとの接続点から、バッファ42に、電圧V2を出力する。本実施形態の遅延回路10Aによれば、電圧V1、V2に応じて変化するスルーレートの差によって、バッファ42を制御することができ、ゲート40Aを通過する入力信号SINの遅延時間を変化させることができる。
なお、N個のゲート20A〜20N及び第1セレクタ30からなる遅延調整部は、第2セレクタ60の出力端に電気的に接続しても良い。
(付記1) 入力信号を遅延させる第1遅延素子と、
前記第1遅延素子を並列接続され、前記入力信号を遅延させる第2遅延素子と、
前記第1遅延素子の遅延量及び前記第2遅延素子の遅延量を調整する制御電流を供給する制御電流供給部と、
前記入力信号の遅延時間を選択する遅延時間選択信号に応じ、前記第1遅延素子の出力信号もしくは前記第2遅延素子の出力信号のいずれか一方を選択する出力信号選択部と、を備えることを特徴とする可変遅延回路。
(付記2)複数の遅延素子を含む遅延段を有し、
前記遅延段は、前記第1遅延素子及び前記第2遅延素子の入力端に電気的に接続される、又は、前記出力信号選択部の出力端に電気的に接続されることを特徴とする付記1に記載の可変遅延回路。
(付記3)前記第1遅延素子と前記複数の遅延素子とは同一の遅延量を有し、前記第2遅延素子の遅延量は、前記第1遅延素子の遅延量よりも大きく前記第1遅延素子の遅延量の2倍よりも小さいことを特徴とする付記1又は付記2に記載の可変遅延回路。
(付記4) 前記制御電流供給部は、カレントミラー回路を備え、
前記カレントミラー回路は、基準電流に対し、所定の電流比率を有する前記制御電流を出力する出力トランジスタを備えることを特徴とする付記1ないし付記3の何れか1項に記載の可変遅延回路。
(付記5) 前記第2遅延素子は、
前記出力信号選択部に接続された第1バッファ回路と、
前記制御電流に応じて、前記第1バッファ回路の導通状態を制御する制御電圧を生成する制御電圧生成部と、
を備えることを特徴とする付記1ないし付記4の何れか1項に記載の可変遅延回路。
(付記6) 前記制御電圧生成部は、前記制御電流に応じて導通状態が制御される第1トランスファゲートであり、
前記第1バッファ回路は、前記第1トランスファゲートの出力電圧が供給される第1バッファ回路であることを特徴とする付記5に記載の可変遅延回路。
(付記7) 前記制御電流供給部は、複数のカレントミラー回路を備え、
前記複数のカレントミラー回路の内のそれぞれのカレントミラー回路が有する出力トランジスタは、前記所定の電流比率がそれぞれ異なる前記制御電流を出力することを特徴とする付記4に記載の可変遅延回路。
(付記8) 前記遅延量が異なる前記第2遅延素子を複数備え、前記複数の遅延素子に、前記遅延量の異なる第2遅延素子がそれぞれ接続されることを特徴とする付記2又は3に記載の可変遅延回路。
(付記9) 前記第2遅延素子は、
前記制御電流に応じて、供給電流が制御される電流源トランジスタと、
前記制御電流に応じて、動作電流が制御される差動電流源トランジスタと、
前記供給電流又は前記動作電流に応じた差動電圧を出力する差動回路と、
前記出力信号選択部に接続されると共に、前記差動電圧が供給される第2バッファ回路と、 を備えることを特徴とする付記1又は付記2に記載の可変遅延回路。
(付記10) 前記第1遅延素子と前記複数の遅延とを含む第1ディレイラインを構成する前記複数の遅延素子のそれぞれの遅延素子は、前記制御電流に応じて導通状態が制御される第2トランスファゲートと、前記第2トランスファゲートの出力電圧が供給される第3バッファ回路と、を備えることを特徴とする付記2又は付記3に記載の可変遅延回路。
(付記11) 可変遅延回路の制御方法において、
第1遅延素子によって、前記入力信号を遅延させた第1出力信号を生成する第1遅延ステップと、
前記第1遅延素子に並列接続された第2遅延素子によって、前記入力信号を遅延させた第2出力信号を生成する第2遅延ステップと、
前記第1遅延素子及び前記第2遅延素子の遅延量を調整する制御電流を供給する制御電流供給ステップと、
前記入力信号の遅延時間を選択する遅延時間選択信号に応じ、前記第1出力信号もしくは前記第2出力信号のいずれか一方を選択する出力信号選択ステップと、
を備えることを特徴とする可変遅延回路の制御方法。
(付記12) 前記第2遅延素子の遅延量を調整する制御電流を供給する制御電流供給ステップを備え、
前記制御電流供給ステップは、基準電流に対し、所定の電流比率を有する前記制御電流を出力することを特徴とする付記11に記載の可変遅延回路の制御方法。
(付記13) 前記制御電流供給ステップは、前記所定の電流比率がそれぞれ異なる複数の前記制御電流を出力することを特徴とする付記12に記載の可変遅延回路の制御方法。
(付記14) 前記第2遅延ステップは、前記複数の遅延素子に、前記遅延量の異なる第2遅延素子がそれぞれ接続された複数の前記第2ディレイラインによって、前記遅延量がそれぞれ異なる複数の前記第2出力信号を生成することを特徴とする付記11〜13の何れか1項に記載の可変遅延回路の制御方法。
20O ゲート(第1遅延素子)
40 ゲート(第2遅延素子)
41 トランスファゲート
42 バッファ
45 負荷電流源トランジスタ
46 差動入力トランジスタ
47 差動電流源トランジスタ
50 電流発生回路
60 第2セレクタ
DL1、DL2 信号経路
M53、M54 N型チャンネルトランジスタ
S1 遅延時間設定信号
S1A ゲート20Oの出力信号
S1B ゲート40の出力信号
Claims (10)
- 第1遅延量を有する第1遅延素子を複数含み、入力信号を受けて第1出力信号を出力する遅延段と、
前記第1出力信号に第1遅延量と同一の第2遅延量を付与して遅延させる第2遅延素子と、
前記第2遅延素子に並列接続され、前記第1出力信号に前記第1遅延量より長い遅延量であって前記第1遅延量の2倍よりも小さい第3遅延量を付与して遅延させる第3遅延素子と、
前記第1遅延素子の第1遅延量、前記第2遅延素子の第2遅延量、および前記第3遅延素子の第3遅延量を調整する制御電流を供給する制御電流供給部と、
前記第1出力信号の遅延時間を選択する遅延時間選択信号に応じ、前記第2遅延素子の第2出力信号もしくは前記第3遅延素子の第3出力信号のいずれか一方を選択する出力信号選択部と、
を備えることを特徴とする可変遅延回路。 - 前記制御電流供給部は、カレントミラー回路を備え、
前記カレントミラー回路は、基準電流に対し、所定の電流比率を有する前記制御電流を出力する出力トランジスタを備えることを特徴とする請求項1に記載の可変遅延回路。 - 出力信号を基準周波数に応じた発振周波数に位相同期するPLL回路を備え、
前記PLL回路は、
チャージポンプから出力される電圧信号を電流信号に変換する電圧電流変換器と、
前記電圧電流変換器から出力される電流信号に応じた発振周波数を前記出力信号として出力する制御発振器とを備え、
前記基準電流は、前記電圧電流変換器から出力される電流信号に応じた電流値を有して、前記電圧電流変換器から出力されることを特徴とする請求項2に記載の可変遅延回路。 - 前記第2遅延素子は、
前記出力信号選択部に接続された第1バッファ回路と、
前記制御電流に応じて、前記第1バッファ回路の導通状態を制御する制御電圧を生成する制御電圧生成部と、
を備えることを特徴とする請求項1または2に記載の可変遅延回路。 - 前記制御電圧生成部は、前記制御電流に応じて導通状態が制御される第1トランスファゲートであり、
前記第1バッファ回路は、前記第1トランスファゲートの出力電圧が供給される第1バッファ回路であることを特徴とする請求項4に記載の可変遅延回路。 - 前記制御電流供給部は、複数のカレントミラー回路を備え、
前記複数のカレントミラー回路の内のそれぞれのカレントミラー回路が有する出力トランジスタは、前記所定の電流比率がそれぞれ異なる前記制御電流を出力することを特徴とする請求項2に記載の可変遅延回路。 - 前記遅延量が異なる前記第2遅延素子を複数備え、前記複数の遅延素子に、前記遅延量の異なる第2遅延素子がそれぞれ接続されることを特徴とする請求項1に記載の可変遅延回路。
- 可変遅延回路の制御方法において、
入力信号を受け、第1遅延量を有する複数の第1遅延素子を介して第1出力信号を出力するステップと、
前記第1出力信号に第1遅延量と同一の第2遅延量を付与して遅延させた第2出力信号を生成する第2遅延ステップと、
前記第1出力信号に前記第1遅延量より長い遅延量であって前記第1遅延量の2倍よりも小さい第3遅延量を付与して遅延させた第3出力信号を生成する第3遅延ステップと、
前記第1遅延量、前記第2遅延量、および前記第3遅延量を調整する制御電流を供給する制御電流供給ステップと、
前記第1出力信号の遅延時間を選択する遅延時間選択信号に応じ、前記第2出力信号もしくは前記第3出力信号のいずれか一方を選択する出力信号選択ステップと、
を備えることを特徴とする可変遅延回路の制御方法。 - 前記第2遅延量を調整する制御電流を供給する制御電流供給ステップを備え、
前記制御電流供給ステップは、基準電流に対し、所定の電流比率を有する前記制御電流を出力することを特徴とする請求項8に記載の可変遅延回路の制御方法。 - 前記制御電流供給ステップは、前記所定の電流比率がそれぞれ異なる複数の前記制御電流を出力することを特徴とする請求項9に記載の可変遅延回路の制御方法。
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