JP2006217172A - 遅延回路及びそれを用いたリングオシレータ - Google Patents

Abstract

【課題】簡易な仕組みで制御可能な遅延回路及びそれを用いたリングオシレータを提供する。
【解決手段】入力信号の一方のレベルに基づき第１導電型トランジスタ（Ｍ６）が導通する場合、ソース電源ラインとシンク電源ラインとの間に、一方のソース側トランジスタ（Ｍ４）、第１導電型トランジスタ（Ｍ６）、第２駆動トランジスタ（Ｍ９）を夫々介した第１電流経路を形成するとともに、他方のソース側トランジスタ（Ｍ５）と他方のシンク側トランジスタ（Ｍ１１）の接続部から、入力信号の一方のレベルを反転させ且つ遅延させた出力信号を出力し、入力信号の他方のレベルに基づき第２導電型トランジスタ（Ｍ７）が導通する場合、ソース電源ラインとシンク電源ラインとの間に、第１駆動トランジスタ（Ｍ３）、第２導電型トランジスタ（Ｍ７）、一方のシンク側トランジスタ（Ｍ１０）を夫々介した第２電流経路を形成する。
【選択図】 図１

Description

本発明は、遅延回路及びそれを用いたリングオシレータに関する。

従来、様々な用途で入力信号を所定時間遅延させる遅延回路が用いられる。例えば、車載ネットワークの１つの規格であるＭＯＳＴ（Media Oriented Systems Transport）システムでは、デジタル信号を伝送する際に、伝送対象のデジタル信号とクロック信号の多重化(符号化)が行われる。そして、クロック信号との多重化が施されたデジタル信号の伝送先の装置では、デジタル信号から元のクロック信号が抽出されることとなり、この抽出の際に遅延回路が用いられる
図９は、差動バイフェーズ符号化されたデジタル信号（以下、差動バイフェーズ符号と称する。）に対する従来のクロック抽出回路の構成を示す（例えば、以下に示す特許文献１参照）。また、図９に示す従来のクロック抽出回路の動作を示すタイミングチャートを図１０に示す。

まず、所定ビットレートのデジタルデータ（図１０（ａ）参照）の差動バイフェーズ符号（図１０（ｂ）参照）が、従来のクロック抽出回路へ伝送された場合とする。この場合、排他的論理和素子１６において、受信した差動バイフェーズ符号と、その差動バイフェーズ符号を遅延回路１５において所定時間分遅延させた遅延信号（図１０（ｃ）参照）との排他的論理和が演算される。この演算結果は、受信した差動バイフェーズ符号の立ち上がりエッジ及び立ち下がりエッジを検出した旨を示すエッジ検出パルス（図１０（ｄ）参照）となる。また、論理積素子１７において、エッジ検出パルスと、モノマルチバイブレータ１８の出力（図１０（ｅ）参照）との論理積が演算される。なお、モノマルチバイブレータ１８は、論理積素子１７の出力であるトリガ信号（図１０（ｆ）参照）の立ち下がりエッジにて、所定パルス幅のワンパルスを発振出力するものである。

従来のクロック抽出回路は、前述したような一連の動作を行うことで、差動バイフェーズ符号のエッジ検出パルスに基づいて、モノマルチバイブレータ１８の出力をクロック信号として抽出するものである。このように、従来のクロック抽出回路では、クロック信号を抽出する際に、遅延回路１５やモノマルチバイブレータ１８といった遅延回路が用いられる。

また、例えば、所定周波数の発振クロック信号を生成するリングオシレータ回路において、それを構成するインバータ回路としての遅延回路がある。図１１は、従来のリングオシレータ回路の構成を示す図である（例えば、以下に示す特許文献２を参照）。

従来のリングオシレータ回路は、電流制御部２０とリングオシレータ部３０とにより構成される。

電流制御部２０は、定電流源から供給される電流Ｉ１と制御電流Ｉとの差電流（Ｉ１−Ｉ）がトランジスタＱ１のドレイン電極へと流れることで、この差電流（Ｉ１−Ｉ）がトランジスタＱ３の電流として複製される。また、トランジスタＱ３に流れる電流はトランジスタＱ２にも流れる。そして、トランジスタＱ２、Ｑ３の電流が、リングオシレータ部３０内のインバータ部３１ａ〜３１ｎを駆動するための駆動トランジスタＱ４ａ〜Ｑ４ｎ、Ｑ７ａ〜Ｑ７ｎの電流として複製される。

リングオシレータ部３０は、遅延時間τのインバータ部３１ａ〜３１ｎがｎ段リング状に配接されて構成される。なお、インバータ部３１ａ〜３１ｎは、Ｐ型ＭＯＳトランジスタＱ５ａ〜Ｑ５ｎとＮ型ＭＯＳトランジスタＱ６ａ〜Ｑ６ｎを夫々直列接続して構成される。また、各インバータ部３１ａ〜３１ｎは、ソース電源（ＶＣＣ）ライン側の駆動トランジスタＱ４ａ〜Ｑ４ｎ、シンク電源（ＧＮＤ）ライン側の駆動トランジスタＱ７ａ〜Ｑ７ｎによって駆動電流ｉが夫々供給される。なお、ソース電源ライン側の駆動トランジスタＱ４ａ〜Ｑ４ｎは、トランジスタＱ２とのペアでソース電源ライン側のカレントミラー回路を構成し、また、シンク電源ライン側の駆動トランジスタＱ７ａ〜Ｑ７ｎは、トランジスタＱ１とのペアでシンク電源ライン側のカレントミラー回路を構成する。

インバータ部３１ａ〜３１ｎに駆動電流ｉが流れている場合、初段のインバータ部３１ａの入力がＨレベルのとき、最終段のインバータ部３１ｎからはｎτ時間遅れてＬレベルが出力される。この最終段のインバータ部３１ｎの出力は初段のインバータ部３１ａの入力へ直接フィードバックされる。このため、ｎτ時間経過後、最終段のインバータ部３１ｎの出力はＨレベルになる。このように、最終段のインバータ部３１ｎの出力としてはＨレベルとＬレベルが繰り返され、発振周波数ｆを“１／２ｎτ”とする発振クロック信号が生じることとなる。
特開平１１−１３６２９５号公報 特開平８−１８６４７４号公報

図１２をもとに、一般的なＭＯＳトランジスタの電圧電流特性について説明する。図１２に示すように、ドレイン・ソース間電圧ＶＤＳが低電位の場合、ドレイン電流ＩＤは、ドレイン・ソース間電圧ＶＤＳに応じて線形的に増加する線形領域に該当し、定電流特性を示さない。一方、ドレイン・ソース間電圧ＶＤＳが高電位の場合、ドレイン電流ＩＤは、ドレイン・ソース間電圧ＶＤＳに応じて略一定な飽和領域に該当し、定電流特性を示す。

主にＭＯＳトランジスタの動作範囲としては、ドレイン電流ＩＤが定電流特性を示す飽和領域が用いられる。この飽和領域内では、ゲート・ソース間電圧ＶＧＳが高くなればドレイン電流ＩＤが増加し、ゲート・ソース間電圧ＶＧＳが低くなればドレイン電流ＩＤが減少する関係を有する。なお、飽和領域の場合、ドレイン電流ＩＤは、一般的に、つぎの式（１）に示すように、ゲート・ソース間電圧ＶＧＳの２乗に比例した関係を有する。
ＩＤ ＝ β／２（ＶＧＳ−ＶＴ）＾２ ・・・ 式（１）
但し、 β：ＭＯＳトランジスタの利得
ＶＴ：ＭＯＳトランジスタのスレッシュホルド電圧

つぎに、図１３をもとに、一般的なカレントミラー回路の特性について説明する。
なお、図１３（ａ）は、一般的なカレントミラー回路の構成を示した図であり、図１３（ｂ）は、その特性を示した図である。なお、図１３（ｂ）において、縦軸は定電流源の電流Ｉ１より複製された複製電流Ｉ２を示し、横軸は電源電位ＶＣＣを示す。また、図１３（ｂ）に示す特性は、電源電位ＶＣＣを可変させ、且つ、定電流源の電流Ｉ１を１０μＡから１００μＡまで１０μＡ毎に設定した場合の複製電流Ｉ２の変化を示したものである。図１２と図１３を対比すると、電源電位ＶＣＣはＭＯＳトランジスタＴ１のドレイン・ソース間電圧ＶＤＳに該当し、複製電流Ｉ２はＭＯＳトランジスタＴ１のドレイン電流ＩＤに該当する。

図１３（ａ）に示すように、カレントミラー回路において、定電流源の電流Ｉ１によってＭＯＳトランジスタＴ２が駆動された結果、ＭＯＳトランジスタＴ２のドレイン・ソース間電圧ＶＤＳが、ＭＯＳトランジスタＴ１のゲート・ソース間電圧ＶＧＳとして印加される。また、ＭＯＳトランジスタＴ１、Ｔ２のゲート電極が共通接続されるため、ＭＯＳトランジスタＴ１、Ｔ２の各ゲート・ソース間電圧ＶＧＳは同電位である。このような構成により、ＭＯＳトランジスタＴ２に流れる電流Ｉ１が、ＭＯＳトランジスタＴ１に流れる複製電流Ｉ２として複製される。

ここで、図１３（ｂ）に示すように、電源電位ＶＣＣが低電位の場合、複製電流Ｉ２は、前述したような線形領域に該当し、定電流特性を示さない。一方、電源電位ＶＣＣが高電位の場合、複製電流Ｉ２は、前述したような飽和領域に該当し、定電流特性を示す。なお、飽和領域の場合、ＭＯＳトランジスタＴ１、Ｔ２のドレイン電流ＩＤはともにゲート・ソース間電圧ＶＧＳの２乗に比例するため（式（１）参照）、定電流源の電流Ｉ１と複製電流Ｉ２は線形関係にあると言える。

よって、複製電流Ｉ２を定電流源の電流Ｉ１に対して線形的に追従させる場合には、電源電位ＶＣＣを高く設定することで、換言すると、ＭＯＳトランジスタＴ１に印加されるドレイン・ソース間電圧ＶＤＳを大きく設定することで、ＭＯＳトランジスタＴ１の動作範囲を飽和領域に設定する必要がある。

ところで、図１１に示したインバータ部３１ａ〜３１ｎでは、インバータ部３１ａ〜３１ｎのソース電源ライン側とシンク電源ライン側の双方に、カレントミラー回路の一部を構成する駆動トランジスタＱ４ａ〜Ｑ４ｎと駆動トランジスタＱ７ａ〜Ｑ７ｎが夫々接続される。すなわち、インバータ部３１ａ〜３１ｎは、ソース電源ライン側とシンク電源ライン側の双方に設けた２つのカレントミラー回路によって駆動されることとなる。また、リングオシレータ部３０内の構成としては、ソース電源ラインとシンク電源ラインとの間に、４つのトランジスタ（Ｑ４、Ｑ５、Ｑ６、Ｑ７）が直列接続されることとなる。

このため、駆動電流ｉを増加させたい場合、各トランジスタ（Ｑ４、Ｑ５、Ｑ６、Ｑ７）に、十分なドレイン・ソース間電圧ＶＤＳが印加されない恐れがある。この場合、各トランジスタ（Ｑ４、Ｑ５、Ｑ６、Ｑ７）が定電流動作から外れてしまい、駆動電流ｉが、制御信号（Ｉ１＋Ｉ）に対して線形的に追従しなくなる。さらに、インバータ部３１ａ〜３１ｎの出力電圧の振幅も変動してしまい、ひいては、遅延時間τも変動することとなる。

このように、図１１に示したインバータ部３１ａ〜３１ｎのような従来の遅延回路は、ソース電源ライン側とシンク電源ライン側の双方に設けた電流源（カレントミラー回路等）によって駆動される構成を呈するが、この構成では、制御信号（電流、電圧）に対して線形的な追従性が得られず、遅延時間の設定精度が悪化する恐れがあった。

前述した課題を解決する主たる本発明は、遅延時間を制御するための制御信号に基づいて入力信号を遅延させた出力信号を出力する遅延回路において、ソース電源ラインとシンク電源ラインとの間に、前記入力信号のレベルに基づいて相補的に導通するソース側の第１導電型トランジスタ（Ｍ６）及びシンク側の第２導電型トランジスタ（Ｍ７）により構成されるインバータ部と、前記ソース電源ラインと前記インバータ部との間に設けられた互いの制御電極が共通接続される二組のソース側トランジスタ（Ｍ４、Ｍ５）により構成され、一方の前記ソース側トランジスタ（Ｍ４）をダイオード接続させ且つ前記第１導電型トランジスタ（Ｍ６）と直列接続させたソース側カレントミラー部と、前記インバータ部と前記シンク電源ラインとの間に設けられた互いの制御電極が共通接続される二組のシンク側トランジスタ（Ｍ１０、Ｍ１１）により構成され、一方の前記シンク側トランジスタ（Ｍ１０）をダイオード接続させ且つ前記第２導電型トランジスタ（Ｍ７）と直列接続させたシンク側カレントミラー部と、前記制御信号に応じて前記第１導電型トランジスタ（Ｍ６）と前記第２導電型トランジスタ（Ｍ７）を夫々駆動するための２つのバイアス信号を生成するバイアス回路と、前記ソース電源ラインと前記第２導電型トランジスタ（Ｍ７）との間に設けられ、一方の前記バイアス信号をもとに駆動する第１駆動トランジスタ（Ｍ３）と、前記第１導電型トランジスタ（Ｍ６）と前記シンク電源ラインとの間に設けられ、他方の前記バイアス信号をもとに駆動する第２駆動トランジスタ（Ｍ９）と、を有しており、他方の前記ソース側トランジスタ（Ｍ５）と他方の前記シンク側トランジスタ（Ｍ１１）を直列接続させて、前記入力信号の一方のレベルに基づき第１導電型トランジスタ（Ｍ６）が導通する場合、前記ソース電源ラインと前記シンク電源ラインとの間に、前記一方のソース側トランジスタ（Ｍ４）、前記第１導電型トランジスタ（Ｍ６）、前記第２駆動トランジスタ（Ｍ９）を夫々介した第１電流経路を形成するとともに、前記他方のソース側トランジスタ（Ｍ５）と前記他方のシンク側トランジスタ（Ｍ１１）の接続部から、前記入力信号の一方のレベルを反転させ且つ遅延させた前記出力信号を出力し、前記入力信号の他方のレベルに基づき第２導電型トランジスタ（Ｍ７）が導通する場合、前記ソース電源ラインと前記シンク電源ラインとの間に、前記第１駆動トランジスタ（Ｍ３）、前記第２導電型トランジスタ（Ｍ７）、前記一方のシンク側トランジスタ（Ｍ１０）を夫々介した第２電流経路を形成するとともに、前記他方のソース側トランジスタ（Ｍ５）と前記他方のシンク側トランジスタ（Ｍ１１）の接続部から、前記入力信号の他方のレベルを反転させ且つ遅延させた前記出力信号を出力すること、とする。

本発明によれば、簡易な仕組みで制御信号に対して遅延時間を線形的に追従させて制御可能な遅延回路及びそれを用いたリングオシレータを提供することができる。

＜遅延回路＞
＝＝＝ 遅延回路の構成 ＝＝＝
図１は、本発明の一実施形態に係る遅延回路１００の構成を示す図である。遅延回路１００は、例えば、伝送された符号化後のデジタル信号からクロック信号を抽出する際に利用される。なお、遅延回路１００は、バイアス回路１８０、非反転遅延部１０１を有する。

まず、バイアス回路１８０の構成について説明する。
バイアス回路１８０は、可変電流源１８１の生成電流（以下、『制御電流』と称する。）に基づいて、非反転遅延部１０１を駆動するための２つのバイアス信号Ｖｂ１、Ｖｂ２を生成する。なお、バイアス回路１８０はカレントミラー回路として構成される。このバイアス信号は、駆動トランジスタＭ３、Ｍ９に夫々供給され、最終的には、非反転遅延部１０１の容量素子Ｃ１への充放電電流（図２中に示す電流Ｉｂ１’、Ｉｂ２’）を設定するための信号となる。

バイアス回路１８０としてのカレントミラー回路の構成としては、例えば、ソース電源ライン（電源電位Ｖｃｃ）とシンク電源ライン（接地電位ＧＮＤ）間に設けた二組のＰ型ＭＯＳＦＥＴであるトランジスタＭ１、Ｍ２のゲート電極同士を接続させるとともに、トランジスタＭ２のゲート電極とドレイン電極を短絡（ダイオード接続）させる。また、トランジスタＭ２のドレイン電極とシンク電源ライン間に可変電流源１８１を設けるとともに、トランジスタＭ１のドレイン電極とシンク電源ライン間にＮ型ＭＯＳＦＥＴであるトランジスタＭ８を設ける。なお、トランジスタＭ８は、ゲート電極とドレイン電極を短絡（ダイオード接続）させる。

この構成により、トランジスタＭ２を介したソース電源ラインとシンク電源ライン間に、可変電流源１８１の制御電流（Ｉａ＋Ｉｂ）に関する電流経路が形成される。さらに、トランジスタＭ１、Ｍ８を介したソース電源ラインとシンク電源ライン間に、可変電流源１８１の制御電流を複製した電流に関する電流経路が形成される。また、トランジスタＭ１、Ｍ２のゲート電圧がバイアス信号Ｖｂ１となり、トランジスタＭ８のゲート電圧がバイアス信号Ｖｂ２となる。

バイアス回路１８０と非反転遅延部１０１の接続態様の一例としては、Ｐ型ＭＯＳＦＥＴであるトランジスタＭ３のゲート電極がバイアス回路１８０のトランジスタＭ１、Ｍ２のゲート電極と接続される。この結果、トランジスタＭ１、Ｍ２、Ｍ３によってカレントミラー回路が形成される。一方、Ｎ型ＭＯＳＦＥＴであるトランジスタＭ９のゲート電極がバイアス回路１８０のトランジスタＭ８のゲート電極と接続される。この結果、トランジスタＭ８、Ｍ９によってカレントミラー回路が形成される。

つぎに、非反転遅延部１０１の構成について説明する。
非反転遅延部１０１は、インバータ部１１０、ソース側カレントミラー部１２０、シンク側カレントミラー部１３０、第１駆動トランジスタＭ３、第２駆動トランジスタＭ９、容量素子Ｃ１、インバータ部１４０、によって構成される。なお、遅延回路１００を、反転遅延回路として用いる場合には、インバータ部１４０は不要である。

インバータ部１１０は、ソース電源ラインとシンク電源ラインとの間に、ソース側の第１導電型トランジスタＭ６及びシンク側の第２導電型トランジスタＭ７により構成される。なお、第１導電型トランジスタＭ６と第２導電型トランジスタＭ７は、互いの制御電極が共通接続され、その共通接続部には、振幅レベルＶ１を有した矩形波状の入力電圧信号ＶＩＮ１が印加される。そして、第１導電型トランジスタＭ６と第２導電型トランジスタＭ７は、入力電圧信号ＶＩＮ１のレベルの切り替わりに基づいて相補的に導通する。

なお、本実施形態において、第１導電型トランジスタＭ６はＰ型ＭＯＳトランジスタとし、第２導電型トランジスタＭ７はＮ型ＭＯＳトランジスタとする。勿論、第１導電型トランジスタＭ６及び第２導電型トランジスタＭ７は、ＭＯＳトランジスタに限定せず、バイポーラトランジスタを採用してもよい。

ソース側カレントミラー部１２０は、ソース電源ラインとインバータ部１１０との間に設けられた互いの制御電極が共通接続される二組のソース側トランジスタＭ４、Ｍ５により構成される。また、ソース側カレントミラー部１２０は、一方のソース側トランジスタＭ４をダイオード接続させ且つ第１導電型トランジスタＭ６と直列接続させる。

なお、本実施形態において、二組のソース側トランジスタＭ４、Ｍ５はＰ型ＭＯＳトランジスタとする。よって、一方のソース側トランジスタＭ４において、ゲート電極とドレイン電極を短絡させてダイオード接続が成され、ゲート電極は他方のソース側トランジスタＭ５のゲート電極と接続され、ドレイン電極は第１導電型トランジスタＭ６のソース電極と接続される。勿論、二組のソース側トランジスタＭ４、Ｍ５は、Ｐ型ＭＯＳトランジスタに限定せず、ＰＮＰ型バイポーラトランジスタを採用してもよい。

シンク側カレントミラー部１３０は、インバータ部１１０とシンク電源ラインとの間に設けられた互いの制御電極が共通接続される二組のシンク側トランジスタＭ１０、Ｍ１１により構成される。また、シンク側カレントミラー部１３０は、一方のシンク側トランジスタＭ１０をダイオード接続させ且つ第２導電型トランジスタＭ７と直列接続させる。

なお、本実施形態において、二組のシンク側トランジスタＭ１０、Ｍ１１はＮ型ＭＯＳトランジスタとする。よって、一方のシンク側トランジスタＭ１０において、ゲート電極とドレイン電極を短絡させてダイオード接続が成され、ゲート電極は他方のシンク側トランジスタＭ１１のゲート電極と接続され、ドレイン電極は第２導電型トランジスタＭ７のソース電極と接続される。勿論、二組のソース側トランジスタＭ４、Ｍ５は、Ｐ型ＭＯＳトランジスタに限定せず、ＮＰＮ型バイポーラトランジスタを採用してもよい。

第１駆動トランジスタＭ３は、ソース電源ラインと第２導電型トランジスタＭ７との間に設けられ、バイアス回路１８０で生成された一方のバイアス信号Ｖｂ１をもとに駆動されるものである。なお、本実施形態において、第１駆動トランジスタＭ３は、Ｐ型ＭＯＳトランジスタとする。よって、第１駆動トランジスタＭ３のゲート電極にバイアス信号Ｖｂ１が供給されて、第１駆動トランジスタＭ３は導通状態にある。そして、トランジスタＭ１、Ｍ２及び第１駆動トランジスタＭ３によるカレントミラー動作によって、第１駆動トランジスタＭ３には制御電流（Ｉａ＋Ｉｂ）を複製した駆動電流Ｉｂ１が流れる。勿論、第１駆動トランジスタＭ３は、Ｐ型ＭＯＳトランジスタに限定されず、ＰＮＰ型バイポーラトランジスタを採用してもよい。

第２駆動トランジスタＭ９は、第１導電型トランジスタＭ６とシンク電源ラインとの間に設けられ、バイアス回路１８０で生成された他方のバイアス信号Ｖｂ２をもとに駆動されるものである。なお、本実施形態において、第２駆動トランジスタＭ９は、Ｎ型ＭＯＳトランジスタとする。よって、第２駆動トランジスタＭ９のゲート電極にバイアス信号Ｖｂ２が供給されて、第２駆動トランジスタＭ９は導通状態にある。そして、トランジスタＭ８及び第２駆動トランジスタＭ９によるカレントミラー動作によって、第２駆動トランジスタＭ９には制御電流（Ｉａ＋Ｉｂ）を複製した駆動電流Ｉｂ２が流れる。勿論、第２駆動トランジスタＭ９は、Ｎ型ＭＯＳトランジスタに限定されず、ＮＰＮ型バイポーラトランジスタを採用してもよい。

容量素子Ｃ１は、一方の電極を、他方のソース側トランジスタＭ５と他方のシンク側トランジスタＭ１１との直列接続部に設けた出力端子ＯＵＴ１へと接続させ、且つ、他方の電極をシンク電源ラインに接続させる。なお、容量素子Ｃ１は、所定の遅延時間に応じた容量値を有するものである。すなわち、容量素子Ｃ１の容量値に基づいて定まる充放電時間が、遅延回路１００の遅延時間の大勢を占める。なお、遅延回路１００の遅延時間は、容量素子Ｃ１の容量値以外に、制御電流（Ｉａ＋Ｉｂ）の電流レベルによっても定められる。

インバータ部１４０は、ソース電源ラインとシンク電源ラインとの間に、互いに異なる導電型のトランジスタＭ１２、Ｍ１３を直列接続して構成される。また、インバータ部１４０の入力端子ＩＮ２は、出力端子ＯＵＴ１ならびに容量素子Ｃ１の一方の電極と接続される。インバータ部１４０の出力端子ＯＵＴ２は、なお、本実施形態において、トランジスタＭ１２はＰ型ＭＯＳトランジスタとし、トランジスタＭ１３はＮ型ＭＯＳトランジスタとする。

前述した遅延回路１００の構成において、入力電圧信号ＶＩＮ１のＬレベルに基づき第１導電型トランジスタＭ６が導通するとともに、第２導電型トランジスタＭ７が非導通となる場合とする。また、第１駆動トランジスタＭ３のゲート電極にはバイアス信号Ｖｂ１が供給された状態にあり、第２駆動トランジスタＭ９のゲート電極にはバイアス信号Ｖｂ２が供給された状態にある。よって、この場合、ソース電源ラインとシンク電源ラインとの間には、一方のソース側トランジスタＭ４、第１導電型トランジスタＭ６、第２駆動トランジスタＭ９を夫々介した駆動電流Ｉｂ２の第１電流経路が形成される。

また、この場合、ソース側カレントミラー部１２０において、駆動電流Ｉｂ２は、トランジスタＭ５のドレイン電極側へと複製される。この複製された電流を、電流Ｉｂ２’と称する。この電流Ｉｂ２’は、出力端子ＯＵＴ１を介した容量素子Ｃ１への充電電流となる。よって、容量素子Ｃ１の充放電波形は、入力電圧信号ＶＩＮ１を論理反転させ（すなわち、Ｈレベル）且つ遅延させたものとなる。そして、容量素子Ｃ１の充放電波形ＶＯＵＴ１がＨレベルを示すため、トランジスタＭ１２が非導通となるとともにトランジスタＭ１３が導通する。よって、インバータ部の出力端子ＯＵＴ２から入力電圧信号ＶＩＮ１と同様なＬレベルの出力電圧信号ＶＯＵＴ２が出力される。

一方、前述した遅延回路１００の構成において、入力電圧信号ＶＩＮ１のＨレベルに基づき第１導電型トランジスタＭ６が非導通となるとともに、第２導電型トランジスタＭ７が導通する場合とする。また、第１駆動トランジスタＭ３のゲート電極にはバイアス信号Ｖｂ１が供給された状態にあり、第２駆動トランジスタＭ９のゲート電極にはバイアス信号Ｖｂ２が供給された状態にある。よって、この場合、ソース電源ラインとシンク電源ラインとの間に、第１駆動トランジスタＭ３、第２導電型トランジスタＭ７、一方のシンク側トランジスタＭ１０を夫々介した駆動電流Ｉｂ１の第２電流経路が形成される。

また、この場合、シンク側カレントミラー部１３０において、駆動電流Ｉｂ１は、トランジスタＭ１１のドレイン電極側へと複製される。この複製された電流を、電流Ｉｂ１’と称する。この電流Ｉｂ１’は、出力端子ＯＵＴ１を介した容量素子Ｃ１からの放電電流となる。よって、容量素子Ｃ１の充放電波形ＶＯＵＴ１は、入力電圧信号ＶＩＮ１を論理反転させ（すなわち、Ｌレベル）且つ遅延させたものとなる。そして、容量素子Ｃ１の充放電波形がＬレベルを示すため、トランジスタＭ１２が導通となるとともにトランジスタＭ１３が非導通となる。よって、インバータ部の出力端子ＯＵＴ２から入力電圧信号ＶＩＮ１と同様なＨレベルの出力電圧信号ＶＯＵＴ２が出力される。

このように、遅延回路１００は、入力端子ＩＮ１に供給された入力電圧信号ＶＩＮ１を、バイアス信号Ｖｂ１、Ｖｂ２のレベル及び所定の容量値に応じた容量素子Ｃ１の充放電時間によって遅延させる。そして、遅延回路１００は、遅延させた入力電圧信号ＶＩＮ１を論理反転させずに出力端子ＯＵＴ２を介して出力する。

＝＝＝ 可変電流源の構成 ＝＝＝
図２は、本発明の一実施形態に係る可変電流源１８１の構成を示す図である。
可変電流源１８１は、可変電流生成部１８２と、固定電流生成部１８３と、によって構成される。

可変電流生成部１８２は、可変電圧源１８４において設定された可変電圧Ｖ３（以下、制御電圧Ｖ３）を第１抵抗素子Ｒ１に印加させて可変電流Ｉａへと変換生成するものである。可変電流生成部１８２は、二組のＮＰＮ型バイポーラトランジスタであるトランジスタＢ１、Ｂ２のベース電極同士を接続し、且つ、一方のトランジスタＢ１をダイオード接続したカレントミラー回路で構成される。なお、トランジスタＢ１のコレクタ電極には、第１抵抗素子Ｒ１を介して可変電圧源１８４からの制御電圧Ｖ３が印加される。

固定電流生成部１８３は、電源電位ＶＤＤを第２抵抗素子Ｒ２に印加させて固定電流Ｉｂへと変換生成するものである。なお、固定電流生成部１８３は、二組のＮＰＮ型バイポーラトランジスタであるトランジスタＢ３、Ｂ４のベース電極同士を接続し、且つ、一方のトランジスタＢ３をダイオード接続したカレントミラー回路で構成される。なお、トランジスタＢ３のコレクタ電極には、第２抵抗素子Ｒ２を介して電源電位ＶＤＤが印加される。

また、可変電流生成部１８２のトランジスタＢ２のコレクタ電極と、固定電流生成部１８３のトランジスタＢ４のコレクタ電極が接続され、この接続点の電流が制御電流（Ｉａ＋Ｉｂ）として取り出される。すなわち、可変電流源１８１は、可変電流生成部１８２で生成された可変電流Ｉａと、固定電流生成部１８３で生成された固定電流Ｉｂを合成した電流を、制御電流（Ｉａ＋Ｉｂ）として出力するものである。

＝＝＝ 充放電波形 ＝＝＝
図３（ａ）は、非反転遅延部１０１へ入力された入力矩形波（入力電圧信号ＶＩＮ１）に対して、その応答出力として台形波上の充放電波形（以下、出力台形波）が得られた場合を模式的に示した図である。この場合、出力台形波の傾きは、容量素子Ｃ１の容量値と、バイアス回路１８０から供給されるバイアス信号Ｖｂ１、Ｖｂ２のレベル、すなわち、可変電流源１８１の制御電流（Ｉａ＋Ｉｂ）のレベルによって設定されるものである。図３（ａ）に示すように、出力台形波の傾きが変化した場合、出力台形波のレベルが、入力矩形波の立ち上がりエッジのタイミングから所定の閾値電圧Ｖｔｈに到るまでの時間、すなわち充電時間（遅延時間）が変化することとなる。

図３（ｂ）は、非反転遅延部１０１へ入力された入力矩形波（入力電圧信号ＶＩＮ１）に対して、その応答出力として三角波上の充放電波形（以下、出力三角波）が得られた場合を模式的に示した図である。この場合、出力三角波の傾きもまた同様に、容量素子Ｃ１の容量値と、可変電流源１８１の制御電流（Ｉａ＋Ｉｂ）のレベルによって設定されるものである。ところが、図３（ｂ）に示すように、出力三角波の傾きが変化した場合、出力三角波のレベルが、入力矩形波の立ち上がりエッジのタイミングから所定の閾値電圧Ｖｔｈに到るまでの時間、すなわち充電時間（遅延時間）は略一定となる。すなわち、出力三角波の場合、可変電流源１８１の制御電流（Ｉａ＋Ｉｂ）のレベルに対して何ら応答しない、所謂不感帯が発生することとなる。

よって、容量素子Ｃ１の充放電波形としては、必ず、三角波状の充放電波形ではなく、台形波状の充放電波形を形成させることとする。そこで、台形波状の充放電波形を形成すべく、可変電流生成部１８２の第１抵抗素子Ｒ１と、固定電流生成部１８３の第２抵抗素子Ｒ２の抵抗比や、容量素子Ｃ１の容量値が適宜設定されることとする。

図４は、非反転遅延部１０１における主要信号のシミュレーション波形を示した図である。なお、図４（ａ）はインバータ部１１０の入力端子ＩＮ１へ入力される入力電圧信号ＶＩＮ１のシミュレーション波形を示す図であり、図４（ｂ）は容量素子Ｃ１の充放電波形ＶＯＵＴ１を示す図であり、図４（ｃ）はインバータ部１４０の出力端子ＯＵＴ２より出力される出力電圧信号ＶＯＵＴ２のシミュレーション波形を示す図である。

例えば、入力電圧信号ＶＩＮ１の立ち下がりに応じて（図４（ａ）参照）、容量素子Ｃ１の充放電波形ＶＯＵＴ１（図４（ｂ）参照）は、制御電流（Ｉａ＋Ｉｂ）の電流レベルならびに容量素子Ｃ１の容量値に応じた傾きで立ち上がる。このとき、容量素子Ｃ１は、充電状態にある。なお、容量素子Ｃ１の容量値Ｃ１は予め定められるため、制御電流（Ｉａ＋Ｉｂ）の電流レベルを可変させることで、容量素子Ｃ１の充放電波形ＶＯＵＴ１の傾きが可変となる。なお、制御電流（Ｉａ＋Ｉｂ）の可変範囲は、制御電流（Ｉａ＋Ｉｂ）に対する不感帯をなくすために、容量素子Ｃ１の充放電波形が台形波を形成可能な範囲として定められる。

つぎに、容量素子Ｃ１の充放電波形ＶＯＵＴ１の立ち上がりに応じて（図４（ｂ）参照）、充放電波形ＶＯＵＴ１のレベルがインバータ部１４０のトランジスタＭ１２、Ｍ１３の各閾値電圧Ｖｔｈに達したとき、出力電圧信号ＶＯＵＴ２は立ち下がることとなる（図４（ｃ）参照）。このように、非反転遅延部１０１では、入力電圧信号ＶＩＮ１の立ち下がりから、容量素子Ｃ１の充放電波形ＶＯＵＴ１のレベルがインバータ部１４０のトランジスタＭ１２、Ｍ１３の各閾値電圧Ｖｔｈに達するまでの時間分、入力電圧信号ＶＩＮ１が遅延することとなる。

ここで、充放電波形ＶＯＵＴ１、出力電圧信号ＶＯＵＴ２の各波形図を検証すると（図４（ｂ）、（ｃ）参照）、充放電波形ＶＯＵＴ１が概略台形波を形成してさえおれば、制御電流（Ｉａ＋Ｉｂ）の電流レベルの変化に応答して、入力電圧信号ＶＩＮ１の立ち上がり／立ち下がりエッジを基準とした出力電圧信号ＶＯＵＴ２の遅延時間も同様に変化することが分かる。

＝＝＝ 効果の実例 ＝＝＝
図１１に示したような従来の遅延回路の構成では、ソース電源ラインとシンク電源ラインとの間に、４つのトランジスタ（Ｑ４、Ｑ５、Ｑ６、Ｑ７）が直列接続されていた。そして、インバータ部３１ａ〜３１ｎにおいて、Ｐ型ＭＯＳトランジスタＱ５ａ〜Ｑ５ｎとＮ型ＭＯＳトランジスタＱ６ａ〜Ｑ６ｎは相補的に導通するため、ソース電源ラインからシンク電源ラインへと至る電流経路が発生しなかった。さらに、インバータ部３１ａ〜３１ｎにおいて、Ｐ型ＭＯＳトランジスタＱ５ａ〜Ｑ５ｎとＮ型ＭＯＳトランジスタＱ６ａ〜Ｑ６ｎの双方より駆動電流ｉが制御されるため、出力信号の振幅レベルが不安定なものに成り得ていた。

また、図１１に示したような従来の遅延回路の構成では、インバータ部３１ａ〜３１ｎを低電圧で動作させたい場合において、電流制御範囲（飽和領域）を拡大するためには、Ｐ型ＭＯＳトランジスタＱ５ａ〜Ｑ５ｎとＮ型ＭＯＳトランジスタＱ６ａ〜Ｑ６ｎ、夫々のゲート幅を長くすればよいことが知られている。なお、ゲート幅を長くした場合、ゲート長を一定とすると、ゲート容量自体は大きくなる。よって、遅延時間を短く設定したい場合、遅延時間の設定に際して、ゲート容量が大きく影響する。このため、Ｐ型ＭＯＳトランジスタＱ５ａ〜Ｑ５ｎとＮ型ＭＯＳトランジスタＱ６ａ〜Ｑ６ｎの出力に容量素子を接続できなくなる。しかし、ゲート容量は、ドレイン電流等で変動し易いために、定数として扱いづらい。

一方、本発明に係る遅延回路１００では、ソース電源ラインとシンク電源ラインとの間に、３つのトランジスタを介した電流経路が形成される。例えば、ソース電源ラインとシンク電源ラインとの間には、一方のソース側トランジスタＭ４、第１導電型トランジスタＭ６、第２駆動トランジスタＭ９を夫々介した駆動電流Ｉｂ２の第１電流経路、若しくは、第１駆動トランジスタＭ３、第２導電型トランジスタＭ７、一方のシンク側トランジスタＭ１０を夫々介した駆動電流Ｉｂ１の第２電流経路のいずれか一方が形成される。

よって、本発明に係る遅延回路１００では、従来の遅延回路と対比して、駆動電流Ｉｂ１、Ｉｂ２を増加していくに伴って、３つのトランジスタ（Ｍ４、Ｍ６、Ｍ９若しくはＭ３、Ｍ７、Ｍ１０）に十分な電圧（ドレイン・ソース間電圧ＶＤＳ）が印加される。このため、本発明に係る遅延回路１００では、電流制御範囲（飽和領域）が拡大し、図１２（ｂ）に示した飽和領域のみで動作可能となり、この結果、制御電流（Ｉａ＋Ｉｂ）若しくは制御電圧Ｖ３といった制御信号に対して、遅延時間を線形的に制御することができる。

また、本発明に係る遅延回路１００では、充放電波形ＶＯＵＴ１や出力電圧信号ＶＯＵＴ２の振幅レベルは、ソース電源電位（Ｖｃｃ）とシンク電源電位（ＧＮＤ）との電位差に略一定化することができる。この結果、充放電波形ＶＯＵＴ１をインバータ部１４０へと直接的に入力することができ、さらに、出力電圧信号ＶＯＵＴ２をコンデンサ結合を介さずに遅延回路１００の後段回路へと直接的に入力させることができる。

また、本発明に係る遅延回路１００では、従来の遅延回路と対比して予め電流制御範囲を拡大できるため、遅延時間を短く設定したい場合には、ゲート容量を大きくする必要がない。このため、遅延時間に応じた容量値を有した容量素子Ｃ１を、他方のソース側トランジスタＭ５と他方のシンク側トランジスタＭ１１との直列接続部に設けた出力端子ＯＵＴ１へ接続することができる。すなわち、ゲート容量の影響を加味せず、容量素子Ｃ１を用いて、高精度に遅延時間を設定できる。

また、本発明に係る遅延回路１００では、遅延時間の制御は、主に、可変電流生成部１８２において生成される可変電流Ｉａのレベル制御によって実施される。なお、可変電流源１８１には、可変電流生成部１８２とは別個に固定電流生成部１８３を設けておいた。この結果、可変電流源１８１の制御電流（Ｉａ＋Ｉｂ）は、電源投入時等で可変電流Ｉａがゼロ近傍となる場合であっても、固定電流生成部１８３で生成された固定電流Ｉｂが定常的に流れることとなる。すなわち、バイアス回路１８０が安定して動作する。

また、本発明に係る遅延回路１００では、可変電流生成部１８２及び固定電流生成部１８３は、二組のバイポーラトランジスタを組み合わせたカレントミラー回路によって構成される。なお、バイポーラトランジスタは、その導通時に、安定したＶｂｅ分の電圧降下が生じるものである。よって、可変電流生成部１８２及び固定電流生成部１８３を、二組のＭＯＳトランジスタを組み合わせたカレントミラー回路によって構成する場合と比較して、可変電流Ｉａのレベル及び固定電流Ｉｂのレベルが安定化する。

＜リングオシレータ＞
図５は、本発明の一実施形態に係るリングオシレータ２００の構成を示す図である。
リングオシレータ２００は、図１に示した非反転遅延部１０１から最終段のインバータ部１４０を取り外したものと同様な、３つの反転遅延部１０２、１０３、１０４を、リング状に接続して構成される。

なお、リングオシレータ２００は、３つの反転遅延部１０２、１０３、１０４毎に設けられた３つの容量素子のうち少なくともいずれか一つの容量素子の容量値を、その他の前容量素子の容量値に合成させることで省略する。なお、合成対象の容量素子の最大容量値としては、前述したように、台形波状の充放電波形を形成可能な範囲に制約される必要がある。例えば、図５に示す例において、３つの反転遅延部１０２、１０３、１０４毎に設けられた３つの容量素子の容量値が夫々“１ｐＦ”である場合、反転遅延部１０２に設ける容量素子Ｃ１の容量値を“１．５ｐＦ”に設定し、また、反転遅延部１０３に設ける容量素子Ｃ２の容量値を“１．５ｐＦ”に設定することで、最終段の反転遅延部１０４に設ける容量素子を省略できる。

このように、容量素子の配設場所として、反転遅延部１０２、１０３、１０４の３箇所に分散させた場合であっても、反転遅延部１０２、１０３、１０４のうちいずれか２箇所に分散させる場合であっても、あるいは、反転遅延部１０２、１０３、１０４のうちいずれか１箇所に集約させる場合であっても、従来の場合と異なり、いずれの場合も同一の遅延時間が得られることになる。なぜなら、従来の場合と異なり、反転遅延部１０２、１０３、１０４夫々において、制御信号に対して線形的に遅延時間を制御できるため、いずれの場合であっても、容量素子の容量値と遅延時間は比例関係を保つからである。

ところで、遅延時間を短縮させる場合には、反転遅延部１０２、１０３、１０４毎に低容量の容量素子が必要となる。なお、低容量の容量素子は、一般的に、その端子部や周辺部の寄生容量等の影響を受けて、容量値の誤差が大きくなることが知られている。よって、本発明では、すくなくとも一つの容量素子の容量値をその他の容量素子の容量値へと合成させることで、前述した容量値の誤差の問題を回避できる。さらに、各容量素子の分離や配線のためのスペースを節約でき、リングオシレータ２００の高集積化に貢献できる。

また、リングオシレータ２００は、１又は複数の反転遅延部（１０２等）をリング状に接続して構成できる。なお、反転遅延部（１０２等）を複数とする場合には、反転遅延部（１０２等）を偶数個ではなく奇数個とした方が、発振状態を生じさせるための起動回路等が不要となり好適である。

また、リングオシレータ２００の回路構成を簡略化させるために、バイアス信号を供給するバイアス回路１８０を、反転遅延部１０２、１０３、１０４夫々に対しても接続させる。すなわち、反転遅延部１０２、１０３、１０４において、バイアス回路１８０の共用化を図ることとした。なお、反転遅延部１０２、１０３、１０４夫々単独で、バイアス回路１８０を設けてもよい。

リングオシレータ２００は、例えば、初段の反転遅延部１０２の入力端子ＩＮ１へ入力される入力電圧信号ＶＩＮ１の初期化レベルがＬレベルの場合、第１導電型トランジスタＱ１２が導通するとともに、第２導電型トランジスタＱ１５が非導通となる。また、第１駆動トランジスタＱ３のゲート電極にはバイアス信号Ｖｂ１が供給された状態にあり、第２駆動トランジスタＱ１９のゲート電極にはバイアス信号Ｖｂ２が供給された状態にある。よって、この場合、ソース電源ラインとシンク電源ラインとの間には、一方のソース側トランジスタＱ４、第１導電型トランジスタＱ１２、第２駆動トランジスタＱ１９を夫々介した駆動電流Ｉｂ２の第１電流経路が形成される。

また、このとき、駆動電流Ｉｂ２は、トランジスタＱ５のドレイン電極側へと複製され、出力端子ＯＵＴ１を介した容量素子Ｃ１への充電電流Ｉｂ２’となる。よって、容量素子Ｃ１の充放電波形ＶＯＵＴ１は、入力電圧信号ＶＩＮ１を論理反転させ（すなわち、Ｈレベル）且つ遅延させたものとなる。なお、入力電圧信号ＶＩＮ１に応答する充放電波形ＶＯＵＴ１の遅延時間は、前述したように、バイアス信号Ｖｂ１、Ｖｂ２のレベル、すなわち制御電圧Ｖ３のレベルと容量素子Ｃ１の容量値に基づいて線形的に制御される。

次段の反転遅延部１０３では、初段の反転遅延部１０２からＨレベルの充放電波形ＶＯＵＴ１が入力端子ＩＮ２へと入力される。このとき、第１導電型トランジスタＱ１３が非導通となり、第２導電型トランジスタＱ１６が導通する。また、第１駆動トランジスタＱ６のゲート電極にはバイアス信号Ｖｂ１が供給された状態にあり、第２駆動トランジスタＱ２２のゲート電極にはバイアス信号Ｖｂ２が供給された状態にある。よって、この場合、ソース電源ラインとシンク電源ラインとの間には、第１駆動トランジスタＱ６、第２導電型トランジスタＱ１６、一方のシンク側トランジスタＱ２２を夫々介した駆動電流Ｉｂ１の第２電流経路が形成される。

また、この場合、駆動電流Ｉｂ２は、トランジスタＱ２４のドレイン電極側へと複製され、出力端子ＯＵＴ１を介した容量素子Ｃ２からの放電電流Ｉｂ１’となる。よって、容量素子Ｃ２の充放電波形ＶＯＵＴ２は、Ｈレベルの充放電波形ＶＯＵＴ１を論理反転させ（すなわち、Ｌレベル）且つ遅延させたものとなる。なお、充放電波形ＶＯＵＴ１に応答する充放電波形ＶＯＵＴ２の遅延時間は、前述したように、バイアス信号Ｖｂ１、Ｖｂ２のレベル、すなわち制御電圧Ｖ３のレベルと容量素子Ｃ２の容量値に基づいて線形的に制御される。

最終段の反転遅延部１０４では、反転遅延部１０２からＬレベルの充放電波形ＶＯＵＴ２が入力端子ＩＮ３へと入力される。このとき、第１導電型トランジスタＱ１４が導通となり、第２導電型トランジスタＱ１７が非導通となる。また、第１駆動トランジスタＱ９のゲート電極にはバイアス信号Ｖｂ１が供給された状態にあり、第２駆動トランジスタＱ２５のゲート電極にはバイアス信号Ｖｂ２が供給された状態にある。よって、この場合、ソース電源ラインとシンク電源ラインとの間には、一方のソース側トランジスタＱ１０、第１導電型トランジスタＱ１４、第２駆動トランジスタＱ２５を夫々介した駆動電流Ｉｂ２の第１電流経路が形成される。

また、この場合、駆動電流Ｉｂ１は、トランジスタＱ１１のドレイン電極側へと複製されて流れる。この結果、Ｈレベルの出力電圧信号ＶＯＵＴ３（発振クロック信号）が、出力端子ＯＵＴ３を介して初段の反転遅延部１０２の入力端子ＩＮ１へとフィードバックされる。このように、リングオシレータ２００は、初段の反転遅延部１０４の入力電圧信号ＶＯＵＴ１はＨレベルとＬレベルを繰り返していき、発振クロック信号を生じさせる。

図６、図７は、リングオシレータ２００における主要信号のシミュレーション波形を示した図である。なお、図６は、バイアス回路１８０の制御電圧Ｖ３を１．５Ｖとした場合の、リングオシレータ２００の出力電圧信号ＶＯＵＴ１、ＶＯＵＴ２、ＶＯＵＴ３の各シミュレーション波形を示した図であり、図７は、バイアス回路１８０の制御電圧Ｖ３を４．５Ｖとした場合の、リングオシレータの出力電圧信号ＶＯＵＴ１、ＶＯＵＴ２、ＶＯＵＴ３の各シミュレーション波形を示した図である。

図６と図７の波形図を対比すると、バイアス回路１８０の制御電圧Ｖ３が低い場合には、出力電圧信号ＶＯＵＴ１、ＶＯＵＴ２、ＶＯＵＴ３の立ち上がり／立ち下がり時間が長くなり、この結果、発振クロック信号の周波数は短くなることが分かる。逆に、バイアス回路１８０の制御電圧Ｖ３が高い場合には、出力電圧信号ＶＯＵＴ１、ＶＯＵＴ２、ＶＯＵＴ３の立ち上がり／立ち下がり時間が短くなり、この結果、発振クロック信号の周波数は長くなることが分かる。

図８は、図６及び図７に示したようなシミュレーション結果をもとに、リングオシレータ２００の制御電圧Ｖ３に対する発振周波数特性を纏めた図である。図８に示すように、リングオシレータ２００において、制御電圧Ｖ３に対して略線形的に発振周波数が制御されることが分かる。

以上、本実施の形態について説明したが、前述した実施例は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るととともに、本発明にはその等価物も含まれる。

本発明の一実施形態に係る遅延回路の構成を示す図である。 本発明の一実施形態に係る可変電流源の構成を示す図である。 図３（ａ）は入力矩形波の応答出力として台形波状の充放電波形が形成される場合を模式的に示した図であり、図３（ｂ）は入力矩形波の応答出力として三角波状の充放電波形が形成される場合を模式的に示した図である。 図４（ａ）は入力電圧信号ＶＩＮ１のシミュレーション波形図であり、図４（ｂ）は出力電圧信号ＶＯＵＴ１のシミュレーション波形図であり、図４（ｃ）は出力電圧信号ＶＯＵＴ２のシミュレーション波形図である。 本発明の一実施形態に係るリングオシレータの構成を示す図である。 本発明の一実施形態に係るリングオシレータのシミュレーション波形（制御電圧を１．５Ｖとした場合）を示した図である。 本発明の一実施形態に係るリングオシレータのシミュレーション波形（制御電圧を４．５Ｖとした場合）を示した図である。 本発明の一実施形態に係るリングオシレータの制御電圧に対する発振周波数特性を示す図である。 差動バイフェーズ符号方式の場合の従来のクロック抽出回路の構成を示す図である。 差動バイフェーズ符号方式の場合の従来のクロック抽出回路の動作を示すタイミングチャートである。 従来のリングオシレータの構成を示す図である。 一般的なＭＯＳトランジスタの電圧電流特性を示す図である。 図１３（ａ）は一般的なカレントミラー回路の構成を示した図であり、図１３（ｂ）は一般的なカレントミラー回路の特性を示した図である。

符号の説明

１５ 遅延回路
１６ 排他的論理和素子
１７ 論理積素子
１８ モノマルチバイブレータ
２０ 電流制御部
３０ リングオシレータ部
３１ インバータ部
１００ 遅延回路
１０１ 非反転遅延部
１０２、１０３、１０４ 反転遅延部
１１０、１４０ インバータ部
１２０ ソース側カレントミラー部
１３０ シンク側カレントミラー部
１８０ バイアス回路
１８１ 可変電流源
１８２ 可変電流生成部
１８３ 固定電流生成部
１８４ 可変電圧源
２００ リングオシレータ

Claims (9)

1. 遅延時間を制御するための制御信号に基づいて入力信号を遅延させた出力信号を出力する遅延回路において、
   ソース電源ラインとシンク電源ラインとの間に、前記入力信号のレベルに基づいて相補的に導通するソース側の第１導電型トランジスタ（Ｍ６）及びシンク側の第２導電型トランジスタ（Ｍ７）により構成されるインバータ部と、
   前記ソース電源ラインと前記インバータ部との間に設けられた互いの制御電極が共通接続される二組のソース側トランジスタ（Ｍ４、Ｍ５）により構成され、一方の前記ソース側トランジスタ（Ｍ４）をダイオード接続させ且つ前記第１導電型トランジスタ（Ｍ６）と直列接続させたソース側カレントミラー部と、
   前記インバータ部と前記シンク電源ラインとの間に設けられた互いの制御電極が共通接続される二組のシンク側トランジスタ（Ｍ１０、Ｍ１１）により構成され、一方の前記シンク側トランジスタ（Ｍ１０）をダイオード接続させ且つ前記第２導電型トランジスタ（Ｍ７）と直列接続させたシンク側カレントミラー部と、
   前記制御信号に応じて前記第１導電型トランジスタ（Ｍ６）と前記第２導電型トランジスタ（Ｍ７）を夫々駆動するための２つのバイアス信号を生成するバイアス回路と、
   前記ソース電源ラインと前記第２導電型トランジスタ（Ｍ７）との間に設けられ、一方の前記バイアス信号をもとに駆動する第１駆動トランジスタ（Ｍ３）と、
   前記第１導電型トランジスタ（Ｍ６）と前記シンク電源ラインとの間に設けられ、他方の前記バイアス信号をもとに駆動する第２駆動トランジスタ（Ｍ９）と、
   を有しており、他方の前記ソース側トランジスタ（Ｍ５）と他方の前記シンク側トランジスタ（Ｍ１１）を直列接続させて、
   前記入力信号の一方のレベルに基づき第１導電型トランジスタ（Ｍ６）が導通する場合、前記ソース電源ラインと前記シンク電源ラインとの間に、前記一方のソース側トランジスタ（Ｍ４）、前記第１導電型トランジスタ（Ｍ６）、前記第２駆動トランジスタ（Ｍ９）を夫々介した第１電流経路を形成するとともに、前記他方のソース側トランジスタ（Ｍ５）と前記他方のシンク側トランジスタ（Ｍ１１）の接続部から、前記入力信号の一方のレベルを反転させ且つ遅延させた前記出力信号を出力し、
   前記入力信号の他方のレベルに基づき第２導電型トランジスタ（Ｍ７）が導通する場合、前記ソース電源ラインと前記シンク電源ラインとの間に、前記第１駆動トランジスタ（Ｍ３）、前記第２導電型トランジスタ（Ｍ７）、前記一方のシンク側トランジスタ（Ｍ１０）を夫々介した第２電流経路を形成するとともに、前記他方のソース側トランジスタ（Ｍ５）と前記他方のシンク側トランジスタ（Ｍ１１）の接続部から、前記入力信号の他方のレベルを反転させ且つ遅延させた前記出力信号を出力すること、
   を特徴とする遅延回路。
2. 前記バイアス回路は、可変電流源の生成電流とする前記制御信号に基づいて前記バイアス信号を生成するカレントミラー回路により構成され、
   前記可変電流源は、
   可変電圧が第１抵抗素子に印加されて可変電流を生成する可変電流生成部と、
   電源電位が第２抵抗素子に印加されて固定電流を生成する固定電流生成部と、
   を有しており、前記可変電流と前記固定電流を合成した電流を前記生成電流としたこと、を特徴とする請求項１に記載の遅延回路。
3. 前記可変電流生成部及び前記固定電流生成部は、二組のバイポーラトランジスタのベース電極同士を接続させて且つ一方のバイポーラトランジスタをダイオード接続させたカレントミラー回路により夫々構成されること、を特徴とする請求項２に記載の遅延回路。
4. 前記他方のソース側トランジスタ（Ｍ５）と前記他方のシンク側トランジスタ（Ｍ１１）の接続部に、所定の充放電時間に応じた容量値を有する容量素子を接続したこと、を特徴とする請求項１乃至３のいずれかに記載の遅延回路。
5. 前記入力信号のレベルの切り替えに応じて前記容量素子を充放電させて、台形波状の充放電波形を形成させること、を特徴とする請求項４に記載の遅延回路。
6. 請求項１乃至５のいずれかに記載の前記遅延回路を複数リング状に接続して構成されたことを特徴とするリングオシレータ。
7. 請求項４又は５に記載の前記遅延回路を複数リング状に接続して構成されたリングオシレータであって、複数の前記遅延回路毎に設けられた前記容量素子のうち少なくともいずれか一つの前記容量素子の容量値を、その他の前記容量素子の容量値に合成することで、省略したことを特徴とするリングオシレータ。
8. 前記遅延回路を奇数段リング状に接続して構成されたことを特徴とする請求項６又は７に記載のリングオシレータ。
9. 複数の前記遅延回路が夫々有する前記バイアス回路を共用化したこと、を特徴とする請求項６乃至８のいずれかに記載のリングオシレータ。
   
   

Images