KR100406544B1 - 반도체 장치 - Google Patents

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KR100406544B1 KR10-2001-0077399A KR20010077399A KR100406544B1 KR 100406544 B1 KR100406544 B1 KR 100406544B1 KR 20010077399 A KR20010077399 A KR 20010077399A KR 100406544 B1 KR100406544 B1 KR 100406544B1
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Abstract

본 발명은 작은 구간의 펄스폭을 가지는 신호를 큰 구간의 펄스폭을 가지는 신호로 출력하는 반도체 회로를 제공하는 것을 목적으로 하며 상기의 회로는 특히 보다 적은 면적을 가지고 지연시간조절이 용이한 특성을 가지도록 하기 위한 것으로, 이를 위한 본 발명의 일측면에 따르면, 좁은 펄스신호를 입력받아 일정구간 동안 인에이블 되는 신호로 출력하는 반도체 장치에 있어서, 일정한 레벨의 기준전위를 출력하는 기준전압발생부; 상기 기준전위를 입력받아 소정의 시간동안 지연시켜 출력하는 시간지연회로; 상기 시간지연회로의 출력 및 상기 기준전위를 비교하여 출력하는 비교기; 및시작펄스를 입력받아 따라 상기 일정구간 동안 인에이블 되는 신호의 인에이블 시작위치를 정해주고, 상기 비교기의 출력에 따라 상기 일정구간 동안 인에이블 되는 신호의 인에이블 구간의 끝위치를 정해주는 출력부를 구비하는 반도체 장치를 제공한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 소자에 사용되는 회로에 관한 것으로, 특히 작은 구간의 펄스신호를 큰 구간의 폭을 가지는 신호롤 출력하는 반도체 회로에 관한 것이다.
DRAM등의 반도체 소자에 있어서, 작은 구간의 펄스 신호를 입력받아 큰 구간의 폭을 가지는 신호를 만들어 내야할 경우가 있다. 이와 같은 작업이 필요할 때, 즉 수(예컨대 2~3) 나노(nano)초 정도 폭을 가지는 펄스 신호를 수십 나노초 정도의 폭을 가지는 신호로 만들어 내기 위하여, 보통 수십개의 롱채널(long channel) 트랜지스터와 수십개의 모스 커패시터가 필요하게 되고, 그렇게되면 많은 면적을 차지할 뿐만 아니라 전류 소모 상당히 커지게 된다.
도1은 종래기술에 의한 작은 구간의 펄스폭을 가지는 신호를 큰 구간의 펄스폭을 가지는 신호로 출력하는 반도체 회로를 나타내는 도면이다.
도1을 참조하여 살펴보면, 큰 구간의 펄스폭을 가지는 신호를 출력하기 위한 반도체 회로는,
시작신호(startup)에 따라 펄스폭의 시작위치(A)가 정해지는 최종출력신호(rast)를 피드백으로 입력받아 최종출력신호(rast)의 펄스폭 시작위치(A)를 일정시간 지연시키는 제1 지연부(10)와, 제1 지연부(10)의 출력신호(d1)을 입력받아 최종출력신호(rast)의 펄스폭 시작위치(A)를 일정시간 다시 지연시키는 제2 지연부(20)와, 제2 지연부(20)의 출력신호(d2)를 입력받아 최종출력신호(rast)의 펄스폭 시작위치(A)를 일정시간 다시 지연시키는 제3 지연부(30)와, 제3 지연부(30)의 출력신호(d3)를 입력받아 다시 지연시키는 제4 지연분(40)과, 제4 지연부(40)의 출력신호(d4)를 입력받아 최종출력신호(rast)의 펄스가 끝나는 위치를 정해주는 펄스폭 제어부(50)으로 구성된다.
제1 지연부(10)는 최종출력신호(rast)를 입력받아 반전시키는 제1 인버터(I0)와, 제1 인버터(I0)의 출력을 입력받아 버퍼링하여 출력하는 직렬연결된 10개의 인버터(I1~ I10)와, 직렬연결된 10개의 인버터(I1~ I10)의 각각의 출력에 연결되며 모스 트랜지스터로 이루어진 커패시터(C1~ C10)와, 제1 인버터(I0) 및 제10 인버터(I10)이 출력을 입력받아 출력하는 2입력 제1 노어게이트(NOR1)로 구성된다.
제2 지연부(10)는 제1 지연부(10)의 출력(d1)을 입력받아 버퍼링하여 출력하는 직렬연결된 10개의 인버터(I11~ I20)와, 직렬연결된 10개의 인버터(I11~ I20)의 각각의 출력에 연결되며 모스 트랜지스터로 이루어진 커패시터(C11~ C20)와, 제1 지연부(10)의 출력(d1) 및 제20 인버터(I20)의 출력을 입력받아 출력(d2)하는 2입력 제1 낸드게이트(NAND1)로 구성된다.
제3 지연부(30)는 제2 지연부(10)의 출력(d2)을 입력받아 버퍼링하여 출력하는 직렬연결된 10개의 인버터(I21~ I30)와, 직렬연결된 10개의 인버터(I11~ I20)의 각각의 출력에 연결되며 모스 트랜지스터로 이루어진 커패시터(C21~ C30)와, 제2지연부(20) 및 제30 인버터(I30)의 출력을 입력받아 출력(d3)하는 2입력 제2 노어게이트(NOR2)로 구성된다. 여기서 제3 지연부(30)를 구성하는 모스 트랜지스터로 이루어진 커패시터(C21~ C30)는 각각 스위치(S1 ~ S10)를 통해서 연결되어 있어 지연시간을 조절할 수 있다.
제4 지연부(40)는 제3 지연부(30)의 출력(d1)을 입력받아 버퍼링하여 출력하는 직렬연결된 6개의 인버터(I31~ I36)와, 직렬연결된 5개의 인버터(I31~ I35)의 각각의 출력에 연결되며 모스 트랜지스터로 이루어진 커패시터(C31~ C35)와, 제3 지연부(30)의 출력(d3) 및 제36 인버터(I36)의 출력을 입력받아 출력(d4)하는 2입력 제2 낸드게이트(NAND2)로 구성된다.
펄스폭 제어부(50)는 인에이블신호(enable)신호를 반전하여 출력하는 제37 인버터(I37)와, 제4 지연부(40)의 출력(d4) 및 제37 인버터(I37)의 출력을 입력받아 출력하는 2입력 제3 낸드게이트(NAND3)와, 제3 낸드게이트(NAND3)의 출력을 반전시켜 출력하는 제38 인버터(I38)와, 제38 인버터(I38)의 출력을 게이터로 입력받아 전압전원(VDD)을 노드(N1)와 연결시키는 제1 피채널 모스 트랜지스터(MP1)와, 게이트로 시작신호(startup)을 입력받고 접지전원(VSS)과 노드(N1)을 연결하는 제1 앤채널 모스 트랜지스터(MP1)와, 노드(N1)의 신호를 입력받아 래치시키고 최종출력신호(rast)를 출력하는 제39,40 인버터(I39,I40)로 구성된다.
도2는 도1의 반도체 장치의 동작시 각 신호의 파형을 나타내는 도면이다.
이하 도1 내지 도2를 참조하여 작은 구간의 펄스폭을 가지는 신호를 큰 구간의 펄스폭을 가지는 신호로 출력하는 반도체 회로의 동작을 살펴본다.
먼저 인에이블신호가 로우로 셋팅되고, 시작신호(startup)에 의해 제1 앤채널 모스 트랜지스터(MP1)가 턴온되어 노드(N1)가 로우로 되고, 최종출력신호(rast)는 하이로 된다. 이 시점이 최종출력신호(rast)의 펄스폭의 시작점(A)이 되는 것이다.
제1 지연부(10)에 의해 최종출력신호(rast)의 펄스폭 시작위치(A)를 일정시간 지연시키고, 이어서, 제2,3,4 지연부(20,30,40)에 의해 최종출력신호(rast)의 펄스폭 시작위치(A)가 계속 지연된다. 도2의 파형도에서 A->B->C->D->E로 계속 지연됨을 알 수 있다.
이때 인에이블신호(enable)가 로우로 되어 있으므로, 최종적으로 제4 지연부(40)의 출력신호(d4)에 의해 제38 인버터(I38)의 출력이 로우로 되고, 제1 피채널 모스 트랜지스터(MP1)가 턴온되어 노드(N1)가 하이로 되어 최종출력신호(rast)가 로우로 된다. 이시점이 최종출력신호(rast)의 펄스폭이 끝나는 시점이다.
그러나 전술한 바와 같이 작은 구간의 펄스폭을 가지는 신호를 큰 구간의 펄스폭을 가지는 신호로 출력하는 반도체 회로를 구성하면, 수많은 인버터와 모스로 이루어진 커패시터를 사용해야 되기 때문에 많은 면적을 차지하게 되는 문제점이 있다. 또한 사용된 인버터의 스위칭(Switching) 전류가 많이 흐르게 되고, 지연시간 조절이 용이하지 못하게 되는 문제점도 생긴다.
본 발명은 작은 구간의 펄스폭을 가지는 신호를 큰 구간의 펄스폭을 가지는 신호로 출력하는 반도체 회로를 제공하는 것을 목적으로 하며 상기의 회로는 특히 보다 적은 면적을 가지고 지연시간조절이 용이한 특성을 가지도록 하는데 그 목적이 있다.
도1은 종래기술에 의한 반도체 장치를 나타내는 도면.
도2는 도1의 반도체 장치의 동작시 각 신호의 파형을 나타내는 도면.
도3은 본 발명에 의한 바람직한 일실시예에 따른 반도체 장치.
도4는 도3의 반도체 장치의 동작시 각 신호의 파형을나타내는 도면.
도5는 도4의 각 신호의 전위변화를 보다 자세하게 나타낸 도면.
<도면의 주요부분에 대한 부호의 설명>
100 : 기준전압발생기
200 : 딜레이부
300 : 비교부
400 : 출력부
MN1 ~ MN14 : 앤채널 모스 트랜지스터
MP1 ~ MP8 : 피채널 모스 트랜지스터
IN1 ~ IN7 : 인버터
R0 ~ R4 : 저항
C1,C2,Cd1 ~ Cdn,Cdp1~ Cdpn : 커패시터
상기의 목적을 달성하기 위해 본발명의 일측면에 따르면, 좁은 펄스신호를 입력받아 일정구간 동안 인에이블 되는 신호로 출력하는 반도체 장치에 있어서, 일정한 레벨의 기준전위를 출력하는 기준전압발생부; 상기 기준전위를 입력받아 소정의 시간동안 지연시켜 출력하는 시간지연회로; 상기 시간지연회로의 출력 및 상기 기준전위를 비교하여 출력하는 비교기; 및시작펄스를 입력받아 따라 상기 일정구간 동안 인에이블 되는 신호의 인에이블 시작위치를 정해주고, 상기 비교기의 출력에 따라 상기 일정구간 동안 인에이블 되는 신호의 인에이블 구간의 끝위치를 정해주는 출력부를 구비하는 반도체 장치를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도3은 본 발명에 의한 바람직한 일실시예에 따른 반도체 장치이다.
도3을 참조하여 설명하면, 작은 구간의 펄스폭을 가지는 신호를 큰 구간의펄스폭을 가지는 신호로 출력하는 반도체 회로는, 인에이블신호(on_off)에 따라 인에이블 되며, 기준전압(lock_ref)을 발생시키는 기준전압발생기(100)와, 기준전압발생기(100)에서 출력되는 기준전압(lock_ref)을 일정 지연시간 후에 출력단(chrg)으로 출력시키고, 최종출력신호(rast)을 입력받아 후단의 비교기(300)의 인에이블 신호를 출력시키는 시간지연회로(200)와, 기준전압(lock_ref)와 일정 지연시간을 가진 기준전압(lock_ref)를 비교하여 그 비교결과를 출력하는 비교기(300)와, 시간지연회로(200)의 출력을 입력받아 최종출력신호(rast)를 출력시키는 출력부(400)로 구성된다.
기준전압발생기(100)는 전압전원이 소스와 연결되고 게이트가 드레인과 연결된 다이오드형 제1 피채널 모스 트랜지스터(MP1)와, 제1 피채널 모스 트랜지스터(MP1)와 전류미러(mirror)를 형성하는 제2 피채널 모스 트랜지스터(MP1)와, 제2 피채널 모스 트랜지스터(MP1)와 드레인이 연결되며 게이트가 소스로 연결된 다이오드형 제2 앤채널 모스 트랜지스터(MN2)와, 제2 앤채널 모스 트랜지스터(MN2)와 전류미러를 형성하는 제1 앤채널 모스 트랜지스터(MN1)와, 제1 앤채널 모스 트랜지스터(MN1)의 소스와 직렬연결된 다수개의 저항(R0,R1,R2,R3,R4)과, 직렬연결된 다수개의 저항(R0,R1,R2,R3,R4)에 각각 연결된 다수개의 스위치(S0,S1,S2,S3,S4)와, 제2 앤채널 모스 트랜지스터(MN2)와 제4 저항(R4)에 드에인이 공동연결되고 접지전원과 소스가 연결되며 반전된 인에이블 신호(on_off)를 게이트로 입력받는 인에이블 트랜지스터(MN0)로 구성된다. 여기서 비교기의 전류원 트랜지스터를 구동시키는 신호(g_gate)는 제2 앤채널 모스 트랜지스터(MN2)의 게이트에서 출력된다.
시간지연회로(200)은 기준전압(lock_ref)를 게이트로 입력받고 소스가 전압전원과 연결된 제4 피채널 모스 트랜지스터(MP4)와, 게이트로 반전된 최종출력신호(rast)를 입력받고 소스가 제4 피채널 모스 트랜지스터(MP4)과 연결된 제3 피채널 모스 트랜지스터(MP3)과, 게이트로 반전된 최종출력신호(rast)를 입력받고 소스가 접지전원과 연결되며 드레인이 제3 피채널 모스 트랜지스터(MP3)와 연결되는 제3 앤채널 모스 트랜지스터(MN3)와, 전압전원과 제3 피채널 모스 트랜지스터(MP3) 및 제3 앤채널 모스 트랜지스터(MN3)의 드레인에 공통으로 연결되는 피채널 모스 트랜지스터로 이루어진 다수개의 커패시터(Cdp1,...,Cdpn)와, 접지전원과 제3 피채널 모스 트랜지스터(MP3) 및 제3 앤채널 모스 트랜지스터(MN3)의 드레인에 공통으로 연결되는 앤채널 모스 트랜지스터로 이루어진 다수개의 커패시터(Cd1,...,Cdn)와, 반전된 최종출력신호(rast)를 반전하여 후단의 비교기(300)의 인에이블신호(enable)로 출력하는 제3 인버터(IN3)로 구성된다.
비교기(300)는 전압전원이 소스와 연결되고 게이트가 드레인과 연결된 다이오드형 제7 피채널 모스 트랜지스터(MP7)와, 제7 피채널 모스 트랜지스터(MP7)와 전류미러(mirror)를 형성하는 제6 피채널 모스 트랜지스터(MP6)와, 게이트로 비교기의 인에이블 신호(enable)를 입력받으며, 전압전원과 제6 피채널 모스 트랜지스터(MP6)의 드레인에 연결되는 제5 피모스 채널 트랜지스터(MP5)와, 전압전원과 소스가 연결되며 게이트로 시간지연회로의 출력신호(chrg)를 입력받는 제5 앤채널 모스 트랜지스터와, 반전된 인에이블신호(enable)를 게이트로 입력받으며 접지전원과소스가 연결되고 드레인이 제5 피모스 채널 트랜지스터(MP5)의 드레인과 연결되는 제4 앤채널 모스 트랜지스터(MN4)와, 게이트로 기준전압발생기(100)로부터 출력되는 기준전압(lock_ref)를 게이트로 입력받으며 전압전원과 소스가 연결된 제14 앤채널 모스 트랜지스터(MN14)와, 전류미러를 형성하는 제7 피채널 모스 트랜지스터(MP7) 및 제6 피채널 모스 트랜지스터(MP6)의 드레인에 각각 연결되며 게이트로 제5 앤모스 채널 트랜지스터(MP5)의 드레인전압(vind) 및 제14 앤채널 모스 트랜지스터(MN14)의 드레인 전압(vrefd)을 입력받고 소스가 공통 연결된 제6,7 앤채널 모스 트랜지스터(MN6,MN7)와, 제6,7 앤채널 모스 트랜지스터(MN6,MN7)의 소스와 연결되며 게이트로 기준전압발생기에서 출력되는 신호(g_gate)를 입력받는 제9 앤채널 모스 트랜지스터(MN9)와, 제9 앤채널 모스 트랜지스터(MN9)와 접지전원을 연결하며 게이트로 시간지연회로에 출력되는 비교기의 인에이블신호(enable)를 입력받는 제12 앤채널 모스 트랜지스터(MN12)와, 제8 앤채널 모스 트랜지스터(MN8)의 소스와 연결되며 게이트로 기준전압발생기에서 출력되는 신호(g_gate)를 입력받는 제8 앤채널 모스 트랜지스터(MN8)와, 제9 앤채널 모스 트랜지스터(MN8)와 접지전원을 연결하며 게이트로 시간지연회로에 출력되는 비교기의 인에이블신호(enable)를 입력받는 제11 앤채널 모스 트랜지스터(MN11)와, 제14 앤채널 모스 트랜지스터(MN10)의 소스와 연결되며 게이트로 기준전압발생기(100)에서 출력되는 신호(g_gate)를 입력받는 제10 앤채널 모스 트랜지스터(MN10)와, 제10 앤채널 모스 트랜지스터(MN10)와 접지전원을 연결하며 게이트로 시간지연회로에 출력되는 비교기의 인에이블신호(enable)를 입력받는 제13 앤채널 모스트랜지스터(MN13)와, 제6 앤채널 모스 트랜지스터(MN6)의 드레인으로 부터 출력되는 신호(vout)를 버퍼링하는 두개의 제5,6 인버터(IN5,IN6)로 구성된다.
출력부(400)는 제6 인버터(IN6)의 출력신호(hho) 및 인에이블신호(enable)를 일측입력으로 받고, 타측입력은 각각의 출력이 커로스 커플 로 입력되어 래치를 구성하는 제4,5 낸드게이트(NAND4,NAND5)와, 제5 낸드게이트(NAND5)의 출력(flag)를 게이트로 입력바고 소스가 전원전압과 연결되는 제8 피채널 모스 트랜지스터(MP8)와, 게이트로 시작신호(startp)를 입력받으며 접지전원과 제8 피채널 모스 트랜지스터(MP8)를 연결하는 제15 앤채널 모스 트랜지스터(MN15)와, 제15 앤채널 모스 트랜지스터(MN15) 및 제8 피채널 모스 트랜지스터(MP8)의 드레인 신호를 래치하여 최종출력신호로 출력하는 두개의 제8,9 인버터(IN8,IN9)로 구성된다.
도4는 도3의 반도체 장치의 동작시 각 신호의 파형을나타내는 도면이다.
도5는 도4의 각 신호의 전위변화를 보다 자세하게 나타낸 도면이다.
이하 도3 내지 도5 를 참조하여, 본 발명에 의한 작은 구간의 펄스폭을 가지는 신호를 큰 구간의 펄스폭을 가지는 신호로 출력하는 반도체 회로의 동작에 대해서 설명한다.
먼저 기준전압(lock_ref)를 만들기 위해 기준전압 발생기(100)의 인에이블신호(on_off)를 로우로 하면 직렬 저항(R0,R1,R2,R3,R4)의 값에 의해 일정한 값의 기준전압(lock__ref)이 발생한다.
기준전압(lock__ref)이 안정적을 생성되면, 출력부(400)의 시작신호(stargp)를 인가하면 최종출력신호(rast)는 하이가 되고, 이 신호가 시간지연회로(200)로피드백되어 제2 인버터(In2)로 입력되면 제3 피채널 모스 트랜지스터(MP3)는 턴온되고, 제3 앤채널 모스 트랜지스터(MN3)는 턴오프된다.
이 때 이미 일정 전위로 대기하는 기준전압(lock_ref)이 입력되는 제4,10 피 채널 모스 트랜지스터에 의해 출력노드(chrg)가 천천히 전하가 공급된다. 공급되는 전하의 양이 서서히 증가함에 따라 노드(chrg)와 연결되는 제5 앤채널 모스 트랜지스터(MN5)의 출력전위(vind)가 기준전압(lock_ref)의 출력을 입력받는 제14 앤채널모스 트랜지스터(MN14)의 출력(vrefd)보다 높은 전위가 되면, 비교기의 출력단(vout)이 낮은 전위가 되어, 제5 낸드(NAND5)의 출력을 로우로 되게 하여 최종출력신호를 로우로 변화시켜 모든 동작을 마친다.
위의 동작에 있어서, 전원전압 변동에 의한 지연시간의 변화를 적게 하여 주기 위해 비교기(300)을 추가한 것이다. 만약 비교기가 없이 시간지연회로(200)의 출력을 바로 출력단(400)으로 연결하여 사용하면, 천천히 전압이 올라가는 노드(chrg)의 전위는, 전원전압이 올라가게 되면 더 큰 지연시간을 가지게 되고, 전원전압이 내려가게 되면 작은 지연시간을 가지게 된다. 이러한 단점을 보완하기 위하여 비교기 한쪽의 입력에 기준전압(lock_ref)를 입력하고, 노드(chrg)의 전위상승에 따라 비교하는 비교기를 추가한 것이다.
또한 비교기(300)를 시간지연회로(200)가 동작 할 때만 사용하게 함으로서 전류소모를 줄이게 하였다. 시작신호(startp)에 의해 하이가 되로, 시간지연이 끝남을 알리는 신호(flag)에 의해 로우가 되는 최종출력신호(rast) 신호를 피드백시켜 비교기를 온-오프시켜준다.
또한, 비교기가 사용될 때 전류소모를 더욱 줄여주기 위해서, 기준전압생성부(M1)에서 전원전압보다는 작고, 제8,9,10 앤채널 모스 트랜지스터(MN8,MN9,MN10)의 문턱전압(Vt) 보다는 큰 일정레벨을 만들어서 제8,9,10 앤채널 모스 트랜지스터(MN8,MN9,MN10)의 게이트에 입력시킨다.
기준전압발생기(100)에서 기준전압을 생성시킬 때 원하는 레벨 생성을 용이하게 바꿀수 있게 하기 위하여, 다수개의 저항을 직렬로 연결하는 옵션(Option) 처리를 함으로써 기준전압(lock_ref)을 쉽게 변화시킬 수 있게 된다.
이 옵션처리의 효과는 기준전압(lock_ref)을 바꿈으로서 노드(chrg)의 전하가 충전되는 속도를 변화 시킬 수 있게 되어 지연시간을 변화 시킬 수 있아. 이에 더해서 노드(chrg)에 연결되는 모스 트랜지스터로 이루어진 다수개 커패시터를 병렬로 구비하고 커패시터의 크기를 조절하게 되면, 노드(chrg)의 전위 상승 속드를 변화 시킬 수 있어 지연시간의 변화를 용이하게 할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 따라 반도체 회로를 구성하면, 적은 면적과 저전력을 가지며 전원전압 변동에 따라 펄스폭의 변화가 일정하면서도 좁은 펄스폭의 신호를 넓은 펄스폭을 가지는 신호로 출력하는 반도체 회로를 구현 할 수 있다.

Claims (4)

  1. 좁은 펄스신호를 입력받아 일정구간 동안 인에이블 되는 신호로 출력하는 반도체 장치에 있어서,
    일정한 레벨의 기준전위를 출력하는 기준전압발생부;
    상기 기준전위를 입력받아 소정의 시간동안 지연시켜 출력하는 시간지연회로;
    상기 시간지연회로의 출력 및 상기 기준전위를 비교하여 출력하는 비교기; 및
    시작펄스를 입력받아 따라 상기 일정구간 동안 인에이블 되는 신호의 인에이블 시작위치를 정해주고, 상기 비교기의 출력에 따라 상기 일정구간 동안 인에이블 되는 신호의 인에이블 구간의 끝위치를 정해주는 출력부
    를 구비하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 기준전압발생부는,
    다수개의 저항을 직렬로 연결하고 상기 저항 각각에 스위치를 구비하여 상기기준전위를 선택적으로 조정하는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 시간지연회로는 상기 일정구간 동안 인에이블 되는 신호를 입력받아 버퍼링하여 하여 인에이블 신호를 생성하고, 상기 비교기 및 상기 출력부는 상기 인에이블 신호에 따라 온-오프 되는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 비교기는 전류원을 구비하고, 상기 기준전압발생기에서 상기 기준전위보다 낮은 일정한 바이어스 전위를 생성하고 상기 전류원의 전류는 상기 바이어스 전위에 따라 정해지는 것을 특징으로 하는 반도체 장치.
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