KR20020066841A - Ｐｖｔ 변화와 출력단자의 부하 커패시턴스의 변화에 의한슬루율 변화를 최소화할 수 있는 출력버퍼 회로 - Google Patents

Ｐｖｔ 변화와 출력단자의 부하 커패시턴스의 변화에 의한슬루율 변화를 최소화할 수 있는 출력버퍼 회로 Download PDF

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    • H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits

Abstract

PVT 변화와 출력단자의 부하 커패시턴스의 변화에 의한 슬루율 변화를 최소화할 수 있고 출력단자에 전원전압보다 높은 전압이 인가되더라도 트랜지스터들의 게이트 산화막을 보호할 수 있는 출력버퍼 회로가 개시된다. 본 발명에 따른 출력버퍼 회로는, 바이어스 전압 생성기, 출력 드라이버, 제1슬루율 제어부, 제2슬루율 제어부, 슬루율 보상부, 및 고전압 보호부를 구비하는 것을 특징으로 한다. 바이어스 전압 생성기는 기준전압을 이용하여 제1 및 제2바이어스 전압을 생성한다. 제1슬루율 제어부는 출력데이터 및 제1바이어스 전압에 응답하여 출력 드라이버의 풀업 슬루율을 조절하고, 제2슬루율 제어부는 출력데이터 및 제2바이어스 전압에 응답하여 출력 드라이버의 풀다운 슬루율을 조절한다. 슬루율 보상부는 제1 및 제2슬루율 제어부의 출력단들 및 출력단자에 공통 연결되고 출력단자의 부하 커패시턴스의 변화에 따른 슬루율 변화를 보상한다. 고전압 보호부는 트랜지스터들의 게이트 산화막을 보호하기 위해, 출력단자에 전원전압보다 높은 전압이 인가될 경우 이를 강하하여 출력 드라이버 및 슬루율 보상부에 제공한다.

Description

ＰＶＴ 변화와 출력단자의 부하 커패시턴스의 변화에 의한 슬루율 변화를 최소화할 수 있는 출력버퍼 회로{Output buffer circuit capable of minimizing variation of slew rate}
본 발명은 반도체 집적회로에 관한 것으로, 특히 반도체 집적회로의 출력버퍼 회로에 관한 것이다.
반도체 집적회로에서 출력버퍼 회로는 내부 데이터를 출력단자. 즉 출력패드를 통해 출력하고자 할 때 사용된다. 일반적인 종래의 출력버퍼 회로는 도 1에 도시된 바와 같이 풀업 피모스 트랜지스터(P11)와 풀다운 엔모스 트랜지스터(N11)로 구성되는 출력 드라이버(11), 출력 데이터(D)를 반전시켜 풀업 피모스 트랜지스터(P11)의 게이트에 인가하고 출력 드라이버(11)의 풀업 슬루율(Slew-rate)을 조절하는 반전수단(13), 및 출력 데이터(D)를 반전시켜 풀다운 엔모스 트랜지스터(N11)의 게이트에 인가하고 출력 드라이버(11)의 풀다운 슬루율을 조절하는 반전수단(15)를 구비한다.
도 1에 도시된 바와 같은 종래의 출력버퍼 회로에서는, 출력 드라이버(11)의 슬루율은 풀업 피모스 트랜지스터(P11)를 통해 출력단자(17)의 부하 커패시턴스를 충전시키는 전류량과 풀다운 엔모스 트랜지스터(N11)를 통해 출력단자(17)의 부하 커패시턴스로부터 방전되는 전류량에 의해 결정된다. 그런데 이 전류량들은 공정(Process), 전원전압(Voltage), 및 온도(Temperature)(이하 PVT라 정의한다.)에 따라 매우 크게 변화되며 이에 따라 출력 드라이버(11)의 슬루율은 PVT 변화에 따라 매우 크게 변화된다.
또한 출력 드라이버(11)의 슬루율은 출력단자(17)의 부하 커패시턴스의 크기에 따라서도 변화게 되는데, 출력단자(17)의 부하 커패시턴스가 2배로 증가하면 슬루율은 약 2배정도 변하게 된다.
따라서 도 1에 도시된 바와 같은 일반적인 종래의 출력버퍼 회로는 PVT와 출력단자(17)의 부하 커패시턴스가 변하는 환경에서는 매우 엄격한(Tight) 범위의 슬루율 사양을 만족시키기 어려운 단점이 있다. 또한 출력단자(17)에 전원전압(VCC) 보다 높은 전압이 인가될 경우 트랜지스터들의 게이트 산화막이 손상(Damage)될 수 있다.
따라서 본 발명이 이루고자하는 기술적 과제는, PVT 변화와 출력단자의 부하 커패시턴스의 변화에 의한 슬루율 변화를 최소화할 수 있고 출력단자에 전원전압보다 높은 전압이 인가되더라도 트랜지스터들의 게이트 산화막을 보호할 수 있는 출력버퍼 회로를 제공하는 데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 도면의 간단한 설명이 제공된다.
도 1은 종래의 출력버퍼 회로의 회로도이다.
도 2는 본 발명의 일실시예에 따른 출력버퍼 회로의 블락도이다.
도 3은 도 2에 도시된 바이어스 전압 생성기(21)의 회로도이다.
도 4는 도 2에 도시된 제1슬루율 제어부(23)의 회로도이다.
도 5는 도 2에 도시된 제2슬루율 제어부(24)의 회로도이다.
도 6은 도 2에 도시된 슬루율 보상부(25)의 회로도이다.
도 7은 도 2에 도시된 출력 드라이버(22)의 회로도이다.
도 8은 도 2에 도시된 고전압 보호부(26)의 회로도이다.
도 9는 도 2에 도시된 웰전압 발생부(27)의 회로도이다.
상기의 기술적 과제를 달성하기 위한 본 발명에 따른 출력버퍼 회로는, 바이어스 전압 생성기, 출력 드라이버, 제1슬루율 제어부, 제2슬루율 제어부, 슬루율 보상부를 구비하는 것을 특징으로 한다.
상기 바이어스 전압 생성기는 기준전압을 이용하여 제1 및 제2바이어스 전압을 생성한다. 상기 출력 드라이버는 출력단자를 구동한다. 상기 제1슬루율 제어부는 출력데이터 및 상기 제1바이어스 전압에 응답하여 상기 출력 드라이버의 풀업 슬루율을 조절하고, 상기 제2슬루율 제어부는 상기 출력데이터 및 상기 제2바이어스 전압에 응답하여 상기 출력 드라이버의 풀다운 슬루율을 조절한다. 상기 슬루율 보상부는 상기 제1 및 제2슬루율 제어부의 출력단들 및 상기 출력단자에 공통 연결되고 상기 출력단자의 부하 커패시턴스의 변화에 따른 슬루율 변화를 보상한다.
또한 본 발명에 따른 출력버퍼 회로는 고전압 보호부 및 웰전압 발생부를 더 구비한다. 상기 고전압 보호부는 트랜지스터들의 게이트 산화막을 보호하기 위해, 상기 출력단자에 전원전압보다 높은 전압이 인가될 경우 이를 강하하여 상기 출력 드라이버 및 상기 슬루율 보상부에 제공한다. 상기 웰전압 발생부는 상기 출력단자에 전원전압보다 높은 전압이 인가될 경우 이 높은 전압과 동일한 전압을 상기 제1 및 제2슬루율 제어부, 상기 출력 드라이버 및 상기 슬루율 보상부 내부에 있는 피모스 트랜지스터들의 플로우팅 웰에 제공한다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일실시예에 따른 출력버퍼 회로의 블락도이다.
도 2를 참조하면, 본 발명의 일실시예에 따른 출력버퍼 회로는, 바이어스 전압 생성기(21), 출력 드라이버(22), 제1슬루율 제어부(23), 제2슬루율 제어부(24), 슬루율 보상부(25), 고전압 보호부(26), 및 웰전압 발생부(27)를 구비한다.
바이어스 전압 생성기(21)는 기준전압(Vref)을 이용하여 제1 및 제2바이어스 전압(Nbias, Pbias)을 생성한다. 제1슬루율 제어부(23)는 출력데이터(D) 및 제1바이어스 전압(Nbias)에 응답하여 출력 드라이버(22)의 풀업 슬루율을 조절하고, 제2슬루율 제어부(24)는 출력데이터(D) 및 제2바이어스 전압(Pbias)에 응답하여 출력 드라이버(22)의 풀다운 슬루율을 조절한다. 출력 드라이버(22)는 풀업 드라이버(22a)와 풀다운 드라이버(22b)로 구성되고 제1슬루율 제어부(23)의 출력신호(SC1)와 제2슬루율 제어부(24)의 출력신호(SC2)에 응답하여 출력단자(28), 즉 출력패드를 구동한다.
슬루율 보상부(25)는 제1 및 제2슬루율 제어부(23,24)의 출력단들 및 출력단자(28)에 공통 연결되고 출력단자(28)의 부하 커패시턴스의 변화에 따른 슬루율 변화를 보상한다. 고전압 보호부(26)는 출력단자(28)에 전원전압보다 높은 전압이 인가될 경우 트랜지스터들의 게이트 산화막을 보호하기 위해 상기 높은 전압을 강하하여 강하된 전압(Vx,Vy)을 출력 드라이버(22) 및 슬루율 보상부(25)에 제공한다. 웰전압 발생부(27)는 출력단자(28)에 전원전압보다 높은 전압이 인가될 경우 이 높은 전압과 동일한 전압(Vfw)을 제1 및 제2슬루율 제어부(23,24), 출력 드라이버(22) 및 슬루율 보상부(25) 내부에 있는 피모스 트랜지스터들의 플로우팅 웰에 제공한다.
이하 각 블럭들의 구성 및 동작이 상세히 설명된다.
도 3은 도 2에 도시된 바이어스 전압 생성기(21)의 회로도이다.
도 3을 참조하면, 바이어스 전압 생성기(21)는, 기준전압(Vref)을 이용하여 제1바이어스 전압(Nbias)을 생성하는 제1바이어스 전압 생성기(21a) 및 기준전압(Vref)을 이용하여 제2바이어스 전압(Pbias)을 생성하는 제2바이어스 전압생성기(21b)를 구비한다.
제1바이어스 전압 생성기(21a)는 저항(R1), 증폭기(31), 및 전류원(33)을 구비한다. 저항(R1)은 일단이 전원전압(VCC)에 연결되고, 증폭기(31)는 피드백 전압, 즉 저항(R1)의 타단의 전압과 기준전압(Vref)을 비교하여 그 결과에 따라 제1바이어스 전압(Nbias)을 출력한다. 전류원(33)은 저항(R1)의 타단과 접지전압(VSS) 사이에 연결되고 제1바이어스 전압(Nbias)에 응답하여 전류를 흘린다.
여기에서 전류원(33)은 엔모스 트랜지스터(N31) 및 엔모스 트랜지스터(N33)를 포함하여 구성된다. 전류원(33)은 도 4에 도시되는 제1슬루율 제어부(23)의 엔모스 트랜지스터들(N41,N43)과 함께 전류미러를 형성한다.
제2바이어스 전압 생성기(21b)는 저항(R2), 증폭기(35), 및 전류원(37)을 구비한다. 저항(R2)는 일단이 접지전압(VSS)에 연결되고, 증폭기(35)는 저항(R2)의 타단의 전압과 기준전압(Vref)을 비교하여 그 결과에 따라 제2바이어스 전압(Pbias)을 출력한다. 전류원(37)은 저항(R2)의 타단과 전원전압(VCC) 사이에 연결되고 제2바이어스 전압(Pbias)에 응답하여 전류를 흘린다.
여기에서 전류원(37)은 피모스 트랜지스터(P31) 및 피모스 트랜지스터(P33)을 포함하여 구성된다. 전류원(37)은 도 5에 도시되는 제2슬루율 제어부(24)의 피모스 트랜지스터들(P51,P53)과 함께 전류미러를 형성한다.
좀더 설명하면, 제1바이어스 전압 생성기(21a)에서는 PVT에 무관하게 일정한 기준전압(Vref)을 기준으로 하여 피드백에 의해 PVT에 무관한 일정한 전류가 저항(R1)을 통해 흐르게 된다. 이때 생성되는 증폭기(31)의 출력전압이 제1바이어스 전압(Nbias)이 된다. 마찬가지로 제2바이어스 전압 생성기(21b)에서도 PVT에 무관하게 일정한 기준전압(Vref)을 기준으로 하여 피드백에 의해 PVT에 무관한 일정한 전류가 저항(R2)을 통해 흐르게 된다. 이때 생성되는 증폭기(35)의 출력전압이 제2바이어스 전압(Pbias)이 된다.
도 4는 도 2에 도시된 제1슬루율 제어부(23)의 회로도이다.
도 4를 참조하면, 제1슬루율 제어부(23)는 제1바이어스 전압(Nbias)에 응답하여 출력데이터(D)를 반전시켜 출력단(SC1)으로 출력하는 인버터로서, 피모스 트랜지스터(P41), 피모스 트랜지스터(P43), 엔모스 트랜지스터(N41), 및 엔모스 트랜지스터(N43)을 포함하여 구성된다. 피모스 트랜지스터(P43)의 벌크에는 도 2에 도시된 웰전압 발생부(27)의 출력전압(Vfw)이 인가된다.
도 5는 도 2에 도시된 제2슬루율 제어부(24)의 회로도이다.
도 5를 참조하면, 제2슬루율 제어부(24)는 제2바이어스 전압(Pbias)에 응답하여 출력데이터(D)를 반전시켜 출력단(SC2)으로 출력하는 인버터로서, 피모스 트랜지스터(P51), 피모스 트랜지스터(P53), 및 엔모스 트랜지스터(N51)를 포함하여 구성된다.
도 6은 도 2에 도시된 슬루율 보상부(25)의 회로도이다.
도 6을 참조하면, 슬루율 보상부(25)는 커패시터(C1), 스위칭부(61), 및 스위칭소자(N67)를 구비한다.
커패시터(C1) 및 스위칭소자(N67)는 출력단자(28)와 스위칭부(61) 사이에 병렬로 연결된다. 스위칭소자(N67)는 엔모스 트랜지스터로 구성된다.스위칭소자(N67)는 고전압 보호부(26)의 출력신호(Vx)에 응답하여 커패시터(C1)을 바이패쓰시키고 출력단자(28)를 스위칭부(61)의 출력단에 연결한다.
스위칭부(61)는 고전압 보호부(26)의 출력신호(Vx)에 응답하여 인에이블 또는 디스에이블되며 출력데이터(D)의 반전 데이터(/D)가 논리"로우"일 때는 커패시터(C1)의 타단을 제1슬루율 제어부(23)의 출력단(SC1)에 연결하고 반전 데이터(/D)가 논리"하이"일 때는 커패시터(C1)의 타단을 제2슬루율 제어부(24)의 출력단(SC2)에 연결한다. 여기에서 스위칭부(61)는 피모스 트랜지스터(P61) 및 엔모스 트랜지스터들(N61,N63,N65)을 포함하여 구성된다. 피모스 트랜지스터(P61)의 벌크에는 도 2에 도시된 웰전압 발생부(27)의 출력전압(Vfw)이 인가된다.
도 7은 도 2에 도시된 출력 드라이버(22)의 회로도이다.
도 7을 참조하면, 출력 드라이버(22)는 고전압 보호부(26)의 출력신호(Vy) 및 제1슬루율 제어부(23)의 출력신호(SC1)에 응답하여 출력단자(28)를 풀업시키는 풀업 드라이버(22a)와 고전압 보호부(26)의 출력신호(Vx) 및 제2슬루율 제어부(24)의 출력신호(SC2)에 응답하여 출력단자(28)를 풀다운키는 풀다운 드라이버(22b)를 구비한다.
풀업 드라이버(22a)는 전원전압(VCC)과 출력단자(28) 사이에 직렬연결되는 피모스 트랜지스터들(P71,P73)로 구성되고 풀다운 드라이버(22b)는 출력단자(28)와 접지전압(VSS) 사이에 직렬연결되는 엔모스 트랜지스터들(N71,N73)로 구성된다.
또한 출력단자(28)와 피모스 트랜지스터(P73)의 게이트 사이에는 고전압 보호부의 출력신호(Vx)에 응답하는 피모스 트랜지스터(P75)가 연결된다. 피모스 트랜지스터(P75)는 피모스 트랜지스터(P73)의 게이트 산화막을 보호하기 위한 것으로서 출력단자(28)에 전원전압(VCC)보다 높은 전압, 예컨데 5볼트가 인가될 경우 턴온된다. 이에 따라 피모스 트랜지스터(P73)의 게이트에도 5볼트가 인가되어 트랜지스터(P73)의 게이트 산화막이 보호된다.
피모스 트랜지스터들(P71,P73,P75)의 벌크에는 웰전압 발생부(27)의 출력전압(Vfw)이 인가된다.
도 8은 도 2에 도시된 고전압 보호부(26)의 회로도이다.
도 8을 참조하면, 고전압 보호부(26)는 출력단자(28)에 전원전압(VCC)보다 높은 전압이 인가될 경우 트랜지스터들의 게이트 산화막을 보호하기 위해 상기 높은 전압을 강하하여 강하된 전압(Vx,Vy)을 출력 드라이버(22) 및 슬루율 보상부(25)에 제공하며, 전압강하부(81), 피모스 트랜지스터들(P81 내지 P85), 및 엔모스 트랜지스터들(N85 내지 N88)을 구비한다. 전압강하부(81)는 다이오드 형태의 엔모스 트랜지스터들(N81 내지 N84)로 구성된다.
좀더 설명하면, 전원전압(VCC)이 공급되고 있을 때 예컨데 전원전압(VCC)이 3.3볼트일 때 엔모스 트랜지스터(N85)는 턴온되고 피모스 트랜지스터들(P81,P83)은 턴오프되며 이에 따라 피모스 트랜지스터(P82)가 턴온된다. 따라서 출력신호(Vx)는 출력단자(28)에 인가되는 전압에 무관하게 3.3볼트가 된다.
전원전압(VCC)이 공급되고 있지 않을 때는 예컨데 전원전압(VCC)이 0볼트일 때는 엔모스 트랜지스터(N85)는 턴오프되고 피모스 트랜지스터들(P81,P83)은 턴온되며 이에 따라 피모스 트랜지스터(P82)는 턴오프된다. 따라서 이때 출력단자(28)에 전원전압(VCC)보다 높은 전압, 예컨데 5볼트가 인가될 경우 전압강하부(81)는 5볼트를 전압강하하므로 출력신호(Vx)는 약 3.3볼트가 된다.
즉 전원전압(VCC)이 공급되든 공급되지 않든 출력신호(Vx)는 항상 약 3.3볼트가 된다.
도 9는 도 2에 도시된 웰전압 발생부(27)의 회로도이다.
도 9를 참조하면, 웰전압 발생부(27)는 제1 및 제2슬루율 제어부(23,24), 출력 드라이버(22) 및 슬루율 보상부(25) 내부에 있는 피모스 트랜지스터들의 플로우팅 웰에 소정의 전압을 공급하기 위한 것으로서 피모스 트랜지스터들(P91 내지 P94) 및 엔모스 트랜지스터(N91)를 포함하여 구성된다.
좀더 설명하면, Vx는 상술한 바와 같이 전원전압(VCC)이 공급되든 공급되지 않든 항상 약 3.3볼트가 되는 신호이므로, 출력단자(28)에 3.3볼트 이상의 전압이 인가되면 출력전압(Vfw)는 출력단자(28)에 인가되는 전압과 동일한 전압레벨이 된다. 즉 출력전압(Vfw)는 전원전압(VCC)이 공급되든 공급되지 않든 항상 출력단자(28)에 인가되는 전압과 동일한 전압레벨이 된다.
이상에서 설명한 각 블락들의 기능을 바탕으로 도 2에 도시된 본 발명에 따른 출력버퍼 회로에서 슬루율이 조절되는 방법을 좀더 설명한다.
출력 드라이버(22)의 풀업 슬루율은 제1슬루율 제어부(23)의 출력단(SC1)의 신호에 의해 조절된다. 그런데 PVT에 따라 보상되는 Nbias에 의해 PVT 변화에 무관하게 일정한 전류가 제1슬루율 제어부(23)의 출력단(SC1)에 공급되게 된다. 이에 따라 출력단(SC1)의 신호는 PVT 변화에 무관하게 일정한 경사(Slope)를 갖고 상승또는 하강하게 되며 결국 PVT 변화에 의한 출력 드라이버(22)의 풀업 슬루율 변화가 최소화된다.
또한 출력 드라이버(22)의 풀다운 슬루율은 제2슬루율 제어부(24)의 출력단(SC2)의 신호에 의해 조절된다. 그런데 PVT에 따라 보상되는 Pbias에 의해 일정한 전류가 제2슬루율 제어부(24)의 출력단(SC2)에 공급되게 된다. 이에 따라 출력단(SC2)의 신호는 PVT 변화에 무관하게 일정한 경사(Slope)를 갖고 상승 또는 하강하게 되며 결국 PVT 변화에 의한 출력 드라이버(22)의 풀다룬 슬루율 변화도 최소화된다.
한편 출력데이터(D)가 논리"하이"일 때는 즉 출력데이터(D)의 반전 데이터(/D)가 논리"로우"일 때는 도 6에 도시된 슬루율 보상부(25)의 커패시터(C1)가 제1슬루율 제어부(23)의 출력단(SC1)에 연결된다. 이 경우 커패시터(C1)는 출력단(SC1)에 대하여 밀러(Miller) 커패시턴스 역할을 하게 된다. 또한 출력데이터(D)가 논리"로우"일 때는 즉 출력데이터(D)의 반전 데이터(/D)가 논리"하이"일 때는 슬루율 보상부(25)의 커패시터(C1)가 제2슬루율 제어부(24)의 출력단(SC2)에 연결된다. 이 경우에는 커패시터(C1)는 출력단(SC2)에 대하여 밀러(Miller) 커패시턴스 역할을 하게 된다.
따라서 출력단자(28)의 부하 커패시턴스의 변화에 의해 출력단자(28)의 신호의 슬루율이 변화될 경우, 슬루율 보상부(25)에 의해 슬루율이 보상된다. 즉 출력단자(28)의 부하 커패시턴스의 변화에 의한 슬루율 변화가 최소화된다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 출력버퍼 회로는, PVT 변화와 출력단자의 부하 커패시턴스의 변화에 의한 슬루율 변화를 최소화할 수 있고 출력단자에 전원전압보다 높은 전압이 인가되더라도 트랜지스터들의 게이트 산화막을 보호할 수 있는 장점이 있다.

Claims (12)

  1. 기준전압을 이용하여 제1 및 제2바이어스 전압을 생성하는 바이어스 전압 생성기;
    출력단자를 구동하는 출력 드라이버;
    출력데이터 및 상기 제1바이어스 전압에 응답하여 상기 출력 드라이버의 풀업 슬루율을 조절하는 제1슬루율 제어부;
    상기 출력데이터 및 상기 제2바이어스 전압에 응답하여 상기 출력 드라이버의 풀다운 슬루율을 조절하는 제2슬루율 제어부; 및
    상기 제1 및 제2슬루율 제어부의 출력단들 및 상기 출력단자에 공통 연결되고 상기 출력단자의 부하 커패시턴스의 변화에 따른 슬루율 변화를 보상하는 슬루율 보상부를 구비하는 것을 특징으로 하는 반도체 집적회로의 출력버퍼 회로.
  2. 제1항에 있어서, 상기 출력버퍼 회로는,
    트랜지스터들의 게이트 산화막을 보호하기 위해, 상기 출력단자에 전원전압보다 높은 전압이 인가될 경우 이를 강하하여 상기 출력 드라이버 및 상기 슬루율 보상부에 제공하는 고전압 보호부를 더 구비하는 것을 특징으로 하는 반도체 집적회로의 출력버퍼 회로.
  3. 제2항에 있어서, 상기 출력버퍼 회로는,
    상기 출력단자에 전원전압보다 높은 전압이 인가될 경우 이 높은 전압과 동일한 전압을 상기 제1 및 제2슬루율 제어부, 상기 출력 드라이버 및 상기 슬루율 보상부 내부에 있는 피모스 트랜지스터들의 웰에 제공하는 웰전압 발생부를 더 구비하는 것을 특징으로 하는 반도체 집적회로의 출력버퍼 회로.
  4. 제1항에 있어서, 상기 바이어스 전압 생성기는,
    상기 기준전압을 이용하여 상기 제1바이어스 전압을 생성하는 제1바이어스 전압 생성기; 및
    상기 기준전압을 이용하여 상기 제2바이어스 전압을 생성하는 제2바이어스전압 생성기를 구비하는 것을 특징으로 하는 반도체 집적회로의 출력버퍼 회로.
  5. 제4항에 있어서, 상기 제1바이어스 전압 생성기는,
    일단이 전원전압에 연결되는 저항;
    상기 저항의 타단의 전압과 상기 기준전압을 비교하여 그 결과에 따라 상기 제1바이어스 전압을 출력하는 증폭기; 및
    상기 저항의 타단과 접지전압 사이에 연결되고 상기 제1바이어스 전압에 응답하여 전류를 흘리는 전류원을 구비하는 것을 특징으로 하는 반도체 집적회로의 출력버퍼 회로.
  6. 제4항에 있어서, 상기 제2바이어스 전압 생성기는,
    일단이 접지전압에 연결되는 저항;
    상기 저항의 타단의 전압과 상기 기준전압을 비교하여 그 결과에 따라 상기 제2바이어스 전압을 출력하는 증폭기; 및
    상기 저항의 타단과 전원전압 사이에 연결되고 상기 제2바이어스 전압에 응답하여 전류를 흘리는 전류원을 구비하는 것을 특징으로 하는 반도체 집적회로의 출력버퍼 회로.
  7. 제1항에 있어서, 상기 제1슬루율 제어부는,
    상기 제1바이어스 전압에 응답하여 상기 출력데이터를 반전시켜 출력단으로출력하는 인버터를 구비하는 것을 특징으로 하는 반도체 집적회로의 출력버퍼 회로.
  8. 제1항에 있어서, 상기 제2슬루율 제어부는,
    상기 제2바이어스 전압에 응답하여 상기 출력데이터를 반전시켜 출력단으로 출력하는 인버터를 구비하는 것을 특징으로 하는 반도체 집적회로의 출력버퍼 회로.
  9. 제2항에 있어서, 상기 슬루율 보상부는,
    일단이 상기 출력단자에 연결되는 커패시터;
    상기 고전압 보호부의 출력신호에 응답하여 인에이블 또는 디스에이블되며 상기 출력데이터가 제1논리상태일 때는 상기 커패시터의 타단을 상기 제1슬루율 제어부의 출력단에 연결하고 상기 출력데이터가 제2논리상태일 때는 상기 커패시터의 타단을 상기 제2슬루율 제어부의 출력단에 연결하는 스위칭부; 및
    상기 고전압 보호부의 출력신호에 응답하여 상기 커패시터의 일단 및 타단을 서로 연결하는 스위칭 소자를 구비하는 것을 특징으로 하는 반도체 집적회로의 출력버퍼 회로.
  10. 제2항에 있어서, 상기 출력 드라이버는,
    상기 고전압 보호부의 출력신호 및 상기 제1슬루율 제어부의 출력신호에 응답하여 상기 출력단자를 풀업시키는 풀업 드라이버; 및
    상기 고전압 보호부의 출력신호 및 상기 제2슬루율 제어부의 출력신호에 응답하여 상기 출력단자를 풀다운키는 풀다운 드라이버를 구비하는 것을 특징으로 하는 반도체 집적회로의 출력버퍼 회로.
  11. 제2항에 있어서, 상기 고전압 보호부는,
    상기 출력단자에 인가되는 높은 전압을 강하하는 전압강하부;
    전원전압에 게이트가 연결되고 접지전압에 소오스가 연결되는 엔모스 트랜지스터;
    전원전압에 게이트가 연결되고 상기 엔모스 트랜지스터의 드레인에 소오스 및 드레인중 하나가 연결되는 제1피모스 트랜지스터;
    전원전압에 소오스가 연결되고 상기 엔모스 트랜지스터의 드레인에 게이트가 연결되며 상기 제1피모스 트랜지스터의 소오스 및 드레인중 다른 하나에 드레인이 연결되는 제2피모스 트랜지스터; 및
    상기 제2피모스 트랜지스터의 드레인에 소오스 및 드레인중 하나가 연결되고 상기 전압강하부에 소오스 및 드레인중 다른 하나가 연결되며 전원전압에 게이트가 연결되는 제3피모스 트랜지스터를 구비하고,
    상기 제1 내지 제3피모스 트랜지스터들의 벌크에 상기 제2피모스 트랜지스터의 드레인이 공통 연결되는 것을 특징으로 하는 반도체 집적회로의 출력버퍼 회로.
  12. 제3항에 있어서, 상기 웰전압 발생부는,
    전원전압에 게이트가 연결되고 접지전압에 소오스가 연결되는 엔모스 트랜지스터;
    전원전압에 소오스가 연결되고 상기 엔모스 트랜지스터의 드레인에 게이트가 연결되는 제1피모스 트랜지스터;
    전원전압에 게이트가 연결되고 상기 엔모스 트랜지스터의 드레인에 소오스 및 드레인중 하나가 연결되며 상기 고전압 보호부의 출력신호에 소오스 및 드레인중 다른 하나가 연결되는 제2피모스 트랜지스터;
    상기 제1피모스 트랜지스터의 드레인에 소오스 및 드레인중 하나가 연결되고 상기 출력단자에 게이트가 연결되는 제3피모스 트랜지스터; 및
    상기 제3피모스 트랜지스터의 소오스 및 드레인중 다른 하나에 소오스 및 드레인중 하나가 연결되고 상기 고전압 보호부의 출력신호에 게이트가 연결되며 상기 출력단자에 소오스 및 드레인중 다른 하나가 연결되는 제4피모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 집적회로의 출력버퍼 회로.
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