KR20020096461A - 반도체 메모리 소자의 전압 발생장치 - Google Patents

반도체 메모리 소자의 전압 발생장치 Download PDF

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Abstract

본 발명은 반도체 메모리 소자의 전압발생장치에 관한 것으로, 셀 플레이트 전압/비트라인 프리챠지 드라이버에 코어전압(CVdd)보다 높은 안정된 내부전원전압(Vint22)을 공급하여 셀 플레이트 전압/비트라인 프리챠지 전압의 구동능력을 향상시키는 것을 목적으로 한다. 이러한 목적을 달성하기 위해, 본 발명에 따른 반도체 메모리 소자의 전압발생장치는, 반도체 메모리 소자의 모든 내부전원전압의 기준전압을 발생시키는 기준전압 발생부; 상기 기준전압 발생수단에서 발생된 기준전압을 이용하여 코어 기준전압을 발생시키는 코어 기준전압 발생부; 상기 코어 기준전압 발생수단에서 발생된 코어 기준전압을 이용해서 반도체 메모리 소자의 셀에 사용되는 코어 전압을 발생시키는 코어 전압 발생부; 상기 코어 기준전압 발생수단에서 발생된 코어 기준전압을 이용해서 반도체 메모리 소자의 셀에 사용되는 코어 전압보다 높은 내부전원전압을 발생시키는 내부전원전압 발생부; 및 상기 코어 전압 발생수단에서 발생된 코어전압과 상기 내부전원전압 발생수단에서 발생된 내부전원전압을 이용해서 셀 플레이트 전압 또는 비트라인 프리챠지 전압을 발생시키는 셀 플레이트전압/비트라인 프리차지 전압 발생부를 구비한 것을 특징으로 한다.

Description

반도체 메모리 소자의 전압 발생장치{VOLTAGE GENERATOR OF SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 소자의 전압 발생장치에 관한 것으로, 특히 반도체 메모리 소자에 사용되는 셀 플레이트 전압 및 비트라인 프리차지 전압의 구동능력을 향상시키도록 구성된 전압발생장치에 관한 것이다.
반도체 메모리 소자는 공정변화에 대한 조건들에 의해 낮은 구동능력(drivability)을 갖는 경우가 많이 생기는데, 이 경우 전압의 구동능력이 작아서 내부전압에 큰 변화를 일으켜 오동작을 발생하게 된다.
또, 반도체 메모리 소자가 고집적화됨에 따라 공정변화가 점점 심해져서, 코어 전압이 점점 낮아지면서 반도체 메모리 소자에 사용되는 비트 라인 프리챠지 전압(Vblp) 및 셀 플레이트 전압(Vcp)의 구동능력도 감소하게 된다.
이하, 도 1 및 도 2를 참조하면서 종래의 반도체 메모리 소자의 전압 발생장치를 설명한다.
도 1은 종래의 반도체 메모리 소자의 전압 발생장치를 나타낸 블록도이고, 도 2는 외부전원전압이 3.3V이고, 디램(DRAM)의 셀에 사용되는 코어전압(CVdd)이 1.8V인 경우의 종래의 전압 발생장치의 시뮬레이션 결과를 나타낸 그래프이다.
이러한 종래의 반도체 메모리 소자의 전압 발생장치는, 반도체 메모리 소자의 모든 내부전원전압의 기준전압(Vref)을 발생시키는 기준전압 발생부(10), 기준전압(Vref)을 이용해서 코어 기준전압(CVref)을 발생시키는 코어 기준전압발생부(20), 코어 기준전압(CVref)을 이용해서 코어 전압(CVdd)을 발생시키는 코어전압 발생부(30), 및 코어 전압(CVdd)을 이용해서 셀 플레이트 전압(Vcp) 또는 비트라인 프리챠지 전압(Vblp)을 발생시키는 셀 플레이트 전압(Vcp)/비트라인 프리챠지 전압(Vblp) 발생부(40)로 구성된다.
상술한 것과 같은 구성을 갖는 종래의 반도체 메모리 소자의 전압 발생장치에서는, 반도체 메모리 소자의 고집적화에 의해 코어 전압(CVdd)이 낮아짐에 따라 셀 플레이트 전압(Vcp) 또는 비트라인 프리챠지 전압(Vblp) 발생부(40) 내에 있는 셀 플레이트 전압(Vcp) 또는 비트라인 프리챠지 전압(Vblp) 드라이버의 PMOS 또는 NMOS 트랜지스터의 문턱전압(Vth)이 그에 비례하여 낮아지지 못하게 된다. 이러한 경우에 PMOS 트랜지스터의 문턱전압(Vth) 마진이 없어져 내부전압인 셀 플레이트 전압(Vcp) 또는 비트라인 프리챠지 전압(Vblp)의 구동능력이 저하되는 문제점이 있다.
또한, 코어 전압(CVdd)이 많이 변하는 경우에 셀 플레이트 전압(Vcp) 또는 비트라인 프리챠지 전압(Vblp)도 변하여 노이즈의 발생이 많아지는 문제점이 있다.
따라서, 이와 같은 문제점을 해결하기 위한 본 발명의 목적은, 셀 플레이트 전압(Vcp)/비트라인 프리챠지 전압 (Vblp) 드라이버에 코어전압(CVdd)보다 높은 안정된 내부전압전압(Vint22)을 제공하여 PMOS 트랜지스터의 문턱전압 마진을 높여서 셀 플레이트 전압(Vcp)/비트라인 프리챠지 전압(Vblp)의 구동능력을 향상시키는 것에 있다.
본 발명의 또 다른 목적은 셀 플레이트 전압/비트라인 프리챠지 전압의 구동능력을 향상시켜 반도체 메모리 소자의 신뢰성을 향상시키는 것에 있다.
본 발명의 또 다른 목적은, 셀 플레이트 전압/비트라인 프리챠지 전압의 구동능력을 향상시켜 노이즈 발생을 줄이는 것에 있다.
이를 위해, 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 전압발생장치는, 반도체 메모리 소자의 모든 내부전원전압의 기준전압을 발생시키는 기준전압 발생부; 상기 기준전압 발생수단에서 발생된 기준전압을 이용하여 코어 기준전압을 발생시키는 코어 기준전압 발생부; 상기 코어 기준전압 발생수단에서 발생된 코어 기준전압을 이용해서 반도체 메모리 소자의 셀에 사용되는 코어 전압을 발생시키는 코어 전압 발생부; 상기 코어 기준전압 발생수단에서 발생된 코어 기준전압을 이용해서 반도체 메모리 소자의 셀에 사용되는 코어 전압보다 높은 내부전원전압을 발생시키는 내부전원전압 발생부; 및 상기 코어 전압 발생수단에서 발생된 코어전압과 상기 내부전원전압 발생수단에서 발생된 내부전원전압을 이용해서 셀 플레이트 전압 또는 비트라인 프리챠지 전압을 발생시키는 셀 플레이트전압/비트라인 프리차지 전압 발생부를 구비한 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
도 1은 종래의 반도체 메모리 소자의 전압 발생장치의 블록도.
도 2는 종래의 반도체 메모리 소자의 전압 발생장치의 시뮬레이션 결과를 나타낸 그래프.
도 3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 전압 발생장치의 블록도.
도 4 및 도 5는 도 3의 전압발생장치의 코어 기준전압 발생부(120), 코어전압 발생부(130), 및 내부전원전압 발생부(140)의 회로도.
도 6은 도 3의 전압발생장치의 셀 플레이트 전압(Vcp) 및 비트라인 프리챠지전압(Vblp) 발생부(150)의 회로도.
도 7은 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 전압 발생장치의 시뮬레이션 결과를 나타낸 그래프.
< 도면의 주요부분에 대한 부호의 설명 >
10, 110 : 기준전압 발생부20, 120 : 코어 기준전압 발생부
30, 130 : 코어 전압 발생부140 : 내부전원전압 발생부
40, 150 : Vcp/Vblp 발생부
이하, 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 전압 발생장치를 도 3을 참조하면서 설명한다.
도 3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 전압 발생장치로서, 기준전압 발생부(110), 코어 기준전압 발생부(120), 코어 전압 발생부(130), 내부전원전압 발생부(140), 및 비트 라인 프리챠지 전압(Vblp)/셀 플레이트 전압(Vcp) 발생부(150)로 구성된다.
여기서, 기준전압 발생부(110)는 반도체 메모리 소자의 모든 내부전원전압의 기준전압(Vref)을 발생시키는데, 이러한 기준전압(Vref)은 MOS 변화와 온도에 가장 둔감한 레벨을 갖는다.
코어 기준전압 발생부(120)는 기준전압 발생부(110)로부터 발생된 기준전압(Vref)을 이용하여 코어 전압(CVdd)을 발생시키기 위한 코어 기준전압(CVref)을 발생시킨다. 여기서, 코어 기준전압(CVref)의 전위레벨은 기준전압(Vref) * n(n은 대략 1∼2의 값)을 갖는다. 즉, 코어 기준전압(CVref)은 셀에 하이레벨(high)이나 로우레벨(low)을 저장할 때 사용되는 코어 전압(CVdd)을 발생시키는데 사용된다.
그리고, 코어 전압 발생부(130)는 코어 기준전압 발생부(120)에서 발생된 코어 기준전압(CVref)을 이용해서 디램의 셀에 사용되는 고전위의 코어 전압(CVdd)을 발생시키고, 내부전원전압 발생부(140)는 코어 기준전압 발생부(120)에서 발생된 코어 기준전압(CVref)을 이용해서 디램의 셀에 사용되는 코어전압(CVdd)보다 높은 내부전원전압(Vint22)을 발생시킨다.
마지막으로, 셀 플레이트 전압(Vcp)/비트라인 프리차지 전압(Vblp) 발생부(150)는 코어전압 발생부(130)에서 발생된 코어 전압(CVdd)과 내부전원전압발생부(140)에서 발생된 코어 전압(CVdd)보다 높은 내부전원전압(Vint22)을 이용해서 디램의 셀 커패시터의 셀 플레이트 전압(Vcp=1/2*CVdd)과 디램의 비트라인을 초기화시키는 비트라인 프리챠지 전압(Vblp=1/2*CVdd)을 발생시킨다.
여기서, 셀 플레이트 전압(Vcp)과 비트라인 프리챠지 전압(Vblp)은 반도체 메모리 소자의 신뢰성, 속도, 안정된 동작 등을 충족시키기 위해 사용되는 1/2 코어 전압(1/2*CVdd)을 갖는다.
이러한 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 전압 발생장치는 코어 전압(CVdd)보다 높은 내부전원전압(Vint22)을 생성하고, 이 내부전원전압(Vint22)을 PMOS 트랜지스터의 소스단에 인가함으로써 셀 플레이트 전압(Vcp) 및 비트라인 프리챠지 전압(Vblp)의 구동능력을 높인다.
다음에는, 코어 기준전압 발생부(120), 코어전압 발생부(130), 및 내부전원전압 발생부(140)의 구성을 도 4 및 도 5를 참조하면서 보다 상세히 설명한다.
도 4에 나타낸 코어 기준전압 발생부(120)는 코어 기준전압(CVref)을 만드는데 사용되는 저항(R1, R2)과, 기준전압 발생부(110)에서 발생된 기준전압(Vref) 및 저항(R1, R2) 사이의 전압(Vref1)을 입력받아 증폭하여 코어 기준전압(CVref)을 발생시키는 연산 증폭기(122)로 구성된다.
또한, 도 4에 나타낸 코어 전압 발생부(130)는 코어 전압(CVdd)을 만드는데 이용되는 저항(R3, R4)과, 코어 기준전압(CVref) 및 저항(R3, R4) 사이의 전압(CVref1)을 입력받아 증폭하여 코어 전압(CVdd)을 발생시키는 연산 증폭기(132)로 구성된다.
또, 도 4에 나타낸 내부전원전압 발생부(140)는 내부전원전압(Vint22)을 만드는데 이용되는 저항(R5, R6)과, 코어 기준전압(CVref) 및 저항(R5, R6) 사이의 전압(CVref2)을 입력받아 증폭하여 코어 전압(CVdd)보다 높은 내부전원전압(Vint22)을 발생시키는 연산 증폭기(142)로 구성된다.
다음에, 도 5에 나타낸 코어 기준전압 발생부(120)는 코어 기준전압(CVref)을 만드는데 사용되는 저항(R7, R8, R9)과, 기준전압 발생부(110)에서 발생된 기준전압(Vref) 및 저항(R7, (R8) 사이의 전압(Vref2)을 입력받아 증폭하여 코어 기준전압(CVref)을 발생시키는 연산 증폭기(124)로 구성된다.
또한, 도 5에 나타낸 코어 전압 발생부(130)는 코어 전압(CVdd)을 만드는데 이용되는 저항(R10, R11)과, 코어 기준전압(CVref) 및 저항(R10, R11) 사이의 전압(CVref3)을 입력받아 증폭하여 코어 전압(CVdd)을 발생시키는 연산 증폭기(134)로 구성된다.
또, 도 5에 나타낸 내부전원전압 발생부(140)는 내부전원전압(Vint22)을 만드는데 이용되는 저항(R12, R13)과, 코어 기준전압 발생부(120)의 저항(R8, R9) 사이의 전압(CVref4) 및 저항(R12, R13) 사이의 전압(CVref5)을 입력받아 증폭하여 코어 전압(CVdd)보다 높은 내부전원전압(Vint22)을 발생시키는 연산 증폭기(144)로 구성된다.
다음에는, 최종적으로 셀 플레이트 전압(Vcp) 또는 비트라인 프리챠지 전압(Vblp)을 발생시키는 셀 플레이트 전압(Vcp)/비트라인 프리챠지 전압(Vblp) 발생부(150)의 구성과 동작을 도 6을 참조하면서 보다 상세히 설명한다.
도 6에 나타낸 셀 플레이트 전압(Vcp)/비트라인 프리차지 전압(Vblp) 발생부(150)는 1/2 코어전압 발생부(152), 바이어스 전압 발생부(154), 게이트 전압 발생부(156), 및 셀 플레이트 전압(Vcp)/비트라인 프리챠지 전압(Vblp) 드라이버(158)로 구성된다.
여기서, 1/2 코어전압 발생부(152)는 셀 플레이트 전압(Vcp) 또는 비트라인 프리챠지 전압(Vblp)의 기준전압이 되는 1/2 코어전압(1/2*CVdd)을 발생시킨다.
이러한 1/2 코어전압 발생부(152)는 코어 전압(CVdd) 및 접지전압(Vss) 사이에 직렬 접속된 PMOS 트랜지스터(P1, P2)와, PMOS 트랜지스터(P1, P2) 사이에 직렬 접속되어 1/2 코어전압(1/2*CVdd)을 만드는데 이용되는 저항(R14, R15)으로 구성된다.
바이어스 전압 발생부(154)는 셀 플레이트 전압(Vcp) 또는 비트라인 프리챠지 전압(Vblp)의 기준전압(1/2*CVdd)을 이용해서 제1 및 제2 바이어스 전압(pbias, nbias)을 발생시킨다.
이러한 바이어스 전압 발생부(154)는 소스가 코어전압(CVdd)에 접속되고 게이트로 1/2 코어전압(1/2*CVdd)을 인가받는 PMOS 트랜지스터(P3)와, PMOS 트랜지스터(P3)의 벌크에 연결되어 전류량을 조절하는 PMOS 커런트 미러(P4, P5)와, PMOS 커런트 미러(P4, P5)에 접속되어 게이트로 PMOS 바이어스 전압(pbias)을 인가받는 PMOS 트랜지스터(P6)와, PMOS 커런트 미러(P4, P5)에 연결되어 전류량을 조절하는 NMOS 커런트 미러(N1, N2, N3 N4)와, 소스가 접지전압(Vss)에 접속되고 게이트로 NMOS 바이어스전압(nbias)을 인가받는 NMOS 트랜지스터(N5, N6)로 구성된다.
여기서, 셀 플레이트 전압(Vcp) 또는 비트라인 프리챠지 전압(Vblp)의 기준전압(1/2*CVdd)은 PMOS 트랜지스터(P3)의 게이트에 인가되어, PMOS 커런트 미러(P4, P5) 및 NMOS 커런트 미러(N1, N2, N3 N4)를 이용해서 NMSOS 트랜지스터(N3, N4, N7, N8)의 전류량을 같게 만든다.
그리고, 상술한 PMOS 바이어스 전압(pbias)은 코어 전압(CVdd)으로부터 일정한 전류를 흐르게 하는 전압이고, NMOS 바이어스 전압(nbias)은 접지전압으로 일정한 전류를 흐르게 하는 전압이다. 이러한 PMOS 및 NMOS 바이어스 전압(pbias, nbias)은 PMOS 트랜지스터(P6)와 NMOS 트랜지스터(N6)의 게이트에 인가되어 PMOS 트랜지스터(P6)와 NMOS 트랜지스터(N6)에 일정한 전류를 흐르게 한다.
다음에, 게이트 전압 발생부(156)는 셀 플레이트 전압(Vcp) 또는 비트라인 프리챠지 전압(Vblp)의 기준전압(1/2*CVdd)을 이용해서 NMOS 및 PMOS 게이트 전압(ngate, pgate)을 발생시킨다.
이러한 게이트 전압 발생부(156)는 벌크로 접지전압(Vss)을 인가받고 게이트로 NMOS 게이트 전압(ngate)을 인가받는 NMOS 커런트 미러(N7, N8)와, 벌크로 코어 전압(CVdd)을 인가받고 게이트로 PMOS 게이트 전압(pgate)을 인가받는 PMOS 커런트 미러(P7, P8)로 구성된다.
여기서, NMOS 게이트 전압(ngate)은 셀 플레이트 전압(Vcp) 또는 비트라인 프리챠지 전압(Vblp)의 기준전압(1/2*CVdd)보다 문턱전압(Vth)만큼 높은 전압이고, PMOS 게이트 전압(pgate)은 셀 플레이트 전압(Vcp) 또는 비트라인 프리챠지 전압(Vblp)의 기준전압(1/2*CVdd)보다 문턱전압(Vth)만큼 낮은 전압이다.
이러한 NMOS 게이트 전압(ngate)은 1/2*CVdd + Vth(N7)의 레벨로 세팅되어 NMOS 트랜지스터(N7)의 게이트에 인가되고, PMOS 게이트 전압(pgate)은 1/2*CVdd - Vth(P7)의 레벨로 세팅되어 PMOS 트랜지스터(P7)의 게이트에 인가된다.
다음에, 셀 플레이트 전압(Vcp)/비트라인 프리챠지 전압(Vblp) 드라이버(158)는 내부전원전압(Vint22)과 접지전압(Vss) 사이에 접속된 PMOS 및 NMSO 트랜지스터(P9, N9)로 구성된다.
이러한 셀 플레이트 전압(Vcp)/비트라인 프리챠지 전압(Vblp) 드라이버(158)는 셀 플레이트 전압(Vcp) 또는 비트라인 프리챠지 전압(Vblp)이 셀 플레이트 전압(Vcp) 또는 비트라인 프리챠지 전압(Vblp)의 기준전압(1/2*CVdd)보다 낮은 경우에는 제1 제어신호(CTR1)를 입력받아 풀-업 트랜지스터(P9)를 턴-온시켜 출력단의 셀 플레이트 전압(Vcp) 또는 비트라인 프리챠지 전압(Vblp)을 높이는 동작을 수행한다.
반대로, 셀 플레이트 전압(Vcp) 또는 비트라인 프리챠지 전압(Vblp)이 셀 플레이트 전압(Vcp) 또는 비트라인 프리챠지 전압(Vblp)의 기준전압(1/2*CVdd)보다 높은 경우에 제2 제어신호(CTR2)를 입력받아 풀-업 트랜지스터(P9)를 턴-온시켜 출력단의 셀 플레이트 전압(Vcp) 또는 비트라인 프리챠지 전압(Vblp)을 낮추는 동작을 수행한다.
이렇게 함으로써, 셀 플레이트 전압(Vcp) 또는 비트라인 프리챠지 전압(Vblp) 드라이버(158)의 출력단은 항상 셀 플레이트 전압(Vcp) 또는 비트라인 프리챠지 전압(Vblp)의 기준전압(1/2*CVdd)과 동일한 레벨의 셀 플레이트전압(Vcp) 또는 비트라인 프리챠지 전압(Vblp)을 유지하게 된다.
상술한 바와 같이, 셀 플레이트 전압(Vcp) 또는 비트라인 프리챠지 전압(Vblp) 발생부(150)의 PMOS 트랜지스터(P9)의 소스에 코어 전압(CVdd)보다 높은 내부전원전압(Vint22)을 공급함으로써 PMOS 트랜지스터(P9)의 문턱전압(Vth) 마진을 높일 수 있다.
이상 살펴본 바와 같이, 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 전압 발생장치에 따르면, 코어 전압(CVdd)보다 높은 내부전원전압(Vint22)을 만들어 셀 플레이트 전압(Vcp) 또는 비트라인 프리챠지 전압(Vblp) 드라이버(158)의 PMOS 트랜지스터(P9)의 소스에 공급하여 PMOS 트랜지스터(P9)의 문턱전압(Vth) 마진을 높임으로써 셀 플레이트 전압(Vcp) 또는 비트라인 프리챠지 전압(Vblp)의 구동능력을 향상시킬 수 있다.
또한, 셀 플레이트 전압(Vcp) 또는 비트라인 프리챠지 전압(Vblp)의 구동능력을 향상시킴으로써 안정된 전원전압을 반도체 메모리 장치에 공급할 수 있어 반도체 메모리 소자의 신뢰성을 향상시킬 수 있다.
또, 셀 플레이트 전압(Vcp) 또는 비트라인 프리챠지 전압(Vblp)의 구동능력을 향상시킴으로써 셀 플레이트 전압(Vcp) 또는 비트라인 프리챠지 전압(Vblp)이 반도체 메모리 장치의 동작시 많이 변하지 않기 때문에 노이즈의 발생을 줄일 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며,당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (12)

  1. 반도체 메모리 소자의 모든 내부전원전압의 기준전압을 발생시키는 기준전압 발생수단;
    상기 기준전압 발생수단에서 발생된 기준전압을 이용하여 코어 기준전압을 발생시키는 코어 기준전압 발생수단;
    상기 코어 기준전압 발생수단에서 발생된 코어 기준전압을 이용해서 반도체 메모리 소자의 셀에 사용되는 코어 전압을 발생시키는 코어 전압 발생수단;
    상기 코어 기준전압 발생수단에서 발생된 코어 기준전압을 이용해서 반도체 메모리 소자의 셀에 사용되는 코어 전압보다 높은 내부전원전압을 발생시키는 내부전원전압 발생수단; 및
    상기 코어 전압 발생수단에서 발생된 코어전압과 상기 내부전원전압 발생수단에서 발생된 내부전원전압을 이용해서 셀 플레이트 전압 또는 비트라인 프리챠지 전압을 발생시키는 셀 플레이트 전압/비트라인 프리차지 전압 발생수단을 구비한 것을 특징으로 하는 반도체 메모리 소자의 전압 발생장치.
  2. 제 1 항에 있어서,
    상기 코어 기준전압 발생수단은,
    상기 코어 기준전압을 만드는데 이용되는 제1 및 제2 저항; 및
    상기 기준전압 발생수단에서 발생된 기준전압과 상기 제1 및 제2 저항 사이의 전압을 입력받아 증폭하여 상기 코어 기준전압을 발생시키는 연산 증폭기로 구성된 것을 특징으로 하는 반도체 메모리 소자의 전압발생장치.
  3. 제 1 항에 있어서,
    상기 코어 기준전압 발생부는,
    상기 코어 기준전압을 만드는데 이용되는 제3, 제4, 및 제5 저항; 및
    상기 기준전압 발생수단에서 발생된 기준전압과 상기 제3 및 제4 저항 사이의 전압을 입력받아 증폭하여 상기 코어 기준전압을 발생시키는 연산 증폭기로 구성된 것을 특징으로 하는 반도체 메모리 소자의 전압발생장치.
  4. 제 1 항에 있어서,
    상기 코어 전압 발생부는,
    상기 코어 전압을 만드는데 이용되는 제6 및 제7 저항; 및
    상기 코어 기준전압과 상기 제6 및 제7 저항 사이의 전압을 입력받아 증폭하여 상기 코어 전압을 발생시키는 연산 증폭기로 구성된 것을 특징으로 하는 반도체 메모리 소자의 전압발생장치.
  5. 제 1 항에 있어서,
    상기 내부전원전압 발생부는,
    상기 내부전원전압을 만드는데 이용되는 제8 및 제9 저항; 및
    상기 코어 기준전압과 상기 제8 및 제9 저항 사이의 전압을 입력받아 증폭하여 상기 코어 전압보다 높은 상기 내부전원전압을 발생시키는 연산 증폭기로 구성된 것을 특징으로 하는 반도체 메모리 소자의 전압발생장치.
  6. 제 1 항에 있어서,
    상기 내부전원전압 발생부는,
    상기 내부전원전압을 만드는데 이용되는 제10 및 제11 저항; 및
    상기 코어 기준전압 발생부의 상기 제4 및 제5 저항 사이의 전압과 제10 및 제11 저항 사이의 전압을 입력받아 증폭하여 상기 코어 전압보다 높은 상기 내부전원전압을 발생시키는 연산 증폭기로 구성된 것을 특징으로 하는 반도체 메모리 소자의 전압발생장치.
  7. 제 1 항에 있어서,
    상기 셀 플레이트 전압/비트라인 프리챠지 전압 발생부는,
    상기 셀 플레이트 전압 또는 비트라인 프리챠지 전압의 기준전압이 되는 1/2 코어전압을 발생시키는 1/2 코어전압 발생부;
    상기 1/2 코어전압을 인가받아 제1 및 제2 바이어스 전압을 발생시키는 바이어스 전압 발생부;
    상기 1/2 코어전압을 인가받아 제1 및 제2 게이트 전압을 발생시키는 게이트 전압 발생부; 및
    상기 내부전원전압과 접지전압 사이에 접속되고, 상기 바이어스 전압 발생부와 상기 게이트 전압 발생부로부터 제1 및 제2 제어신호를 인가받아 상기 셀 플레이트 전압 또는 상기 비트라인 프리챠지 전압을 구동시키는 셀 플레이트 전압/비트라인 프리챠지 전압 드라이버로 구성된 것을 특징으로 하는 반도체 메모리 소자의 전압발생장치.
  8. 제 7 항에 있어서,
    상기 1/2 코어전압 발생부는,
    코어전압과 접지전압 사이에 직렬 접속된 제1 및 제2 트랜지스터; 및
    상기 제1 및 제2 트랜지스터 사이에 직렬 접속된 제1 및 제2 저항으로 구성된 것을 특징으로 하는 반도체 메모리 소자의 전압발생장치.
  9. 제 7 항에 있어서,
    상기 바이어스 전압 발생부는,
    상기 코어 전압과 상기 접지전압 사이에 접속되고, 상기 1/2 코어전압을 입력받아 제1 바이어스 전압을 발생하는 제1 바이어스 전압 발생부; 및
    상기 제1 바이어스 전압 발생부와 상기 접지전압 사이에 접속되고, 상기 1/2 코어전압을 입력받아 제2 바이어스 전압을 발생하는 제2 바이어스 전압 발생부로 구성된 것을 특징으로 하는 반도체 메모리 소자의 전압발생장치.
  10. 제 7 항에 있어서,
    상기 게이트 전압 발생부는,
    상기 제1 바이어스전압 발생부와 출력단에 접속되고, 상기 1/2 코어전압을 인가받아 제1 게이트 전압을 발생하는 NMOS 커런트 미러형태의 제1 게이트 전압 발생부; 및
    상기 제2 바이어스전압 발생부와 상기 출력단에 접속되어 상기 1/2 코어 전압을 인가받아 제2 게이트 전압을 발생시키는 PMOS 커런트 미러형태의 제2 게이트 전압 발생부로 구성된 것을 특징으로 하는 반도체 메모리 소자의 전압발생장치.
  11. 제 7 항에 있어서,
    상기 셀 플레이트 전압/비트라인 프리챠지 전압 드라이버는 상기 내부전원전압과 상기 접지전압 사이에 접속되고, 게이트로 제1 및 제2 제어신호를 인가받아 상기 셀 플레이트 전압 또는 상기 비트라인 프리챠지 전압을 풀-업 및 풀-다운시키는 풀-업소자와 풀-다운 소자로 구성된 것을 특징으로 하는 반도체 메모리 소자의 전압발생장치.
  12. 제 11 항에 있어서,
    상기 풀-업 소자는 상기 셀 플레이트 전압 또는 상기 비트라인 프리챠지 전압이 상기 1/2 코어전압보다 낮은 경우에 턴-온되어 상기 셀 플레이트 전압 또는 상기 비트라인 프리챠지 전압을 풀-업시키고,
    상기 풀-다운 소자는 상기 셀 플레이트 전압 또는 상기 비트라인 프리챠지 전압이 상기 1/2 코어전압보다 높은 경우에 턴-온되어 상기 셀 플레이트 전압 또는 상기 비트라인 프리챠지 전압을 풀-다운시키는 것을 특징으로 하는 반도체 메모리 소자의 전압발생장치.
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