KR100224669B1 - 내부 전원 전압 발생기 회로 - Google Patents

내부 전원 전압 발생기 회로 Download PDF

Info

Publication number
KR100224669B1
KR100224669B1 KR1019960064014A KR19960064014A KR100224669B1 KR 100224669 B1 KR100224669 B1 KR 100224669B1 KR 1019960064014 A KR1019960064014 A KR 1019960064014A KR 19960064014 A KR19960064014 A KR 19960064014A KR 100224669 B1 KR100224669 B1 KR 100224669B1
Authority
KR
South Korea
Prior art keywords
power supply
voltage
supply voltage
output
transistor
Prior art date
Application number
KR1019960064014A
Other languages
English (en)
Other versions
KR19980045803A (ko
Inventor
남가표
석용식
이희춘
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019960064014A priority Critical patent/KR100224669B1/ko
Priority to TW086108763A priority patent/TW357360B/zh
Priority to JP26698997A priority patent/JP4009354B2/ja
Priority to US08/988,285 priority patent/US6046624A/en
Publication of KR19980045803A publication Critical patent/KR19980045803A/ko
Application granted granted Critical
Publication of KR100224669B1 publication Critical patent/KR100224669B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
    • G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • Logic Circuits (AREA)
  • Static Random-Access Memory (AREA)
  • Control Of Electrical Variables (AREA)
  • Continuous-Control Power Sources That Use Transistors (AREA)
  • Measurement Of Current Or Voltage (AREA)

Abstract

본 발명은 반도체 메모리 장치의 회로에 관한 것으로서, 특히 메모리 셀의 어레이에 공급되는 내부 전원 전압 발생기의 동작 특성을 제어하여 칩 내부의 노이즈를 감소시키는 내부 전원 전압 발생기 회로에 관한 것이다.
본 발명에 따른 내부 전원 전압 발생기 회로는 내부 전원 전압과 소정의 기준 전압을 비교하는 비교기와, 상기 비교기의 출력에 응답하여 일정한 전압을 발생하는 바이어스부와, 상기 바이어스부의 전원단과 외부 전원 전압을 연결하는 저항과, 상기 바이어스부의 출력단과 상기 외부 전원 전압과 접지 전압 중 선택된 어느 하나 사이에 형성되는 캐퍼시터와, 상기 바이어스부의 출력단의 전압을 조절하는 프리차아지부, 및 상기 바이어스부의 출력단의 전압 레벨에 응답하여 상기 내부 전원 전압을 구동하는 드라이버를 구비하는 것을 특징으로 하여, 내부 전원 저압 발생기 회로 동작시 드라이버를 서서히 작동시킴으로써, 외부 전원 전압 VCC과 접지 전압 VSS의 노이즈를 감소시키고, 안정적인 내부 전원 전압을 공급하여 칩 내의 타회로의 오동작을 방지할 수 있다.

Description

내부 전원 전압 발생기 회로
본 발명은 반도체 메모리 장치의 회로에 관한 것으로서, 특히 메모리 셀의 어레이에 공급되는 내부 전원 전압 발생기의 동작 특성을 제어하여 칩 내부의 노이즈를 감소시키는 내부 전원 전압 발생기 회로에 관한 것이다.
일반적으로 반도체 메모리 장치는 여러 가지 장점에서 외부에서 공급하는 전원 전압 VCC과 다른 내부 전원 전압을 사용한다. 첫째 상용 DRAM의 전원 표준화라는 점이다. 64K 세대부터 본격적으로 채용된 표준 전원 5V 하에서는 미세 트랜지스터의 내압 저하와 함께 신뢰성 확보가 곤란해 지게 되었다. 특히 16M 세대 이상에서는 심각한 문제점이다. 따라서 16M 세대에서 전원 전압 VCC을 3.3V로 낮추었으며, 64M 세대 이후에도 계속 낮추어야 한다. 그러나 사용자의 입장에서 보면, 비용의 측면에서 적어도 2 내지 3 세대 정도는 일정한 외부 전원 전압 VCC을 유지하려고 한다. 이러한 문제점을 해결하는 방법이 바로 내부 전원 전압 방식이다. 일정한 외부 전원을 입력으로 하고 트랜지스터의 내압에 알맞도록 강압된 내부 전원으로 미세 트랜지스터를 동작시킬 수 있는 것이다.
둘째, 저비용화를 위한 칩의축소라는 점이다. 칩의 축소에는 소자의 미세화가 뒤따르게 되어 트랜지스터의 내압이 저하되게 된다. 그러나 메모리 칩 제조자는 임의로 외부 전원을 내릴 수 없다. 따라서 내부 전원 전압을 사용하게 된다. 그러므로 동일 칩 내에 서로 다른 전원 전압 VCC을 사용하는 트랜지스터가 존재하게 된다.
셋째, 전지 구동의 요구라는 점이다. 고집적 메모리가 저전압, 저전력화 하면 고집적 메모리를 전지로도 구동할 수 있을 것으로 예상할 수 있다. 그러나 전지는 시간이 경과함에 따라 전압 저하가 일어나기 때문에 해당 고집적 메모리는 큰 폭의 전원 전압 VCC 마진이 요구된다. 이 때 고전압에서는 소자의 내압 부족으로 인한 신뢰성 저하가 일어나기 쉬우므로 이것을 방지하기 위해 내부 전원 전압 발생기 회로를 사용할 필요성이 있다.
넷째, 칩의 고성능 설계라는 점이다. 예를 들어 내부 전원 전압을 외부 전원 전압 VCC 보다 충분히 낮은 정전압으로 설정하면, 외부 전원 전압이 변동하여도 그 영향을 받지 않는 메모리 칩을 얻을 수 있다. 그리고 내부 전원 전압을 온도나 공정 조건의 변동에 대하여 적극적으로 변화시키게 되면, 칩의 내부 회로를 일정한 성능을 유지할 수 있게 할 수 있다. 예를 들어 일반적으로 저전압,고온이 되면 칩의 동작 속도는 저하된다. 그러나 내부 전원 전압이 포지티브 온도 계수를 갖게 되면 온도 상승에 의한 칩의 동작 속도의 저하는 없어지게 된다. 또한 공정 조건의 변화로 인하여 칩 내의 각 트랜지스터의 채널 길이나 문턱 전압의 크기가 변화하게 되는 경우에도, 이러한 공정 조건의 변화에 연동하도록 내부 전압을 정하면 공정 조건의 변화에 의한 칩의 동작 속도의 저하를 방지할 수 있다.
이러한 장점으로 인하여 반도체 메모리 장치에서는 내부 전원 전압 발생기 회로를 사용한다.
통상적으로 반도체 메모리 장치에서는 메모리 셀 어레이를 구동하는 어레이 내부 전원 전압 발생기 회로와 주변 회로를 구동하는 주변 회로 내부 전원 전압 발생기를 각각 두고 있다.
상기 내부 전원 전압 발생기들은 일반적으로 일정한 기준 전압과 상기 내부 전원 전압 발생기의 출력을 비교하여 출력 전압을 일정하게 유지시킨다.
도 1은 종래 기술의 내부 전원 전압 발생기 회로를 나타낸 도면이다. 이를 참조하면, 내부 전원 전압 발생기의 출력 신호인 VIVG는 피드백(FEEDBACK) 되어 비교기(10)의 입력이 되어 기준 전압인 VREF와 비교된다.
만약 VIVG가 기준 전압 보다 높게 되면, 비교기(10)의 출력은 하이가 된다. 그리고 상기 비교기(10)의 출력이 반전 수단(101)을 거친 단자(N103)의 전압이 로우가 되어, 바이어스부(107)의 피모스 트랜지스터(109)를 턴온 시킨다. 따라서, 상기 바이어스부(107)의 출력(N105)은 하이로 되고 드라이버(30)는 턴오프 되어, 내부 전원 전압은 일정하게 유지된다.
만약 VIVG가 기준 전압 보다 낮은 경우에는, 비교기(10)의 출력은 로우가 된다. 그리고 상기 비교기(10)의 출력이 반전 수단(101)을 거친 단자(N103)의 전압이 하이가 되어, 바이어스부(107)의 앤모스 트랜지스터(111)를 턴온 시킨다. 따라서, 상기 바이어스부(107)의 앤모스 트랜지스터(111)와 프리 차아지부(20)의 피모스 트랜지스터(113)가 동시에 턴온 되게 된다. 그러므로 상기 바이어스부(107)의 출력(N105)의 전압은 바이어스부(107)의 앤모스 트랜지스터(111)와 프리 차아지부(20)의 피모스 트랜지스터(113)의 폭과 길이에 의해 결정되게 된다. 따라서, 상기 드라이버(30)는 일정한 양으로 턴온 되어 내부 전원 전압 VIVG를 상승시키게 된다.
일반적으로 반도체 메모리 장치의 독출 또는 기입 동작에서, 메모리 셀이 선택되면 내부 전원 전압인 VIVG가 비트 라인으로 전달된다. 그리고 비트 라인의 센싱(SENSING) 동작이 시작되면, 비트 라인쌍 중에서 하이가 되는 라인으로 내부 전원 전압인 VIVG가 공급하게 된다. 이때 VIVG가 기준 전압인 VREF 이하로 하강하게 된다. 그리고 하강한 내부 전원 전압은 다시 내부 전원 전압 발생 회로의 비교기(10)에 피드백 되어 기준 전압인 VREF와 비교한 후 드라이버(30)를 턴온 시켜 내부 전원 전압 VIVG를 상승시키게 된다. 그리고 내부 전원 전압 VIVG가 기준 전압 VREF에 이르게 되면 다시 상기 드라이버(30)를 턴오프 시켜, 내부 전원 전압 VIVG를 일정하게 유지한다.
그런데, 종래 기술의 내부 전원 전압 발생기 회로에서는 드라이버의 급격한 턴온 또는 턴오프으로 인하여, 외부 전원 전압 VCC과 외부 접지 전압 VSS이 크게 요동하는 현상이 발생한다. 이 외부 전원 전압 VCC과 접지 전압 VSS의 요동은 입력 전압의 레벨 등 칩 내의 다른 회로에 영향을 주어 오동작을 일으키는 문제점이 발생하게 된다.
따라서 본 발명의 목적은 내부 전원 전압 발생기의 드라이버의 턴온 또는 턴오프 동작을 완만하여 외부 전원 전압 VCC과 접지 전압 VSS의 노이즈를 최소화하는 내부 전원 전압 발생기 회로를 제공하는 것이다.
도 1은 종래 기술의 내부 전원 전압 발생기 회로를 나타낸 도면이다.
도 2은 본 발명의 제1 실시예에 따른 내부 전원 전압 발생기 회로를 나타낸 도면이다.
도 3은 본 발명의 제2 실시예에 따른 내부 전원 전압 발생기 회로를 나타낸 도면이다.
도 4은 본 발명의 제3 실시예에 따른 내부 전원 전압 발생기 회로를 나타낸 도면이다.
도 5은 본 발명의 제4 실시예에 따른 내부 전원 전압 발생기 회로를 나타낸 도면이다.
상기 본 발명의 목적을 달성하기 위하여 본 발명에 따른 내부 전원 전압 발생기 회로는 내부 전원 전압과 소정의 기준 전압을 비교하는 비교기; 상기 비교기의 출력에 응답하여 일정한 전압을 발생하는 바이어스부; 상기 바이어스부의 출력단의 전압을 조절하는 프리차아지부; 및 상기 바이어스부의 출력단의 전압 레벨에 응답하여 상기 내부 전원 전압을 구동하는 드라이버를 구비하는 것을 특징으로 한다.
한편, 또 다른 본 발명의 내부 전원 전압 발생기 회로는 내부 전원 전압과 소정의 기준 전압을 비교하는 비교기; 상기 비교기의 출력을 지연시키는 지연 로직; 상기 지연 로직의 출력에 응답하여 일정한 전압을 발생하는 바이어스부; 상기 바이어스부의 출력단을 전압을 조절하는 프리차아지부; 및 상기 바이어스부의 출력단의 전압 레벨에 응답하여 상기 내부 전원 전압을 구동하는 드라이버를 구비하는 것을 특징으로 한다.
이어서, 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다. 여기서 각 도면에 대하여 부호와 숫자가 같은 것은 동일한 회로임을 나타낸다.
도 2은 본 발명의 제1 실시예에 따른 내부 전원 전압 발생기 회로를 나타낸 도면이다. 본 실시예에 따른 내부 전원 전압 발생기 회로는 비교기(10), 바이어스부(207), 프리차아지부(20), 및 드라이버(30)으로 구성된다.
상기 비교기(10)는 상기 내부 전원 전압 발생기의 출력 신호인 VIVG가 피드백되어 포지티브 입력되어 네거티브 입력인 기준 전압 VREF 와 비교된다. 따라서 상기 VIVG가 상기 VREF보다 높은 경우에는 그 출력 신호가 하이의 상태가 되고, 상기 VIVG가 상기 VREF보다 낮은 경우에는 그 출력 신호가 로우의 상태가 된다.
그리고 상기 바이어스부(207)는 상기 비교기(10)의 출력에 응답하여 일정한 전압을 발생한다. 그리고 상기 프리차아지부(20)는 상기 바이어스부(207)의 출력단(N205)의 전압을 조절한다. 그리고 상기 드라이버(30)는 상기 바이어스부(207)의 출력단(N205)의 전압에 응답하여 내부 전원 전압 VIVG를 구동한다.
상기 바이어스부(207)는 반전 수단(201), 저항(27), 풀업 트랜지스터(209), 및 풀다운 트랜지스터(211)을 구비한다. 상기 반전 수단(201)은 상기 비교기(10)의 출력을 반전시킨다. 그리고 상기 저항(27)은 그 자신의 제1 단자가 외부 전원 전압과 연결된다. 그리고 상기 풀업 트랜지스터(209)는 상기 반전 수단(201)의 출력(N203)에 응답하고, 그 자신의 소스가 상기 저항의 제2 단자(N204)에 접속된다. 그리고 상기 풀다운 트랜지스터(211)는 상기 반전 수단(201)의 출력 신호가 게이트에 인가되고, 그 자신의 소스가 접지 전압 VSS에 접속되며, 드레인이 상기 풀업 트랜지스터(209)의 드레인과 공통 접속되어 상기 바이어스부의 출력단(N205)이 된다.
그리고 본 실시예에서의 상기 프리차아지부(20)는 소스가 외부 전원 전압 VCC에 접속되며, 드레인은 상기 바이어스부(207)의 출력단(N205)에 접속되고, 게이트에 접지 전압 VSS이 인가되어 상기 바이어스부(207)의 출력단(N205)을 프리차아지 시키는 피모스 트랜지스터로 구성되어 있다.
그리고 본 실시예에서는 상기 드라이버(30)는 소스가 외부 전원 전압 VCC와 접속되고, 드레인은 상기 내부 전원 전압 VIVG와 접속되며, 게이트에는 상기 바이어스부(207)의 출력단(N205)의 전압이 인가되어 상기 내부 전원 전압 VIVG를 구동하는 피모스 트랜지스터로 구성된다.
상기 본 발명의 제1 실시예에 따른 내부 전원 전압 발생기 회로의 동작을 구체적으로 살펴보면 다음과 같다.
상기 내부 전원 전압 발생기의 출력인 VIVG의 레벨이 기준 전압인 VREF의 레벨 보다 높으면 상기 비교기(10)의 출력은 하이가 되고, 상기 반전 수단(201)의 출력(N203)은 로우가 된다. 그리고 상기 바이어스부(207)의 풀업 트랜지스터(209)가 턴온 되고, 상기 바이어스부(207)의 출력단(N205)의 전압이 하이로 된다. 그리고 상기 드라이버(30)는 턴오프 되어 상기 VIVG의 레벨은 일정하게 유지된다. 그런데 본 실시예에서는 상기 저항(27)에 의해서 상기 바이어스부(207)의 출력단(N205)의 전압이 상승하는 속도가 느리다. 이에 따라 상기 드라이버(30)가 턴오프 되는 속도도 느리게 되어 상기 VIVG의 급격한 하강을 방지하게 되며, 외부 전원 전압의 급격한 요동도 요동을 방지하게 된다.
한편 상기 내부 전원 전압 발생기의 출력인 VIVG의 레벨이 기준 전압인 VREF의 레벨 보다 낮으면 상기 비교기(10)의 출력은 로우가 되고, 상기 반전 수단(201)의 출력(N203)은 하이가 된다. 그리고 상기 바이어스부(207)의 풀다운 트랜지스터(211)가 턴온 된다. 따라서, 상기 바이어스부(207)의 앤모스 트랜지스터(211)와 프리 차아지부(20)의 피모스 트랜지스터(25)가 동시에 턴온 되게 된다. 그러므로 상기 바이어스부(207)의 출력(N205)의 전압은 바이어스부(207)의 앤모스 트랜지스터(211)와 프리 차아지부(20)의 피모스 트랜지스터(25)의 폭과 길이에 의해 결정되게 된다. 따라서, 상기 드라이버(30)는 일정한 양으로 턴온 되어 내부 전원 전압 VIVG를 상승시키게 된다. 그런데 본 실시예에서는 상기 저항(27)에 의해서 상기 바이어스부(207)의 출력단(N205)의 전압이 하강하는 속도가 느리다. 이에 따라 상기 드라이버(30)가 턴온 되는 속도도 느리게 되어 상기 VIVG의 급격한 상승을 방지하게 되며, 외부 전원 전압의 급격한 요동도 요동을 방지하게 된다.
그리고 본 실시예의 상기 바이어스부(207)에 상기 바이어스부(207)의 출력단과 상기 외부 전원 전압 VCC와 접지 전압 VSS 중 선택된 어느 하나 사이에 형성되는 캐퍼시터(35)를 더 구비할 수도 있다. 상기 캐퍼시터(35)는 상기 VIVG의 상승 또는 하강시에, 본 실시예의 상기 바이어스부(207)의 출력단(N205)의 상승 또는 하강 속도를 더욱 느리게 하여 상기 VIVG가 급격히 요동하는 것을 방지하게 된다.
그리고 상기 캐퍼시터(35)를 배치하는 경우에는, 상기 바이어스부(207)의 상기 저항(27)을 제거하고 상기 제1 풀업 트랜지스터(209)의 소스를 전원 전압 VCC에 직접 접속하여 실시할 수도 있다.
도 3은 본 발명의 제2 실시예에 따른 내부 전원 전압 발생기 회로를 나타낸 도면이다. 본 실시예에 따른 내부 전원 전압 발생기 회로는 비교기(10), 지연 로직(15), 바이어스부(307), 프리차아지부(20) 및 드라이버(30)으로 구성된다.
상기 비교기(10)는 상기 내부 전원 전압 발생기의 출력인 VIVG가 피드백되어 포지티브 입력되어 네거티브 입력인 기준 전압 VREF 와 비교된다.
그리고 상기 지연 로직(15)은 상기 비교기(10)의 출력을 지연시킨다. 상기 지연 로직(15)은 칩 내에서 내부 전원 전압 발생기 부근의 전압과 내부 전원 전압 발생기에서 먼 곳의 전압 차이로 인하여 발생할 수 있는 오동작을 방지하기 위한 것이다. 즉 상기 비교기(10)에 피드백되어 입력되는 내부 전원 전압 발생기의 출력 신호인 VIVG를 내부 전원 전압 발생기 부근에서 선택하면, 내부 전압 전압 발생기의 출력을 바로 피드백하여 상기 내부 전원 전압 발생기의 동작을 중단시키게 된다. 이 경우, 내부 전원 전압 발생기에서 먼 곳의 내부 전원 전압은 아직 기준 전압인 VREF의 레벨로 회복되기도 전에 상기 내부 전원 전압 발생기의 동작을 중단시키게 된다. 이러한 과정이 여러 차례 반복되는 경우, 내부 전원 전압 발생기에서 먼 곳의 내부 전원 전압은 계속 하강하여 칩의 오동작을 유발시키게 된다. 이러한 문제점을 해결하기 위한 수단으로, 지연 회로(15)를 삽입하여 내부 전원 전압 발생기의 중단을 지연 시킴으로써 내부 전원 전압 발생기에서 먼 곳의 내부 전원 전압도 기준 전압인 VREF로 충분히 회복할 수 있게 하는 것이다.
그리고 상기 바이어스부(307)는 상기 지연 로직(15)의 출력 신호에 응답하여 일정한 전압을 발생한다. 여기서 상기 지연 로직(15)의 출력 신호의 논리 상태는 상기 비교기(10)의 출력 신호의 논리 상태와 같다. 그리고 상기 바이어스부(307)는 제1 반전 수단(301), 제2 반전 수단(302), 저항(27), 풀업 트랜지스터(309), 및 풀다운 트랜지스터(311)로 구성된다. 그리고 상기 제1 및 제2 반전 수단(301,302)은 상기 지연 로직(15)의 출력을 반전시킨다. 그리고 상기 저항(27)은 그 자신의 제1 단자가 외부 전원 전압 VCC와 연결된다. 그리고 상기 풀업 트랜지스터(309)는 상기 제1 반전 수단(301)의 출력(N303)가 게이트에 인가되고, 그 자신의 소스가 상기 저항(27)의 제2 단자에 접속된다. 그리고 상기 풀다운 트랜지스터(311)는 상기 제2 반전 수단(302)의 출력(N306)에 응답하고 소스가 접지 전압 VSS에 접속되며 드레인이 상기 풀업 트랜지스터(309)의 드레인과 공통 접속되어 상기 바이어스부(307)의 출력단(N305)이 된다.
상기 바이어스부(307)에서 반전 수단을 제1 반전 수단(301)과 제2 반전 수단(302)으로 분리하는 이유는, 상기 바이어스부의 풀업 트랜지스터(309)와 풀다운 트랜지스터(311)가 동시에 턴온되는 시간을 감소시켜 전력의 소모를 감소시키기 위한 것이다. 예를 들어 상기 제1 반전 수단(301)의 풀업 트랜지스터의 폭 대 길이의 비(폭/길이)가 제1 반전 수단(301)의 풀다운 트랜지스터의 폭 대 길이의 비(폭/길이) 보다 월등히 크게 하고, 상기 제2 반전 수단(302)의 풀업 트랜지스터의 폭 대 길이의 비(폭/길이)는 제2 반전 수단(302)의 풀다운 트랜지스터의 폭 대 길이의 비(폭/길이) 보다 월등히 작게 하는 것이다.
그리고 상기 프리차아지부(20)는 상기 바이어스부(307)의 출력단(N305)의 전압을 조절한다. 본 실시예에서의 상기 프리차아지부(20)는 소스가 외부 전원 전압 VCC에 접속되며, 드레인은 상기 바이어스부(307)의 출력단(N305)에 접속되고, 게이트에 접지 전압 VSS이 인가되어 상기 바이어스부(307)의 출력단(N305)을 프리차아지 시키는 피모스 트랜지스터로 구성되어 있다.
그리고 상기 드라이버(30)는 상기 바이어스부(307)의 출력단(N305)의 전압에 응답하여 내부 전원 전압 VIVG을 구동한다. 본 실시예에서는 상기 드라이버(30)는 소스가 외부 전원 전압 VCC와 접속되고, 드레인은 상기 내부 전원 전압 VIVG와 접속되며, 게이트에는 상기 바이어스부(307)의 출력단(N305)의 전압이 인가되어 상기 내부 전원 전압 VIVG 를 구동하는 피모스 트랜지스터로 구성된다.
상기 내부 전원 전압 발생기의 출력인 VIVG의 레벨이 기준 전압인 VREF의 레벨 보다 높으면 상기 비교기(10)의 출력은 하이가 되고, 상기 제1 반전 수단(301)의 출력(N303)은 로우가 된다. 그리고 상기 바이어스부(307)의 풀업 트랜지스터(309)가 턴온 되고, 상기 바이어스부(307)의 출력단(N305)의 전압이 하이로 된다. 그리고 상기 드라이버(30)는 턴오프 되어 상기 VIVG의 레벨은 일정하게 유지된다. 그런데 본 실시예에서는 상기 저항(27)에 의해서 상기 바이어스부(307)의 출력단(N305)의 전압이 상승하는 속도가 느리다. 이에 따라 상기 드라이버(30)가 턴오프 되는 속도도 느리게 되어 상기 VIVG의 급격한 하강을 방지하게 되며,외부 전원 전압의 그벽한 요동을 방지하게 된다.
한편 상기 내부 전원 전압 발생기의 출력인 VIVG의 레벨이 기준 전압인 VREF의 레벨 보다 낮으면 상기 비교기(10)의 출력은 로우가 되고, 상기 제2 반전 수단(302)의 출력(N306)은 하이가 된다. 그리고 상기 바이어스부(307)의 풀다운 트랜지스터(311)가 턴온 된다. 따라서, 상기 바이어스부(307)의 앤모스 트랜지스터(311)와 프리 차아지부(20)의 피모스 트랜지스터(25)가 동시에 턴온 되게 된다. 그러므로 상기 바이어스부(307)의 출력(N305)의 전압은 바이어스부(307)의 앤모스 트랜지스터(311)와 프리 차아지부(20)의 피모스 트랜지스터(25)의 폭과 길이에 의해 결정되게 된다. 따라서, 상기 드라이버(30)는 일정한 양으로 턴온 되어 내부 전원 전압 VIVG를 상승시키게 된다. 그런데 본 실시예에서는 상기 저항(27)에 의해서 상기 바이어스부(307)의 출력단(N305)의 전압이 하강하는 속도가 느리다. 이에 따라 상기 드라이버(30)가 턴온 되는 속도도 느리게 되고 내부 전원 전압의 급격한 상승을 방지하게 되며, 외부 전원 전압의 급격한 요동을 방지한다.
그리고 본 실시예의 상기 바이어스부(307)에 상기 바이어스부(307)의 출력단과 상기 외부 전원 전압 VCC와 접지 전압 VSS 중 선택된 어느 하나 사이에 형성되는 캐퍼시터(35)를 더 구비할 수도 있다. 상기 캐퍼시터(35)는 상기 VIVG의 상승 또는 하강시에, 본 실시예의 상기 바이어스부(307)의 출력단(N305)의 상승 또는 하강 속도를 더욱 느리게 하여 상기 VIVG가 급격히 요동하는 것을 방지하게 된다.
그리고 상기 캐퍼시터(35)를 배치하는 경우에는, 상기 바이어스부(307)의 상기 저항(27)을 제거하고 상기 제1 풀업 트랜지스터(309)의 소스를 전원 전압 VCC에 직접 접속하여 실시할 수도 있다.
도 4는 본 발명의 제3 실시예에 따른 내부 전원 전압 발생기 회로를 나타낸 도면이다. 본 실시예에 따른 내부 전원 전압 발생기 회로는 도 3의 제2 실시예와 마찬가지로, 비교기(10), 지연 로직(15), 바이어스부(407), 프리차아지부(20) 및 드라이버(30)으로 구성된다. 그리나 상기 바이어스부(407)가 상기 도 3의 제2 실시예에서의 바이어스부(307)과 차이점이 있다.
도 4를 참조하여 설명하면, 상기 비교기(10)는 상기 내부 전원 전압 발생기의 출력인 VIVG가 피드백되어 포지티브 입력되어 네거티브 입력인 기준 전압 VREF 와 비교된다.
그리고 상기 지연 로직(15)은 상기 비교기(10)의 출력을 지연시킨다. 상기 지연 로직(15)은 칩 내에서 내부 전원 전압 발생기 부근의 전압과 내부 전원 전압 발생기에서 먼 곳의 전압 차이로 인하여 발생할 수 있는 오동작을 방지하기 위한 것이다.
그리고 상기 바이어스부(407)는 상기 지연 로직(15)의 출력 신호에 응답하여 일정한 전압을 발생한다. 여기서 상기 지연 로직(15)의 출력 신호의 논리 상태는 상기 비교기(10)의 출력 신호의 논리 상태와 같다. 그리고 상기 바이어스부(407)는 제1 반전 수단(401), 제2 반전 수단(402), 저항(27), 풀업 트랜지스터(409), 제1 풀다운 트랜지스터(411), 제2 풀다운 트랜지스터(413), 및 전압 분할기(407a)로 구성된다. 그리고 상기 저항(27)은 그 자신의 제1 단자가 외부 전원 전압 VCC에 연결된다. 그리고 상기 제1 및 제2 반전 수단(401,402)은 상기 지연 로직(15)의 출력을 반전시킨다. 그리고 상기 풀업 트랜지스터(409)는 상기 제1 반전 수단(401)의 출력(N403)에 응답하고 소스가 전원단(N404)에 접속된다. 그리고 상기 제1 풀다운 트랜지스터(411)는 상기 제2 반전 수단(402)의 출력(N406)에 응답하고 소스가 상기 제2 풀다운 트랜지스터(413)의 드레인에 접속되며, 드레인은 상기 풀업 트랜지스터(409)의 드레인과 공통 접속되어 상기 바이어스부(407)의 출력단(N405)이 된다. 그리고 전압 분할기(407a)는 상기 제1 반전 수단(401)의 출력(N403)에 응답하여 일정한 전압을 출력한다. 그리고 상기 제2 풀다운 트랜지스터(413)은 상기 전압 분할기(407a)의 출력(N422)이 게이트에 인가되고, 소스가 접지 전압 VSS에 접속되고, 드레인이 상기 제1 풀다운 트랜지스터(411)의 소스와 공통 접속된다.
그런데 상기 전압 분할기(407a)는 제1 피모스 트랜지스터(415), 제2 피모스 트랜지스터(417), 제1 앤모스 트랜지스터(419) 및 제2 앤모스 트랜지스터(421)로 구성되어 있다. 상기 제1 피모스 트랜지스터(415)는 소스가 전원 전압 VCC에 접속되고, 게이트에 상기 제1 반전 수단(401)의 출력(N403)이 인가된다. 그리고 상기 제2 피모스 트랜지스터(417)는 소스가 전원 전압 VCC에 접속되고, 게이트에 접지 전압 VSS이 인가되며, 드레인은 상기 제1 피모스 트랜지스터(415)의 드레인과 공통 접속된다. 그리고 상기 제1 앤모스 트랜지스터(419)는 게이트에 상기 제1 반전 수단(401)의 출력(N403)이 인가되며, 드레인은 상기 제1 및 제2 피모스 트랜지스터(415,417)의 드레인과 공통 접속되어 상기 전압 분할기(407a)의 출력(N422)이 된다. 그리고 상기 제2 앤모스 트랜지스터(421)는 소스가 접지 전압 VSS에 접속되고, 게이트와 드레인이 상기 제1 앤모스 트랜지스터의 소스와 공통 접속된다.
상기 전압 분할기(407a)는 상기 제1 반전 수단(401)의 출력(N403)이 하이 상태인 경우, 상기 전압 분할기(407a)의 제1 피모스 트랜지스터(415)는 턴오프 되며 상기 전압 분할기(407a)의 제1 앤모스 트랜지스터(419)는 턴온 된다. 따라서 상기 전압 분할기(407a)의 출력(N422)는 상기 제2 피모스 트랜지스터(417)과 상기 제2 앤모스 트랜지스터(421)에 의해서 결정된다.
그리고 상기 제1 반전 수단(401)의 출력(N403)이 로우 상태인 경우, 상기 전압 분할기(407a)의 제1 피모스 트랜지스터(415)는 턴온 되며 상기 전압 분할기(407a)의 제1 앤모스 트랜지스터(419)는 턴오프 된다. 따라서 상기 전압 분할기(407a)의 출력(N422)는 하이 상태로 된다.
그리고 상기 저항(27)은 상기 바이어스부(407)의 전원단(N404)과 외부 전원 전압 VCC을 연결한다.
그리고 상기 캐퍼시터(35)는 상기 바이어스부(407)의 출력단(N405)과 접지 전압 VSS 사이에 형성된다. 상기 캐퍼시터(35)는 소스와 드레인이 접지 전압 VSS와 공통 접속되고, 게이트에 상기 바이어스부의 출력단(N405)이 접속되는 앤모스 트랜지스터로 구성된다. 또한 상기 캐퍼시터(35)를 소스와 드레인이 외부 전원 전압 VCC와 공통 접속되고, 게이트에 상기 바이어스부의 출력단(N405)이 접속되는 피모스 트랜지스터로 구성할 수도 있다.
그리고 상기 프리차아지부(20)는 상기 바이어스부(407)의 출력단(N405)의 전압을 조절한다. 본 실시예에서의 상기 프리차아지부(20)는 소스가 외부 전원 전압 VCC에 접속되며, 드레인은 상기 바이어스부(407)의 출력단(N405)에 접속되고, 게이트에 접지 전압 VSS이 인가되어 상기 바이어스부(407)의 출력단(N405)을 프리차아지 시키는 피모스 트랜지스터로 구성되어 있다.
그리고 상기 드라이버(30)는 상기 바이어스부(407)의 출력단(N405)의 전압에 응답하여 내부 전원 전압 VIVG을 구동한다. 본 실시예에서는 상기 드라이버(30)는 소스가 외부 전원 전압 VCC와 접속되고, 드레인은 상기 내부 전원 전압 VIVG와 접속되며, 게이트에는 상기 바이어스부(407)의 출력단(N405)의 전압이 인가되어 상기 내부 전원 전압 VIVG를 구동하는 피모스 트랜지스터로 구성된다.
상기 내부 전원 전압 발생기의 출력인 VIVG의 레벨이 기준 전압인 VREF의 레벨 보다 높으면 상기 비교기(10)의 출력은 하이가 되고, 상기 제1 반전 수단(401)의 출력(N403)은 로우가 된다. 따라서 상기 바이어스부(407)의 풀업 트랜지스터(409)가 턴온 된다. 그리고 상기 제2 반전 수단(402)의 출력(N406)은 로우로 되어 상기 제1 앤모스 트랜지스터(411)을 턴오프 상태로 만든다. 따라서 상기 바이어스부(407)의 출력은 하이 상태가 되고 상기 드라이버(30)는 턴오프 된다. 그러므로 상기 VIVG의 레벨은 일정하게 유지된다. 그런데 본 실시예에서는 상기 저항(27)과 상기 캐퍼시터(35)에 의해서 상기 바이어스부(407)의 출력단(N305)의 전압이 상승하는 속도가 느리다. 이에 따라 상기 드라이버(30)가 턴오프 되는 속도도 느리게 되어 외부 전원 전압의 급격한 요동을 방지하게 된다.
한편 상기 내부 전원 전압 발생기의 출력인 VIVG의 레벨이 기준 전압인 VREF의 레벨 보다 낮으면 상기 비교기(10)의 출력은 로우가 되고, 상기 제1 반전 수단(401)의 출력(N403)은 하이가 된다. 따라서 상기 바이어스부(407)의 풀업 트랜지스터(409)가 턴오프 된다. 그리고 상기 제2 반전 수단(402)의 출력(N406)은 하이로 되어 상기 제1 앤모스 트랜지스터(411)을 턴온 상태로 만든다. 그리고 상기 제1 반전 수단(401)의 출력(N403)이 하이인 경우, 상기 전압 분할기(407a)의 출력(N422)는 일정한 전압을 유지하여 상기 제2 앤모스 트랜지스터(413)를 턴온 시키게 된다.
따라서, 상기 바이어스부(407)의 제1 앤모스 트랜지스터(411)와 제2 앤모스 트랜지스터(413) 및 프리 차아지부(20)의 피모스 트랜지스터(25)가 동시에 턴온 되게 된다. 그러므로 상기 바이어스부(407)의 출력(N405)의 전압은 바이어스부(407)의 제1 앤모스 트랜지스터(411)와 제2 앤모스 트랜지스터(413) 및 프리 차아지부(20)의 피모스 트랜지스터(25)의 폭과 길이에 의해 결정되게 된다. 따라서, 상기 드라이버(30)는 일정한 양으로 턴온 되어 내부 전원 전압 VIVG를 상승시키게 된다. 그런데 본 실시예에서는 상기 저항(27)과 상기 캐퍼시터(35)에 의해서 상기 바이어스부(407)의 출력단(N405)의 전압이 하강하는 속도가 느리다. 이에 따라 상기 드라이버(30)가 턴온 되는 속도도 느리게 되고 내부 전원 전압의 급격한 상승을 방지하게 되며, 외부 전원 전압의 급격한 요동을 방지한다.
도 5는 본 발명의 제4 실시예에 따른 내부 전원 전압 발생기 회로를 나타낸 도면이다. 본 실시예에 따른 내부 전원 전압 발생기 회로는 도 4의 제3 실시예와 마찬가지로, 비교기(10), 지연 로직(15), 바이어스부(507), 저항(27), 캐퍼시터(35), 프리차아지부(20) 및 드라이버(30)으로 구성된다. 그리나 상기 바이어스부(507)가 상기 도 4의 제3 실시예에서의 바이어스부(407)과 차이점이 있다.
즉, 바이어스부(507)의 전압 분할기(507a)는 제1 반전 수단(501)의 출력(N503)이 아니라 제2 반전 수단(502)의 출력(N506)에 응답하여 일정한 전압을 출력한다. 그밖의 구성과 작용 및 효과는 도 4의 제3 실시예와 동일하다. 따라서 본 실시예에 의해서도 내부 전원 전압 VIVG 및 외부 전원 전압의 급격히 요동하는 것을 방지할 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
상기와 같은 본 발명의 내부 전원 전압 발생기 회로에 의하여 내부 전원 전압 발생기 회로 동작시 드라이버의 턴온 또는 턴오프 동작을 완만히 함으로써, 외부 전원 전압 VCC과 접지 전압 VSS의 노이즈를 감소시키고, 안정적인 내부 전원 전압을 공급하여 칩 내의 타회로의 오동작을 방지할 수 있다.

Claims (22)

  1. 내부 전원 전압과 소정의 기준 전압을 비교하는 비교기;
    상기 비교기의 출력에 응답하여 일정한 전압을 발생하는 바이어스부;
    상기 바이어스부의 출력단의 전압을 조절하는 프리차아지부; 및
    상기 바이어스부의 출력단의 전압 레벨에 응답하여 상기 내부 전원 전압을 구동하는 드라이버를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생기 회로.
  2. 제1항에 있어서, 상기 바이어스부는
    상기 비교기의 출력을 반전시키는 반전 수단;
    그 자신의 제1 단자가 외부 전원 전압과 연결되는 저항;
    상기 반전 수단의 출력 신호가 게이트에 인가되고, 그 자신의 소스가 상기 저항의 제2 단자에 접속되는 풀업 트랜지스터; 및
    상기 반전 수단의 출력 신호가 게이트에 인가되고, 그 자신의 소스가 접지 전압에 접속되며, 드레인이 상기 풀업 트랜지스터의 드레인과 공통 접속되어 상기 바이어스부의 출력단이 되는 풀다운 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생기 회로.
  3. 제2항에 있어서, 상기 바이어스부는
    상기 바이어스부의 출력단과 상기 외부 전원 전압과 접지 전압 중 선택된 어느 하나 사이에 형성되는 캐퍼시터를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생기 회로.
  4. 제1항에 있어서, 상기 바이어스부는
    상기 비교기의 출력을 반전시키는 반전 수단;
    상기 반전 수단의 출력 신호가 그 자신의 게이트에 인가되고, 그 자신의 소스가 전원 전압에 접속되는 풀업 트랜지스터;
    상기 반전 수단의 출력 신호가 그 자신의 게이트에 인가되고, 그 자신의 소스가 접지 전압에 접속되며, 드레인이 상기 풀업 트랜지스터의 드레인과 공통 접속되어 상기 바이어스부의 출력단이 되는 풀다운 트랜지스터; 및
    상기 바이어스부의 출력단과 상기 외부 전원 전압과 접지 전압 중 선택된 어느 하나 사이에 형성되는 캐퍼시터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생기 회로.
  5. 제1항에 있어서, 상기 프리차아지부는 소스가 상기 외부 전원 전압에 접속되며, 드레인은 상기 바이어스부의 출력단에 접속되고, 게이트에 접지 전압이 인가되어 상기 바이어스부의 출력단을 프리차아지 시키는 피모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생기 회로.
  6. 제1항에 있어서, 상기 드라이버는 소스가 상기 외부 전원 전압와 접속되고, 드레인은 상기 내부 전원 전압와 접속되며, 게이트에는 상기 바이어스부의 출력단의 전압이 인가되어 상기 내부 전원 전압를 구동하는 피모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생기 회로.
  7. 내부 전원 전압과 소정의 기준 전압을 비교하는 비교기;
    상기 비교기의 출력을 지연시키는 지연 로직;
    상기 지연 로직의 출력에 응답하여 일정한 전압을 발생하는 바이어스부;
    상기 바이어스부의 출력단을 전압을 조절하는 프리차아지부; 및
    상기 바이어스부의 출력단의 전압 레벨에 응답하여 상기 내부 전원 전압을 구동하는 드라이버를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생기 회로.
  8. 제7항에 있어서, 상기 바이어스부는
    상기 지연 로직의 출력을 반전시키는 제1 반전 수단;
    상기 지연 로직의 출력을 반전시키는 제2 반전 수단;
    그 자신의 제1 단자가 외부 전원 전압과 연결되는 저항;
    상기 제1 반전 수단의 출력 신호가 게이트에 인가되고, 그 자신의 소스가 상기 저항의 제2 단자에 접속되는 풀업 트랜지스터; 및
    상기 제2 반전 수단의 출력 신호가 게이트에 인가되고, 그 자신의 소스가 접지 전압에 접속되며, 드레인이 상기 풀업 트랜지스터의 드레인과 공통 접속되어 상기 바이어스부의 출력단이 되는 풀다운 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생기 회로.
  9. 제8항에 있어서, 상기 바이어스부는
    상기 바이어스부의 출력단과 상기 외부 전원 전압과 접지 전압 중 선택된 어느 하나 사이에 형성되는 캐퍼시터를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생기 회로.
  10. 제7항에 있어서, 상기 바이어스부는
    상기 지연 로직의 출력을 반전시키는 제1 반전 수단;
    상기 지연 로직의 출력을 반전시키는 제2 반전 수단;
    상기 제1 반전 수단의 출력 신호가 게이트에 인가되고, 그 자신의 소스가 전원 전압에 접속되는 풀업 트랜지스터;
    상기 제2 반전 수단의 출력 신호가 게이트에 인가되고, 그 자신의 소스가 접지 전압에 접속되며, 드레인이 상기 풀업 트랜지스터의 드레인과 공통 접속되어 상기 바이어스부의 출력단이 되는 풀다운 트랜지스터; 및
    상기 바이어스부의 출력단과 상기 외부 전원 전압과 접지 전압 중 선택된 어느 하나 사이에 형성되는 캐퍼시터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생기 회로.
  11. 제7항에 있어서, 상기 바이어스부는
    상기 지연 로직의 출력을 반전시키는 제1 반전 수단;
    상기 지연 로직의 출력을 반전시키는 제2 반전 수단;
    그 자신의 제1 단자가 외부 전원 전압과 연결되는 저항;
    상기 제1 반전 수단의 출력 신호가 게이트에 인가되고, 그 자신의 소스가 상기 저항의 제2 단자에 접속되는 풀업 트랜지스터;
    상기 제2 반전 수단의 출력 신호가 게이트에 인가되고, 그 자신의 소스가 접지 전압에 접속되며, 드레인이 상기 풀업 트랜지스터의 드레인과 공통 접속되어 상기 바이어스부의 출력단이 되는 제1 풀다운 트랜지스터;
    상기 제1 반전 수단의 출력 신호에 응답하여 일정한 전압을 발생하는 전압 분할기; 및
    상기 전압 분할기의 출력 신호가 게이트에 인가되고, 소스가 접지 전압에 접속되고, 드레인이 상기 제1 풀다운 트랜지스터의 소스와 공통 접속되는 제2 풀다운 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생기 회로.
  12. 제11항에 있어서, 상기 전압 분할기는
    그 자신의 소스가 상기 외부 전원 전압에 접속되고, 그 자신의 게이트에 상기 제1 반전 수단의 출력 신호가 인가되는 제1 피모스 트랜지스터;
    그 자신의 소스가 상기 외부 전원 전압에 접속되고, 그 자신의 게이트에 접지 전압이 접속되며, 그 자신의 드레인은 상기 제1 피모스 트랜지스터의 드레인과 공통 접속되는 제2 피모스 트랜지스터;
    그 자신의 게이트에 상기 제1 반전 수단의 출력 신호가 인가되며, 그 자신의 드레인은 상기 제1 및 제2 피모스 트랜지스터의 드레인과 공통 접속되어 상기 전압 분할기의 출력이 되는 제1 앤모스 트랜지스터; 및
    그 자신의 소스가 접지 전압에 접속되고, 그 자신의 게이트와 드레인이 상기 제1 앤모스 트랜지스터의 소스와 공통 접속되는 제2 앤모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생기 회로.
  13. 제11항에 있어서, 상기 바이어스부는
    상기 바이어스부의 출력단과 상기 외부 전원 전압과 접지 전압 중 선택된 어느 하나 사이에 형성되는 캐퍼시터를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생기 회로.
  14. 제7항에 있어서, 상기 바이어스부는
    상기 지연 로직의 출력을 반전시키는 제1 반전 수단;
    상기 지연 로직의 출력을 반전시키는 제2 반전 수단;
    상기 제1 반전 수단의 출력 신호가 게이트에 인가되고, 그 자신의 소스가 전원 전압에 접속되는 풀업 트랜지스터;
    상기 제2 반전 수단의 출력 신호가 게이트에 인가되고, 그 자신의 소스가 접지 전압에 접속되며, 드레인이 상기 풀업 트랜지스터의 드레인과 공통 접속되어 상기 바이어스부의 출력단이 되는 제1 풀다운 트랜지스터; 및
    상기 제1 반전 수단의 출력 신호에 응답하여 일정한 전압을 발생하는 전압 분할기;
    상기 전압 분할기의 출력 신호가 게이트에 인가되고, 소스가 접지 전압에 접속되고, 드레인이 상기 제1 풀다운 트랜지스터의 소스와 공통 접속되는 제2 풀다운 트랜지스터; 및
    상기 바이어스부의 출력단과 상기 외부 전원 전압과 접지 전압 중 선택된 어느 하나 사이에 형성되는 캐퍼시터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생기 회로.
  15. 제14항에 있어서, 상기 전압 분할기는
    그 자신의 소스가 상기 외부 전원 전압에 접속되고, 그 자신의 게이트에 상기 제1 반전 수단의 출력 신호가 인가되는 제1 피모스 트랜지스터;
    그 자신의 소스가 상기 외부 전원 전압에 접속되고, 그 자신의 게이트에 접지 전압이 접속되며, 그 자신의 드레인은 상기 제1 피모스 트랜지스터의 드레인과 공통 접속되는 제2 피모스 트랜지스터;
    그 자신의 게이트에 상기 제1 반전 수단의 출력 신호가 인가되며, 그 자신의 드레인은 상기 제1 및 제2 피모스 트랜지스터의 드레인과 공통 접속되어 상기 전압 분할기의 출력이 되는 제1 앤모스 트랜지스터; 및
    그 자신의 소스가 접지 전압에 접속되고, 그 자신의 게이트와 드레인이 상기 제1 앤모스 트랜지스터의 소스와 공통 접속되는 제2 앤모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생기 회로.
  16. 제7항에 있어서, 상기 바이어스부는
    상기 지연 로직의 출력을 반전시키는 제1 반전 수단;
    상기 지연 로직의 출력을 반전시키는 제2 반전 수단;
    그 자신의 제1 단자가 외부 전원 전압과 연결되는 저항;
    상기 제1 반전 수단의 출력 신호가 게이트에 인가되고, 그 자신의 소스가 상기 저항의 제2 단자에 접속되는 풀업 트랜지스터;
    상기 제2 반전 수단의 출력 신호가 게이트에 인가되고, 그 자신의 소스가 접지 전압에 접속되며, 드레인이 상기 풀업 트랜지스터의 드레인과 공통 접속되어 상기 바이어스부의 출력단이 되는 제1 풀다운 트랜지스터;
    상기 제2 반전 수단의 출력 신호에 응답하여 일정한 전압을 발생하는 전압 분할기; 및
    상기 전압 분할기의 출력 신호가 게이트에 인가되고, 소스가 접지 전압에 접속되고, 드레인이 상기 제1 풀다운 트랜지스터의 소스와 공통 접속되는 제2 풀다운 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생기 회로.
  17. 제16항에 있어서, 상기 전압 분할기는
    그 자신의 소스가 상기 외부 전원 전압에 접속되고, 그 자신의 게이트에 상기 제1 반전 수단의 출력 신호가 인가되는 제1 피모스 트랜지스터;
    그 자신의 소스가 상기 외부 전원 전압에 접속되고, 그 자신의 게이트에 접지 전압이 접속되며, 그 자신의 드레인은 상기 제1 피모스 트랜지스터의 드레인과 공통 접속되는 제2 피모스 트랜지스터;
    그 자신의 게이트에 상기 제2 반전 수단의 출력 신호가 인가되며, 그 자신의 드레인은 상기 제1 및 제2 피모스 트랜지스터의 드레인과 공통 접속되어 상기 전압 분할기의 출력이 되는 제1 앤모스 트랜지스터; 및
    그 자신의 소스가 접지 전압에 접속되고, 그 자신의 게이트와 드레인이 상기 제1 앤모스 트랜지스터의 소스와 공통 접속되는 제2 앤모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생기 회로.
  18. 제16항에 있어서, 상기 바이어스부는
    상기 바이어스부의 출력단과 상기 외부 전원 전압과 접지 전압 중 선택된 어느 하나 사이에 형성되는 캐퍼시터를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생기 회로.
  19. 제7항에 있어서, 상기 바이어스부는
    상기 지연 로직의 출력을 반전시키는 제1 반전 수단;
    상기 지연 로직의 출력을 반전시키는 제2 반전 수단;
    상기 제1 반전 수단의 출력 신호가 게이트에 인가되고, 그 자신의 소스가 전원 전압에 접속되는 풀업 트랜지스터;
    상기 제2 반전 수단의 출력 신호가 게이트에 인가되고, 그 자신의 소스가 접지 전압에 접속되며, 드레인이 상기 풀업 트랜지스터의 드레인과 공통 접속되어 상기 바이어스부의 출력단이 되는 제1 풀다운 트랜지스터; 및
    상기 제2 반전 수단의 출력 신호에 응답하여 일정한 전압을 발생하는 전압 분할기;
    상기 전압 분할기의 출력 신호가 게이트에 인가되고, 소스가 접지 전압에 접속되고, 드레인이 상기 제1 풀다운 트랜지스터의 소스와 공통 접속되는 제2 풀다운 트랜지스터; 및
    상기 바이어스부의 출력단과 상기 외부 전원 전압과 접지 전압 중 선택된 어느 하나 사이에 형성되는 캐퍼시터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생기 회로.
  20. 제19항에 있어서, 상기 전압 분할기는
    그 자신의 소스가 상기 외부 전원 전압에 접속되고, 그 자신의 게이트에 상기 제1 반전 수단의 출력 신호가 인가되는 제1 피모스 트랜지스터;
    그 자신의 소스가 상기 외부 전원 전압에 접속되고, 그 자신의 게이트에 접지 전압이 접속되며, 그 자신의 드레인은 상기 제1 피모스 트랜지스터의 드레인과 공통 접속되는 제2 피모스 트랜지스터;
    그 자신의 게이트에 상기 제2 반전 수단의 출력 신호가 인가되며, 그 자신의 드레인은 상기 제1 및 제2 피모스 트랜지스터의 드레인과 공통 접속되어 상기 전압 분할기의 출력이 되는 제1 앤모스 트랜지스터; 및
    그 자신의 소스가 접지 전압에 접속되고, 그 자신의 게이트와 드레인이 상기 제1 앤모스 트랜지스터의 소스와 공통 접속되는 제2 앤모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생기 회로.
  21. 제7항에 있어서, 상기 프리차아지부는 소스가 상기 외부 전원 전압에 접속되며, 드레인은 상기 바이어스부의 출력단에 접속되고, 게이트에 접지 전압이 인가되어 상기 바이어스부의 출력단을 프리차아지 시키는 피모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생기 회로.
  22. 제7항에 있어서, 상기 드라이버는 소스가 상기 외부 전원 전압와 접속되고, 드레인은 상기 내부 전원 전압와 접속되며, 게이트에는 상기 바이어스부의 출력단의 전압이 인가되어 상기 내부 전원 전압를 구동하는 피모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생기 회로.
KR1019960064014A 1996-12-10 1996-12-10 내부 전원 전압 발생기 회로 KR100224669B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019960064014A KR100224669B1 (ko) 1996-12-10 1996-12-10 내부 전원 전압 발생기 회로
TW086108763A TW357360B (en) 1996-12-10 1997-06-23 Internal power voltage generating circuit
JP26698997A JP4009354B2 (ja) 1996-12-10 1997-09-30 内部電源電圧発生器回路
US08/988,285 US6046624A (en) 1996-12-10 1997-12-10 Internal power supply generating circuit for a semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960064014A KR100224669B1 (ko) 1996-12-10 1996-12-10 내부 전원 전압 발생기 회로

Publications (2)

Publication Number Publication Date
KR19980045803A KR19980045803A (ko) 1998-09-15
KR100224669B1 true KR100224669B1 (ko) 1999-10-15

Family

ID=19487062

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960064014A KR100224669B1 (ko) 1996-12-10 1996-12-10 내부 전원 전압 발생기 회로

Country Status (4)

Country Link
US (1) US6046624A (ko)
JP (1) JP4009354B2 (ko)
KR (1) KR100224669B1 (ko)
TW (1) TW357360B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112562765A (zh) * 2020-12-15 2021-03-26 长江存储科技有限责任公司 电压调节装置及采用其的存储器

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000023955A1 (en) * 1998-10-21 2000-04-27 The Government Of The United States Of America, Represented By The Secretary, Department Of Health And Human Services Virus-like particles for the induction of autoantibodies
US6392472B1 (en) * 1999-06-18 2002-05-21 Mitsubishi Denki Kabushiki Kaisha Constant internal voltage generation circuit
US6316987B1 (en) 1999-10-22 2001-11-13 Velio Communications, Inc. Low-power low-jitter variable delay timing circuit
KR100342872B1 (ko) * 1999-12-30 2002-07-02 박종섭 전압 강하 변환기
TW503620B (en) * 2000-02-04 2002-09-21 Sanyo Electric Co Drive apparatus for CCD image sensor
US6369553B1 (en) * 2000-03-31 2002-04-09 Intel Corporation Method and an apparatus for adjusting voltage from a source
US6373754B1 (en) * 2000-07-17 2002-04-16 Samsung Electronics Co., Ltd. Semiconductor memory device having stable internal supply voltage driver
US6621675B2 (en) * 2001-02-02 2003-09-16 Broadcom Corporation High bandwidth, high PSRR, low dropout voltage regulator
KR100675273B1 (ko) * 2001-05-17 2007-01-26 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 전압 레벨 및 지연 시간 조절회로
KR100385959B1 (ko) * 2001-05-31 2003-06-02 삼성전자주식회사 반도체 메모리장치의 내부전압 발생회로 및 내부전압발생방법
JP2003079163A (ja) * 2001-09-04 2003-03-14 Honda Motor Co Ltd インバータ装置
US6756824B2 (en) * 2002-11-12 2004-06-29 Sun Microsystems, Inc. Self-biased driver amplifiers for high-speed signaling interfaces
TW578376B (en) * 2002-12-03 2004-03-01 Via Tech Inc Output circuit and control method for reducing SSO effect
KR100626367B1 (ko) * 2003-10-02 2006-09-20 삼성전자주식회사 내부전압 발생장치
KR100616194B1 (ko) * 2004-04-20 2006-08-25 주식회사 하이닉스반도체 지연 고정 루프 회로용 내부 전원 전압 발생기
WO2006051615A1 (ja) * 2004-11-15 2006-05-18 Nanopower Solutions, Inc. 直流安定化電源回路
JP4587804B2 (ja) * 2004-12-22 2010-11-24 株式会社リコー ボルテージレギュレータ回路
KR100863025B1 (ko) * 2007-08-08 2008-10-13 주식회사 하이닉스반도체 반도체 집적 회로의 전압 공급 장치
KR101450255B1 (ko) * 2008-10-22 2014-10-13 삼성전자주식회사 반도체 메모리 장치의 내부 전원 전압 발생 회로
JP2011150482A (ja) * 2010-01-20 2011-08-04 Sanyo Electric Co Ltd 電源回路
KR101858472B1 (ko) * 2011-12-12 2018-05-17 에스케이하이닉스 주식회사 버퍼 회로
US8928367B2 (en) * 2013-02-28 2015-01-06 Sandisk Technologies Inc. Pre-charge circuit with reduced process dependence
US8981750B1 (en) 2013-08-21 2015-03-17 Sandisk Technologies Inc. Active regulator wake-up time improvement by capacitive regulation
CN105915031B (zh) * 2016-04-15 2018-10-30 北京集创北方科技股份有限公司 电路控制方法及装置
CN106708153B (zh) * 2017-03-08 2019-03-12 长江存储科技有限责任公司 一种高带宽低压差线性稳压器
TWI678606B (zh) * 2017-10-27 2019-12-01 緯創資通股份有限公司 強化負載瞬態響應補償的電路以及方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4209713A (en) * 1975-07-18 1980-06-24 Tokyo Shibaura Electric Co., Ltd. Semiconductor integrated circuit device in which difficulties caused by parasitic transistors are eliminated
JPH0750552B2 (ja) * 1985-12-20 1995-05-31 三菱電機株式会社 内部電位発生回路
US4749882A (en) * 1986-07-25 1988-06-07 Digital Equipment Corporation Apparatus and method for applying rapid transient signals to components on a printed circuit board
DE3708499A1 (de) * 1987-03-16 1988-10-20 Sgs Halbleiterbauelemente Gmbh Digitale gegentakt-treiberschaltung
US4859870A (en) * 1987-10-14 1989-08-22 Lsi Logic Incorporated Two-mode driver circuit
JPH04172711A (ja) * 1990-11-06 1992-06-19 Mitsubishi Electric Corp 半導体遅延回路
US5260646A (en) * 1991-12-23 1993-11-09 Micron Technology, Inc. Low power regulator for a voltage generator circuit
US5369310A (en) * 1992-06-01 1994-11-29 Hewlett-Packard Corporation CMOS power-on reset circuit
KR0123849B1 (ko) * 1994-04-08 1997-11-25 문정환 반도체 디바이스의 내부 전압발생기
JP3705842B2 (ja) * 1994-08-04 2005-10-12 株式会社ルネサステクノロジ 半導体装置
US5614859A (en) * 1995-08-04 1997-03-25 Micron Technology, Inc. Two stage voltage level translator
JP3625918B2 (ja) * 1995-10-16 2005-03-02 株式会社ルネサステクノロジ 電圧発生回路
KR100320672B1 (ko) * 1995-12-30 2002-05-13 김덕중 스위칭 제어 집적회로

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112562765A (zh) * 2020-12-15 2021-03-26 长江存储科技有限责任公司 电压调节装置及采用其的存储器

Also Published As

Publication number Publication date
US6046624A (en) 2000-04-04
TW357360B (en) 1999-05-01
JP4009354B2 (ja) 2007-11-14
KR19980045803A (ko) 1998-09-15
JPH10188557A (ja) 1998-07-21

Similar Documents

Publication Publication Date Title
KR100224669B1 (ko) 내부 전원 전압 발생기 회로
KR100648537B1 (ko) 반도체 집적 회로 및 반도체 집적 회로의 내부 전원 전압발생 방법
KR0130037B1 (ko) 동작전압의 변동에 대응 가능한 반도체집적회로의 입력버퍼회로
KR100231393B1 (ko) 반도체집적회로장치
US7417494B2 (en) Internal voltage generator
US20070115746A1 (en) Internal Voltage Generation Circuit of Semiconductor Memory Device
JPH05101658A (ja) ダイナミツク型ランダムアクセスメモリ装置
KR102461866B1 (ko) 전압 생성 회로
US5194762A (en) Mos-type charging circuit
JP4349942B2 (ja) リセット信号発生回路
JP3735698B2 (ja) 内部電圧発生回路
KR100293012B1 (ko) 반도체장치및그의입력회로와출력회로
US5682117A (en) Half power supply voltage generating circuit in a semiconductor memory device
KR100483026B1 (ko) 반도체 메모리 장치
US6934204B2 (en) Semiconductor device with reduced terminal input capacitance
JPH08148580A (ja) 半導体集積回路装置
KR100390994B1 (ko) 반도체 메모리 소자의 전압 발생장치
KR100224666B1 (ko) 반도체장치의 전원제어회로
KR0125301B1 (ko) 5v/3.3v 겸용 데이타 출력버퍼
KR0183874B1 (ko) 반도체 메모리장치의 내부 전원전압 발생회로
KR100224763B1 (ko) 반도체 메모리 장치의 전원전압 공급회로
KR20030032178A (ko) 출력 데이터의 전압 레벨을 조절할 수 있는 출력 드라이버
JPH06309867A (ja) 半導体集積回路のワード線駆動回路とその電源供給方法
KR19990051368A (ko) 반도체 메모리의 기준전압 발생 장치
KR100206603B1 (ko) 반도체 메모리 장치의 데이타 출력 버퍼

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090615

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee