JP3625918B2 - 電圧発生回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置の内部において、外部から電源として印加された電圧を降圧して集積回路へと供給する際に使用される、電源回路に関するものである。
【０００２】
【従来の技術】
図１０は、例えば特開昭５９−１１０２２５号公報に記載されている、電源回路を搭載した半導体集積回路の構成例である。同図に示すように、半導体集積回路２０は、電源回路２１、論理回路２２で構成され、電源回路２１は降圧回路２７、定電圧発生回路２８及び差動増幅回路２９で構成される。なお、２３はＶＣＣ端子、２４はＶＳＳ端子である。一方、論理回路２２は電源回路２１より出力電圧ＶＤＤ２が供給され、入出力端子２５（２６）から入力信号を受け所定の論理動作を行い、入出力端子２５（２６）から出力信号を出力する。
【０００３】
電源回路２１は、ＶＣＣ端子２３及びＶＳＳ端子２４を通して外部からそれぞれ供給される電源（電圧）ＶＣＣ及び電源（電圧）ＶＳＳから、電源電圧ＶＣＣよりも電位が低くかつ変動の少ない出力電圧ＶＤＤ２を出力する。この出力電圧ＶＤＤ２が、論理回路２２の動作用電源として使用される。
【０００４】
図１１は、図１０で説明した電源回路２１の内部構成の一例を示す回路図である。同図に示すように、電源回路２１は、降圧回路２７、定電圧発生回路２８及び差動増幅回路２９から構成される。
【０００５】
定電圧発生回路２８は、電源ＶＣＣと電源ＶＳＳの間に直列に接続された負荷素子３１と複数のダイオードＤ１〜Ｄｎとから構成され、負荷素子３１とダイオードＤ１の接続点Ｎ１から定電圧Ｖ２８が出力される。降圧回路２７はソースが電源ＶＣＣに接続されたＰＭＯＳトランジスタ３３で構成され、ＰＭＯＳトランジスタ３３のドレインより得られる電圧が出力電圧ＶＤＤ２となる。
【０００６】
差動増幅回路２９は（＋）入力端子と（−）入力端子と出力端子を備えており、出力端子は降圧回路２７のＰＭＯＳトランジスタ３３のゲートに接続され、（−）入力端子には定電圧発生回路２８から出力される定電圧Ｖ２８が、（＋）入力端子には降圧回路２７の出力電圧ＶＤＤ２がそれぞれ印加される構成である。なお、２２は電源回路の出力電圧ＶＤＤ２が供給される論理回路である。
【０００７】
図１１で示した電源回路の動作を次に説明する。負荷素子３１と複数のダイオードＤ１〜Ｄｎを電源ＶＣＣと電源ＶＳＳとの間に直列に接続した場合、ダイオード素子にはしきい値電圧（１個当たり約０．８Ｖ）以上の電圧が素子の両端にかかると電流が流れる性質があるために、ダイオードＤ１〜Ｄｎの個数ｎにダイオードのしきい値電圧を乗じた値の電位差が、負荷素子３１とダイオードＤ１の接続点Ｎ１と、電源ＶＳＳの間に発生することになる。その結果、定電圧発生回路２８では、電源ＶＣＣの電位変動に依存しない一定の電位で定電圧Ｖ２８が出力される。
【０００８】
差動増幅回路２９では、（−）入力端子へ印加されている定電圧発生回路２８の定電圧Ｖ２８と、（＋）入力端子へ印加されている降圧回路２７の出力電位ＶＤＤ２とを比較し、定電圧Ｖ２８に比べて出力電圧ＶＤＤ２の方が低い場合には、出力端子の電位を下げ、出力電圧ＶＤＤ２の方が高い場合には、出力端子の電位を上げる。
【０００９】
降圧回路２７は、電源電圧ＶＣＣを降圧（電源電圧ＶＳＳ方向にレベルシフト）して出力電圧ＶＤＤ２を出力する。この際、差動増幅回路２９の出力電位が低下した時はＰＭＯＳトランジスタ３３を流れるドレイン電流を増加させて出力電圧ＶＤＤ２の電位を上昇させ、差動増幅回路２９の出力電位が上昇した時はＰＭＯＳトランジスタ３３を流れるドレイン電流を減少させてＶＤＤ２の電位を低下させる。以上のような差動増幅回路２９による制御が常になされる結果、外部から供給される電源ＶＣＣと電源ＶＳＳとの間の電圧が変動しても、電源回路２１は一定でかつＶＣＣよりも低い電位の出力電圧ＶＤＤ２を出力しつづけることができる。
【００１０】
図１２は、図１１で説明した差動増幅回路２９の内部構成の一例を示す回路図である。差動増幅回路２９は、ＮＭＯＳトランジスタ４１〜４３、ＰＭＯＳトランジスタ４４，４５から構成される。ＮＭＯＳトランジスタ４１のソース電極は電源ＶＳＳと接続され、ゲート電極はＮＭＯＳトランジスタ４１が定電流素子として動作するように定電圧５０が印加されている。
【００１１】
また、ＮＭＯＳトランジスタ４２，４３のソース電極はＮＭＯＳトランジスタ４１と接続され、ゲート電極はそれぞれ差動増幅回路の（＋）入力端子と（−）入力端子に接続されている。ＰＭＯＳトランジスタ４４，４５のソース電極は電源ＶＣＣと接続され、ゲート電極はＰＭＯＳトランジスタ４４のドレイン電極と接続され、ドレイン電極はそれぞれＮＭＯＳトランジスタ４２，４３のドレイン電極と接続されている。さらに、ＰＭＯＳトランジスタ４５のドレイン電極とＮＭＯＳトランジスタ４３のドレイン電極の接続点は、差動増幅回路の出力端子４６と接続されている。
【００１２】
図１２で示した差動増幅回路２９は、（−）入力端子の電位に比べ（＋）入力端子の電位が低下した場合、ＰＭＯＳトランジスタ４４，４５のドレイン電極に流れ込む電流が減少する結果、出力端子４６の電位は（−）入力端子と（＋）入力端子の電位差以上に下がる。逆に、（−）入力端子の電位に比べ（＋）入力端子の電位が上昇した場合、ＰＭＯＳトランジスタ４４，４５のドレイン電極に流れ込む電流は増加する結果、出力端子４６の電位は（−）入力端子と（＋）入力端子の電位差以上に上がる。
【００１３】
図１３は、図１１で説明した電源回路２１の構成の他の例を示す回路図である。図１３で示した電源回路２１が、図１１に示した電源回路２１と異なるところは、降圧回路２７の出力端子（ＰＭＯＳトランジスタ３３のドレイン）と電源ＶＳＳとの間に、ＮＭＯＳトランジスタ４７，４８及び抵抗素子４９を追加した点である。
【００１４】
ここで、ＮＭＯＳトランジスタ４７のドレイン電極及びゲート電極、ＮＭＯＳトランジスタ４８のドレイン電極は降圧回路２７の出力端子に接続され、ＮＭＯＳトランジスタ４７のソース電極、ＮＭＯＳトランジスタ４８のゲート電極は抵抗素子４９の一方の端子に接続され、抵抗素子４９の他方端子とＮＭＯＳトランジスタ４８のソース電極は電源ＶＳＳに接続される。
【００１５】
図１３の構成例では、定電圧発生回路２８、差動増幅回路２９、降圧回路２７による系のみならず、ＮＭＯＳトランジスタ４７，４８及び抵抗素子４９で構成された系でも、電源回路の出力電位ＶＤＤ２を一定にする制御を行っている。すなわち、ＮＭＯＳトランジスタ４７は定電流回路として動作しているので、電源回路２１の出力電位ＶＤＤ２の変動はＮＭＯＳトランジスタ４７と抵抗素子４９との接続点の電位変動となって、ＮＭＯＳトランジスタ４８のゲート電極に印加され、ＮＭＯＳトランジスタ４８のドレイン電流を増減させ、電源回路２１の出力電位ＶＤＤ２の変動を打ち消すように作用する。その結果、図１３に示す電源回路２１の出力電位ＶＤＤ２は、図１１に示す電源回路の構成例よりもさらに安定に保つことができる。
【００１６】
【発明が解決しようとする課題】
従来の電源回路は以上のように構成されており、定電圧発生回路２８の定電圧Ｖ２８と出力電圧ＶＤＤ２とを比較して、降圧回路２７を制御するための電位の発生を、差動増幅回路２９により行っているため、出力電圧ＶＤＤ２が大きく変動した場合、元の電位に戻すまでに時間を要するという欠点があった。
【００１７】
図１２で示した差動増幅回路２９の例で説明すると、出力電圧が印加される（＋）入力端子の電位変化が、ＰＭＯＳトランジスタ４４，４５のドレイン電流の電流変化として現れ、出力端子４６の電位を変化させる。
【００１８】
しかしながら、実際には、ＰＭＯＳトランジスタ４４，４５のドレイン電流の値が、差動増幅回路２９内部のトランジスタの接合容量やトランジスタ相互の配線容量のために、速やかに変化せず、従って出力端子４６の電位の変わるのに時間を要する結果となる。
【００１９】
このために、外部から供給される電源ＶＣＣと電源ＶＳＳの間の電圧が、制御に要する時間と同程度の短い周期で変動した時、すなわち数十ＭＨｚ程度のノイズが電源ＶＣＣ，電源ＶＳＳ間に加わった場合、差動増幅回路２９から降圧回路２７へと制御が働く時には、電源ＶＣＣと電源回路の出力ＶＤＤ２との電位差は変動検知時と逆の変動へ変化している可能性が高いため、差動増幅回路２９の制御動作が出力ＶＤＤ２の電位変動を増幅するように作用してしまい、電源回路２１は出力電圧ＶＤＤ２の変動を制御し切れず、出力電圧が変動したままで変動抑制不可状態になる、という問題点があった。
【００２０】
この問題を改善するには、差動増幅回路内部のトランジスタサイズを大きくして、ドレイン電流量を増加するという方法が考えられるが、この方法では、差動増幅回路２９の増幅率が大きくなるため、降圧回路２７への制御量が大きくなり過ぎ、電源回路２１の出力電圧が発振してしまう危険性が生じ、実用的ではない。
【００２１】
また、図１３の構成例の電源回路２１では、比較的高い周波数の電源ノイズでも電源回路２１の出力電圧ＶＤＤ２を一定にすることができるが、差動増幅回路２９から降圧回路２７への制御に要する時間と電源ノイズの周期とが同じになった場合は、降圧回路２７の電流駆動力の方が、ＮＭＯＳトランジスタ４８の電流駆動力よりも大きいため、上述した変動抑制不可状態が生じ、電源回路２１の出力電圧の変動を抑制することができなくなる、という問題点があった。
【００２２】
この発明は上記のような問題点を解消するためになされたもので、電源電圧の変動の周波数に関係なく出力電圧の変動を確実に抑制できる、電源回路等の電圧発生回路を得ることを目的とする。
【００２３】
【課題を解決するための手段】
この発明に係る請求項１記載の電圧発生回路は、第１及び第２の電源電圧を供給する第１及び第２の電源と、前記第１の電源電圧と前記第２の電源電圧との間の定電圧を発生する定電圧発生手段と、増幅電圧に基づき、前記第１の電源電圧を前記第２の電源電圧方向にレベルシフトさせて出力電圧を出力端子に出力する電圧レベルシフト手段と、前記出力電圧と前記定電圧とを比較し、その比較結果を増幅して前記増幅電圧を出力する差動増幅手段とを備え、前記差動増幅手段の増幅動作及び前記電圧レベルシフト手段のレベルシフト動作からなる出力電圧制御動作が機能すると前記出力電圧は一定になるように制御され、前記出力端子と前記第２の電源との間に介挿され、前記第１及び第２の電源電圧の電位差の変動に関連した制御電圧に基づく電流量で、前記出力端子と前記第２の電源との間に定電流を供給する定電流供給手段をさらに備え、前記定電流供給手段が供給する前記定電流は、条件１）前記差動増幅手段及び前記電圧レベルシフト手段による前記出力電圧制御動作が機能して前記出力電圧の変動の抑制が可能な時には、前記定電流は前記出力電圧に影響を及ぼさないと、条件２）前記差動増幅手段及び前記電圧レベルシフト手段による前記出力電圧制御動作が機能せず前記出力電圧の変動の抑制が不可能な時には、前記定電流の電流量に基づき前記出力電圧は前記第２の電源電圧方向にレベルシフトされるとを共に満足している。
【００２４】
また、請求項２記載の電圧発生回路のように、前記第１の電源と前記第２の電源電圧との間に介挿され、互いに直列に接続される第１及び第２の負荷素子をさらに備え、前記第１の負荷素子と前記第２の負荷素子との接続点より得られる電圧が前記制御電圧として前記定電流供給手段に付与されるようにしてもよい。
【００２５】
この発明に係る請求項３記載の電圧発生回路は、第１及び第２の電源電圧を供給する第１及び第２の電源と、前記第１の電源電圧と前記第２の電源電圧との間の定電圧を発生するとともに、前記第１の電源電圧と前記第２の電源電圧との電位差に関連した制御電圧を発生する定電圧発生手段と、増幅電圧に基づき、前記第１の電源電圧を前記第２の電源電圧方向にレベルシフトさせて出力電圧を出力端子に出力する電圧レベルシフト手段とを備え、前記出力電圧と前記定電圧とを比較し、その比較結果を増幅して前記増幅電圧を出力する差動増幅手段とを備え、前記差動増幅手段の増幅動作及び前記電圧レベルシフト手段のレベルシフト動作からなる出力電圧制御動作が機能して前記出力電圧は一定になるように制御され、前記出力端子と前記第２の電源との間に介挿され、前記制御電圧に基づく電流量で、前記出力端子と前記第２の電源との間に定電流を供給する定電流供給手段をさらに備え、前記定電流の電流量に基づき前記出力電圧は前記第２の電源電圧方向にレベルシフトされる。
【００２６】
また、請求項４記載の電圧発生回路のように、前記定電流供給手段が供給する定電流は、条件１）前記差動増幅手段及び前記電圧レベルシフト手段による前記出力電圧制御動作が機能して前記出力電圧の変動の抑制が可能な時には、前記定電流は前記出力電圧に影響を及ぼさないと、条件２）前記差動増幅手段及び前記電圧レベルシフト手段による前記出力電圧制御動作が機能せず前記出力電圧の変動の抑制が不可能な時には、前記定電流の電流量に基づき前記出力電圧が前記第２の電源電圧方向にレベルシフトされるとを共に満足するようにしてもよい。
【００２７】
また、請求項５記載の電圧発生回路のように、前記第１の電源と前記第２の電源電圧との間に直列に介挿される第１及び第２の負荷素子をさらに備え、前記第１の負荷素子と前記第２の負荷素子との接続点より得られる電圧が第２の制御電圧となり、前記出力端子と前記第２の電源との間に介挿され、前記第２の制御電圧に基づく電流量で、前記出力端子と前記第２の電源との間に第２の定電流を供給する第２の定電流供給手段をさらに備えてもよい。
【００２８】
また、請求項６記載の電圧発生回路のように、前記定電流供給手段の前記定電流及び前記第２の定電流供給手段の前記第２の定電流は、条件１及び条件２を下記のようにしたとき、条件１）前記差動増幅手段及び前記電圧レベルシフト手段による前記出力電圧制御動作が機能して前記出力電圧の変動の抑制が可能な時には、前記定電流及び前記第２の定電流は前記出力電圧に影響を及ぼさないと、条件２）前記差動増幅手段及び前記電圧レベルシフト手段による前記出力電圧制御動作が機能せず前記出力電圧の変動の抑制が不可能な時には、前記定電流の電流量及び前記第２の定電流の電流量に基づき前記出力電圧は第２の電源電圧方向にレベルシフトされるとを共に満足してもよい。
【００２９】
また、請求項７記載の電圧発生回路のように、前記制御電圧を受け、前記制御電圧の低周波成分を除去して前記定電流供給手段に与えるハイパスフィルタをさらに備えてもよい。
【００３０】
【発明の実施の形態】
＜実施の形態１＞
図１はこの発明の実施の形態１である電源回路の構成を示すブロック図である。
【００３１】
同図に示すように、負荷素子１１及び１２は電源ＶＣＣと電源ＶＳＳとの間に直列に接続される。そして、定電流供給手段であるＮＭＯＳトランジスタ２はそのソース電極は電源ＶＳＳに、ドレイン電極は降圧回路２７の出力端子（ＰＭＯＳトランジスタ３３のドレイン）に、ゲート電極は負荷素子１１と負荷素子１２の接続点Ｎ２にそれぞれ接続される。なお、他の部分の構成は、図１１で示した従来の電源回路２１の構成と同一であるためその説明を省略する。
【００３２】
電源回路１の負荷素子１１と負荷素子１２との接続点Ｎ２には、電源ＶＣＣと電源ＶＳＳとの間の電圧変動が反映された制御電圧がＮＭＯＳトランジスタ２のゲート電極に印加されるため、ＮＭＯＳトランジスタ２のドレイン電流により、電源ＶＣＣと電源ＶＳＳとの間の電圧が上昇したときは電源回路１の出力電圧ＶＤＤ２を大きく下げ、電源ＶＣＣと電源ＶＳＳとの間の電位差が低下したときは電源回路１の出力電圧ＶＤＤ２を小さく下げる働きがある。そして、ＮＭＯＳトランジスタ２のトランジスタサイズは下記の条件１及び条件２を満足するように設定される。
【００３３】
条件１）差動増幅回路２９の増幅動作及び降圧回路２７の降圧動作よりなる出力電圧制御動作が機能して出力電圧ＶＤＤ２の変動を抑制できる状態ではＮＭＯＳトランジスタ２のドレイン電流は出力電圧ＶＤＤ２の変動に影響を及ぼさない。
【００３４】
条件２）上記出力電圧制御動作が機能せず出力電圧ＶＤＤ２の変動を抑制することが不可能な状態のとき、ＮＭＯＳトランジスタ２のドレイン電流の電流量に基づき出力電圧ＶＤＤ２は（電源電圧ＶＳＳ方向にレベルシフト）降圧される。
【００３５】
このような構成において、電源ＶＣＣと電源ＶＳＳとの間の電位差の変動の周期が差動増幅回路２９による降圧回路２７の制御時間よりも長い場合、ＮＭＯＳトランジスタ２のトランジスタサイズは条件１を満足しているため、差動増幅回路２９及び降圧回路２７の出力電圧制御動作が強く機能して、出力電圧ＶＤＤ２の変動が確実に抑制される。
【００３６】
一方、電源ＶＣＣと電源ＶＳＳの間の電位差の変動の周期が差動増幅回路２９による降圧回路２７の制御時間に接近し、差動増幅回路２９及び降圧回路２７の出力電圧制御動作が機能せず、電源回路１の出力電圧ＶＤＤ２の変動を抑制することが不可能になった場合、ＮＭＯＳトランジスタ２のトランジスタサイズは条件２を満足しているため、ＮＭＯＳトランジスタ２のドレイン電流の電流量に基づき出力電圧ＶＤＤ２の降圧量が制御され、電源回路１の出力電圧ＶＤＤ２の変動が確実に抑制される。
【００３７】
また、負荷素子１１と負荷素子１２との接続点Ｎ２より得られる制御電圧を定電流供給手段であるＮＭＯＳトランジスタ２のゲート電極に印加している。この制御電圧は電源ＶＣＣと電源ＶＳＳの電源電圧の電位差の変動を速やかに反映した電圧となるため、差動増幅回路２９及び降圧回路２７による出力電圧制御動作が機能しないときには、上記電位差の変動周期が短い場合でも、ＮＭＯＳトランジスタ２のドレイン電流により確実に出力電圧の変動を抑制することができる。
【００３８】
図２は電源ＶＣＣと電源ＶＳＳ間の電圧変動の周波数を変化させていったときの、電源回路の出力電圧ＶＤＤ２の電圧変動の値を示したものであり、曲線Ｌ１は図１の構成の電源回路１でＰＭＯＳトランジスタ３３とＮＭＯＳトランジスタ２とのトランジスタサイズ比が５：４の場合の電圧変動、曲線Ｌ２は図１の構成の電源回路１でＰＭＯＳトランジスタ３３とＮＭＯＳトランジスタ２とのトランジスタサイズ比が１１：１０の場合の電圧変動、曲線Ｌ３は従来構成の電源回路２１による電圧変動を示している。
【００３９】
同図に示すように、図１で示した構成の電源回路１において、ＰＭＯＳトランジスタ３３とＮＭＯＳトランジスタ２とのトランジスタサイズ比が５：４の場合に、条件１及び条件２を共に満足して出力電圧ＶＤＤ２の抑制効果を最大限に発揮できていることがわかる。
【００４０】
このように、実施の形態１の電源回路１において、条件１及び条件２を満足するように、降圧回路２７のＰＭＯＳトランジスタ３３に対してトランジスタサイズが４／５のＮＭＯＳトランジスタ２を設けている。そして、負荷素子１１，１２の接続点Ｎ２から、電源ＶＣＣと電源ＶＳＳとの間の電位差の変動に速やかに反映した制御電圧を、ＮＭＯＳトランジスタ２のゲート電極に与えている。
【００４１】
その結果、電源ＶＣＣと電源ＶＳＳ間の電位差の変動が低周波領域にある場合は電源回路１の出力電圧ＶＤＤ２は従来の電源回路２１と同様の安定性を維持し、電源ＶＣＣと電源ＶＳＳ間の電位差の変動が高周波領域にあり、電源回路１の出力電圧変動がピークとなっている所では、ＮＭＯＳトランジスタ２のドレイン電流によって出力電圧の変動幅を抑制することができる。
【００４２】
なお、特開昭５９−１１０２２５では、降圧回路（図１１の降圧回路２７）をＰＭＯＳトランジスタで構成した場合のほかに、ＮＭＯＳトランジスタで構成した場合、ＮＰＮバイポーラトランジスタで構成した場合、ＰＮＰバイポーラトランジスタで構成した場合が示されているが、これは本発明の場合も同様で、降圧回路２７をＮＭＯＳトランジスタで構成した電源回路に負荷素子１１，１２とＮＭＯＳトランジスタ２を組み合わせた構成でも良く、また降圧回路２７をＮＰＮバイポーラトランジスタで構成した電源回路、ＰＮＰバイポーラトランジスタで構成した電源回路にそれぞれ負荷素子１１，１２とＮＭＯＳトランジスタ２を組み合わせた構成でも同様の効果を得ることができる。
【００４３】
＜実施の形態２＞
図３はこの発明の実施の形態２である電源回路の構成を示す回路図である。同図に示すように、定電圧発生回路１８をＭＯＳトランジスタと抵抗による、いわゆるスレッショルド・リファレンスド・バイアス回路で構成し、降圧回路２７の出力端子と電源ＶＳＳ間に挿入されたＮＭＯＳトランジスタ２のゲート電位は上記の定電圧発生回路２８から得ている。図１３の従来例で説明したＮＭＯＳトランジスタ４７，４８及び抵抗素子４９が、降圧回路２７の出力端子と電源ＶＳＳの間に追加されている。なお、降圧回路２７のＰＭＯＳトランジスタ３３、ＮＭＯＳトランジスタ２及びＮＭＯＳトランジスタ４８のトランジスタサイズ比は４：１：１である。このトランジスタサイズ比により実施の形態１で述べた条件１及び条件２を満足することができる。
【００４４】
図３において、定電流供給手段であるＮＭＯＳトランジスタ２はソース電極が電源ＶＳＳに、ドレイン電極が降圧回路２７の出力端子にそれぞれ接続される。そして、ＮＭＯＳトランジスタ４７のドレイン電極及びゲート電極、ＮＭＯＳトランジスタ４８のドレイン電極は降圧回路２７の出力端子に接続され、ＮＭＯＳトランジスタ４７のソース電極、ＮＭＯＳトランジスタ４８のゲート電極は抵抗素子４９の一方の端子に接続され、抵抗素子４９の他方端子とＮＭＯＳトランジスタ４８のソース電極は電源ＶＳＳに接続される。
【００４５】
定電圧発生回路１８は、ＰＭＯＳトランジスタ４，５、ＮＭＯＳトランジスタ６，７及び抵抗８で構成され、ＰＭＯＳトランジスタ４，５のソース電極は共に電源ＶＣＣと接続され、ＰＭＯＳトランジスタ４，５のゲート電極はＰＭＯＳトランジスタ４のドレイン電極及びＮＭＯＳトランジスタ６のドレイン電極に接続され、ＰＭＯＳトランジスタ５のドレイン電極はＮＭＯＳトランジスタ７のドレイン電極及びＮＭＯＳトランジスタ６のゲート電極と接続され、ＮＭＯＳトランジスタ６のソース電極とＮＭＯＳトランジスタ７のゲート電極は抵抗８の一端と接続され、抵抗８の他端とＮＭＯＳトランジスタ７のソース電極は電源ＶＳＳと接続されて、スレッショルド・リファレンスド・バイアス回路を形成している。
【００４６】
そして、ＰＭＯＳトランジスタ５のドレイン電極、ＮＭＯＳトランジスタ７のドレイン電極、ＮＭＯＳトランジスタ６のゲート電極の接続点Ｎ３より得られる電圧は定電圧Ｖ１８として差動増幅回路２９の（−）入力端子に印加され、ＰＭＯＳトランジスタ４のドレイン及びゲート電極、ＰＭＯＳトランジスタ５のゲート電極、ＮＭＯＳトランジスタ６のドレイン電極の接続点Ｎ４より得られる電圧は、制御電圧ＶＣ１８としてＮＭＯＳトランジスタ２のゲート電極に印加される。なお、その他の部分は図１３で示した電源回路２１と同様であるためその説明を省略する。
【００４７】
スレッショルド・リファレンスド・バイアス回路である定電圧発生回路１８では、ＰＭＯＳトランジスタ４とＰＭＯＳトランジスタ５とはカレントミラー回路を構成するため、抵抗８及びＮＭＯＳトランジスタ６のソース・ドレイン間を流れる電流と同じ電流がＮＭＯＳトランジスタ７のソース・ドレイン間にも流れる。
【００４８】
このため、電源ＶＣＣと電源ＶＳＳ間の電位差が変動した場合でも、ＮＭＯＳトランジスタ６を流れる電流が増加すれば、抵抗８の両端の電位差が上昇してＮＭＯＳトランジスタ７のソース・ドレイン間のインピーダンスを下げるために、ＮＭＯＳトランジスタ７のドレイン電圧は減少してＮＭＯＳトランジスタ６を流れる電流を減少させるように働き、逆にＮＭＯＳトランジスタ６を流れる電流が減少すれば、抵抗８の両端の電位差が低下してＮＭＯＳトランジスタ７のソース・ドレイン間のインピーダンスを上げるために、ＮＭＯＳトランジスタ７のドレイン電圧は上昇してＮＭＯＳトランジスタ６を流れる電流を増加させるように働くことにより、フィードバックがかかる。
【００４９】
以上の動作がなされる結果、定電圧発生回路１８の接続点Ｎ３から出力される定電圧Ｖ１８は、電源ＶＣＣと電源ＶＳＳ間の電圧変動によらず一定の電圧値となる。一方、定電圧発生回路１８の接続点Ｎ４から出力される制御電圧ＶＣ１８は、電源ＶＣＣと電源ＶＳＳ間の電圧変動がそのまま反映された電位となる。
【００５０】
しかも、スレッショルド・リファレンスド・バイアス回路内部でフィードバックがかかるのに要する時間は、差動増幅回路２９から降圧回路２７へ制御するのに要する時間よりも十分に短いため、電源ＶＣＣと電源ＶＳＳ間の電位差変動が周波数の高い変動であっても、制御電圧ＶＣ１８はその電圧変動を速やかに反映して変化する。
【００５１】
したがって、実施の形態２よる電源回路１３は、定電流回路のＮＭＯＳトランジスタ２及びＮＭＯＳトランジスタ４８のトランジスタサイズを上述した条件１及び条件２を満足するように設定することにより、実施の形態１による電源回路１と同様に、差動増幅回路２９及び降圧回路２７による出力電圧制御動作が機能せずに出力電圧ＶＤＤ２の変動を抑制することが不可能な状態になった場合には、ＮＭＯＳトランジスタ２のドレイン電流の変化が作用して、電源回路１３の出力電圧ＶＤＤ２の変動を抑制することができる。
【００５２】
さらに、実施の形態２の電源回路１３は、実施の形態１の電源回路１に比べて、実施の形態１のように電源ＶＣＣと電源ＶＳＳ間に挿入する負荷素子１１，１２が不要となるため、定電圧発生回路１８にスレッショルド・リファレンスド・バイアス回路を使用する場合、集積度及び消費電流を増加させることなく電源回路１３の出力電圧ＶＤＤ２の変動を抑制できるという利点を有する。
【００５３】
図４は電源ＶＣＣと電源ＶＳＳ間の電位差の変動の周波数を変化させていったときの、電源回路の出力電圧ＶＤＤ２の電圧変動の値を示したものであり、曲線Ｌ４は図３の構成の電源回路１３でＰＭＯＳトランジスタ３３とＮＭＯＳトランジスタ２とＮＭＯＳトランジスタ４８とのトランジスタサイズ比が４：１：１の場合の電圧変動、曲線Ｌ５は従来構成の電源回路２１による電圧変動を示している。
【００５４】
同図に示すように、図３で示した構成の実施の形態２の電源回路１３は従来に比べ、出力電圧ＶＤＤ２の抑制効果を十分に発揮できていることがわかる。
【００５５】
なお、実施の形態２の電源回路１３の場合、ＮＭＯＳトランジスタ４７，４８及び抵抗素子４９で構成された回路は、電源回路１３の出力電圧ＶＤＤ２をより安定にするために使用しているので、ＮＭＯＳトランジスタ４７，４８及び抵抗素子４９がないと、上述した効果が得られないというものではない。
【００５６】
また、実施の形態２の電源回路１３の場合も、実施の形態１の電源回路１と同様に、降圧回路２７をＮＭＯＳトランジスタで構成した電源回路、ＮＰＮバイポーラトランジスタで構成した電源回路、ＰＮＰバイポーラトランジスタで構成した電源回路に、ＮＭＯＳトランジスタ２とスレッショルド・リファレンスド・バイアス回路を組み合わせた構成をとっても同様の効果を奏する。
【００５７】
さらに、実施の形態２の電源回路１３では、定電圧発生回路１８としてスレッショルド・リファレンスド・バイアス回路を用いた場合を示したが、これに代わって、ＶＢＥ・リファレンスド・バイアス回路を用いたり、サーマルボルテージ・リファレンスド・カレントソース回路を用いたり、他の構成の定電圧発生回路を用いてもよい。ただし、ＮＭＯＳトランジスタ２のゲート電極に付与する制御電圧ＶＣ１８として、定電圧発生回路において電源ＶＣＣと電源ＶＳＳ間の電圧変動と同相の電圧変動が生じている電位点からとる必要がある。
【００５８】
図５はＶＢＥ・リファレンスド・バイアス回路の一例を示す回路図である。同図に示すように、ＰＭＯＳトランジスタ５３及びＰＭＯＳトランジスタ５４のソース電極は共に電源ＶＣＣに接続され、ＰＭＯＳトランジスタ５４のゲート電極はＰＭＯＳトランジスタ５４のドレイン電極及びＮＭＯＳトランジスタ５２のドレイン電極に接続される。ＮＭＯＳトランジスタ５２のソース電極は抵抗素子５６を介して電源ＶＳＳに接続され、ゲート電極はＮＭＯＳトランジスタ５１のドレイン電極及びゲート電極並びにＰＭＯＳトランジスタ５３のドレイン電極に接続される。また、ＰＮＰバイポーラトランジスタ５５のエミッタ電極はＮＭＯＳトランジスタ５１のソース電極に接続され、コレクタ電極及びベース電極は電源ＶＳＳに接続される。
【００５９】
このような構成において、ＰＭＯＳトランジスタ５３のドレイン電極とＮＭＯＳトランジスタ５１のドレイン電極との接続点Ｎ１１より得られる定電圧Ｖ１８′が差動増幅回路２９に印加され、ＰＭＯＳトランジスタ５４のドレイン電極とＮＭＯＳトランジスタ５２のドレイン電極との接続点Ｎ１２より得られる制御電圧ＶＣ１８′がＮＭＯＳトランジスタ２のゲート電極に付与される。
【００６０】
図６は、サーマルボルテージ・リファレンスド・カレントソース回路の一例を示す回路図である。同図に示すように、ＰＭＯＳトランジスタ５３及びＰＭＯＳトランジスタ５４のソース電極は共に電源ＶＣＣに接続され、ＰＭＯＳトランジスタ５４のゲート電極はＰＭＯＳトランジスタ５４のドレイン電極及びＮＭＯＳトランジスタ５２のドレイン電極に接続される。ＮＭＯＳトランジスタ５２のソース電極は抵抗素子５７を介してＰＮＰバイポーラトランジスタ５８のエミッタ電極に接続され、ゲート電極はＮＭＯＳトランジスタ５１のドレイン電極及びゲート電極並びにＰＭＯＳトランジスタ５３のドレイン電極に接続される。また、ＰＮＰバイポーラトランジスタ５５のエミッタ電極はＮＭＯＳトランジスタ５１のソース電極に接続され、コレクタ電極及びベース電極は電源ＶＳＳに接続され、ＰＮＰバイポーラトランジスタ５８のコレクタ電極及びベース電極は電源ＶＳＳに接続される。
【００６１】
このような構成において、ＰＭＯＳトランジスタ５３のドレイン電極とＮＭＯＳトランジスタ５１のドレイン電極との接続点Ｎ２１より得られる定電圧Ｖ１８′′が差動増幅回路２９に印加され、ＰＭＯＳトランジスタ５４のドレイン電極とＮＭＯＳトランジスタ５２のドレイン電極との接続点Ｎ２２より得られる制御電圧ＶＣ１８′′がＮＭＯＳトランジスタ２のゲート電極に付与される。
【００６２】
＜実施の形態３＞
図７はこの発明の実施の形態３である電源回路の構成を示す回路図である。同図に示すように、実施の形態３の電源回路１４は、ＮＭＯＳトランジスタ１０２とＮＭＯＳトランジスタ２０２とを共に定電流回路として用いた構成である。すなわち、降圧回路２７の出力端子（ＰＭＯＳトランジスタ３３のドレイン）と電源ＶＳＳと間に、定電流供給手段であるＮＭＯＳトランジスタ１０２及び２０２がそれぞれ介挿される。そして、ＮＭＯＳトランジスタ１０２のゲート電極は、定電圧発生回路１８から制御電圧ＶＣ１８を受け、ＮＭＯＳトランジスタ２０２のゲート電極は、電源ＶＣＣと電源ＶＳＳの間に直列に接続された負荷素子１１と負荷素子１２との接続点Ｎ２に接続されている。
【００６３】
なお、ＰＭＯＳトランジスタ３３、ＮＭＯＳトランジスタ１０２及びＮＭＯＳトランジスタ２０２のトランジスタサイズ比は５：２：２である。このトランジスタサイズ比により実施の形態１で述べた条件１及び条件２を満足することができる。
【００６４】
実施の形態３の電源回路１４は、電源ＶＣＣと電源ＶＳＳとの間の電位差の変動に対し、負荷素子１１と負荷素子１２の接続点Ｎ２の電位はほぼ同相で変動するが、定電圧発生回路１８においてＮＭＯＳトランジスタ１０２のゲート電極に与える制御電圧ＶＣ１８は、定電圧発生回路１８の内部にフィードバック回路が存在するため、電源ＶＣＣと電源ＶＳＳ間の電圧変動より若干遅れた位相で変動する。従って、２つのＮＭＯＳトランジスタ１０２と２０２はお互いに異なる位相で、電源回路の出力電圧ＶＤＤ２に作用するため、電源電圧変動の低周波領域において出力電圧変動の抑制力を効果的に発揮することができる。
【００６５】
図８は電源ＶＣＣと電源ＶＳＳ間の電位差の変動の周波数を変化させていったときの、電源回路の出力電圧ＶＤＤ２の電圧変動の値を示したものであり、曲線Ｌ６は実施の形態３の電源回路１４の電圧変動、曲線Ｌ７はＮＭＯＳトランジスタ１０２のみによる場合（ＰＭＯＳトランジスタ３３とＮＭＯＳトランジスタ１０２とのトランジスタサイズ比は５：４）の電圧変動、曲線Ｌ８はＮＭＯＳトランジスタ２０２のみによる場合（ＰＭＯＳトランジスタ３３とＮＭＯＳトランジスタ２０２とのトランジスタサイズ比は５：４）の電圧変動を示している。
【００６６】
同図に示すように、実施の形態３の電源回路１４による出力電圧ＶＤＤ２の変動Ｌ６は、他の２つの変動Ｌ７，Ｌ８に比べて、電源電圧変動が低周波領域にある場合において出力電圧ＶＤＤ２の変動の抑制効果を最大限に発揮できていることがわかる。
【００６７】
このように、実施の形態３の電源回路１４は、ＮＭＯＳトランジスタ１０２とＮＭＯＳトランジスタ２０２とを組み合わせて定電流回路を構成することにより、特に電源電圧変動が低周波領域にある場合において出力電圧ＶＤＤ２の変動の抑制を効果的に行うことができる。
【００６８】
＜実施の形態４＞
図９はこの発明の実施の形態４による電源回路の構成を示す回路図である。同図に示すように、定電圧発生回路１８の制御電圧ＶＣ１８をハイパスフィルタ９を介してＮＭＯＳトランジスタ２のゲート電極に与える。ハイパスフィルタ９は予め設定された周波数よりも高い周波数のみを通過させるフィルタリング処理を制御電圧ＶＣ１８に対して施す。他の構成は図３で示した実施の形態２の電源回路１３と同様である。
【００６９】
実施の形態４の電源回路１５の場合、ハイパスフィルタ９が通過させ始める周波数を、電源回路１５の出力電圧ＶＤＤ２の変動幅が増加し始める周波数に設定することにより、電源ＶＣＣと電源ＶＳＳ間の電圧変動が低周波の時の電源回路１５の出力変動は従来と同じにでき、かつ電源ＶＣＣと電源ＶＳＳ間の電圧変動が高周波となって電源回路の出力電圧変動がピークとなっている時のみを、抑制することができる。
【００７０】
しかも、実施の形態４の電源回路１５は、実施の形態２の電源回路１３及び実施の形態３の電源回路１４の場合と異なり、電源ＶＣＣと電源ＶＳＳ間の電位差の変動が低周波領域にある場合、ＮＭＯＳトランジスタ２（実施の形態３ではＮＭＯＳトランジスタ１０２）は作用しないので、ＮＭＯＳトランジスタ２の電流変化量を大きくすることができる。
【００７１】
したがって、実施の形態２の効果に加え、ＮＭＯＳトランジスタ２のトランジスタサイズを大きくして、電源回路１５の出力電圧変動がピークとなっている時の抑制を強くすることができるという効果も奏する。
【００７２】
【発明の効果】
以上説明したように、この発明における請求項１記載の電圧発生回路の定電流供給手段の供給する定電流は、差動増幅手段及び電圧レベルシフト手段による出力電圧制御動作が機能して出力電圧の変動の抑制が可能な時には、定電流は出力電圧に影響を及ぼさないという条件１と、差動増幅手段及び電圧レベルシフト手段による出力電圧制御動作が機能せず出力電圧の変動の抑制が不可能な時には、定電流の電流量に基づき出力電圧は第２の電源電圧方向にレベルシフトされるという条件２とを満足している。
【００７３】
したがって、第１及び第２の電源電圧の電位差の変動の周期が比較的長く差動増幅手段及び電圧レベルシフト手段による出力電圧制御動作が機能する場合、上記出力電圧制御動作により出力電圧の変動の抑制が行われ、第１及び第２の電源電圧の電位差の変動の周期が比較的短く差動増幅手段及び電圧レベルシフト手段による出力電圧制御動作が機能しない場合、定電流の電流量に基づき出力電圧が第２の電源電圧方向にレベルシフトされることにより、出力電圧の変動の抑制が行われる。
【００７４】
その結果、請求項１記載の電圧発生回路は、第１及び第２の電源電圧の電位差の変動の周期の長短に関係なく、常に出力電圧の変動を確実に抑制することができる。
【００７５】
請求項２記載の電圧発生回路は、第１の電源と第２の電源電圧との間に介挿され、互いに直列に接続される第１の負荷素子と第２の負荷素子との接続点より得られる電圧を定電流供給手段の制御電圧としている。
【００７６】
この制御電圧は第１及び第２の電源電圧の電位差の変動を速やかに反映した電圧となるため、差動増幅手段及び電圧レベルシフト手段による出力電圧制御動作が機能しないときには、上記電位差の変動周期が短い場合でも、定電流供給手段の供給する定電流により確実に出力電圧の変動を抑制することができる。
【００７７】
この発明における請求項３記載の電圧発生回路の定電流供給手段は、定電圧発生手段から受ける制御電圧に基づく電流量で、出力端子と第２の電源との間に定電流を供給している。
【００７８】
したがって、請求項３記載の電圧発生回路は、差動増幅手段及び電圧レベルシフト手段による出力電圧制御動作を機能させる、あるいは定電流供給手段の供給する定電流の電流量を制御して出力電圧を第２の電源電圧方向にレベルシフトさせることにより、出力電圧の変動を確実に抑制することができる。
【００７９】
この際、定電圧発生手段から制御電圧を発生させることができるため、制御電圧発生用の手段を新たに設けないで済む分、集積度、消費電力を抑えることができる。
【００８０】
また、請求項４記載の電圧発生回路の定電流供給手段が供給する定電流は、差動増幅手段及び電圧レベルシフト手段による出力電圧制御動作が機能して出力電圧の変動の抑制が可能な時には、定電流は出力電圧に影響を及ぼさないという条件１と、差動増幅手段及び電圧レベルシフト手段による出力電圧制御動作が機能せず出力電圧の変動の抑制が不可能な時には、定電流の電流量に基づき出力電圧は第２の電源電圧方向にレベルシフトされるという条件２とを満足する。
【００８１】
したがって、第１及び第２の電源電圧の電位差の変動の周期が比較的長く差動増幅手段及び電圧レベルシフト手段による出力電圧制御動作が機能する場合、上記出力電圧制御動作により出力電圧の変動の抑制が行われ、第１及び第２の電源電圧の電位差の変動の周期が比較的短く差動増幅手段及び電圧レベルシフト手段による出力電圧制御動作が機能しない場合、定電流の電流量に基づき出力電圧が第２の電源電圧方向にレベルシフトされて出力電圧の変動の抑制が行われる。
【００８２】
その結果、請求項４記載の電圧発生回路は、第１及び第２の電源電圧の電位差の変動の周期の長短に関係なく、常に出力電圧の変動を確実に抑制することができる。
【００８３】
また、請求項５記載の電圧発生回路の第２の定電流供給手段は、出力端子と第２の電源との間に介挿され、第２の制御電圧に基づく電流量で、出力端子と第２の電源との間に第２の定電流を供給し、上記第２の制御電圧は、第１の電源と第２の電源電圧との間に直列に介挿される第１及び第２の負荷素子との接続点より得られる電圧である。
【００８４】
第２の制御電圧は第１及び第２の電源電圧の電位差の変動を速やかに反映した電圧となるため、差動増幅手段及び電圧レベルシフト手段による出力電圧制御動作が機能しないときには、上記電位差の変動周期が短い場合でも、第２の定電流供給手段の供給する定電流により確実に出力電圧の変動を抑制することができる。
【００８５】
請求項６記載の電圧発生回路の差動増幅手段及び電圧レベルシフト手段による出力電圧制御動作が機能して出力電圧の変動の抑制が可能な時には、定電流及び第２の定電流は出力電圧に影響を及ぼさないという条件１と、差動増幅手段及び電圧レベルシフト手段による出力電圧制御動作が機能せず出力電圧の変動の抑制が不可能な時には、定電流の電流量及び第２の定電流の電流量に基づき出力電圧は第２の電源電圧方向にレベルシフトするという条件２とを満足している。
【００８６】
したがって、第１及び第２の電源電圧の電位差の変動の周期が比較的長く差動増幅手段及び電圧レベルシフト手段による出力電圧制御動作が機能する場合、上記出力電圧制御動作により出力電圧の変動の抑制が行われ、第１及び第２の電源電圧の電位差の変動の周期が比較的短く差動増幅手段及び電圧レベルシフト手段による出力電圧制御動作が機能しない場合、定電流及び第２の定電流の電流量に基づき出力電圧が第２の電源電圧方向にレベルシフトされることにより、出力電圧の変動の抑制が行われる。
【００８７】
その結果、請求項６記載の電圧発生回路は、第１及び第２の電源電圧の電位差の変動の周期の長短に関係なく、常に出力電圧の変動を確実に抑制することができる。
【００８８】
請求項７記載の電圧発生回路におけるハイパスフィルタは、制御電圧の低周波成分を除去して定電流供給手段に与えるため、第１及び第２の電源電圧の電位差の変動の周期が比較的長い低周波領域にあり、差動増幅手段及び電圧レベルシフト手段による出力電圧制御動作が機能する場合、定電流供給手段の定電流を一定にして出力電圧に全く影響を及ぼさないようにすることができる。
【００８９】
その結果、第１及び第２の電源電圧の電位差の変動の周期が比較的短い高周波領域にある場合にのみ適するように、定電流供給手段の定電流の電流変化量を設定することができるため、第１及び第２の電源電圧の電位差の変動の高周波領域に対して、電圧変動抑制効果をより一層発揮させることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１の電源回路の構成を示す回路図である。
【図２】実施の形態１の電圧変動効果を示すグラフである。
【図３】この発明の実施の形態２の電源回路の構成を示す回路図である。
【図４】実施の形態２の電圧変動効果を示すグラフである。
【図５】この発明の実施の形態２の電源回路の他の構成の一部を示す回路図である。
【図６】この発明の実施の形態２の電源回路の他の構成の一部を示す回路図である。
【図７】この発明の実施の形態３の電源回路の構成を示す回路図である。
【図８】実施の形態３の電圧変動効果を示すグラフである。
【図９】この発明の実施の形態４の電源回路の構成を示す回路図である。
【図１０】電源回路を有する従来の半導体集積回路の構成を示す説明図である。
【図１１】従来の電源回路の構成を示す回路図である。
【図１２】図１１の差動増幅回路の内部構成の一例を示す回路図である。
【図１３】図１１の電源回路の構成の他の例を示す回路図である。
【符号の説明】
２，１０２，２０２ ＮＭＯＳトランジスタ、９ ハイパスフィルタ、１１，１２ 負荷素子、１８ 定電圧発生回路。
【発明の属する技術分野】
この発明は、半導体集積回路装置の内部において、外部から電源として印加された電圧を降圧して集積回路へと供給する際に使用される、電源回路に関するものである。
【０００２】
【従来の技術】
図１０は、例えば特開昭５９−１１０２２５号公報に記載されている、電源回路を搭載した半導体集積回路の構成例である。同図に示すように、半導体集積回路２０は、電源回路２１、論理回路２２で構成され、電源回路２１は降圧回路２７、定電圧発生回路２８及び差動増幅回路２９で構成される。なお、２３はＶＣＣ端子、２４はＶＳＳ端子である。一方、論理回路２２は電源回路２１より出力電圧ＶＤＤ２が供給され、入出力端子２５（２６）から入力信号を受け所定の論理動作を行い、入出力端子２５（２６）から出力信号を出力する。
【０００３】
電源回路２１は、ＶＣＣ端子２３及びＶＳＳ端子２４を通して外部からそれぞれ供給される電源（電圧）ＶＣＣ及び電源（電圧）ＶＳＳから、電源電圧ＶＣＣよりも電位が低くかつ変動の少ない出力電圧ＶＤＤ２を出力する。この出力電圧ＶＤＤ２が、論理回路２２の動作用電源として使用される。
【０００４】
図１１は、図１０で説明した電源回路２１の内部構成の一例を示す回路図である。同図に示すように、電源回路２１は、降圧回路２７、定電圧発生回路２８及び差動増幅回路２９から構成される。
【０００５】
定電圧発生回路２８は、電源ＶＣＣと電源ＶＳＳの間に直列に接続された負荷素子３１と複数のダイオードＤ１〜Ｄｎとから構成され、負荷素子３１とダイオードＤ１の接続点Ｎ１から定電圧Ｖ２８が出力される。降圧回路２７はソースが電源ＶＣＣに接続されたＰＭＯＳトランジスタ３３で構成され、ＰＭＯＳトランジスタ３３のドレインより得られる電圧が出力電圧ＶＤＤ２となる。
【０００６】
差動増幅回路２９は（＋）入力端子と（−）入力端子と出力端子を備えており、出力端子は降圧回路２７のＰＭＯＳトランジスタ３３のゲートに接続され、（−）入力端子には定電圧発生回路２８から出力される定電圧Ｖ２８が、（＋）入力端子には降圧回路２７の出力電圧ＶＤＤ２がそれぞれ印加される構成である。なお、２２は電源回路の出力電圧ＶＤＤ２が供給される論理回路である。
【０００７】
図１１で示した電源回路の動作を次に説明する。負荷素子３１と複数のダイオードＤ１〜Ｄｎを電源ＶＣＣと電源ＶＳＳとの間に直列に接続した場合、ダイオード素子にはしきい値電圧（１個当たり約０．８Ｖ）以上の電圧が素子の両端にかかると電流が流れる性質があるために、ダイオードＤ１〜Ｄｎの個数ｎにダイオードのしきい値電圧を乗じた値の電位差が、負荷素子３１とダイオードＤ１の接続点Ｎ１と、電源ＶＳＳの間に発生することになる。その結果、定電圧発生回路２８では、電源ＶＣＣの電位変動に依存しない一定の電位で定電圧Ｖ２８が出力される。
【０００８】
差動増幅回路２９では、（−）入力端子へ印加されている定電圧発生回路２８の定電圧Ｖ２８と、（＋）入力端子へ印加されている降圧回路２７の出力電位ＶＤＤ２とを比較し、定電圧Ｖ２８に比べて出力電圧ＶＤＤ２の方が低い場合には、出力端子の電位を下げ、出力電圧ＶＤＤ２の方が高い場合には、出力端子の電位を上げる。
【０００９】
降圧回路２７は、電源電圧ＶＣＣを降圧（電源電圧ＶＳＳ方向にレベルシフト）して出力電圧ＶＤＤ２を出力する。この際、差動増幅回路２９の出力電位が低下した時はＰＭＯＳトランジスタ３３を流れるドレイン電流を増加させて出力電圧ＶＤＤ２の電位を上昇させ、差動増幅回路２９の出力電位が上昇した時はＰＭＯＳトランジスタ３３を流れるドレイン電流を減少させてＶＤＤ２の電位を低下させる。以上のような差動増幅回路２９による制御が常になされる結果、外部から供給される電源ＶＣＣと電源ＶＳＳとの間の電圧が変動しても、電源回路２１は一定でかつＶＣＣよりも低い電位の出力電圧ＶＤＤ２を出力しつづけることができる。
【００１０】
図１２は、図１１で説明した差動増幅回路２９の内部構成の一例を示す回路図である。差動増幅回路２９は、ＮＭＯＳトランジスタ４１〜４３、ＰＭＯＳトランジスタ４４，４５から構成される。ＮＭＯＳトランジスタ４１のソース電極は電源ＶＳＳと接続され、ゲート電極はＮＭＯＳトランジスタ４１が定電流素子として動作するように定電圧５０が印加されている。
【００１１】
また、ＮＭＯＳトランジスタ４２，４３のソース電極はＮＭＯＳトランジスタ４１と接続され、ゲート電極はそれぞれ差動増幅回路の（＋）入力端子と（−）入力端子に接続されている。ＰＭＯＳトランジスタ４４，４５のソース電極は電源ＶＣＣと接続され、ゲート電極はＰＭＯＳトランジスタ４４のドレイン電極と接続され、ドレイン電極はそれぞれＮＭＯＳトランジスタ４２，４３のドレイン電極と接続されている。さらに、ＰＭＯＳトランジスタ４５のドレイン電極とＮＭＯＳトランジスタ４３のドレイン電極の接続点は、差動増幅回路の出力端子４６と接続されている。
【００１２】
図１２で示した差動増幅回路２９は、（−）入力端子の電位に比べ（＋）入力端子の電位が低下した場合、ＰＭＯＳトランジスタ４４，４５のドレイン電極に流れ込む電流が減少する結果、出力端子４６の電位は（−）入力端子と（＋）入力端子の電位差以上に下がる。逆に、（−）入力端子の電位に比べ（＋）入力端子の電位が上昇した場合、ＰＭＯＳトランジスタ４４，４５のドレイン電極に流れ込む電流は増加する結果、出力端子４６の電位は（−）入力端子と（＋）入力端子の電位差以上に上がる。
【００１３】
図１３は、図１１で説明した電源回路２１の構成の他の例を示す回路図である。図１３で示した電源回路２１が、図１１に示した電源回路２１と異なるところは、降圧回路２７の出力端子（ＰＭＯＳトランジスタ３３のドレイン）と電源ＶＳＳとの間に、ＮＭＯＳトランジスタ４７，４８及び抵抗素子４９を追加した点である。
【００１４】
ここで、ＮＭＯＳトランジスタ４７のドレイン電極及びゲート電極、ＮＭＯＳトランジスタ４８のドレイン電極は降圧回路２７の出力端子に接続され、ＮＭＯＳトランジスタ４７のソース電極、ＮＭＯＳトランジスタ４８のゲート電極は抵抗素子４９の一方の端子に接続され、抵抗素子４９の他方端子とＮＭＯＳトランジスタ４８のソース電極は電源ＶＳＳに接続される。
【００１５】
図１３の構成例では、定電圧発生回路２８、差動増幅回路２９、降圧回路２７による系のみならず、ＮＭＯＳトランジスタ４７，４８及び抵抗素子４９で構成された系でも、電源回路の出力電位ＶＤＤ２を一定にする制御を行っている。すなわち、ＮＭＯＳトランジスタ４７は定電流回路として動作しているので、電源回路２１の出力電位ＶＤＤ２の変動はＮＭＯＳトランジスタ４７と抵抗素子４９との接続点の電位変動となって、ＮＭＯＳトランジスタ４８のゲート電極に印加され、ＮＭＯＳトランジスタ４８のドレイン電流を増減させ、電源回路２１の出力電位ＶＤＤ２の変動を打ち消すように作用する。その結果、図１３に示す電源回路２１の出力電位ＶＤＤ２は、図１１に示す電源回路の構成例よりもさらに安定に保つことができる。
【００１６】
【発明が解決しようとする課題】
従来の電源回路は以上のように構成されており、定電圧発生回路２８の定電圧Ｖ２８と出力電圧ＶＤＤ２とを比較して、降圧回路２７を制御するための電位の発生を、差動増幅回路２９により行っているため、出力電圧ＶＤＤ２が大きく変動した場合、元の電位に戻すまでに時間を要するという欠点があった。
【００１７】
図１２で示した差動増幅回路２９の例で説明すると、出力電圧が印加される（＋）入力端子の電位変化が、ＰＭＯＳトランジスタ４４，４５のドレイン電流の電流変化として現れ、出力端子４６の電位を変化させる。
【００１８】
しかしながら、実際には、ＰＭＯＳトランジスタ４４，４５のドレイン電流の値が、差動増幅回路２９内部のトランジスタの接合容量やトランジスタ相互の配線容量のために、速やかに変化せず、従って出力端子４６の電位の変わるのに時間を要する結果となる。
【００１９】
このために、外部から供給される電源ＶＣＣと電源ＶＳＳの間の電圧が、制御に要する時間と同程度の短い周期で変動した時、すなわち数十ＭＨｚ程度のノイズが電源ＶＣＣ，電源ＶＳＳ間に加わった場合、差動増幅回路２９から降圧回路２７へと制御が働く時には、電源ＶＣＣと電源回路の出力ＶＤＤ２との電位差は変動検知時と逆の変動へ変化している可能性が高いため、差動増幅回路２９の制御動作が出力ＶＤＤ２の電位変動を増幅するように作用してしまい、電源回路２１は出力電圧ＶＤＤ２の変動を制御し切れず、出力電圧が変動したままで変動抑制不可状態になる、という問題点があった。
【００２０】
この問題を改善するには、差動増幅回路内部のトランジスタサイズを大きくして、ドレイン電流量を増加するという方法が考えられるが、この方法では、差動増幅回路２９の増幅率が大きくなるため、降圧回路２７への制御量が大きくなり過ぎ、電源回路２１の出力電圧が発振してしまう危険性が生じ、実用的ではない。
【００２１】
また、図１３の構成例の電源回路２１では、比較的高い周波数の電源ノイズでも電源回路２１の出力電圧ＶＤＤ２を一定にすることができるが、差動増幅回路２９から降圧回路２７への制御に要する時間と電源ノイズの周期とが同じになった場合は、降圧回路２７の電流駆動力の方が、ＮＭＯＳトランジスタ４８の電流駆動力よりも大きいため、上述した変動抑制不可状態が生じ、電源回路２１の出力電圧の変動を抑制することができなくなる、という問題点があった。
【００２２】
この発明は上記のような問題点を解消するためになされたもので、電源電圧の変動の周波数に関係なく出力電圧の変動を確実に抑制できる、電源回路等の電圧発生回路を得ることを目的とする。
【００２３】
【課題を解決するための手段】
この発明に係る請求項１記載の電圧発生回路は、第１及び第２の電源電圧を供給する第１及び第２の電源と、前記第１の電源電圧と前記第２の電源電圧との間の定電圧を発生する定電圧発生手段と、増幅電圧に基づき、前記第１の電源電圧を前記第２の電源電圧方向にレベルシフトさせて出力電圧を出力端子に出力する電圧レベルシフト手段と、前記出力電圧と前記定電圧とを比較し、その比較結果を増幅して前記増幅電圧を出力する差動増幅手段とを備え、前記差動増幅手段の増幅動作及び前記電圧レベルシフト手段のレベルシフト動作からなる出力電圧制御動作が機能すると前記出力電圧は一定になるように制御され、前記出力端子と前記第２の電源との間に介挿され、前記第１及び第２の電源電圧の電位差の変動に関連した制御電圧に基づく電流量で、前記出力端子と前記第２の電源との間に定電流を供給する定電流供給手段をさらに備え、前記定電流供給手段が供給する前記定電流は、条件１）前記差動増幅手段及び前記電圧レベルシフト手段による前記出力電圧制御動作が機能して前記出力電圧の変動の抑制が可能な時には、前記定電流は前記出力電圧に影響を及ぼさないと、条件２）前記差動増幅手段及び前記電圧レベルシフト手段による前記出力電圧制御動作が機能せず前記出力電圧の変動の抑制が不可能な時には、前記定電流の電流量に基づき前記出力電圧は前記第２の電源電圧方向にレベルシフトされるとを共に満足している。
【００２４】
また、請求項２記載の電圧発生回路のように、前記第１の電源と前記第２の電源電圧との間に介挿され、互いに直列に接続される第１及び第２の負荷素子をさらに備え、前記第１の負荷素子と前記第２の負荷素子との接続点より得られる電圧が前記制御電圧として前記定電流供給手段に付与されるようにしてもよい。
【００２５】
この発明に係る請求項３記載の電圧発生回路は、第１及び第２の電源電圧を供給する第１及び第２の電源と、前記第１の電源電圧と前記第２の電源電圧との間の定電圧を発生するとともに、前記第１の電源電圧と前記第２の電源電圧との電位差に関連した制御電圧を発生する定電圧発生手段と、増幅電圧に基づき、前記第１の電源電圧を前記第２の電源電圧方向にレベルシフトさせて出力電圧を出力端子に出力する電圧レベルシフト手段とを備え、前記出力電圧と前記定電圧とを比較し、その比較結果を増幅して前記増幅電圧を出力する差動増幅手段とを備え、前記差動増幅手段の増幅動作及び前記電圧レベルシフト手段のレベルシフト動作からなる出力電圧制御動作が機能して前記出力電圧は一定になるように制御され、前記出力端子と前記第２の電源との間に介挿され、前記制御電圧に基づく電流量で、前記出力端子と前記第２の電源との間に定電流を供給する定電流供給手段をさらに備え、前記定電流の電流量に基づき前記出力電圧は前記第２の電源電圧方向にレベルシフトされる。
【００２６】
また、請求項４記載の電圧発生回路のように、前記定電流供給手段が供給する定電流は、条件１）前記差動増幅手段及び前記電圧レベルシフト手段による前記出力電圧制御動作が機能して前記出力電圧の変動の抑制が可能な時には、前記定電流は前記出力電圧に影響を及ぼさないと、条件２）前記差動増幅手段及び前記電圧レベルシフト手段による前記出力電圧制御動作が機能せず前記出力電圧の変動の抑制が不可能な時には、前記定電流の電流量に基づき前記出力電圧が前記第２の電源電圧方向にレベルシフトされるとを共に満足するようにしてもよい。
【００２７】
また、請求項５記載の電圧発生回路のように、前記第１の電源と前記第２の電源電圧との間に直列に介挿される第１及び第２の負荷素子をさらに備え、前記第１の負荷素子と前記第２の負荷素子との接続点より得られる電圧が第２の制御電圧となり、前記出力端子と前記第２の電源との間に介挿され、前記第２の制御電圧に基づく電流量で、前記出力端子と前記第２の電源との間に第２の定電流を供給する第２の定電流供給手段をさらに備えてもよい。
【００２８】
また、請求項６記載の電圧発生回路のように、前記定電流供給手段の前記定電流及び前記第２の定電流供給手段の前記第２の定電流は、条件１及び条件２を下記のようにしたとき、条件１）前記差動増幅手段及び前記電圧レベルシフト手段による前記出力電圧制御動作が機能して前記出力電圧の変動の抑制が可能な時には、前記定電流及び前記第２の定電流は前記出力電圧に影響を及ぼさないと、条件２）前記差動増幅手段及び前記電圧レベルシフト手段による前記出力電圧制御動作が機能せず前記出力電圧の変動の抑制が不可能な時には、前記定電流の電流量及び前記第２の定電流の電流量に基づき前記出力電圧は第２の電源電圧方向にレベルシフトされるとを共に満足してもよい。
【００２９】
また、請求項７記載の電圧発生回路のように、前記制御電圧を受け、前記制御電圧の低周波成分を除去して前記定電流供給手段に与えるハイパスフィルタをさらに備えてもよい。
【００３０】
【発明の実施の形態】
＜実施の形態１＞
図１はこの発明の実施の形態１である電源回路の構成を示すブロック図である。
【００３１】
同図に示すように、負荷素子１１及び１２は電源ＶＣＣと電源ＶＳＳとの間に直列に接続される。そして、定電流供給手段であるＮＭＯＳトランジスタ２はそのソース電極は電源ＶＳＳに、ドレイン電極は降圧回路２７の出力端子（ＰＭＯＳトランジスタ３３のドレイン）に、ゲート電極は負荷素子１１と負荷素子１２の接続点Ｎ２にそれぞれ接続される。なお、他の部分の構成は、図１１で示した従来の電源回路２１の構成と同一であるためその説明を省略する。
【００３２】
電源回路１の負荷素子１１と負荷素子１２との接続点Ｎ２には、電源ＶＣＣと電源ＶＳＳとの間の電圧変動が反映された制御電圧がＮＭＯＳトランジスタ２のゲート電極に印加されるため、ＮＭＯＳトランジスタ２のドレイン電流により、電源ＶＣＣと電源ＶＳＳとの間の電圧が上昇したときは電源回路１の出力電圧ＶＤＤ２を大きく下げ、電源ＶＣＣと電源ＶＳＳとの間の電位差が低下したときは電源回路１の出力電圧ＶＤＤ２を小さく下げる働きがある。そして、ＮＭＯＳトランジスタ２のトランジスタサイズは下記の条件１及び条件２を満足するように設定される。
【００３３】
条件１）差動増幅回路２９の増幅動作及び降圧回路２７の降圧動作よりなる出力電圧制御動作が機能して出力電圧ＶＤＤ２の変動を抑制できる状態ではＮＭＯＳトランジスタ２のドレイン電流は出力電圧ＶＤＤ２の変動に影響を及ぼさない。
【００３４】
条件２）上記出力電圧制御動作が機能せず出力電圧ＶＤＤ２の変動を抑制することが不可能な状態のとき、ＮＭＯＳトランジスタ２のドレイン電流の電流量に基づき出力電圧ＶＤＤ２は（電源電圧ＶＳＳ方向にレベルシフト）降圧される。
【００３５】
このような構成において、電源ＶＣＣと電源ＶＳＳとの間の電位差の変動の周期が差動増幅回路２９による降圧回路２７の制御時間よりも長い場合、ＮＭＯＳトランジスタ２のトランジスタサイズは条件１を満足しているため、差動増幅回路２９及び降圧回路２７の出力電圧制御動作が強く機能して、出力電圧ＶＤＤ２の変動が確実に抑制される。
【００３６】
一方、電源ＶＣＣと電源ＶＳＳの間の電位差の変動の周期が差動増幅回路２９による降圧回路２７の制御時間に接近し、差動増幅回路２９及び降圧回路２７の出力電圧制御動作が機能せず、電源回路１の出力電圧ＶＤＤ２の変動を抑制することが不可能になった場合、ＮＭＯＳトランジスタ２のトランジスタサイズは条件２を満足しているため、ＮＭＯＳトランジスタ２のドレイン電流の電流量に基づき出力電圧ＶＤＤ２の降圧量が制御され、電源回路１の出力電圧ＶＤＤ２の変動が確実に抑制される。
【００３７】
また、負荷素子１１と負荷素子１２との接続点Ｎ２より得られる制御電圧を定電流供給手段であるＮＭＯＳトランジスタ２のゲート電極に印加している。この制御電圧は電源ＶＣＣと電源ＶＳＳの電源電圧の電位差の変動を速やかに反映した電圧となるため、差動増幅回路２９及び降圧回路２７による出力電圧制御動作が機能しないときには、上記電位差の変動周期が短い場合でも、ＮＭＯＳトランジスタ２のドレイン電流により確実に出力電圧の変動を抑制することができる。
【００３８】
図２は電源ＶＣＣと電源ＶＳＳ間の電圧変動の周波数を変化させていったときの、電源回路の出力電圧ＶＤＤ２の電圧変動の値を示したものであり、曲線Ｌ１は図１の構成の電源回路１でＰＭＯＳトランジスタ３３とＮＭＯＳトランジスタ２とのトランジスタサイズ比が５：４の場合の電圧変動、曲線Ｌ２は図１の構成の電源回路１でＰＭＯＳトランジスタ３３とＮＭＯＳトランジスタ２とのトランジスタサイズ比が１１：１０の場合の電圧変動、曲線Ｌ３は従来構成の電源回路２１による電圧変動を示している。
【００３９】
同図に示すように、図１で示した構成の電源回路１において、ＰＭＯＳトランジスタ３３とＮＭＯＳトランジスタ２とのトランジスタサイズ比が５：４の場合に、条件１及び条件２を共に満足して出力電圧ＶＤＤ２の抑制効果を最大限に発揮できていることがわかる。
【００４０】
このように、実施の形態１の電源回路１において、条件１及び条件２を満足するように、降圧回路２７のＰＭＯＳトランジスタ３３に対してトランジスタサイズが４／５のＮＭＯＳトランジスタ２を設けている。そして、負荷素子１１，１２の接続点Ｎ２から、電源ＶＣＣと電源ＶＳＳとの間の電位差の変動に速やかに反映した制御電圧を、ＮＭＯＳトランジスタ２のゲート電極に与えている。
【００４１】
その結果、電源ＶＣＣと電源ＶＳＳ間の電位差の変動が低周波領域にある場合は電源回路１の出力電圧ＶＤＤ２は従来の電源回路２１と同様の安定性を維持し、電源ＶＣＣと電源ＶＳＳ間の電位差の変動が高周波領域にあり、電源回路１の出力電圧変動がピークとなっている所では、ＮＭＯＳトランジスタ２のドレイン電流によって出力電圧の変動幅を抑制することができる。
【００４２】
なお、特開昭５９−１１０２２５では、降圧回路（図１１の降圧回路２７）をＰＭＯＳトランジスタで構成した場合のほかに、ＮＭＯＳトランジスタで構成した場合、ＮＰＮバイポーラトランジスタで構成した場合、ＰＮＰバイポーラトランジスタで構成した場合が示されているが、これは本発明の場合も同様で、降圧回路２７をＮＭＯＳトランジスタで構成した電源回路に負荷素子１１，１２とＮＭＯＳトランジスタ２を組み合わせた構成でも良く、また降圧回路２７をＮＰＮバイポーラトランジスタで構成した電源回路、ＰＮＰバイポーラトランジスタで構成した電源回路にそれぞれ負荷素子１１，１２とＮＭＯＳトランジスタ２を組み合わせた構成でも同様の効果を得ることができる。
【００４３】
＜実施の形態２＞
図３はこの発明の実施の形態２である電源回路の構成を示す回路図である。同図に示すように、定電圧発生回路１８をＭＯＳトランジスタと抵抗による、いわゆるスレッショルド・リファレンスド・バイアス回路で構成し、降圧回路２７の出力端子と電源ＶＳＳ間に挿入されたＮＭＯＳトランジスタ２のゲート電位は上記の定電圧発生回路２８から得ている。図１３の従来例で説明したＮＭＯＳトランジスタ４７，４８及び抵抗素子４９が、降圧回路２７の出力端子と電源ＶＳＳの間に追加されている。なお、降圧回路２７のＰＭＯＳトランジスタ３３、ＮＭＯＳトランジスタ２及びＮＭＯＳトランジスタ４８のトランジスタサイズ比は４：１：１である。このトランジスタサイズ比により実施の形態１で述べた条件１及び条件２を満足することができる。
【００４４】
図３において、定電流供給手段であるＮＭＯＳトランジスタ２はソース電極が電源ＶＳＳに、ドレイン電極が降圧回路２７の出力端子にそれぞれ接続される。そして、ＮＭＯＳトランジスタ４７のドレイン電極及びゲート電極、ＮＭＯＳトランジスタ４８のドレイン電極は降圧回路２７の出力端子に接続され、ＮＭＯＳトランジスタ４７のソース電極、ＮＭＯＳトランジスタ４８のゲート電極は抵抗素子４９の一方の端子に接続され、抵抗素子４９の他方端子とＮＭＯＳトランジスタ４８のソース電極は電源ＶＳＳに接続される。
【００４５】
定電圧発生回路１８は、ＰＭＯＳトランジスタ４，５、ＮＭＯＳトランジスタ６，７及び抵抗８で構成され、ＰＭＯＳトランジスタ４，５のソース電極は共に電源ＶＣＣと接続され、ＰＭＯＳトランジスタ４，５のゲート電極はＰＭＯＳトランジスタ４のドレイン電極及びＮＭＯＳトランジスタ６のドレイン電極に接続され、ＰＭＯＳトランジスタ５のドレイン電極はＮＭＯＳトランジスタ７のドレイン電極及びＮＭＯＳトランジスタ６のゲート電極と接続され、ＮＭＯＳトランジスタ６のソース電極とＮＭＯＳトランジスタ７のゲート電極は抵抗８の一端と接続され、抵抗８の他端とＮＭＯＳトランジスタ７のソース電極は電源ＶＳＳと接続されて、スレッショルド・リファレンスド・バイアス回路を形成している。
【００４６】
そして、ＰＭＯＳトランジスタ５のドレイン電極、ＮＭＯＳトランジスタ７のドレイン電極、ＮＭＯＳトランジスタ６のゲート電極の接続点Ｎ３より得られる電圧は定電圧Ｖ１８として差動増幅回路２９の（−）入力端子に印加され、ＰＭＯＳトランジスタ４のドレイン及びゲート電極、ＰＭＯＳトランジスタ５のゲート電極、ＮＭＯＳトランジスタ６のドレイン電極の接続点Ｎ４より得られる電圧は、制御電圧ＶＣ１８としてＮＭＯＳトランジスタ２のゲート電極に印加される。なお、その他の部分は図１３で示した電源回路２１と同様であるためその説明を省略する。
【００４７】
スレッショルド・リファレンスド・バイアス回路である定電圧発生回路１８では、ＰＭＯＳトランジスタ４とＰＭＯＳトランジスタ５とはカレントミラー回路を構成するため、抵抗８及びＮＭＯＳトランジスタ６のソース・ドレイン間を流れる電流と同じ電流がＮＭＯＳトランジスタ７のソース・ドレイン間にも流れる。
【００４８】
このため、電源ＶＣＣと電源ＶＳＳ間の電位差が変動した場合でも、ＮＭＯＳトランジスタ６を流れる電流が増加すれば、抵抗８の両端の電位差が上昇してＮＭＯＳトランジスタ７のソース・ドレイン間のインピーダンスを下げるために、ＮＭＯＳトランジスタ７のドレイン電圧は減少してＮＭＯＳトランジスタ６を流れる電流を減少させるように働き、逆にＮＭＯＳトランジスタ６を流れる電流が減少すれば、抵抗８の両端の電位差が低下してＮＭＯＳトランジスタ７のソース・ドレイン間のインピーダンスを上げるために、ＮＭＯＳトランジスタ７のドレイン電圧は上昇してＮＭＯＳトランジスタ６を流れる電流を増加させるように働くことにより、フィードバックがかかる。
【００４９】
以上の動作がなされる結果、定電圧発生回路１８の接続点Ｎ３から出力される定電圧Ｖ１８は、電源ＶＣＣと電源ＶＳＳ間の電圧変動によらず一定の電圧値となる。一方、定電圧発生回路１８の接続点Ｎ４から出力される制御電圧ＶＣ１８は、電源ＶＣＣと電源ＶＳＳ間の電圧変動がそのまま反映された電位となる。
【００５０】
しかも、スレッショルド・リファレンスド・バイアス回路内部でフィードバックがかかるのに要する時間は、差動増幅回路２９から降圧回路２７へ制御するのに要する時間よりも十分に短いため、電源ＶＣＣと電源ＶＳＳ間の電位差変動が周波数の高い変動であっても、制御電圧ＶＣ１８はその電圧変動を速やかに反映して変化する。
【００５１】
したがって、実施の形態２よる電源回路１３は、定電流回路のＮＭＯＳトランジスタ２及びＮＭＯＳトランジスタ４８のトランジスタサイズを上述した条件１及び条件２を満足するように設定することにより、実施の形態１による電源回路１と同様に、差動増幅回路２９及び降圧回路２７による出力電圧制御動作が機能せずに出力電圧ＶＤＤ２の変動を抑制することが不可能な状態になった場合には、ＮＭＯＳトランジスタ２のドレイン電流の変化が作用して、電源回路１３の出力電圧ＶＤＤ２の変動を抑制することができる。
【００５２】
さらに、実施の形態２の電源回路１３は、実施の形態１の電源回路１に比べて、実施の形態１のように電源ＶＣＣと電源ＶＳＳ間に挿入する負荷素子１１，１２が不要となるため、定電圧発生回路１８にスレッショルド・リファレンスド・バイアス回路を使用する場合、集積度及び消費電流を増加させることなく電源回路１３の出力電圧ＶＤＤ２の変動を抑制できるという利点を有する。
【００５３】
図４は電源ＶＣＣと電源ＶＳＳ間の電位差の変動の周波数を変化させていったときの、電源回路の出力電圧ＶＤＤ２の電圧変動の値を示したものであり、曲線Ｌ４は図３の構成の電源回路１３でＰＭＯＳトランジスタ３３とＮＭＯＳトランジスタ２とＮＭＯＳトランジスタ４８とのトランジスタサイズ比が４：１：１の場合の電圧変動、曲線Ｌ５は従来構成の電源回路２１による電圧変動を示している。
【００５４】
同図に示すように、図３で示した構成の実施の形態２の電源回路１３は従来に比べ、出力電圧ＶＤＤ２の抑制効果を十分に発揮できていることがわかる。
【００５５】
なお、実施の形態２の電源回路１３の場合、ＮＭＯＳトランジスタ４７，４８及び抵抗素子４９で構成された回路は、電源回路１３の出力電圧ＶＤＤ２をより安定にするために使用しているので、ＮＭＯＳトランジスタ４７，４８及び抵抗素子４９がないと、上述した効果が得られないというものではない。
【００５６】
また、実施の形態２の電源回路１３の場合も、実施の形態１の電源回路１と同様に、降圧回路２７をＮＭＯＳトランジスタで構成した電源回路、ＮＰＮバイポーラトランジスタで構成した電源回路、ＰＮＰバイポーラトランジスタで構成した電源回路に、ＮＭＯＳトランジスタ２とスレッショルド・リファレンスド・バイアス回路を組み合わせた構成をとっても同様の効果を奏する。
【００５７】
さらに、実施の形態２の電源回路１３では、定電圧発生回路１８としてスレッショルド・リファレンスド・バイアス回路を用いた場合を示したが、これに代わって、ＶＢＥ・リファレンスド・バイアス回路を用いたり、サーマルボルテージ・リファレンスド・カレントソース回路を用いたり、他の構成の定電圧発生回路を用いてもよい。ただし、ＮＭＯＳトランジスタ２のゲート電極に付与する制御電圧ＶＣ１８として、定電圧発生回路において電源ＶＣＣと電源ＶＳＳ間の電圧変動と同相の電圧変動が生じている電位点からとる必要がある。
【００５８】
図５はＶＢＥ・リファレンスド・バイアス回路の一例を示す回路図である。同図に示すように、ＰＭＯＳトランジスタ５３及びＰＭＯＳトランジスタ５４のソース電極は共に電源ＶＣＣに接続され、ＰＭＯＳトランジスタ５４のゲート電極はＰＭＯＳトランジスタ５４のドレイン電極及びＮＭＯＳトランジスタ５２のドレイン電極に接続される。ＮＭＯＳトランジスタ５２のソース電極は抵抗素子５６を介して電源ＶＳＳに接続され、ゲート電極はＮＭＯＳトランジスタ５１のドレイン電極及びゲート電極並びにＰＭＯＳトランジスタ５３のドレイン電極に接続される。また、ＰＮＰバイポーラトランジスタ５５のエミッタ電極はＮＭＯＳトランジスタ５１のソース電極に接続され、コレクタ電極及びベース電極は電源ＶＳＳに接続される。
【００５９】
このような構成において、ＰＭＯＳトランジスタ５３のドレイン電極とＮＭＯＳトランジスタ５１のドレイン電極との接続点Ｎ１１より得られる定電圧Ｖ１８′が差動増幅回路２９に印加され、ＰＭＯＳトランジスタ５４のドレイン電極とＮＭＯＳトランジスタ５２のドレイン電極との接続点Ｎ１２より得られる制御電圧ＶＣ１８′がＮＭＯＳトランジスタ２のゲート電極に付与される。
【００６０】
図６は、サーマルボルテージ・リファレンスド・カレントソース回路の一例を示す回路図である。同図に示すように、ＰＭＯＳトランジスタ５３及びＰＭＯＳトランジスタ５４のソース電極は共に電源ＶＣＣに接続され、ＰＭＯＳトランジスタ５４のゲート電極はＰＭＯＳトランジスタ５４のドレイン電極及びＮＭＯＳトランジスタ５２のドレイン電極に接続される。ＮＭＯＳトランジスタ５２のソース電極は抵抗素子５７を介してＰＮＰバイポーラトランジスタ５８のエミッタ電極に接続され、ゲート電極はＮＭＯＳトランジスタ５１のドレイン電極及びゲート電極並びにＰＭＯＳトランジスタ５３のドレイン電極に接続される。また、ＰＮＰバイポーラトランジスタ５５のエミッタ電極はＮＭＯＳトランジスタ５１のソース電極に接続され、コレクタ電極及びベース電極は電源ＶＳＳに接続され、ＰＮＰバイポーラトランジスタ５８のコレクタ電極及びベース電極は電源ＶＳＳに接続される。
【００６１】
このような構成において、ＰＭＯＳトランジスタ５３のドレイン電極とＮＭＯＳトランジスタ５１のドレイン電極との接続点Ｎ２１より得られる定電圧Ｖ１８′′が差動増幅回路２９に印加され、ＰＭＯＳトランジスタ５４のドレイン電極とＮＭＯＳトランジスタ５２のドレイン電極との接続点Ｎ２２より得られる制御電圧ＶＣ１８′′がＮＭＯＳトランジスタ２のゲート電極に付与される。
【００６２】
＜実施の形態３＞
図７はこの発明の実施の形態３である電源回路の構成を示す回路図である。同図に示すように、実施の形態３の電源回路１４は、ＮＭＯＳトランジスタ１０２とＮＭＯＳトランジスタ２０２とを共に定電流回路として用いた構成である。すなわち、降圧回路２７の出力端子（ＰＭＯＳトランジスタ３３のドレイン）と電源ＶＳＳと間に、定電流供給手段であるＮＭＯＳトランジスタ１０２及び２０２がそれぞれ介挿される。そして、ＮＭＯＳトランジスタ１０２のゲート電極は、定電圧発生回路１８から制御電圧ＶＣ１８を受け、ＮＭＯＳトランジスタ２０２のゲート電極は、電源ＶＣＣと電源ＶＳＳの間に直列に接続された負荷素子１１と負荷素子１２との接続点Ｎ２に接続されている。
【００６３】
なお、ＰＭＯＳトランジスタ３３、ＮＭＯＳトランジスタ１０２及びＮＭＯＳトランジスタ２０２のトランジスタサイズ比は５：２：２である。このトランジスタサイズ比により実施の形態１で述べた条件１及び条件２を満足することができる。
【００６４】
実施の形態３の電源回路１４は、電源ＶＣＣと電源ＶＳＳとの間の電位差の変動に対し、負荷素子１１と負荷素子１２の接続点Ｎ２の電位はほぼ同相で変動するが、定電圧発生回路１８においてＮＭＯＳトランジスタ１０２のゲート電極に与える制御電圧ＶＣ１８は、定電圧発生回路１８の内部にフィードバック回路が存在するため、電源ＶＣＣと電源ＶＳＳ間の電圧変動より若干遅れた位相で変動する。従って、２つのＮＭＯＳトランジスタ１０２と２０２はお互いに異なる位相で、電源回路の出力電圧ＶＤＤ２に作用するため、電源電圧変動の低周波領域において出力電圧変動の抑制力を効果的に発揮することができる。
【００６５】
図８は電源ＶＣＣと電源ＶＳＳ間の電位差の変動の周波数を変化させていったときの、電源回路の出力電圧ＶＤＤ２の電圧変動の値を示したものであり、曲線Ｌ６は実施の形態３の電源回路１４の電圧変動、曲線Ｌ７はＮＭＯＳトランジスタ１０２のみによる場合（ＰＭＯＳトランジスタ３３とＮＭＯＳトランジスタ１０２とのトランジスタサイズ比は５：４）の電圧変動、曲線Ｌ８はＮＭＯＳトランジスタ２０２のみによる場合（ＰＭＯＳトランジスタ３３とＮＭＯＳトランジスタ２０２とのトランジスタサイズ比は５：４）の電圧変動を示している。
【００６６】
同図に示すように、実施の形態３の電源回路１４による出力電圧ＶＤＤ２の変動Ｌ６は、他の２つの変動Ｌ７，Ｌ８に比べて、電源電圧変動が低周波領域にある場合において出力電圧ＶＤＤ２の変動の抑制効果を最大限に発揮できていることがわかる。
【００６７】
このように、実施の形態３の電源回路１４は、ＮＭＯＳトランジスタ１０２とＮＭＯＳトランジスタ２０２とを組み合わせて定電流回路を構成することにより、特に電源電圧変動が低周波領域にある場合において出力電圧ＶＤＤ２の変動の抑制を効果的に行うことができる。
【００６８】
＜実施の形態４＞
図９はこの発明の実施の形態４による電源回路の構成を示す回路図である。同図に示すように、定電圧発生回路１８の制御電圧ＶＣ１８をハイパスフィルタ９を介してＮＭＯＳトランジスタ２のゲート電極に与える。ハイパスフィルタ９は予め設定された周波数よりも高い周波数のみを通過させるフィルタリング処理を制御電圧ＶＣ１８に対して施す。他の構成は図３で示した実施の形態２の電源回路１３と同様である。
【００６９】
実施の形態４の電源回路１５の場合、ハイパスフィルタ９が通過させ始める周波数を、電源回路１５の出力電圧ＶＤＤ２の変動幅が増加し始める周波数に設定することにより、電源ＶＣＣと電源ＶＳＳ間の電圧変動が低周波の時の電源回路１５の出力変動は従来と同じにでき、かつ電源ＶＣＣと電源ＶＳＳ間の電圧変動が高周波となって電源回路の出力電圧変動がピークとなっている時のみを、抑制することができる。
【００７０】
しかも、実施の形態４の電源回路１５は、実施の形態２の電源回路１３及び実施の形態３の電源回路１４の場合と異なり、電源ＶＣＣと電源ＶＳＳ間の電位差の変動が低周波領域にある場合、ＮＭＯＳトランジスタ２（実施の形態３ではＮＭＯＳトランジスタ１０２）は作用しないので、ＮＭＯＳトランジスタ２の電流変化量を大きくすることができる。
【００７１】
したがって、実施の形態２の効果に加え、ＮＭＯＳトランジスタ２のトランジスタサイズを大きくして、電源回路１５の出力電圧変動がピークとなっている時の抑制を強くすることができるという効果も奏する。
【００７２】
【発明の効果】
以上説明したように、この発明における請求項１記載の電圧発生回路の定電流供給手段の供給する定電流は、差動増幅手段及び電圧レベルシフト手段による出力電圧制御動作が機能して出力電圧の変動の抑制が可能な時には、定電流は出力電圧に影響を及ぼさないという条件１と、差動増幅手段及び電圧レベルシフト手段による出力電圧制御動作が機能せず出力電圧の変動の抑制が不可能な時には、定電流の電流量に基づき出力電圧は第２の電源電圧方向にレベルシフトされるという条件２とを満足している。
【００７３】
したがって、第１及び第２の電源電圧の電位差の変動の周期が比較的長く差動増幅手段及び電圧レベルシフト手段による出力電圧制御動作が機能する場合、上記出力電圧制御動作により出力電圧の変動の抑制が行われ、第１及び第２の電源電圧の電位差の変動の周期が比較的短く差動増幅手段及び電圧レベルシフト手段による出力電圧制御動作が機能しない場合、定電流の電流量に基づき出力電圧が第２の電源電圧方向にレベルシフトされることにより、出力電圧の変動の抑制が行われる。
【００７４】
その結果、請求項１記載の電圧発生回路は、第１及び第２の電源電圧の電位差の変動の周期の長短に関係なく、常に出力電圧の変動を確実に抑制することができる。
【００７５】
請求項２記載の電圧発生回路は、第１の電源と第２の電源電圧との間に介挿され、互いに直列に接続される第１の負荷素子と第２の負荷素子との接続点より得られる電圧を定電流供給手段の制御電圧としている。
【００７６】
この制御電圧は第１及び第２の電源電圧の電位差の変動を速やかに反映した電圧となるため、差動増幅手段及び電圧レベルシフト手段による出力電圧制御動作が機能しないときには、上記電位差の変動周期が短い場合でも、定電流供給手段の供給する定電流により確実に出力電圧の変動を抑制することができる。
【００７７】
この発明における請求項３記載の電圧発生回路の定電流供給手段は、定電圧発生手段から受ける制御電圧に基づく電流量で、出力端子と第２の電源との間に定電流を供給している。
【００７８】
したがって、請求項３記載の電圧発生回路は、差動増幅手段及び電圧レベルシフト手段による出力電圧制御動作を機能させる、あるいは定電流供給手段の供給する定電流の電流量を制御して出力電圧を第２の電源電圧方向にレベルシフトさせることにより、出力電圧の変動を確実に抑制することができる。
【００７９】
この際、定電圧発生手段から制御電圧を発生させることができるため、制御電圧発生用の手段を新たに設けないで済む分、集積度、消費電力を抑えることができる。
【００８０】
また、請求項４記載の電圧発生回路の定電流供給手段が供給する定電流は、差動増幅手段及び電圧レベルシフト手段による出力電圧制御動作が機能して出力電圧の変動の抑制が可能な時には、定電流は出力電圧に影響を及ぼさないという条件１と、差動増幅手段及び電圧レベルシフト手段による出力電圧制御動作が機能せず出力電圧の変動の抑制が不可能な時には、定電流の電流量に基づき出力電圧は第２の電源電圧方向にレベルシフトされるという条件２とを満足する。
【００８１】
したがって、第１及び第２の電源電圧の電位差の変動の周期が比較的長く差動増幅手段及び電圧レベルシフト手段による出力電圧制御動作が機能する場合、上記出力電圧制御動作により出力電圧の変動の抑制が行われ、第１及び第２の電源電圧の電位差の変動の周期が比較的短く差動増幅手段及び電圧レベルシフト手段による出力電圧制御動作が機能しない場合、定電流の電流量に基づき出力電圧が第２の電源電圧方向にレベルシフトされて出力電圧の変動の抑制が行われる。
【００８２】
その結果、請求項４記載の電圧発生回路は、第１及び第２の電源電圧の電位差の変動の周期の長短に関係なく、常に出力電圧の変動を確実に抑制することができる。
【００８３】
また、請求項５記載の電圧発生回路の第２の定電流供給手段は、出力端子と第２の電源との間に介挿され、第２の制御電圧に基づく電流量で、出力端子と第２の電源との間に第２の定電流を供給し、上記第２の制御電圧は、第１の電源と第２の電源電圧との間に直列に介挿される第１及び第２の負荷素子との接続点より得られる電圧である。
【００８４】
第２の制御電圧は第１及び第２の電源電圧の電位差の変動を速やかに反映した電圧となるため、差動増幅手段及び電圧レベルシフト手段による出力電圧制御動作が機能しないときには、上記電位差の変動周期が短い場合でも、第２の定電流供給手段の供給する定電流により確実に出力電圧の変動を抑制することができる。
【００８５】
請求項６記載の電圧発生回路の差動増幅手段及び電圧レベルシフト手段による出力電圧制御動作が機能して出力電圧の変動の抑制が可能な時には、定電流及び第２の定電流は出力電圧に影響を及ぼさないという条件１と、差動増幅手段及び電圧レベルシフト手段による出力電圧制御動作が機能せず出力電圧の変動の抑制が不可能な時には、定電流の電流量及び第２の定電流の電流量に基づき出力電圧は第２の電源電圧方向にレベルシフトするという条件２とを満足している。
【００８６】
したがって、第１及び第２の電源電圧の電位差の変動の周期が比較的長く差動増幅手段及び電圧レベルシフト手段による出力電圧制御動作が機能する場合、上記出力電圧制御動作により出力電圧の変動の抑制が行われ、第１及び第２の電源電圧の電位差の変動の周期が比較的短く差動増幅手段及び電圧レベルシフト手段による出力電圧制御動作が機能しない場合、定電流及び第２の定電流の電流量に基づき出力電圧が第２の電源電圧方向にレベルシフトされることにより、出力電圧の変動の抑制が行われる。
【００８７】
その結果、請求項６記載の電圧発生回路は、第１及び第２の電源電圧の電位差の変動の周期の長短に関係なく、常に出力電圧の変動を確実に抑制することができる。
【００８８】
請求項７記載の電圧発生回路におけるハイパスフィルタは、制御電圧の低周波成分を除去して定電流供給手段に与えるため、第１及び第２の電源電圧の電位差の変動の周期が比較的長い低周波領域にあり、差動増幅手段及び電圧レベルシフト手段による出力電圧制御動作が機能する場合、定電流供給手段の定電流を一定にして出力電圧に全く影響を及ぼさないようにすることができる。
【００８９】
その結果、第１及び第２の電源電圧の電位差の変動の周期が比較的短い高周波領域にある場合にのみ適するように、定電流供給手段の定電流の電流変化量を設定することができるため、第１及び第２の電源電圧の電位差の変動の高周波領域に対して、電圧変動抑制効果をより一層発揮させることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１の電源回路の構成を示す回路図である。
【図２】実施の形態１の電圧変動効果を示すグラフである。
【図３】この発明の実施の形態２の電源回路の構成を示す回路図である。
【図４】実施の形態２の電圧変動効果を示すグラフである。
【図５】この発明の実施の形態２の電源回路の他の構成の一部を示す回路図である。
【図６】この発明の実施の形態２の電源回路の他の構成の一部を示す回路図である。
【図７】この発明の実施の形態３の電源回路の構成を示す回路図である。
【図８】実施の形態３の電圧変動効果を示すグラフである。
【図９】この発明の実施の形態４の電源回路の構成を示す回路図である。
【図１０】電源回路を有する従来の半導体集積回路の構成を示す説明図である。
【図１１】従来の電源回路の構成を示す回路図である。
【図１２】図１１の差動増幅回路の内部構成の一例を示す回路図である。
【図１３】図１１の電源回路の構成の他の例を示す回路図である。
【符号の説明】
２，１０２，２０２ ＮＭＯＳトランジスタ、９ ハイパスフィルタ、１１，１２ 負荷素子、１８ 定電圧発生回路。
Claims (7)
- 第１及び第２の電源電圧を供給する第１及び第２の電源と、前記第１の電源電圧と前記第２の電源電圧との間の定電圧を発生する定電圧発生手段と、
増幅電圧に基づき、前記第１の電源電圧を前記第２の電源電圧方向にレベルシフトさせて出力電圧を出力端子に出力する電圧レベルシフト手段と、
前記出力電圧と前記定電圧とを比較し、その比較結果を増幅して前記増幅電圧を出力する差動増幅手段とを備え、前記差動増幅手段の増幅動作及び前記電圧レベルシフト手段のレベルシフト動作からなる出力電圧制御動作が機能すると前記出力電圧は一定になるように制御され、
前記出力端子と前記第２の電源との間に介挿され、前記第１及び第２の電源電圧の電位差の変動に関連した制御電圧に基づく電流量で、前記出力端子と前記第２の電源との間に定電流を供給する定電流供給手段をさらに備え、
前記定電流供給手段が供給する前記定電流は、条件１及び条件２を下記のようにしたとき、
条件１）前記差動増幅手段及び前記電圧レベルシフト手段による前記出力電圧制御動作が機能して前記出力電圧の変動の抑制が可能な時には、前記定電流は前記出力電圧に影響を及ぼさない。
条件２）前記差動増幅手段及び前記電圧レベルシフト手段による前記出力電圧制御動作が機能せず前記出力電圧の変動の抑制が不可能な時には、前記定電流の電流量に基づき前記出力電圧は前記第２の電源電圧方向にレベルシフトされる。上記条件１及び条件２を共に満足することを特徴とする、
電圧発生回路。 - 前記第１の電源と前記第２の電源電圧との間に介挿され、互いに直列に接続される第１及び第２の負荷素子をさらに備え、
前記第１の負荷素子と前記第２の負荷素子との接続点より得られる電圧が前記制御電圧として前記定電流供給手段に付与されることを特徴とする、
請求項１記載の電圧発生回路。 - 第１及び第２の電源電圧を供給する第１及び第２の電源と、前記第１の電源電圧と前記第２の電源電圧との間の定電圧を発生するとともに、前記第１の電源電圧と前記第２の電源電圧との電位差に関連した制御電圧を発生する定電圧発生手段と、
増幅電圧に基づき、前記第１の電源電圧を前記第２の電源電圧方向にレベルシフトさせて出力電圧を出力端子に出力する電圧レベルシフト手段とを備え、
前記出力電圧と前記定電圧とを比較し、その比較結果を増幅して前記増幅電圧を出力する差動増幅手段とを備え、前記差動増幅手段の増幅動作及び前記電圧レベルシフト手段のレベルシフト動作からなる出力電圧制御動作が機能して前記出力電圧は一定になるように制御され、
前記出力端子と前記第２の電源との間に介挿され、前記制御電圧に基づく電流量で、前記出力端子と前記第２の電源との間に定電流を供給する定電流供給手段をさらに備え、前記定電流の電流量に基づき前記出力電圧は前記第２の電源電圧方向にレベルシフトされる、
電圧発生回路。 - 前記定電流供給手段が供給する定電流は、条件１及び条件２を下記のようにしたとき、
条件１）前記差動増幅手段及び前記電圧レベルシフト手段による前記出力電圧制御動作が機能して前記出力電圧の変動の抑制が可能な時には、前記定電流は前記出力電圧に影響を及ぼさない。
条件２）前記差動増幅手段及び前記電圧レベルシフト手段による前記出力電圧制御動作が機能せず前記出力電圧の変動の抑制が不可能な時には、前記定電流の電流量に基づき前記出力電圧が前記第２の電源電圧方向にレベルシフトされる。上記条件１及び条件２を共に満足することを特徴とする、
請求項３記載の電圧発生回路。 - 前記第１の電源と前記第２の電源電圧との間に直列に介挿される第１及び第２の負荷素子をさらに備え、前記第１の負荷素子と前記第２の負荷素子との接続点より得られる電圧が第２の制御電圧となり、
前記出力端子と前記第２の電源との間に介挿され、前記第２の制御電圧に基づく電流量で、前記出力端子と前記第２の電源との間に第２の定電流を供給する第２の定電流供給手段をさらに備える、
請求項３記載の電圧発生回路。 - 前記定電流供給手段の前記定電流及び前記第２の定電流供給手段の前記第２の定電流は、条件１及び条件２を下記のようにしたとき、
条件１）前記差動増幅手段及び前記電圧レベルシフト手段による前記出力電圧制御動作が機能して前記出力電圧の変動の抑制が可能な時には、前記定電流及び前記第２の定電流は前記出力電圧に影響を及ぼさない。
条件２）前記差動増幅手段及び前記電圧レベルシフト手段による前記出力電圧制御動作が機能せず前記出力電圧の変動の抑制が不可能な時には、前記定電流の電流量及び前記第２の定電流の電流量に基づき前記出力電圧は第２の電源電圧方向にレベルシフトされる。
上記条件１及び条件２を共に満足することを特徴とする、
請求項５記載の電圧発生回路。 - 前記制御電圧を受け、前記制御電圧の低周波成分を除去して前記定電流供給手段に与えるハイパスフィルタをさらに備える、
請求項３記載の電圧発生回路。
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