KR100291846B1

KR100291846B1 - 전원보조회로

Info

Publication number: KR100291846B1
Application number: KR1019980013397A
Authority: KR
Inventors: 이사무 고바야시; 슈이치 사이토; 하지메 사토
Original assignee: 아끼쿠사 나오유끼; 후지쯔 가부시키가이샤
Priority date: 1997-10-17
Filing date: 1998-04-15
Publication date: 2001-06-01
Also published as: TW421801B; JPH11120771A; US6459329B1; US20020180514A1; KR19990036466A; JP3768659B2

Abstract

내부 전원 보조 회로는 전원 발생 회로에 전류를 공급한다. 펄스 신호 발생 회로는 입력 신호를 수신하여 제1 제어 신호를 출력한다. 드라이버 회로는 펄스 신호 발생 회로에 접속되어 제1 제어 신호, 외부 공급 전압 및 소오스 전압을 수신하고 구동 펄스 신호를 발생시킨다. 전류 공급 드라이버 회로는 구동 펄스 신호와 외부 공급 전압을 수신하여 전원 발생 회로에 공급 전류를 출력한다. 게이트 전압 조정 회로는 드라이버 회로에 접속되어 기준 전압을 수신하고 소오스 전압을 발생시킨다. 게이트 전압 조정 회로는 소오스 전압을 기준 전압과 정합되도록 하여, 전원 발생 회로에 제공된 전류가 소정값을 초과하지 않도록 한다.

Description

전원 보조 회로{POWER SUPPLY AUXILIARY CIRCUIT}

본 발명은 반도체 집적 회로 장치내의 내부 전원 발생 회로에 전류를 공급하는 내부 전원 보조 회로에 관한 것으로서, 특히 내부 전원 보조 회로의 전류 소비가 증가하는 것을 방지하는 회로에 관한 것이다.

반도체 집적 회로 장치의 높은 집적도와 내부 소자들의 소형화로 인하여 트랜지스터의 내압(耐壓; withstand voltage)이 감소하고 있다. 이러한 관점에서, 반도체 집적 회로 장치는 외부 전원 전압을 받아서 내부 전원 전압을 제공하는 내부 전원 발생 회로를 구비하게 되었다. 예컨대, DRAM 이 포함된 반도체 집적 회로 장치내의 감지 증폭기가 동작을 개시하는 경우, 내부 전원의 전류 용량은 감소하게 된다. 그러므로 반도체 집적 회로 장치는 외부 전원으로부터 전력을 공급받아 내부 전원 발생 회로에 전류를 공급하는 내부 전원 보조 회로를 구비하게 된다.

도 1은 종래의 내부 전원 보조 회로(20)를 나타낸 회로도이다. 그 내부 전원 보조 회로(20)는 펄스-스위칭 방식의 조정 회로이며, 펄스 신호 발생 회로(21), 드라이버 구동 회로(22) 및 전류 공급 드라이버(23)를 구비한다.

상기 펄스 신호 발생 회로(21)는 NAND 게이트(24a∼24c) 및 인버터(25a∼25f)를 구비한다. 이 펄스 신호 발생 회로(21)는 로우-레벨의 입력 신호를 수신하여 로우-레벨인 제어 신호 Ps 를 출력하며, 하이-레벨의 입력 신호를 수신하여 NAND 게이트(24a∼24c) 및 인버터(25a∼25f)의 동작 지연 시간 동안 하이 레벨 제어 신호 Ps 를 출력한다.

상기 드라이버-구동 회로(22)는 PMOS 및 NMOS 트랜지스터(TP1 및 TN1)로 구성된 CMOS 인버터를 포함한다. 이 CMOS 인버터는 제어 신호 Ps 를 수신하여 전류 공급 드라이버(23)에 구동 펄스 신호 Pgate 를 제공한다.

상기 전류 공급 드라이버(23)는 PMOS 트랜지스터(TP2)를 포함하는데, 이 트랜지스터의 소오스는 외부 전원 전압 Vcc 를 수신하고, 게이트는 구동 펄스 신호 Pgate 를 수신하며, 드레인은 내부 전원 발생 회로(19)의 전류 공급 단자에 접속되어 있다.

예컨대, DRAM 의 감지 증폭기가 동작을 개시할 때, 내부 전원 발생 회로(19)로부터 부하에 과도한 전류가 공급된다. 이 때, 하이-레벨의 입력 신호가 내부 전원 보조 회로(20)에 공급되며, 펄스 신호 발생 회로(21)는 소정의 주기 동안 하이-레벨 제어 신호 Ps 를 출력한다. 하이-레벨 제어 신호 Ps 에 응답하여, 드라이버 구동 회로(22)는 로우-레벨[접지(GND) 레벨]의 구동 펄스 신호 Pgate 를 출력한다. 로우-레벨 구동 펄스 신호 Pgate 에 응답하여, 전류 공급 드라이버(23)의 PMOS 트랜지스터(TP2)는 온으로 되어 내부 전원 발생 회로(19)에 공급 전류 Is 를 공급하게 된다.

PMOS 트랜지스터(TP2)는 외부 전원 전압 Vcc 가 로우-레벨인 경우에도, 내부 전원 발생 회로(19)에 충분한 공급 전류 Is 를 공급하기에 충분히 큰 싸이즈를 갖는다. 높은 외부 공급 전압 Vcc 가 PMOS 트랜지스터(TP2)에 공급되는 경우, 도 2에 도시된 바와 같이 PMOS 트랜지스터(TP2)로부터 과잉 공급 전류 Is 가 출력되어 전류 소비가 증가하게 된다.

따라서, 본 발명의 목적은 전류 소비의 증가를 방지하는 내부 전원 보조 회로를 구비한 반도체 집적 회로 장치를 제공하는데 있다.

도 1은 종래의 내부 전원 보조 회로를 도시한 회로도.

도 2는 도 1에 나타낸 내부 전원 보조 회로에 대한 동작 파형도.

도 3은 본 발명을 구현하는 내부 전원 보조 회로의 개략도.

도 4는 본 발명의 제1 실시예에 따른 내부 전원 보조 회로의 회로도.

도 5는 도 4에 나타낸 내부 전원 보조 회로에 기준 전압을 공급하는 기준 전압 발생 회로를 도시한 회로도.

도 6은 외부 공급 전압 및 기준 전압의 증가 비율을 나타낸 그래프.

도 7은 도 4에 도시한 내부 전원 보조 회로에 대한 동작 파형도.

도 8은 본 발명의 제2 실시예에 따른 내부 전원 보조 회로의 회로도.

〈도면의 주요 부분에 대한 부호의 설명〉

100 : 출력 트랜지스터

200 ; 레벨 조정 회로

300 : 내부 전원 보조 회로

Vcc : 외부 전원 전압

Is : 공급 전류

P : 제어 신호

간단히 말해서, 본 발명은 출력 트랜지스터와, 제어 신호에 따라 출력 트랜지스터를 구동시키는 구동 신호를 출력하는 구동 회로와, 구동 신호에 응답하여 제1 공급 전압에 따른 전류를 출력하는 출력 트랜지스터와, 구동 회로에 접속되어 제1 공급 전압에서의 변화에 따라 구동 신호의 전압을 조정하는 레벨 조정 회로를 구비하는 반도체 집적 회로 장치를 제공한다.

본 발명은 공급 전압을 수신하여 기준 전압 출력 단자로부터 기준 전압을 출력하는 기준 전압 발생 회로를 구비한다. 상기 기준 전압 발생 회로는 정전압(constant voltage)을 수신하여 제1 출력 단자로부터 정전압인 출력 전압을 출력하는 제1 차동 증폭기와, 공급 전압을 분할하여 제1 분할 전압을 생성하는 제1 전압 분할 회로와, 기준 전압 출력 단자와 제1 출력 단자 사이에 접속되며 기준 전압과 출력 전압 사이의 전위차를 분할하여 제2 분할 전압을 생성하는 제2 전압 분할 회로와, 제1 및 제2 전압 분할 회로로부터 제1 및 제2 분할 전압을 수신하고 기준 전압을 기준 전압 출력 단자에 제공함으로써 제2 분할 전압이 제1 분할 전압과 동일하게 되는 제2 차동 증폭기를 포함한다.

본 발명은 전원 발생 회로에 전류를 공급하는 전원 보조 회로를 제공한다. 이 전원 보조 회로는 입력 신호를 수신하여 이 수신된 입력 신호로부터 제1 제어 신호를 발생하는 펄스 신호 발생 회로와, 이 펄스 신호 발생 회로에 접속되어 펄스 신호 발생 회로로부터 제공된 제1 제어 신호와, 외부 공급 전압 및 소오스 전압을 수신하여 구동 펄스 신호를 발생시키는 드라이버 구동 회로와, 상기 구동 펄스 신호와 외부 공급 전압을 수신하는 드라이버 구동 회로에 접속되어 전원 발생 회로에 공급 전류를 출력하는 전류 공급 구동 회로와, 기준 전압을 생성하는 기준 전압 발생 회로와, 상기 드라이버 구동 회로와 기준 전압 발생 회로에 접속되고 기준 전압을 수신하여 소오스 전압을 생성하며 이 소오스 전압을 기준 전압과 정합시키는 게이트 전압 조정 회로를 구비한다.

본 발명은 외부 전원 공급 라인과 내부 전원 공급 라인 사이에 위치하며 게이트 전극을 갖는 트랜지스터와, 상기 게이트 전극에 동작 가능하게 접속되고 제1 노드 및 제2 노드 사이에 배치되며 펄스 신호에 응답하여 상기 트랜지스터를 제어하는 구동 회로와, 외부 전원 공급 전압을 수신하고 상기 제1 및 제2 노드중 하나에 동작 가능하게 접속되며 상기 외부 전원 공급 전압의 전위에 응답하여 제1 및 제2 노드 중 하나에서의 전위를 제어하는 레벨 제어 회로를 구비하는 반도체 메모리 장치를 제공한다.

본 발명의 전술한 내용과, 기타의 목적 및 특징은 본 발명에 관한 기술분야의 당업자가 첨부 도면을 참조하여 발명의 아래 설명을 고찰해 보면 더욱 명확해질 것이다.

첨부 도면에서, 동일한 부호는 동일 소자를 나타낸다. 도 3은 본 발명에 따른 내부 전원 보조 회로(300)를 나타낸 블록도이다. 이 내부 전원 보조 회로(300)는 레벨 조정 회로(200)와 출력 트랜지스터(100)를 구비한다. 레벨 조정 회로(200)는 외부 공급 전압 Vcc 의 값에 따라 제어 신호 P 의 전압을 조정하고 조정 제어 신호 P' 를 출력한다. 출력 트랜지스터(100)는 조정 제어 신호 P' 를 수신하여 보급(補給;supplement) 전류 Is 를 출력한다.

도 4는 본 발명의 제1 실시예에 따른 내부 전원 보조 회로(10)를 나타낸 회로도이다. 내부 전원 보조 회로(10)는 펄스 신호 발생 회로(21), 드라이버 구동 회로(22), 전류 공급 드라이버(23), 게이트 전압 조정 회로(11) 및 기준 전압 발생 회로(13)로 구성되어 있다. 게이트 전압 조정 회로(11)는 드라이버 구동 회로(22)에 있는 NMOS 트랜지스터(TN1)의 소오스 전압이 기준 전압 Vref 와 정합되도록 동작한다. 게이트 전압 조정 회로(11)는 4개의 NMOS 트랜지스터 TN2∼TN5 와, 3개의 PMOS 트랜지스터 TP3,TP4 및 TP5 와, 하나의 저항 R1 을 구비한다. 기준 전압 발생 회로(13)는 외부 공급 전압 Vcc 가 증가함에 따라 소정 비율로 변하는 기준 전압 Vref (도 6 참조)를 발생하고, 기준 전압 Vref 를 게이트 전압 조정 회로(11)에 제공한다.

게이트 전압 조정 회로(11)의 NMOS 트랜지스터 TN2 와 저항 R1 은 외부 공급 전압 Vcc 와 접지 GND 사이에 직렬로 접속되어 있으며, NMOS 트랜지스터 TN2 와 저항 R1 사이에는 NMOS 트랜지스터 TN1 의 소오스에 접속된 노드 N1 이 있다. 저항 R1 은 트랜지스터 TN2 의 온(ON) 저항값 보다 높은 저항값을 갖는 것이 바람직하다. NMOS 트랜지스터 TN2 는 NMOS 트랜지스터 TN5 를 통해 접지 GND 에 접속된 게이트를 갖는다.

PMOS 트랜지스터 TP3 는 노드 N1 에 접속된 게이트와, NMOS 트랜지스터 TN3 를 통해 접지 GND 에 접속된 드레인과, PMOS 트랜지스터 TP5 를 통해 외부 공급 전압 Vcc 를 수신하는 소오스를 갖는다.

PMOS 트랜지스터 TP4 는 기준 전압 발생 회로(13)가 생성한 기준 전압 Vref 를 수신하는 게이트와, NMOS 트랜지스터 TN4 를 통해 접지 GND 에 접속된 드레인과, PMOS 트랜지스터 TP5 를 통해 외부 공급 전압 Vcc 를 수신하는 소오스를 갖는다. PMOS 트랜지스터 TP5 는 외부 회로 유닛(도시 안됨)으로부터 인에이블 신호 en 를 수신하고 스위치 회로로서의 기능을 한다.

NMOS 트랜지스터 TN3 및 TN4 는 NMOS 트랜지스터 TN3 의 드레인에 함께 접속되어 있다. NMOS 트랜지스터 TN3 및 TN4 는 커런트 미러 회로(12)를 형성한다. PMOS 트랜지스터 TP4 와 NMOS 트랜지스터 TN4 의 사이에 있는 노드 N2 는 NMOS 트랜지스터 TN5 를 통해 접지 GND 에 접속되어 있다. NMOS 트랜지스터 TN5 는 인에이블 신호 en 를 수신하는 게이트를 갖는다.

PMOS 트랜지스터 TP3 및 TP4 와, 커런트 미러 회로(12)는 커런트 미러 유형의 차동 증폭기(20)를 형성한다. 차동 증폭기(20)의 비반전 입력 단자는 PMOS 트랜지스터 TP3 의 게이트이며, 반전 입력 단자는 PMOS 트랜지스터 TP4 의 게이트이고, 출력 단자는 노드 N2 이다. 노드 N2 는 NMOS 트랜지스터 TN2 의 게이트에 접속된다. NMOS 트랜지스터 TN2 와 저항 R1 은 차동 증폭기의 출력 단(output stage)을 형성한다.

로우-레벨의 인에이블 신호 en 에 따라 PMOS 트랜지스터 TP5 는 온으로 되고, NMOS 트랜지스터 TN5 는 오프로 될 때, 게이트 전압 조정 회로(11)가 인에이블 된다.

노드 N1 에서의 전압이 기준 전압 Vref 보다 낮은 경우, PMOS 트랜지스터 TP3 의 드레인 전류는 증가하고, PMOS 트랜지스터 TP4 드레인 전류는 감소한다. 따라서, NMOS 트랜지스터 TN3 및 TN4 의 드레인 전류는 감소하게 된다. 그 결과 노드 N2 에서의 전압은 강하하여 NMOS 트랜지스터 TN2 의 드레인 전류를 감소시키게 된다. 이로 인해, 노드 N1 에서의 전압이 상승하게 된다.

노드 N1 에서의 전압이 기준 전압 Vref 보다 높은 경우, PMOS 트랜지스터 TP3 의 드레인 전류는 감소하고, PMOS 트랜지스터 TP4 의 드레인 전류는 증가한다. 그 결과 NMOS 트랜지스터 TN3 및 TN4 의 드레인 전류가 감소한다. 결과적으로 노드 N2 에서의 전압이 상승하고 NMOS 트랜지스터 TN2 의 드레인 전류가 증가하게 된다. 이로써 노드 N1 에서의 전압이 감소된다.

본 발명의 실시예에 따른 내부 전원 보조 회로(10)에 있어서, 드라이버 구동 회로(22)는 구동 펄스 신호 Pgate 를 출력하는데, 이 구동 펄스 신호는 펄스 신호 발생 회로(21)로부터 출력된 하이-레벨 제어 신호 Ps 에 따라 NMOS 트랜지스터 TN1 의 소오스 전압(즉, 노드 N1 에서의 전압)의 레벨을 갖게 된다.

이 때, 게이트 전압 조정 회로(11)는 노드 N1 에서의 전압이 기준 전압 Vref 와 부합하도록 동작한다. 다시 말해서, 게이트 전압 조정 회로(11)는 외부 공급 전압 Vcc 소정의 전압보다 낮은 경우 노드 N1 에서의 전압을 접지 레벨로 설정하고, 외부 공급 전압 Vcc 가 소정의 전압 이상으로 상승하는 경우 노드 N1 에서의 전압을 상승시키게 된다. 이러한 노드 N1 에서의 전압 상승으로 인해, 구동 펄스 신호 Pgate (도 7 참조)는 드라이버 구동 회로(122)로부터 PMOS 트랜지스터 TP2 에 공급된 접지 레벨 보다 높은 레벨을 갖게 된다. 결론적으로, PMOS 트랜지스터 TP2 의 게이트 및 소오스 사이의 전위차는 더 작아지게 된다. 이로써, PMOS 트랜지스터 TP2 가 온으로 되는 경우 과도한 공급 전류 Is 의 제공을 효과적으로 방지함으로서, 전류 소비가 증가하는 것을 방지할 수 있다.

게다가, PMOS 트랜지스터 TP5 를 스위치 회로로 제공함으로써 NMOS 트랜지스터 TN5 에 의해 게이트 전압 조정 회로(11)는 전류가 내부 전원 발생 회로(19)에 제공되는 경우에만 인에이블 신호 en 에 의해 인에이블 될 수 있다. 이것은 게이트 전압 조정 회로(11)내에 형성된 차동 증폭기(20)의 동작에 의해 전류 소비가 증가하는 것을 방지할 수 있다.

도 5는 기준 전압 발생 회로(13)를 나타낸 회로도이다. 이 기준 전압 발생 회로(13)는 제1 및 제2 커런트 미러형 차동 증폭기(14,15)와, 4개의 저항 R3, R4, R5 및 R7 과, 2개의 PMOS 트랜지스터 TP8, TP11 을 구비한다.

제1 커런트 미러 유형의 차동 증폭기(14)는 2개의 PMOS 트랜지스터 TP9, TP10 을 구비하여 차동 증폭기를 형성하고, 2개의 NMOS 트랜지스터 TN10, TN11 을 구비하여 커런트 미러 회로를 형성한다. 저항 R6 과 NMOS 트랜지스터 TN9 는 출력단을 형성하고, 외부 전압 Vcc 와 접지 GND 사이에 직렬로 접속된다. 저항 R6 과 NMOS 트랜지스터 TN9 사이에 있는 노드 N5 는 2개의 저항 R3, R7 을 통해 노드 N3 (즉, 기준 전압 발생 회로(13)의 출력 단자)에 접속되며, 저항 R7 을 통해 제2 차동 증폭기(15)의 비반전 입력 단자(즉, PMOS 트랜지스터 TP6 의 게이트)에 접속된다. 노드 N5 는 제1 차동 증폭기(14)의 비반전 입력 단자(즉, PMOS 트랜지스터 TP9 의 게이트)에 접속된다. 그러므로 노드 N3 및 N5 에서의 전압은 저항 R3 및 R7 에 의해 분할되고, 그 결과의 전압이 PMOS 트랜지스터 TP6 의 게이트(비반전 입력 단자)에 제공된다. 일정한 전압 값을 갖는 제1 기준 전압 Vref1 는 제1 차동 증폭기(14)의 반전 입력 단자(즉, PMOS 트랜지스터 TP10 의 게이트)에 제공된다.

PMOS 트랜지스터 TP9 및 TP10 은 PMOS 트랜지스터 TP11 을 통해 외부 공급 전압 Vcc 를 수신하는 소오스를 가지며, 스위치 회로로서의 기능을 한다. PMOS 트랜지스터 TP11 은 접지 GND 에 접속된 게이트를 갖는다. 차동 증폭기(14)의 출력 단자(또는 PMOS 트랜지스터 TP10 과 NMOS 트랜지스터 TN11 사이의 노드 N6)는 NMOS 트랜지스터 TN9 의 게이트에 접속된다.

제2 전류 미러 유형의 차동 증폭기(15)는 PMOS 트랜지스터 TP6 및 TP7 을 구비하여 차동 증폭기를 형성하며, 2개의 NMOS 트랜지스터 TN7 및 TN8 을 구비하여 전류 미러 회로를 형성한다.

저항 R2 와 NMOS 트랜지스터 TN6 는 출력단을 형성하며, 외부 공급 전압 Vcc 와 접지 GND 사이에 직렬로 접속된다. 저항 R2 는 트랜지스터 TN6 의 온 저항보다 높은 것이 바람직하다. 저항 R2 와 NMOS 트랜지스터 TN6 사이에 있는 노드는 노드 N3 에 접속되며, 저항 R3 를 통해 제2 차동 증폭기(15)의 비반전 입력 단자(PMOS 트랜지스터 TP6 의 게이트)에 접속된다. 그러므로 노드 N3 에서의 전압(즉, 기준 전압 Vref)은 제1 및 제2 기준 전압 Vref1 및 Vref2 와 일치하게 된다.

외부 공급 전압 Vcc 가 소정의 전압 값 d 보다 큰 값을 갖는 경우, 제2 기준 전압 Vref2 는 상승하여 제1 기준 전압 Vref1 보다 더 높게 된다. 이 때, PMOS 트랜지스터 TP6 의 게이트 전압은 노드 N5 에서의 전압보다 크게 된다. 결론적으로, 제2 차동 증폭기(15)는 저항 R3 에서의 전압을 강하시킴으로써 노드 N3 에서의 전압을 PMOS 트랜지스터 TP6 의 게이트 전압(즉, 제2 기준 전압 Vref2)보다 더 높게 한다. 그러므로 제2 기준 전압 Vref2 보다 더 높은 기준 전압 Vref 가 노드 N3 로부터 출력된다.

외부 공급 전압 Vcc 의 값이 소정의 전압 값 d 보다 낮은 경우, 제2 기준 전압 Vref2 는 제1 기준 전압 Vref1 보다 더 낮게 된다. 이 때, PMOS 트랜지스터 TP6 의 게이트 전압은 노드 N5 에서의 전압보다 작게 된다. 결론적으로, 제2 차동 증폭기(15)는 저항 R3 에서의 전압을 강하시킴으로써 노드 N3 에서의 전압을 PMOS 트랜지스터 TP6 의 게이트 전압보다 낮게 된다. 그러므로 제2 기준 전압 Vref2 보다 더 낮은 기준 전압 Vref 가 노드 N3 로부터 출력된다.

도 6에 도시된 외부 공급 전압 Vcc 의 변화에 대한 기준 전압 Vref 에서의 변화 비율(기준 전압 Vref 의 경사도)은 저항 R3∼R5, R7 의 저항값을 변화시킴에 따라 변화될 수 있다. 저항값을 변화시킴으로써, 기준 전압 Vref 의 설정이 용이해진다. 기준 전압 Vref 의 경사도를 설정함으로써, 전류 소비의 증가가 외부 공급 전압 Vcc 에서의 변화에 따라 가능한 많이 방지하는 것이 바람직하다.

본 발명이 비록 일부 특정 실시예에 대해서만 설명되었지만 적절한 변경을 가하여 다른 태양으로도 실시 가능하다. 즉, 첨부된 청구범위의 개념과 범위는 본 명세서에 개시된 실시예에만 한정되지 않는다. 특히, 본 발명은 다음과 같은 형태로 구현될 수 있다는 것을 알 수 있을 것이다. 예를 들어, 접지 GND 에 접속된 게이트를 갖는 PMOS 트랜지스터 TP12 는 도 8에 도시된 저항 R1 대신에 사용될 수 있다. 이와 마찬가지로, 기준 전압 발생 회로(13)에 있는 저항 R2 및 R6 은 전류 공급 드라이버(23)에 있는 PMOS 트랜지스터 TP2 대신에 사용될 수 있다. 이러한 경우에 있어서, 펄스 신호 발생 회로(21)와 게이트 전압 조정 회로(11)는 NMOS 트랜지스터 또는 바이폴라 트랜지스터의 동작을 정합시키기 위해 적절히 변경될 수 있다.

그러므로, 지금까지 본 발명을 양호한 실시예로서 설명하였지만, 본 발명은 상기 실시예에 의해 한정되는 것이 아니고 후기되는 특허청구의 범위에 의해 정의되는 것으로 한다.

상기 기술된 바와 같이, 본 발명에 의하면, 외부로부터 공급된 외부 전원 전압의 전압값에 관계없이 내부 전원에 안정된 보급 전류를 공급하여 소비 전류를 저감시키는 내부 전원 보조 회로를 구비한 반도체 집적 회로 장치를 제공할 수 있다.

Claims

출력 트랜지스터와,

제어 신호에 따라 상기 출력 트랜지스터를 구동시키는 구동 신호를 출력 하는 구동 회로와,

상기 구동 회로에 접속되어 상기 제1 공급 전압의 변화에 따라 구동 신호의 전압을 조정하는 레벨 조정 회로를 구비하고,

상기 출력 트랜지스터는 상기 구동 신호에 따라 제1 공급 전압에 기초한 전류를 출력하는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항에 있어서, 상기 출력 트랜지스터는 상기 구동 신호를 수신하는 제어 단자와 제1 공급 전압용 공급 단자를 갖는 MOS 트랜지스터를 구비하며,

상기 레벨 조정 회로는 상기 구동 신호의 전압을 조절하여 상기 MOS 트랜지스터의 제어 단자와 공급 단자 사이의 전위차가 상기 제1 공급 전압의 변화에 의한 증가를 방지하는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항에 있어서, 상기 구동 회로는 제1 공급 전압, 제2 공급 전압을 수신하는 CMOS 인버터를 구비하며, 상기 레벨 조정 회로는 상기 제1 공급 전압에서의 변화에 따라 제2 공급 전압을 변경시킴으로써 상기 구동 신호의 전압을 조정하는 것을 특징으로 하는 반도체 집적 회로 장치.
제3항에 있어서, 상기 레벨 조정 회로는,

상기 제1 공급 전압에서의 변화에 따라 기준 전압을 발생시키는 기준 전압 발생 회로와,

상기 기준 전압 발생기로부터 기준 전압을 수신하여 상기 기준 전압과 동일한 제1 공급 전압을 상기 CMOS 인버터에 공급하는 차동 증폭기를 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
제4항에 있어서, 상기 차동 증폭기는 MOS 트랜지스터를 갖춘 상기 제1 공급 전압용 출력 단을 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
제4항에 있어서, 상기 기준 전압 발생 회로는 상기 제1 공급 전압을 분할하 여 분할 전압을 생성하는 전압 분할 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
제4항에 있어서, 상기 차동 증폭기에 접속되고 인에이블 신호에 응답하여 상기 차동 증폭기를 인에이블시키는 스위치 회로를 더 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
공급 전압을 수신하고 기준 전압 출력 단자로부터 기준 전압을 출력하는 기준 전압 발생 회로에 있어서,

정전압을 수신하여 이 정전압과 동일한 출력 전압을 제1 출력 단자로부터 출력시키는 제1 차동 증폭기와,

상기 공급 전압을 분할하여 제1 분할 전압을 생성하는 제1 전압 분할 회로와,

상기 기준 전압 출력 단자와 제1 출력 단자 사이에 접속되고, 상기 기준 전압과 출력 전압 사이의 전위차를 분할하여 제2 분할 전압을 생성하는 제2 전압 분할 회로와,

상기 제1 및 제2 전압 분할 회로로부터 제1 및 제2 분할 전압을 수신하고, 상기 제2 분할 전압이 상기 제1 분할 전압과 실질적으로 동일하게 동작함으로써 상기 기준 전압을 기준 전압 출력 단자에 공급하는 제2 차동 증폭기를 구비하는 것을 특징으로 하는 기준 전압 발생 회로.
제8항에 있어서, 상기 제1 및 제2 차동 증폭기 중 하나에 접속되고, 인에이블 신호에 응답하여 접속된 차동 증폭기를 인에이블시키는 스위치 회로를 더 구비하는 것을 특징으로 하는 기준 전압 발생 회로.
전원 발생 회로에 전류를 공급하는 전원 보조 회로에 있어서,

입력 신호를 수신하여 이 입력 신호로부터 제1 제어 신호를 발생시키는 펄스 신호 발생 회로와,

상기 펄스 신호 발생 회로에 접속되어 이 펄스 신호 발생 회로로부터 제공된 제1 제어 신호, 외부 공급 전압 및 소오스 전압을 수신하여 구동 펄스 신호를 발생시키는 드라이버 구동 회로와,

상기 구동 펄스 신호와 외부 공급 전압을 수신하는 드라이버 구동 회로에 접속되어 상기 전원 발생 회로에 공급 전류를 출력하는 전류 공급 드라이버 회로와,

기준 전압을 생성하는 기준 전압 발생 회로와,

상기 드라이버 구동 회로와 기준 전압 발생 회로에 접속되어 기준 전압을 수신하고 소오스 전압을 생성하여 이 소오스 전압이 상기 기준 전압과 정합되도록 하는 게이트 전압 조정 회로를 구비하는 것을 특징으로 하는 전원 보조 회로.
제10항에 있어서, 상기 기준 전압은 외부 공급 전압이 상승함에 따라 미리 정해진 비율만큼 변하는 것을 특징으로 하는 전원 보조 회로.
제10항에 있어서, 상기 게이트 전압 조정 회로는,

반전 입력 단자와 비반전 입력 단자를 갖는 차동 증폭 회로와,

상기 차동 증폭 회로에 접속된 전류 미러 회로와,

상기 차동 증폭기에 접속된 출력단 회로를 구비하며,

상기 반전 입력 단자는 기준 전압 발생 회로로부터 기준 전압을 수신하고, 상기 비반전 입력 단자는 드라이버 구동 회로 및 출력단 회로의 노드에 접속되는 것을 특징으로 하는 전원 보조 회로.
제12항에 있어서, 상기 게이트 전압 조정 회로는 외부 공급 전압이 미리 정해진 값보다 작을 때 상기 출력단 회로의 노드 전압을 접지 레벨로 설정하며, 상기 외부 공급 전압이 미리 정해진 값보다 클 때는 상기 출력단 회로의 노드에서의 전압을 상승시키는 것을 특징으로 하는 전원 보조 회로.
제10항에 있어서, 상기 전류 공급 드라이버 회로는 상기 드라이버 구동 회로에 접속되어 구동 펄스 신호를 수신하는 게이트, 외부 공급 전압이 입력되는 소오스 및 전원 발생 회로의 전류 공급 단자에 접속된 드레인을 구비하는 것을 특징으로 하는 전원 보조 회로.
제10항에 있어서, 상기 드라이버 구동 회로는 CMOS 인버터를 구비하는 것을 특징으로 하는 전원 보조 회로.
제15항에 있어서, 상기 CMOS 인버터는,

상기 펄스 신호 발생 회로에 접속되어 제1 제어 신호를 수신하는 게이트, 외부 공급 전압을 수신하는 소오스 및 드레인을 갖는 PMOS 트랜지스터와,

상기 PMOS 트랜지스터의 드레인에 접속된 드레인, 상기 펄스 신호 발생 회로에 접속되어 제1 제어 신호를 수신하는 게이트 및 상기 게이트 전압 조정 회로에 접속되어 소오스 전압을 수신하는 소오스를 갖는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 전원 보조 회로.
제10항에 있어서, 상기 기준 전압 발생 회로는,

반전 및 비반전 입력을 갖는 차동 증폭기를 형성하는 2개의 PMOS 트랜지스터, 전류 미러를 형성하는 2개의 NMOS 트랜지스터, 출력 단을 형성하는 제3 NMOS 트랜지스터와 직렬로 접속된 저항으로 이루어진 제1 전류 미러형 차동 증폭기와,

반전 및 비반전 입력을 갖는 차동 증폭기를 형성하는 2개의 PMOS 트랜지스터, 전류 미러를 형성하는 2개의 NMOS 트랜지스터, 출력 단을 형성하는 저항과 제3 NMOS 트랜지스터로 이루어진 제2 전류 미러형 차동 증폭기를 포함하는 것을 특징으로 하는 전원 보조 회로.
제17항에 있어서, 정전압 값을 갖는 제1 기준 전압은 상기 제1 전류 미러형 차동 증폭기의 반전 입력에 공급되고, 제2 기준 전압은 상기 제2 전류 미러형 차동 증폭기의 반전 입력에 공급되며,

상기 기준 전압 발생 회로는 상기 외부 공급 전압과 접지 사이에 직렬로 접속된 제1 및 제2 저항을 더 포함하고,

상기 제1 및 제2 저항 사이에 있는 노드는 상기 제2 전류 미러형 차동 증폭기의 반전 입력에 제2 기준 전압을 공급하는 것을 특징으로 하는 전원 보조 회로.
제17항에 있어서, 상기 제1 전류 미러형 차동 증폭기의 비반전 입력은 상기 제1 전류 미러형 차동 증폭기의 출력단의 저항과 트랜지스터 사이에 있는 노드에 접속되고, 제1 저항에 의해 상기 제2 전류 미러형 차동 증폭기의 비반전 입력에 접속되며, 상기 제1 저항과 이 제1 저항에 직렬로 접속된 제2 저항에 의해 상기 제2 전류 미러형 차동 증폭기의 출력 단의 트랜지스터와 저항 사이에 있는 노드에 접속된 것을 특징으로 하는 전원 보조 회로.
외부 전원 공급 라인과 내부 전원 공급 라인 사이에 위치하며 게이트 전극을 갖는 트랜지스터와,

상기 게이트 전극에 동작 가능하게 접속되고 제1 노드 및 제2 노드 사이에 배치되어 펄스 신호에 응답하여 상기 트랜지스터를 제어하는 구동 회로와,

외부 전원 공급 전압을 수신하며, 상기 제1 및 제2 노드 중 하나에 동작 가능하게 접속되고 상기 외부 전원 공급 전압의 전위에 따라 제1 및 제2 노드 중 하나에서의 전위를 제어하는 레벨 제어 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.