JP3147079B2 - 半導体回路 - Google Patents
半導体回路Info
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- JP3147079B2 JP3147079B2 JP10300498A JP10300498A JP3147079B2 JP 3147079 B2 JP3147079 B2 JP 3147079B2 JP 10300498 A JP10300498 A JP 10300498A JP 10300498 A JP10300498 A JP 10300498A JP 3147079 B2 JP3147079 B2 JP 3147079B2
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Automation & Control Theory (AREA)
- Amplifiers (AREA)
- Logic Circuits (AREA)
- Control Of Electrical Variables (AREA)
- Electronic Switches (AREA)
- Direct Current Feeding And Distribution (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、動作バイアス電流
を供給する半導体回路において、特にスタンバイ状態時
には電流の供給をやめ、スタンバイ状態から動作状態に
復旧する際に復旧時間を短くするため、一時的に電流供
給を増加したバイアスを行う半導体回路に関する。
を供給する半導体回路において、特にスタンバイ状態時
には電流の供給をやめ、スタンバイ状態から動作状態に
復旧する際に復旧時間を短くするため、一時的に電流供
給を増加したバイアスを行う半導体回路に関する。
【０００２】
【従来の技術】従来より、一定の基準電流をバイアスと
して動作されるアナログ回路は数多く提供されている
が、このような回路では、動作状態ではほぼ一定の電流
を消費するが、スタンバイ時に電流をバイアスし続ける
と無駄な電流を消費することになる。この無駄な電流を
削減するためには、スタンバイ時に電流のバイアスをス
トップし、再び動作を開始する時に電流供給を再開すれ
ばよい。しかし、システムの性能向上の要求から、スタ
ンバイ状態から動作状態への復帰時間の短縮が必要とさ
れており、この場合には電流供給再開から目標電流値に
達するまでの時間を短縮することが必要となる。
して動作されるアナログ回路は数多く提供されている
が、このような回路では、動作状態ではほぼ一定の電流
を消費するが、スタンバイ時に電流をバイアスし続ける
と無駄な電流を消費することになる。この無駄な電流を
削減するためには、スタンバイ時に電流のバイアスをス
トップし、再び動作を開始する時に電流供給を再開すれ
ばよい。しかし、システムの性能向上の要求から、スタ
ンバイ状態から動作状態への復帰時間の短縮が必要とさ
れており、この場合には電流供給再開から目標電流値に
達するまでの時間を短縮することが必要となる。
【０００３】例えば、このようなスタンバイ状態から動
作状態の復帰時間の短縮が要求される従来例の回路の一
例を図５に示す。定電流発生回路Ｉ１は、基準となる定
電流ＩＳＴＤを発生し、接点ＶＳＴＤからＮチャネルト
ランジスタＮ１に供給する。ＮチャネルトランジスタＮ
１はソースをＧＮＤに接続し、ゲートとドレインを接点
ＶＳＴＤに短絡しており、ソースをＧＮＤに接続したＮ
チャネルトランジスタＮ２とで電流ミラー回路を構成し
ている。したがって、ＮチャネルトランジスタＮ１とＮ
２のゲート幅、ゲート長が等しければ、電流ＩＳＴＤ＝
ＩＭＩＲＲとなる。ＮチャネルトランジスタＮ１とＮ２
のサイズ比を変えることでＩＭＩＲＲの値は変えること
ができる。また、前記ＮチャネルトランジスタＮ２はド
レインを信号ＳＴＢＹで制御されるＮチャネルトランズ
スタＮ３とＰチャネルトランジスタＰ３からなるトラン
スファスイッチを介して、ＰチャネルトランジスタＰ２
のドレイン、接点ＶＳｏｕｒｃｅと接続される。前記Ｐ
チャネルトランジスタＰ２はソースを電源に接続し、ド
レインとゲートを接点ＶＳｏｕｒｃｅに短絡しており、
ソースを電源に接続したＰチャネルトランジスタＰ３と
で電流ミラー回路を構成している。なお、前記Ｐチャネ
ルトランジスタＰ２の電流ＩＭＩＲＲとＰチャネルトラ
ンジスタＰ３の電流ＩＢｉａｓは、両トランジスタＰ２
とＰ３のサイズ比を変えることで変更できる。前記Ｐチ
ャネルトランジスタＰ３はドレインの接点ＶＢｉａｓを
ＮチャネルトランジスタＮ５のドレインに接続し、この
ＮチャネルトランジスタＮ５はソースをＧＮＤに接続
し、ゲートとドレインを接点ＶＢｉａｓに短絡してい
る。
作状態の復帰時間の短縮が要求される従来例の回路の一
例を図５に示す。定電流発生回路Ｉ１は、基準となる定
電流ＩＳＴＤを発生し、接点ＶＳＴＤからＮチャネルト
ランジスタＮ１に供給する。ＮチャネルトランジスタＮ
１はソースをＧＮＤに接続し、ゲートとドレインを接点
ＶＳＴＤに短絡しており、ソースをＧＮＤに接続したＮ
チャネルトランジスタＮ２とで電流ミラー回路を構成し
ている。したがって、ＮチャネルトランジスタＮ１とＮ
２のゲート幅、ゲート長が等しければ、電流ＩＳＴＤ＝
ＩＭＩＲＲとなる。ＮチャネルトランジスタＮ１とＮ２
のサイズ比を変えることでＩＭＩＲＲの値は変えること
ができる。また、前記ＮチャネルトランジスタＮ２はド
レインを信号ＳＴＢＹで制御されるＮチャネルトランズ
スタＮ３とＰチャネルトランジスタＰ３からなるトラン
スファスイッチを介して、ＰチャネルトランジスタＰ２
のドレイン、接点ＶＳｏｕｒｃｅと接続される。前記Ｐ
チャネルトランジスタＰ２はソースを電源に接続し、ド
レインとゲートを接点ＶＳｏｕｒｃｅに短絡しており、
ソースを電源に接続したＰチャネルトランジスタＰ３と
で電流ミラー回路を構成している。なお、前記Ｐチャネ
ルトランジスタＰ２の電流ＩＭＩＲＲとＰチャネルトラ
ンジスタＰ３の電流ＩＢｉａｓは、両トランジスタＰ２
とＰ３のサイズ比を変えることで変更できる。前記Ｐチ
ャネルトランジスタＰ３はドレインの接点ＶＢｉａｓを
ＮチャネルトランジスタＮ５のドレインに接続し、この
ＮチャネルトランジスタＮ５はソースをＧＮＤに接続
し、ゲートとドレインを接点ＶＢｉａｓに短絡してい
る。
【０００４】回路Ｌ１〜Ｌｎはアンプなどのように、バ
イアス電流によって動作する回路であり、回路構成は任
意である。例えば、回路Ｌ１〜Ｌｎの回路例として図８
の回路が採用されており、この回路は抵抗を使った差動
入出力アンプの回路図である。一組の数十〜数百ｍＶの
振幅の相補入力ＩＮ，ＩＮＢと、入力トランジスタＴＩ
Ｎ，ＴＩＮＢ、二つの抵抗素子Ｒ，ＲＢを持ち、数百ｍ
Ｖの振幅の相補出力ＯＵＴ，ＯＵＴＢとして出力する。
なお、ここでは図５に示されるＮチャネルトランジスタ
からなる電流供給トランジスタＴＡＩＬ１〜ｎを含んだ
ものとして記載されている。前記ＴＡＩＬはゲートに入
力される信号ＶＢｉａｓのレベルにより電流値を制御さ
れるが、ＶＢｉａｓのレベルが低い場合、電流量が不足
し、出力ＯＵＴ，ＯＵＴＢの振幅が小さくなり所望のゲ
インが得られなくなる。逆に、ＶＢｉａｓのレベルが高
い場合、コモンモード接点ＣＯＭＮの電位が低くなり、
想定したＩＮ，ＩＮＢの振幅レベルでは入力トランジス
タＴＩＮ，ＴＩＮＢが両方オン状態となり出力ＯＵＴ，
ＯＵＴＢの振幅電圧域がずれたり、最悪、差動アンプと
して動作しなくなる可能性がある。いずれの場合にも小
振幅のＩＮ，ＩＮＢを検出、増幅する回路の目的に対
し、感度の劣化を招くため、ＶＢｉａｓのレベルの制御
は大変重要となる。
イアス電流によって動作する回路であり、回路構成は任
意である。例えば、回路Ｌ１〜Ｌｎの回路例として図８
の回路が採用されており、この回路は抵抗を使った差動
入出力アンプの回路図である。一組の数十〜数百ｍＶの
振幅の相補入力ＩＮ，ＩＮＢと、入力トランジスタＴＩ
Ｎ，ＴＩＮＢ、二つの抵抗素子Ｒ，ＲＢを持ち、数百ｍ
Ｖの振幅の相補出力ＯＵＴ，ＯＵＴＢとして出力する。
なお、ここでは図５に示されるＮチャネルトランジスタ
からなる電流供給トランジスタＴＡＩＬ１〜ｎを含んだ
ものとして記載されている。前記ＴＡＩＬはゲートに入
力される信号ＶＢｉａｓのレベルにより電流値を制御さ
れるが、ＶＢｉａｓのレベルが低い場合、電流量が不足
し、出力ＯＵＴ，ＯＵＴＢの振幅が小さくなり所望のゲ
インが得られなくなる。逆に、ＶＢｉａｓのレベルが高
い場合、コモンモード接点ＣＯＭＮの電位が低くなり、
想定したＩＮ，ＩＮＢの振幅レベルでは入力トランジス
タＴＩＮ，ＴＩＮＢが両方オン状態となり出力ＯＵＴ，
ＯＵＴＢの振幅電圧域がずれたり、最悪、差動アンプと
して動作しなくなる可能性がある。いずれの場合にも小
振幅のＩＮ，ＩＮＢを検出、増幅する回路の目的に対
し、感度の劣化を招くため、ＶＢｉａｓのレベルの制御
は大変重要となる。
【０００５】図５に示したように、前記回路Ｌ１〜Ｌｎ
は、電流源としてソースをＧＮＤに接続したＮチャネル
トランジスタＴＡＩＬ１〜ｎを含んでおり、これらＴＡ
ＩＬ１〜ｎそれぞれはＮチャネルトランジスタＮ５と電
流ミラー回路を構成している。Ｎチャネルトランジスタ
Ｎ５の電流ＩＢｉａｓとＴＡＩＬ１〜ｎの電流ＩＬｏｃ
ａｌ１〜ｎの比率は、ＮチャネルトランジスタＮ５とＴ
ＡＩＬ１〜ｎのサイズ比を変えることで変更できる。通
常、スタンバイモードでの消費電流を小さくするため、
ＩＳＴＤ，ＩＭＩＲＲは数十μＡ程度の小さな値とし、
ＩＢｉａｓやＩＬｏｃａｌを大きくするように各トラン
ジスタのサイズを設定する。また、Ｐチャネルトランジ
スタＰ６はソースを電源に、ドレインを接点ＶＳｏｕｒ
ｃｅに接続され、ゲートをインバータＩＮＶ１により反
転したＳＴＢＹ信号が入力している。Ｎチャネルトラン
ジスタＮ８はソースをＧＮＤに、ドレインを接点ＶＢｉ
ａｓに接続されゲートにＳＴＢＹ信号が入力される。
は、電流源としてソースをＧＮＤに接続したＮチャネル
トランジスタＴＡＩＬ１〜ｎを含んでおり、これらＴＡ
ＩＬ１〜ｎそれぞれはＮチャネルトランジスタＮ５と電
流ミラー回路を構成している。Ｎチャネルトランジスタ
Ｎ５の電流ＩＢｉａｓとＴＡＩＬ１〜ｎの電流ＩＬｏｃ
ａｌ１〜ｎの比率は、ＮチャネルトランジスタＮ５とＴ
ＡＩＬ１〜ｎのサイズ比を変えることで変更できる。通
常、スタンバイモードでの消費電流を小さくするため、
ＩＳＴＤ，ＩＭＩＲＲは数十μＡ程度の小さな値とし、
ＩＢｉａｓやＩＬｏｃａｌを大きくするように各トラン
ジスタのサイズを設定する。また、Ｐチャネルトランジ
スタＰ６はソースを電源に、ドレインを接点ＶＳｏｕｒ
ｃｅに接続され、ゲートをインバータＩＮＶ１により反
転したＳＴＢＹ信号が入力している。Ｎチャネルトラン
ジスタＮ８はソースをＧＮＤに、ドレインを接点ＶＢｉ
ａｓに接続されゲートにＳＴＢＹ信号が入力される。
【０００６】さらに、ＮチャネルトランジスタＮ４とパ
ルス発生回路ＰＧＥＮで、スタンバイ状態からの復帰時
間短縮のため、一時的に電流を増加する復帰時間高速化
回路を構成している。前記ＮチャネルトランジスタＮ４
はソースをＧＮＤに、ドレインをＶＳｏｕｒｃｅに接続
し、ゲートをパルス発生回路ＰＧＥＮの出力接点Ｐｕｍ
ｐに接続されており、パルス発生回路ＰＧＥＮの出力パ
ルスにより制御される。前記パルス発生回路ＰＧＥＮは
ＳＴＢＹ信号が入力し、ＳＴＢＹ信号が“Ｈ”から
“Ｌ”に変化した後一定時間だけＨレベルのパルスを出
力するよう構成されている。図７にパルス発生回路ＰＧ
ＥＮの回路例を示す。このパルス発生回路ＰＧＥＮは、
インバータＩＮＶ、ノア回路ＮＯＲ、遅延回路Ｄｅｌａ
ｙからなり、ＳＴＢＹ信号がＨからＬレベルに変化した
ときだけ遅延回路ＤｅｌａｙとインバータＩＮＶの遅延
分のＨレベルのパルスを発生する。パルスの幅は遅延回
路Ｄｅｌａｙの遅延を変更することで調整可能である。
ルス発生回路ＰＧＥＮで、スタンバイ状態からの復帰時
間短縮のため、一時的に電流を増加する復帰時間高速化
回路を構成している。前記ＮチャネルトランジスタＮ４
はソースをＧＮＤに、ドレインをＶＳｏｕｒｃｅに接続
し、ゲートをパルス発生回路ＰＧＥＮの出力接点Ｐｕｍ
ｐに接続されており、パルス発生回路ＰＧＥＮの出力パ
ルスにより制御される。前記パルス発生回路ＰＧＥＮは
ＳＴＢＹ信号が入力し、ＳＴＢＹ信号が“Ｈ”から
“Ｌ”に変化した後一定時間だけＨレベルのパルスを出
力するよう構成されている。図７にパルス発生回路ＰＧ
ＥＮの回路例を示す。このパルス発生回路ＰＧＥＮは、
インバータＩＮＶ、ノア回路ＮＯＲ、遅延回路Ｄｅｌａ
ｙからなり、ＳＴＢＹ信号がＨからＬレベルに変化した
ときだけ遅延回路ＤｅｌａｙとインバータＩＮＶの遅延
分のＨレベルのパルスを発生する。パルスの幅は遅延回
路Ｄｅｌａｙの遅延を変更することで調整可能である。
【０００７】次に、従来例の動作について説明する。ス
タンバイ状態では、ＳＴＢＹ信号がＨレベルであり、Ｎ
３，Ｐ１はオフに、Ｎ８，Ｐ６はそれぞれオン状態にな
っている。これにより、接点ＶＳｏｕｒｃｅはＨレベル
でありＰ２，Ｐ３は電流ＩＭＩＲＲ、及びＩＢｉａｓは
ゼロである。また接点ＶＢＩＡＳはＬレベルであり、Ｎ
５，ＴＡＩＬ１〜ｎはオフし、電流ＩＬｏｃａｌ１〜ｎ
もゼロであり、基準となる電流ＩＳＴＤ以外がゼロにな
るため、回路全体の消費電流を小さな値にできる。この
とき接点ＰｕｍｐはＬレベルであり、Ｎ４はオフ状態に
ある。
タンバイ状態では、ＳＴＢＹ信号がＨレベルであり、Ｎ
３，Ｐ１はオフに、Ｎ８，Ｐ６はそれぞれオン状態にな
っている。これにより、接点ＶＳｏｕｒｃｅはＨレベル
でありＰ２，Ｐ３は電流ＩＭＩＲＲ、及びＩＢｉａｓは
ゼロである。また接点ＶＢＩＡＳはＬレベルであり、Ｎ
５，ＴＡＩＬ１〜ｎはオフし、電流ＩＬｏｃａｌ１〜ｎ
もゼロであり、基準となる電流ＩＳＴＤ以外がゼロにな
るため、回路全体の消費電流を小さな値にできる。この
とき接点ＰｕｍｐはＬレベルであり、Ｎ４はオフ状態に
ある。
【０００８】動作状態では、ＳＴＢＹ信号がＬレベルで
あり、Ｎ３，Ｐ１はオンに、Ｎ８，Ｐ６はそれぞれオフ
状態になっている。したがって、電流ＩＭＩＲＲは電流
ＩＳＴＤに対し、Ｎ１とＮ２のサイズ比で決まる電流値
となる。同様に、電流ＩＢｉａｓも電流ＩＭＩＲＲに対
しＰ２とＰ３のサイズ比で決まる電流値となっている。
さらに、電流ＩＬｏｃａｌ１〜ｎも電流ＩＢｉａｓに対
し、Ｎ５とＴＡＩＬ１〜ｎのサイズ比で決まる電流値と
なっている。このとき接点ＰｕｍｐはＬレベルであり、
Ｎ４はオフ状態にある。また接点ＶＳｏｕｒｃｅはＰ２
が電流ＩＭＩＲＲを生じるのに相当する電圧ＶＰを保
ち、同様に接点ＶＢｉａｓもＮ５が電流ＩＢｉａｓを生
じるのに対応する電圧ＶＮを保つ。
あり、Ｎ３，Ｐ１はオンに、Ｎ８，Ｐ６はそれぞれオフ
状態になっている。したがって、電流ＩＭＩＲＲは電流
ＩＳＴＤに対し、Ｎ１とＮ２のサイズ比で決まる電流値
となる。同様に、電流ＩＢｉａｓも電流ＩＭＩＲＲに対
しＰ２とＰ３のサイズ比で決まる電流値となっている。
さらに、電流ＩＬｏｃａｌ１〜ｎも電流ＩＢｉａｓに対
し、Ｎ５とＴＡＩＬ１〜ｎのサイズ比で決まる電流値と
なっている。このとき接点ＰｕｍｐはＬレベルであり、
Ｎ４はオフ状態にある。また接点ＶＳｏｕｒｃｅはＰ２
が電流ＩＭＩＲＲを生じるのに相当する電圧ＶＰを保
ち、同様に接点ＶＢｉａｓもＮ５が電流ＩＢｉａｓを生
じるのに対応する電圧ＶＮを保つ。
【０００９】そして、一旦スタンバイ状態になった後、
動作状態に復帰するときはＳＴＢＹ信号を“Ｈ”から
“Ｌ”に変化させる。ＳＴＢＹ信号がＬレベルに変化す
ることにより、接点ＶＳｏｕｒｃｅ、ＶＢｉａｓ、電流
ＩＭＩＲＲ、ＩＢｉａｓ及びＩＬｏｃａｌ１〜ｎは動作
状態に復帰していくが、完全に戻らない状態では回路Ｌ
１〜Ｌｎの動作の安定性、信頼性が劣化する。
動作状態に復帰するときはＳＴＢＹ信号を“Ｈ”から
“Ｌ”に変化させる。ＳＴＢＹ信号がＬレベルに変化す
ることにより、接点ＶＳｏｕｒｃｅ、ＶＢｉａｓ、電流
ＩＭＩＲＲ、ＩＢｉａｓ及びＩＬｏｃａｌ１〜ｎは動作
状態に復帰していくが、完全に戻らない状態では回路Ｌ
１〜Ｌｎの動作の安定性、信頼性が劣化する。
【００１０】このように回路Ｌ１〜Ｌｎにおけるスタン
バイモードからの復帰時間高速化の必要性を明らかにす
るため、Ｎ４とパルス発生回路ＰＧＥＮで構成される復
帰時間高速化回路が存在していないとした場合の動作に
ついて説明する。図６（ａ）は、このような復帰時間高
速化回路がない場合の動作を表すタイミング図である。
ＳＴＢＹ信号がＬレベルになることにより、接点ＶＳｏ
ｕｒｃｅはＨレベルからＶＰへＮ２によって放電され、
接点ＶＢｉａｓはＬレベルからＶＮへＰ３によって充電
を開始する。また、接点ＶＳｏｕｒｃｅ及び接点ＶＢｉ
ａｓにはこの接点に接続しているＴＲのゲート、ドレイ
ン容量と配線の寄生容量が存在し、各接点の動作適正電
位ＶＰ，ＶＮに到達するのにある程度時間が必要にな
る。特にＶＢｉａｓは各回路Ｌ１〜Ｌｎに対し比較的長
い距離を引き回されるため、少なくとも数ｐＦ〜数十ｐ
Ｆという大きな寄生容量が付加している。さらに、Ｎ２
が流せる電流値は、Ｎ１に流れる電流ＩＳＴＤに対しＮ
１とＮ２の比で決まる電流値程度の小さな電流値である
ため、ＶＳｏｕｒｃｅの電位変化は遅く、その間Ｐ３の
電流値は非常に小さくなるため、接点ＶＢｉａｓの電位
の変化は非常に遅く、適正な電位ＶＮに達するには数μ
ｓもの時間が必要になる。
バイモードからの復帰時間高速化の必要性を明らかにす
るため、Ｎ４とパルス発生回路ＰＧＥＮで構成される復
帰時間高速化回路が存在していないとした場合の動作に
ついて説明する。図６（ａ）は、このような復帰時間高
速化回路がない場合の動作を表すタイミング図である。
ＳＴＢＹ信号がＬレベルになることにより、接点ＶＳｏ
ｕｒｃｅはＨレベルからＶＰへＮ２によって放電され、
接点ＶＢｉａｓはＬレベルからＶＮへＰ３によって充電
を開始する。また、接点ＶＳｏｕｒｃｅ及び接点ＶＢｉ
ａｓにはこの接点に接続しているＴＲのゲート、ドレイ
ン容量と配線の寄生容量が存在し、各接点の動作適正電
位ＶＰ，ＶＮに到達するのにある程度時間が必要にな
る。特にＶＢｉａｓは各回路Ｌ１〜Ｌｎに対し比較的長
い距離を引き回されるため、少なくとも数ｐＦ〜数十ｐ
Ｆという大きな寄生容量が付加している。さらに、Ｎ２
が流せる電流値は、Ｎ１に流れる電流ＩＳＴＤに対しＮ
１とＮ２の比で決まる電流値程度の小さな電流値である
ため、ＶＳｏｕｒｃｅの電位変化は遅く、その間Ｐ３の
電流値は非常に小さくなるため、接点ＶＢｉａｓの電位
の変化は非常に遅く、適正な電位ＶＮに達するには数μ
ｓもの時間が必要になる。
【００１１】これに対し、前記した復帰時間高速化回路
を備える場合には、スタンバイ信号がＨレベルからＬレ
ベル変化した時、パルス発生回路ＰＧＥＮが接点Ｐｕｍ
ｐにＨのパルスを生じる。接点ＰｕｍｐがＨレベルの
間、Ｎ４はオン状態になり、接点ＶＳｏｕｒｃｅをＬレ
ベル近くに下げる。接点ＶＳｏｕｒｃｅがＬレベル近く
まで下がると、Ｐ３の電流値は通常動作時よりもはるか
に大きな値となり、接点Ｖｉａｓを高速に充電すること
になる。
を備える場合には、スタンバイ信号がＨレベルからＬレ
ベル変化した時、パルス発生回路ＰＧＥＮが接点Ｐｕｍ
ｐにＨのパルスを生じる。接点ＰｕｍｐがＨレベルの
間、Ｎ４はオン状態になり、接点ＶＳｏｕｒｃｅをＬレ
ベル近くに下げる。接点ＶＳｏｕｒｃｅがＬレベル近く
まで下がると、Ｐ３の電流値は通常動作時よりもはるか
に大きな値となり、接点Ｖｉａｓを高速に充電すること
になる。
【００１２】
【発明が解決しようとする課題】しかしながら、このよ
うなパルス発生回路ＰＧＥＮを含む復帰時間高速化回路
では、ＶＢｉａｓが適当な目標動作レベルＶＮ近くにな
った時点で接点ＰｕｍｐをＬレベルに出来れば大変高速
に動作状態にすることが可能になるが、パルス発生回路
ＰＧＥＮのパルス幅を決める遅延回路Ｄｅｌａｙの特性
は、電源電圧、動作温度、製造時のトランジスタ特性等
により変動し、また接点ＶＢｉａｓの寄生容量値も製造
時の条件などにより変動するため、最適なパルス幅の設
定は非常に困難である。このため、図６（ｂ）のよう
に、Ｐｕｍｐ接点のパルス幅が長すぎる場合には、接点
ＶＢｉａｓが目標動作レベルを越えて充電されるため、
各回路Ｌ１〜Ｌｎの動作電流ＩＬｏｃａｌも大きな値と
なる。この場合には、スタンバイ状態からの復帰は比較
的早く出来るが、放電する必要がある分時間と電流を消
費しなければならない。また適正な動作電流を大きく越
えた場合、回路全体に非常に大きな電流が流れ、異常な
高温の発生やラッチアップを引き起こすなど、信頼性上
の問題も生じかねない。一方、図６（ｃ）はＰｕｍｐ接
点のパルス幅が短すぎる場合の動作を示しており、接点
ＶＢｉａｓが目標動作レベルに達する前に接点Ｐｕｍｐ
がＬレベルになるため、その時点からの充電に時間がか
かり、高速化の効果は小さくなる。
うなパルス発生回路ＰＧＥＮを含む復帰時間高速化回路
では、ＶＢｉａｓが適当な目標動作レベルＶＮ近くにな
った時点で接点ＰｕｍｐをＬレベルに出来れば大変高速
に動作状態にすることが可能になるが、パルス発生回路
ＰＧＥＮのパルス幅を決める遅延回路Ｄｅｌａｙの特性
は、電源電圧、動作温度、製造時のトランジスタ特性等
により変動し、また接点ＶＢｉａｓの寄生容量値も製造
時の条件などにより変動するため、最適なパルス幅の設
定は非常に困難である。このため、図６（ｂ）のよう
に、Ｐｕｍｐ接点のパルス幅が長すぎる場合には、接点
ＶＢｉａｓが目標動作レベルを越えて充電されるため、
各回路Ｌ１〜Ｌｎの動作電流ＩＬｏｃａｌも大きな値と
なる。この場合には、スタンバイ状態からの復帰は比較
的早く出来るが、放電する必要がある分時間と電流を消
費しなければならない。また適正な動作電流を大きく越
えた場合、回路全体に非常に大きな電流が流れ、異常な
高温の発生やラッチアップを引き起こすなど、信頼性上
の問題も生じかねない。一方、図６（ｃ）はＰｕｍｐ接
点のパルス幅が短すぎる場合の動作を示しており、接点
ＶＢｉａｓが目標動作レベルに達する前に接点Ｐｕｍｐ
がＬレベルになるため、その時点からの充電に時間がか
かり、高速化の効果は小さくなる。
【００１３】このように、従来の半導体回路では、スタ
ンバイモードから動作モードへの復帰を高速化する為に
一時的に電流値バイアス、増加させるが、遅延回路を用
いたパルス回路により増加時間を制御しているため、適
正な時間設定が困難で、高速の効果が小さかったり、回
路に大きな電流を生じ、異常な高温の発生やラッチアッ
プを引き起こす可能性があるなどの問題があった。
ンバイモードから動作モードへの復帰を高速化する為に
一時的に電流値バイアス、増加させるが、遅延回路を用
いたパルス回路により増加時間を制御しているため、適
正な時間設定が困難で、高速の効果が小さかったり、回
路に大きな電流を生じ、異常な高温の発生やラッチアッ
プを引き起こす可能性があるなどの問題があった。
【００１４】本発明の目的は、時間設定を行う必要がな
く、しかもバイアス時間が不足したり長くなり過ぎるこ
とがなく、スタンバイモードからの復旧時間を短縮する
ことが可能な半導体回路を提供することにある。
く、しかもバイアス時間が不足したり長くなり過ぎるこ
とがなく、スタンバイモードからの復旧時間を短縮する
ことが可能な半導体回路を提供することにある。
【００１５】
【課題を解決するための手段】本発明の半導体回路は、
定電流発生回路と、前記定電流発生回路からの定電流に
基づいて負荷回路にバイアス電流を供給し、かつその供
給するバイアス電流を増大可能な電流駆動回路と、半導
体回路においてスタンバイ状態から動作状態への復旧時
に前記電流駆動回路でのバイアス電流の増大動作を実行
させる復旧用素子と、前記復旧時に前記復旧用素子を動
作させるための信号を出力する復帰時間高速化回路とを
備えており、前記復帰時間高速化回路は、前記定電流と
前記バイアス電流とを比較し、前記バイアス電流が前記
定電流よりも小さいときに前記復旧用素子に信号を出力
する電流検出回路として構成したことを特徴とする。特
に、前記電流検出回路は、前記定電流とバイアス電流と
を比較する電流検出部と、前記電流検出部の出力とスタ
ンバイ信号とを入力するバッファ部とを備えており、前
記バッファ部の出力により前記復旧用素子をオン動作さ
せるように構成される。
定電流発生回路と、前記定電流発生回路からの定電流に
基づいて負荷回路にバイアス電流を供給し、かつその供
給するバイアス電流を増大可能な電流駆動回路と、半導
体回路においてスタンバイ状態から動作状態への復旧時
に前記電流駆動回路でのバイアス電流の増大動作を実行
させる復旧用素子と、前記復旧時に前記復旧用素子を動
作させるための信号を出力する復帰時間高速化回路とを
備えており、前記復帰時間高速化回路は、前記定電流と
前記バイアス電流とを比較し、前記バイアス電流が前記
定電流よりも小さいときに前記復旧用素子に信号を出力
する電流検出回路として構成したことを特徴とする。特
に、前記電流検出回路は、前記定電流とバイアス電流と
を比較する電流検出部と、前記電流検出部の出力とスタ
ンバイ信号とを入力するバッファ部とを備えており、前
記バッファ部の出力により前記復旧用素子をオン動作さ
せるように構成される。
【００１６】本発明の半導体回路では、動作状態への復
旧時に、復帰時間高速化回路としての電流検出回路にお
いてバイアス電流と定電流とを比較し、その比較結果に
基づいて復旧用トランジスタの信号入力を制御し、バイ
アス供給時間を設定する。このため、半導体回路におけ
る電源電圧、周囲温度、製造時の特性ずれ、寄生容量の
違い等にかかわらず、バイアス時間が不足したり長くな
り過ぎたりせず、スタンバイ状態から動作状態への復旧
時間を短縮することが可能となる。
旧時に、復帰時間高速化回路としての電流検出回路にお
いてバイアス電流と定電流とを比較し、その比較結果に
基づいて復旧用トランジスタの信号入力を制御し、バイ
アス供給時間を設定する。このため、半導体回路におけ
る電源電圧、周囲温度、製造時の特性ずれ、寄生容量の
違い等にかかわらず、バイアス時間が不足したり長くな
り過ぎたりせず、スタンバイ状態から動作状態への復旧
時間を短縮することが可能となる。
【００１７】
【発明の実施の形態】本発明の実施の形態を図面を参照
して説明する。図１は本発明の第１の実施形態のブロッ
ク回路図であり、図５に示した従来の構成と同一部分に
は同一符号を付してある。すなわち、定電流発生回路Ｉ
１で発生される定電流に基づいて回路Ｌ１〜Ｌｎにバイ
アス電流を供給するための電流駆動回路を備えている。
この電流駆動回路として、ここでは、前記定電流発生回
路Ｉ１、ＮチャネルトランジスタＮ１、Ｎチャネルトラ
ンジスタＮ２で第１のカレントミラー回路を構成する。
また、ＮチャネルトランジスタＮ２の電流路に介挿され
ているＰチャネルトランジスタＰ２とＰチャネルトラン
ジスタＰ３とで第２のカレントミラー回路を構成する。
さらに、前記ＰチャネルトランジスタＰ３の電流路に介
挿されているＮチャネルトランジスタＮ５は、負荷回路
のバイアス回路として構成されるＮチャネルトランジス
タＴＡＩＬとで第３のカレントミラー回路を構成し、各
負荷回路にバイアス電流を発生させる。
して説明する。図１は本発明の第１の実施形態のブロッ
ク回路図であり、図５に示した従来の構成と同一部分に
は同一符号を付してある。すなわち、定電流発生回路Ｉ
１で発生される定電流に基づいて回路Ｌ１〜Ｌｎにバイ
アス電流を供給するための電流駆動回路を備えている。
この電流駆動回路として、ここでは、前記定電流発生回
路Ｉ１、ＮチャネルトランジスタＮ１、Ｎチャネルトラ
ンジスタＮ２で第１のカレントミラー回路を構成する。
また、ＮチャネルトランジスタＮ２の電流路に介挿され
ているＰチャネルトランジスタＰ２とＰチャネルトラン
ジスタＰ３とで第２のカレントミラー回路を構成する。
さらに、前記ＰチャネルトランジスタＰ３の電流路に介
挿されているＮチャネルトランジスタＮ５は、負荷回路
のバイアス回路として構成されるＮチャネルトランジス
タＴＡＩＬとで第３のカレントミラー回路を構成し、各
負荷回路にバイアス電流を発生させる。
【００１８】また、ＮチャネルトランジスタＮ３とＰチ
ャネルトランジスタＰ１は、トランスファスイッチ回路
を構成し、スタンバイ信号ＳＴＢＹによって前記Ｎチャ
ネルトランジスタＮ２の電流路をオフ状態とする。ま
た、ＰチャネルトランジスタＰ６とＮチャネルトランジ
スタＮ８は、スタンバイ信号ＳＴＢＹによって第２のカ
レントミラー回路及び第３のカレントミラー回路の動作
を停止させる。さらに、前記ＰチャネルトランジスタＰ
２のドレイン及びゲートとＧＮＤとの間にソース・ドレ
インが接続された復旧用素子としてのＮチャネルトラン
ジスタＮ４が接続されており、このＮチャネルトランジ
スタＮ４のゲートに復帰時間高速化回路が接続されてい
る。
ャネルトランジスタＰ１は、トランスファスイッチ回路
を構成し、スタンバイ信号ＳＴＢＹによって前記Ｎチャ
ネルトランジスタＮ２の電流路をオフ状態とする。ま
た、ＰチャネルトランジスタＰ６とＮチャネルトランジ
スタＮ８は、スタンバイ信号ＳＴＢＹによって第２のカ
レントミラー回路及び第３のカレントミラー回路の動作
を停止させる。さらに、前記ＰチャネルトランジスタＰ
２のドレイン及びゲートとＧＮＤとの間にソース・ドレ
インが接続された復旧用素子としてのＮチャネルトラン
ジスタＮ４が接続されており、このＮチャネルトランジ
スタＮ４のゲートに復帰時間高速化回路が接続されてい
る。
【００１９】前記復帰時間高速化回路ＲＴＨＳは、スタ
ンバイ状態からの復帰時間短縮のため、電流駆動回路に
おける電流を一時的に増大させるために設けられてお
り、電流検出部ＤＥＴと、バッファ部ＢＵＦとで構成さ
れる電流検出回路として構成されている。電流検出部Ｄ
ＥＴは、ソースをＧＮＤに、ゲートを定電流発生回路Ｉ
１の基準電位となる接点ＶＳＴＤに接続し、前記Ｎチャ
ネルトランジスタＮ１と電流ミラー回路を構成したＮチ
ャネルトランジスタＮ６と、ソースを電源にゲートとド
レインを短絡し前記ＮチャネルトランジスタＮ６のドレ
インと接続したＰチャネルトランジスタＰ４と、ソース
を電源に、ゲートをＰ４のゲートに接続し、前記Ｐチャ
ネルトランジスタＰ４とカレントミラー回路を構成する
ＰチャンネルトランジスタＰ５と、ソースをＧＮＤに、
ゲートを各回路１〜ｎへの定電流を分配する接点ＶＢｉ
ａｓに、ドレインを前記ＰチャネルトランジスタＰ５の
ドレインに接続したＮチャネルトランジスタＮ７とで構
成される。また、前記バッファ部ＢＵＦは、前記Ｐチャ
ネルトランジスタＰ５のドレインに入力が接続されたイ
ンバータＩＮＶ２と、このインバータＩＮＶ２の出力を
一入力とし、ＳＴＢＹ信号を他方の入力に接続し、前記
復帰用素子としてのＮチャネルトランジスタＮ４のゲー
トである接点Ｐｕｍｐに出力するノアゲートＮＯＲとで
構成される。なお、前記ＮチャネルトランジスタＮ６と
Ｎ７のサイズは、動作状態でそれぞれが同じ電流を流す
ようにサイズを調整する。
ンバイ状態からの復帰時間短縮のため、電流駆動回路に
おける電流を一時的に増大させるために設けられてお
り、電流検出部ＤＥＴと、バッファ部ＢＵＦとで構成さ
れる電流検出回路として構成されている。電流検出部Ｄ
ＥＴは、ソースをＧＮＤに、ゲートを定電流発生回路Ｉ
１の基準電位となる接点ＶＳＴＤに接続し、前記Ｎチャ
ネルトランジスタＮ１と電流ミラー回路を構成したＮチ
ャネルトランジスタＮ６と、ソースを電源にゲートとド
レインを短絡し前記ＮチャネルトランジスタＮ６のドレ
インと接続したＰチャネルトランジスタＰ４と、ソース
を電源に、ゲートをＰ４のゲートに接続し、前記Ｐチャ
ネルトランジスタＰ４とカレントミラー回路を構成する
ＰチャンネルトランジスタＰ５と、ソースをＧＮＤに、
ゲートを各回路１〜ｎへの定電流を分配する接点ＶＢｉ
ａｓに、ドレインを前記ＰチャネルトランジスタＰ５の
ドレインに接続したＮチャネルトランジスタＮ７とで構
成される。また、前記バッファ部ＢＵＦは、前記Ｐチャ
ネルトランジスタＰ５のドレインに入力が接続されたイ
ンバータＩＮＶ２と、このインバータＩＮＶ２の出力を
一入力とし、ＳＴＢＹ信号を他方の入力に接続し、前記
復帰用素子としてのＮチャネルトランジスタＮ４のゲー
トである接点Ｐｕｍｐに出力するノアゲートＮＯＲとで
構成される。なお、前記ＮチャネルトランジスタＮ６と
Ｎ７のサイズは、動作状態でそれぞれが同じ電流を流す
ようにサイズを調整する。
【００２０】図２は、図１の回路の動作を表すタイミン
グ図である。スタンバイモード時と動作時の動作は従来
例と全く同様なため説明は省略する。スタンバイモード
から動作モードに変化すると、接点ＶＢｉａｓがＬレベ
ルで接点ＶＳＴＤは常に電流ＩＳＴＤを発生するのに最
適なレベルになっているため電流検出部ＤＥＴはＮ７の
電流が少ないことを検出し接点ＰｕｍｐにＨレベルを供
給する。ＰｕｍｐがＨレベルの間、接点ＶＳｏｕｒｃｅ
がＬレベル近くに引き落とされるため、Ｐ２及びＰ３の
電流は通常よりもはるかに大きくなり接点ＶＢｉａｓを
速やかに充電する。ＶＢｉａｓのレベルが上昇し、最適
な動作電圧ＶＮに近づき、Ｎ７の電流がＮ６の電流と同
等になった時点で接点ＰｕｍｐはＬレベルになるため各
部の高速充電は止る。この、結果、接点ＶＳｏｕｒｃｅ
及び接点ＶＢｉａｓは最適な電圧に速やかに充電され
る。この回路によれば、電流検出回路ＲＴＨＳの検出結
果に基づき高速にバイアスする時間を決定しているた
め、温度、電圧製造時のトランジスタ特性や、寄生容量
等による、バイアス時間の不足あるいは、バイアス時間
が過剰に長くなることは起こり得ず、困難な遅延調整を
行う必要もない。
グ図である。スタンバイモード時と動作時の動作は従来
例と全く同様なため説明は省略する。スタンバイモード
から動作モードに変化すると、接点ＶＢｉａｓがＬレベ
ルで接点ＶＳＴＤは常に電流ＩＳＴＤを発生するのに最
適なレベルになっているため電流検出部ＤＥＴはＮ７の
電流が少ないことを検出し接点ＰｕｍｐにＨレベルを供
給する。ＰｕｍｐがＨレベルの間、接点ＶＳｏｕｒｃｅ
がＬレベル近くに引き落とされるため、Ｐ２及びＰ３の
電流は通常よりもはるかに大きくなり接点ＶＢｉａｓを
速やかに充電する。ＶＢｉａｓのレベルが上昇し、最適
な動作電圧ＶＮに近づき、Ｎ７の電流がＮ６の電流と同
等になった時点で接点ＰｕｍｐはＬレベルになるため各
部の高速充電は止る。この、結果、接点ＶＳｏｕｒｃｅ
及び接点ＶＢｉａｓは最適な電圧に速やかに充電され
る。この回路によれば、電流検出回路ＲＴＨＳの検出結
果に基づき高速にバイアスする時間を決定しているた
め、温度、電圧製造時のトランジスタ特性や、寄生容量
等による、バイアス時間の不足あるいは、バイアス時間
が過剰に長くなることは起こり得ず、困難な遅延調整を
行う必要もない。
【００２１】図３は本発明の第２の実施形態のブロック
回路図である。図１と同一部分には同一符号を付してそ
の説明は省略する。この第２の実施形態では、復帰時間
高速化回路としての電流検出回路を構成する電流検出部
とバッファ部のうち、バッファ部の一部を変更したもの
である。すなわち、この実施形態では、バッファ部のＮ
ＯＲに対しヒステリシス特性を設けるために、ＮＯＲの
出力端とＩＮＶ２の出力端との間にインバータＩＮＶ３
を接続したことを特徴としている。
回路図である。図１と同一部分には同一符号を付してそ
の説明は省略する。この第２の実施形態では、復帰時間
高速化回路としての電流検出回路を構成する電流検出部
とバッファ部のうち、バッファ部の一部を変更したもの
である。すなわち、この実施形態では、バッファ部のＮ
ＯＲに対しヒステリシス特性を設けるために、ＮＯＲの
出力端とＩＮＶ２の出力端との間にインバータＩＮＶ３
を接続したことを特徴としている。
【００２２】図４は第２の実施形態の動作を表すタイミ
ング図である。この第２実施形態のように、ＮＯＲにヒ
ステリシス特性をもたせることにより、スタンバイモー
ドから動作状態に復帰するときのバイアス時間はやや長
くなるものの、ヒテスリシス特性により、一旦、電流値
が適正値よりも大きくなるが、電流検出判定が変化しに
くいため、Ｎ７とＮ５の電流値が近づいた時の動作が安
定するという利点を有する。
ング図である。この第２実施形態のように、ＮＯＲにヒ
ステリシス特性をもたせることにより、スタンバイモー
ドから動作状態に復帰するときのバイアス時間はやや長
くなるものの、ヒテスリシス特性により、一旦、電流値
が適正値よりも大きくなるが、電流検出判定が変化しに
くいため、Ｎ７とＮ５の電流値が近づいた時の動作が安
定するという利点を有する。
【００２３】
【発明の効果】以上説明したように、動作状態への復旧
時に、定電流発生回路で発生される電流を増大可能な電
流駆動回路を制御するための復旧用トランジスタに信号
を入力するための復帰時間高速化回路として、電流検出
回路を設け、バイアス電流と定電流とを比較し、その比
較結果に基づいて復旧用トランジスタの信号入力を制御
し、バイアス供給時間を設定するように構成しているた
め、電源電圧、周囲温度、製造時の特性ずれ、寄生容量
の違い等により遅延調整をする必要がなく、バイアス時
間が不足したり長くなり過ぎたりせず、スタンバイモー
ドからの復旧時間を短縮できるという効果がある。
時に、定電流発生回路で発生される電流を増大可能な電
流駆動回路を制御するための復旧用トランジスタに信号
を入力するための復帰時間高速化回路として、電流検出
回路を設け、バイアス電流と定電流とを比較し、その比
較結果に基づいて復旧用トランジスタの信号入力を制御
し、バイアス供給時間を設定するように構成しているた
め、電源電圧、周囲温度、製造時の特性ずれ、寄生容量
の違い等により遅延調整をする必要がなく、バイアス時
間が不足したり長くなり過ぎたりせず、スタンバイモー
ドからの復旧時間を短縮できるという効果がある。
【図１】本発明の第１の実施形態のブロック回路図であ
る。
る。
【図２】図１の回路の動作を表すタイミング図である。
【図３】本発明の第２の実施形態のブロック回路図であ
る。
る。
【図４】図３の回路の動作を表すタイミング図である。
【図５】従来の半導体回路のブロック回路図である。
【図６】図５の回路の動作を表すタイミング図である。
【図７】パルス発生回路の一例のブロック回路図であ
る。
る。
【図８】定電流によって動作する回路（負荷回路）の一
例としての差動アンプのブロック回路図である。
例としての差動アンプのブロック回路図である。
Ｎ１〜Ｎ７，ＴＡＩＬ１〜ｎ Ｎチャネルトランジス
タ、 Ｐ１〜Ｐ５ Ｐチャネルトランジスタ ＩＮＶ，ＩＮＶ１〜３ インバータ Ｌ１〜Ｌｎ 回路（負荷回路） Ｉ１ 定電流発生回路 ＣＤＣ 電流駆動回路 ＮＯＲ ノアゲート ＲＴＨＳ 電流検出回路（復帰時間高速化回路） ＤＥＴ 電流検出部 ＢＵＦ バッファ部
タ、 Ｐ１〜Ｐ５ Ｐチャネルトランジスタ ＩＮＶ，ＩＮＶ１〜３ インバータ Ｌ１〜Ｌｎ 回路（負荷回路） Ｉ１ 定電流発生回路 ＣＤＣ 電流駆動回路 ＮＯＲ ノアゲート ＲＴＨＳ 電流検出回路（復帰時間高速化回路） ＤＥＴ 電流検出部 ＢＵＦ バッファ部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０３Ｋ 17/687 Ｈ０３Ｋ 17/687 Ｈ
Claims (5)
- 【請求項１】 定電流発生回路と、前記定電流発生回路
の定電流に基づいて負荷回路にバイアス電流を供給し、
かつその供給するバイアス電流を増大可能な電流駆動回
路と、半導体回路においてスタンバイ状態から動作状態
への復旧時に前記電流駆動回路でのバイアス電流の増大
動作を実行させる復旧用素子と、前記復旧時に前記復旧
用素子を動作させるための信号を出力する復帰時間高速
化回路とを備える半導体回路において、前記復帰時間高
速化回路は、前記定電流と前記バイアス電流とを比較
し、前記バイアス電流が前記定電流よりも小さいときに
前記復旧用素子に信号を出力する電流検出回路で構成さ
れることを特徴とする半導体回路。 - 【請求項２】 前記電流検出回路は、前記定電流とバイ
アス電流とを比較する電流検出部と、前記電流検出部の
出力とスタンバイ信号とを入力するバッファ部とを備
え、前記バッファ部の出力により前記復旧用素子をオン
動作するように構成される請求項１に記載の半導体回
路。 - 【請求項３】 前記バッファ部には帰還素子が接続さ
れ、前記バッファ部の出力にヒステリシスが付与されて
いる請求項２に記載の半導体回路。 - 【請求項４】 前記電流駆動回路は、前記定電流発生回
路を含むカレントミラー回路として構成される請求項１
ないし３のいずれかに記載の半導体回路。 - 【請求項５】 前記負荷回路には、前記電流駆動回路と
でカレントミラー回路を構成するバイアス回路が設けら
れる請求項１ないし４のいずれかに記載の半導体回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10300498A JP3147079B2 (ja) | 1998-04-14 | 1998-04-14 | 半導体回路 |
| US09/290,181 US6163206A (en) | 1998-04-14 | 1999-04-13 | Semiconductor integrated circuit device having recovery accelerator for changing bias circuit from standby mode without malfunction |
| TW088105903A TW543294B (en) | 1998-04-14 | 1999-04-13 | Semiconductor integrated circuit device having recovery accelerator for changing bias circuit from standby mode without malfunction |
| KR1019990013603A KR100297227B1 (ko) | 1998-04-14 | 1999-04-14 | 대기 모드로부터 바이어스 전류를 오기능없이 전환시키기 위한 복귀 가속기를 구비한 반도체 집적 회로 디바이스 |
| CNB991055756A CN1149459C (zh) | 1998-04-14 | 1999-04-14 | 将从等待到激励方式加速恢复时间最优化的偏置控制电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10300498A JP3147079B2 (ja) | 1998-04-14 | 1998-04-14 | 半導体回路 |
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| Publication Number | Publication Date |
|---|---|
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Family
ID=14342526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| KR (1) | KR100297227B1 (ja) |
| CN (1) | CN1149459C (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6930543B2 (en) | 2002-10-04 | 2005-08-16 | Matsushita Electric Industrial Co., Ltd. | Bias potential generating apparatus |
| CN1967647B (zh) * | 2005-11-17 | 2010-08-11 | 松下电器产业株式会社 | 偏置电压发生电路 |
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|---|---|---|---|---|
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| WO2004025657A1 (en) * | 2002-09-12 | 2004-03-25 | Atmel Corporation | System for controlling mode changes in a voltage down-converter |
| US7123075B2 (en) * | 2003-09-26 | 2006-10-17 | Teradyne, Inc. | Current mirror compensation using channel length modulation |
| US7339410B1 (en) * | 2003-12-15 | 2008-03-04 | National Semiconductor Corporation | Method and system for providing startup delay |
| US6998904B2 (en) * | 2004-03-17 | 2006-02-14 | Texas Instruments Incorporated | Circuit and method for turn-on of an internal voltage rail |
| US7015746B1 (en) * | 2004-05-06 | 2006-03-21 | National Semiconductor Corporation | Bootstrapped bias mixer with soft start POR |
| US7372321B2 (en) * | 2005-08-25 | 2008-05-13 | Cypress Semiconductor Corporation | Robust start-up circuit and method for on-chip self-biased voltage and/or current reference |
| JP4835237B2 (ja) * | 2006-04-05 | 2011-12-14 | セイコーエプソン株式会社 | 電流源回路、およびこれを含むコンパレータ |
| JP4934396B2 (ja) * | 2006-10-18 | 2012-05-16 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| JP2011259192A (ja) * | 2010-06-09 | 2011-12-22 | Sony Corp | マルチバイブレータ回路および電圧変換回路 |
| JP6261882B2 (ja) * | 2013-05-30 | 2018-01-17 | 株式会社 日立パワーデバイス | 電流源回路 |
| EP3057236B1 (en) * | 2015-02-13 | 2019-09-04 | Nxp B.V. | Driver circuit for single wire protocol slave unit |
| WO2017187474A1 (ja) * | 2016-04-25 | 2017-11-02 | 三菱電機株式会社 | 半導体集積回路、センサ読取装置及びセンサ読取方法 |
| CN109075752B (zh) * | 2016-05-12 | 2022-04-15 | 三菱电机株式会社 | 偏置电流电路、信号处理装置及偏置电流控制方法 |
| CN107040224B (zh) * | 2017-05-04 | 2023-10-03 | 广州慧智微电子股份有限公司 | 一种控制电路及方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2721771B1 (fr) * | 1994-06-27 | 1996-09-06 | Sgs Thomson Microelectronics | Dispositif de mise en veille d'une source de polarisation. |
-
1998
- 1998-04-14 JP JP10300498A patent/JP3147079B2/ja not_active Expired - Fee Related
-
1999
- 1999-04-13 US US09/290,181 patent/US6163206A/en not_active Expired - Lifetime
- 1999-04-13 TW TW088105903A patent/TW543294B/zh not_active IP Right Cessation
- 1999-04-14 CN CNB991055756A patent/CN1149459C/zh not_active Expired - Fee Related
- 1999-04-14 KR KR1019990013603A patent/KR100297227B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6930543B2 (en) | 2002-10-04 | 2005-08-16 | Matsushita Electric Industrial Co., Ltd. | Bias potential generating apparatus |
| CN1967647B (zh) * | 2005-11-17 | 2010-08-11 | 松下电器产业株式会社 | 偏置电压发生电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990083269A (ko) | 1999-11-25 |
| TW543294B (en) | 2003-07-21 |
| CN1149459C (zh) | 2004-05-12 |
| US6163206A (en) | 2000-12-19 |
| KR100297227B1 (ko) | 2001-09-26 |
| JPH11296245A (ja) | 1999-10-29 |
| CN1232318A (zh) | 1999-10-20 |
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