JP4783223B2 - 電圧レギュレータ - Google Patents

Description

本発明は、一定の電圧を出力する電圧レギュレータ、特に切り替え時の出力電圧安定化に関するものである。

図２は、従来の電圧レギュレータの構成図である。
この電圧レギュレータは、表示パネル１に与える昇圧電圧ＶＰを生成する昇圧回路２に対して表示用の駆動電圧ＶＤを供給するもので、出力電圧ＶＢを発生する電圧発生回路３と、出力電圧ＶＡを発生するための基準電圧回路１０、バイアス回路２０、差動増幅回路３０及び出力回路４０を有している。電圧発生回路３と出力回路４０の出力側は、それぞれスイッチ５，６を介して出力ノードＮＯに接続されている。スイッチ５は、制御信号ＥＮで制御され、スイッチ６は、インバータ７で反転された制御信号ＥＮで制御されるようになっている。

基準電圧回路１０は、制御信号ＥＮで動作が許可されたときに基準電圧ＶＲを生成して出力するものである。また、バイアス回路２０は、制御信号ＥＮで動作が許可されたときに、差動増幅回路３０と出力回路４０に所定の電流を流すためのバイアス電圧ＢＬを出力するものである。

差動増幅回路３０は、基準電圧回路１０から与えられる基準電圧ＶＲと出力回路４０の出力電圧ＶＡとの差を増幅してこの出力回路４０を制御することにより、出力電圧ＶＡが基準電圧ＶＲと同じ電圧になるように制御するものである。差動増幅回路３０は、それぞれのゲートに基準電圧ＶＲと出力電圧ＶＡが与えられるＮチャネルＭＯＳトランジスタ(以下、「ＮＭＯＳ」という)３１，３２を有し、これらのＮＭＯＳ３１，３２のソースが、バイアス電圧ＢＬで制御されるＮＭＯＳ３３を介して接地電位ＧＮＤに接続されている。ＮＭＯＳ３１，３２のドレインは、それぞれノードＮ３１，Ｎ３２に接続されている。

ノードＮ３１，Ｎ３２は、それぞれＰチャネルＭＯＳトランジスタ(以下、「ＰＭＯＳ」という)３４，３５を介して電源電位ＶＤＤに接続され、これらのＰＭＯＳ３４，３５のゲートが、ノードＮ３２に接続されている。

出力回路４０は、出力電圧ＶＡが出力されるノードＮ４１と電源電位ＶＤＤの間に接続され、ゲートがノードＮ３１に接続されたＰＭＯＳ４１と、このノードＮ４１と接地電位ＧＮＤの間に接続され、ゲートにバイアス電圧ＢＬが与えられるＮＭＯＳ４２を有している。また、ノードＮ４１とノードＮ３1の間は、直列接続された位相補償用の抵抗４３とキャパシタ４４で接続されている。

この電圧レギュレータでは、制御信号ＥＮがレベル“Ｌ”(接地電位ＧＮＤ)のとき、基準電圧回路１０とバイアス回路２０の動作は停止され、このバイアス回路２０から出力されるバイアス電圧ＢＬも“Ｌ”となる。これにより、ＮＭＯＳ３３，４２はオフ状態となり、差動増幅回路３０と出力回路４０の動作も停止する。更に、“Ｌ”の制御信号ＥＮにより、スイッチ５はオフとなり、スイッチ６はオンとなる。これにより、電圧発生回路３の出力電圧ＶＢが、スイッチ６を介して出力ノードＮＯに、駆動電圧ＶＤとして出力される。

制御信号ＥＮがレベル“Ｈ”(電源電位ＶＤＤ)のとき、基準電圧回路１０とバイアス回路２０が動作し、このバイアス回路２０から出力されるバイアス電圧ＢＬによって差動増幅回路３０と出力回路４０は動作状態となる。更に、“Ｈ”の制御信号ＥＮにより、スイッチ５はオンとなり、スイッチ６はオフとなる。これにより、出力回路４０の出力電圧ＶＡが、スイッチ５を介して出力ノードＮＯに、駆動電圧ＶＤとして出力される。

特開２００２−９１５７５号公報

しかしながら、前記電圧レギュレータでは、次のような課題があった。
制御信号ＥＮを“Ｌ”から“Ｈ”に切り替えたとき、スイッチ５，６は直ちに応答し、スイッチ５がオンとなりスイッチ６はオフとなる。これにより、電圧発生回路３からの出力ノードＮＯに出力されていた出力電圧ＶＢは直ちに遮断される。一方、出力回路４０から出力される出力電圧ＶＡは、基準電圧回路１０、バイアス回路２０及び差動増幅回路３０の動作が安定するまで正常な電圧とはなっていない。このため、切り替え直後に出力ノードＮＯに不安定な電圧が出力され、表示パネル１の表示品質が低下する。

本発明は、出力電圧を切り替えた時に安定した電圧を出力することができる電圧レギュレータを提供することを目的としている。

本発明の電圧レギュレーは、第１または第２の出力電圧を指定する制御信号によって第１の出力電圧が指定されたときに、動作制御用のバイアス電圧を生成すると共に基準電圧と該バイアス電圧に基づいて該基準電圧に対応した前記第１の出力電圧を生成する第１の電圧発生回路と、第２の出力電圧を生成する第２の電圧発生回路と、前記バイアス電圧によって動作が制御され、前記制御信号を遅延させて遅延信号を出力する遅延回路と、前記制御信号によって第１の出力電圧が指定され、かつ前記遅延信号によって第１の出力電圧が指定されたときに、前記第１の電圧発生回路で生成された前記第１の出力電圧を出力ノードに出力し、それ以外のときには前記第２の電圧発生回路で生成された前記第２の出力電圧を該出力ノードに出力するスイッチ回路とを備えたことを特徴としている。

本発明では、制御信号で第１の出力電圧が指定されたときに、動作制御用のバイアス電圧を生成し、このバイアス電圧と基準電圧に基づいて第１の出力電圧を生成する第１の電圧発生回路と、第１の電圧発生回路で生成されたバイアス電圧で動作が制御され、制御信号を遅延させて遅延信号を出力する遅延回路と、制御信号と遅延信号の両方で第１の出力電圧が指定されたときに、第１の電圧発生回路で生成された第１の出力電圧を出力ノードに出力し、それ以外のときには第２の電圧発生回路で生成された第２の出力電圧を該出力ノードに出力するスイッチ回路を備えている。これにより、遅延回路によって第１の電圧発生回路の動作速度に応じた遅延時間を有する遅延信号が出力され、この遅延信号に従ってスイッチ回路で、第１と第２の出力電圧の切り替えが行われる。従って、出力電圧を切り替えた時に、安定した電圧を出力することができるという効果がある。

この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。

図１は、本発明の実施例１を示す電圧レギュレータの構成図であり、図２中の要素と共通の要素には共通の符号が付されている。

この電圧レギュレータは、表示パネル１に与える昇圧電圧ＶＰを生成する昇圧回路２に対して表示用の駆動電圧ＶＤを供給するもので、出力電圧ＶＢを発生する電圧発生回路３と、出力電圧ＶＡを発生するための基準電圧回路１０、バイアス回路２０、差動増幅回路３０及び出力回路４０に加え、出力電圧ＶＡ，ＶＢを切り替えるタイミングを制御するための遅延回路５０及び論理積ゲート(以下、「ＡＮＤ」という)５６を有している。電圧発生回路３と出力回路４０の出力側は、それぞれスイッチ５，６を介して出力ノードＮＯに接続されている。スイッチ５は、ＡＮＤ５６から出力される切替信号ＳＷで制御され、スイッチ６は、インバータ７で反転された切替信号ＳＷで制御されるようになっている。

基準電圧回路１０は、制御信号ＥＮで動作が許可されたときに基準電圧ＶＲを生成して出力するものである。また、バイアス回路２０は、制御信号ＥＮで動作が許可されたときに、差動増幅回路３０、出力回路４０及び遅延回路５０に所定の電流を流すためのバイアス電圧ＢＬを出力するものである。

差動増幅回路３０は、基準電圧回路１０から与えられる基準電圧ＶＲと出力回路４０の出力電圧ＶＡとの差を増幅してこの出力回路４０を制御することにより、出力電圧ＶＡが基準電圧ＶＲと同じ電圧となるように制御するものである。差動増幅回路３０は、それぞれのゲートに基準電圧ＶＲと出力電圧ＶＡが与えられるＮＭＯＳ３１，３２を有し、これらのＮＭＯＳ３１，３２のソースが、バイアス電圧ＢＬで制御されるＮＭＯＳ３３を介して接地電位ＧＮＤに接続されている。ＮＭＯＳ３１，３２のドレインは、それぞれノードＮ３１，Ｎ３２に接続され、これらのノードＮ３１，Ｎ３２は、それぞれＰＭＯＳ３４，３５を介して電源電位ＶＤＤに接続されている。ＰＭＯＳ３４，３５のゲートは、ノードＮ３２に接続されている。

出力回路４０は、ＰＭＯＳ４１とＮＭＯＳ４２を有している。ＰＭＯＳ４１は、出力電圧ＶＡが出力されるノードＮ４１と電源電位ＶＤＤの間に接続され、ゲートがノードＮ３１に接続され、ＮＭＯＳ４２は、このノードＮ４１と接地電位ＧＮＤの間に接続され、ゲートにバイアス電圧ＢＬが与えられている。また、ノードＮ４１とノードＮ３1の間は、直列接続された位相補償用の抵抗４３とキャパシタ４４で接続されている。

遅延回路５０は、電源電位ＶＤＤとノードＮ５１の間に接続されたＰＭＯＳ５１と、このノードＮ５１と接地電位ＧＮＤの間に直列に接続されたＮＭＯＳ５２，５３を有している。ＰＭＯＳ５１とＮＭＯＳ５２のゲートには制御電圧ＥＮが与えられ、インバータが構成されている。また、ＮＭＯＳ５３のゲートには、バイアス回路２０から差動増幅回路３０と出力回路４０と同様に、バイアス電圧ＢＬが与えられている。ノードＮ５１は、キャパシタ５４を介して電源電位ＶＤＤに接続されると共に、インバータ５５の入力側に接続されている。そして、インバータ５５の出力側から遅延信号ＤＬが出力され、ＡＮＤ５６によってこの遅延信号ＤＬと制御信号ＥＮの論理積がとられ、切替信号ＳＷが出力されるようになっている。

図３は、図１の動作を示す信号波形図である。以下、この図３を参照しつつ、図１の動作を説明する。

図３の時刻Ｔ０において、制御信号ＥＮが“Ｌ”であると、基準電圧回路１０とバイアス回路２０の動作は停止され、このバイアス回路２０から出力されるバイアス電圧ＢＬも“Ｌ”となる。これにより、ＮＭＯＳ３３，４２はオフとなり、差動増幅回路３０と出力回路４０の動作も停止する。更に、遅延回路５０では、“Ｌ”の制御信号ＥＮによってＰＭＯＳ５１がオンとなり、“Ｌ”のバイアス電圧ＢＬによってＮＭＯＳ５３がオフとなる。従って、ノードＮ５１は“Ｈ”となり、インバータ５５から出力される遅延信号ＤＬは“Ｌ”である。更に、ＡＮＤ５６から出力される切替信号ＳＷは“Ｌ”となり、スイッチ５，６は、それぞれオフ、オンとなる。これにより、電圧発生回路３の出力電圧ＶＢが、スイッチ６を介して出力ノードＮＯに、駆動電圧ＶＤとして出力される。

時刻Ｔ１において、制御信号ＥＮが“Ｈ”に変化すると、基準電圧回路１０とバイアス回路２０の動作が開始され、このバイアス回路２０から出力されるバイアス電圧ＢＬによって差動増幅回路３０と出力回路４０と遅延回路５０の動作が開始される。

差動増幅回路３０と出力回路４０では、フィードバック動作によりノードＮ４１の出力電圧ＶＡが上昇し、時刻Ｔ２に目的の基準電圧ＶＲまで上昇する。一方、遅延回路５０では、キャパシタ５４の充電時間のため時刻Ｔ２よりも遅れて時刻Ｔ３に、遅延信号ＤＬが“Ｈ”となる。これにより、切替信号ＳＷも“Ｈ”となり、スイッチ５，６は、それぞれオン、オフに切り替わり、出力回路４０の出力電圧ＶＡが、スイッチ５を介して出力ノードＮＯに、駆動電圧ＶＤとして出力される。

時刻Ｔ４において、制御信号ＥＮが“Ｌ”に変化すると切替信号ＳＷは“Ｌ”となり、スイッチ５，６はそれぞれオフ、オンに切り替わる。電圧発生回路３の出力電圧ＶＢが、スイッチ６を介して出力ノードＮＯに、駆動電圧ＶＤとして出力される。また、基準電圧回路１０とバイアス回路２０の動作は停止され、このバイアス回路２０から出力されるバイアス電圧ＢＬも“Ｌ”となる。従って、ＮＭＯＳ３３，４２はオフ状態となり、差動増幅回路３０と出力回路４０の動作も停止し、この出力回路４０の出力電圧ＶＡは低下する。

一方、遅延回路５０では、キャパシタ５４の放電時間のため、時刻Ｔ４よりも遅れて時刻Ｔ５に、遅延信号ＤＬが“Ｌ”となる。但し、この時点では切替信号ＳＷは、既に“Ｌ”となっているので、スイッチ５，６は変化しない。

以上のように、この実施例１の電圧レギュレータは、制御信号ＥＮが“Ｈ”になったときには、出力回路４０の出力電圧ＶＡが基準電圧ＶＲに達して安定した時点でスイッチ５，６を切り替え、この制御信号ＥＮが“Ｌ”になったときには、直ちにスイッチ５，６を切り替えるための切替信号ＳＷを生成する遅延回路５０を有している。これにより、出力電圧ＶＡが安定する前に、不安定な状態で駆動電圧ＶＤとして出力されるおそれがなくなり、出力電圧を切り替えた時に安定した電圧を出力することができるという利点がある。

更に、遅延回路５０は、制御電圧ＥＮを反転するためのインバータを構成するＰＭＯＳ５１とＮＭＯＳ５２に直列に、差動増幅回路３０や出力回路４０と共通のバイアス電圧ＢＬで導通状態が制御されるＮＭＯＳ５３を有している。これにより、差動増幅回路３０や出力回路４０が起動されてから安定した状態になるまでの時間と、遅延回路５０による切替信号ＳＷの遅延時間をほぼ同じ時間となるように合わせることが可能になる。

即ち、バイアス電圧ＢＬが高く設定されていれば、差動増幅回路３０や出力回路４０に流れる電流が大きくなって応答速度が速くなり、短時間で所定の出力電圧ＶＡが得られる。このとき、遅延回路５０のＮＭＯＳ５３に流れる電流も大きくなるので、キャパシタ５４の充電時間も短くなり、この遅延回路５０の遅延時間も短縮される。従って、遅延回路５０の遅延時間を、必要以上に余裕を持った時間に設定する必要がなくなり、短時間に安定した所望の出力電圧に切り替えることができるという利点がある。

図４は、本発明の実施例２を示す電圧レギュレータの構成図であり、図１中の要素と共通の要素には共通の符号が付されている。

この電圧レギュレータは、図１中の出力回路４０の出力側と接地電位ＧＮＤの間に、負荷電流回路６０を挿入したものである。

負荷電流回路６０は、制御信号ＥＮが“Ｌ”から“Ｈ”に切り替わった後、遅延信号ＤＬが“Ｌ”から“Ｈ”に切り替わるまでの間、出力回路４０からの負荷電流を流すための回路である。この負荷電流回路６０は、出力回路４０の出力側と接地電位ＧＮＤの間に直列に接続されたＮＭＯＳ６１，６２を有している。ＮＭＯＳ６１のゲートには、遅延信号ＤＬがインバータ６３で反転して与えられ、ＮＭＯＳ６２のゲートには、バイアス電圧ＢＬが与えられるようになっている。その他の構成は、図１と同様である。

この電圧レギュレータでは、制御信号ＥＮが“Ｌ”のとき、バイアス電圧ＢＬは“Ｌ”であるので、負荷電流回路６０のＮＭＯＳ６２はオフである。制御信号ＥＮが“Ｌ”から“Ｈ”に切り替わった後、遅延信号ＤＬが“Ｌ”から“Ｈ”に切り替わるまでの間、ＮＭＯＳ６１のゲートにはインバータ６３から“Ｈ”が与えられ、ＮＭＯＳ６２のゲートにはバイアス電圧ＢＬが印加される。この時点では、スイッチ５はオフであるので、出力回路４０の出力側から、負荷電流回路６０を介して接地電位ＧＮＤに負荷電流が流れる。

次に、遅延信号ＤＬが“Ｈ”に切り替わると、今度は負荷電流回路６０のＮＭＯＳ６１がオフとなり、スイッチ５がオンとなるので、この負荷電流回路６０に流れる電流が停止し、出力回路４０からの電流は、スイッチ５を介して昇圧回路２側へ流れる。その他の動作は、実施例１で説明したとおりである。

以上のように、この実施例２の電圧レギュレータは、制御信号ＥＮが“Ｌ”から“Ｈ”に切り替わった後、遅延信号ＤＬが“Ｌ”から“Ｈ”に切り替わるまでの間、出力回路４０からの負荷電流を流すための負荷電流回路６０を有している。これにより、実施例１と同様の利点に加えて、無負荷状態時の位相余裕度を向上させることができるという利点がある。

なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ） 表示パネルの駆動電圧ＶＤを出力する電圧レギュレータを例に説明したが、使用目的を限定するものではなく、２種類以上の電圧を切り替えて出力する電圧レギュレータに適用可能である。
（ｂ） 差動増幅回路３０、出力回路４０及び遅延回路５０の回路構成は、図１に例示したものに限定されない。
（ｃ） 負荷電流回路６０は、図４に例示したものに限定されない。

本発明の実施例１を示す電圧レギュレータの構成図である。 従来の電圧レギュレータの構成図である。 図１の動作を示す信号波形図である。 本発明の実施例２を示す電圧レギュレータの構成図である。

符号の説明

５，６ スイッチ
７ インバータ
１０ 基準電圧回路
２０ バイアス回路
３０ 差動増幅回路
４０ 出力回路
５０ 遅延回路
６０ 負荷電流回路

Claims (2)

1. 第１または第２の出力電圧を指定する制御信号によって第１の出力電圧が指定されたときに、動作制御用のバイアス電圧を生成すると共に基準電圧と該バイアス電圧に基づいて該基準電圧に対応した前記第１の出力電圧を生成する第１の電圧発生回路と、
   第２の出力電圧を生成する第２の電圧発生回路と、
   前記バイアス電圧によって動作が制御され、前記制御信号を遅延させて遅延信号を出力する遅延回路と、
   前記制御信号によって第１の出力電圧が指定され、かつ前記遅延信号によって第１の出力電圧が指定されたときに、前記第１の電圧発生回路で生成された前記第１の出力電圧を出力ノードに出力し、それ以外のときには前記第２の電圧発生回路で生成された前記第２の出力電圧を該出力ノードに出力するスイッチ回路とを、
   備えたことを特徴とする電圧レギュレータ。
2. 前記第１の電圧発生回路の出力側に設けられ、前記制御信号によって前記第１の出力電圧が指定された後、前記遅延信号によって該第１の出力電圧が指定されるまでの間、該第１の電圧発生回路からの負荷電流を流す負荷電流回路を有することを特徴とする請求項１記載の電圧レギュレータ。

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