JP2003051187A - 内部電源電圧発生装置 - Google Patents

内部電源電圧発生装置

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    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
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Abstract

(57)【要約】 【課題】 半導体素子用の安定な駆動電圧を供給可能な
内部電源電圧発生装置を提供すること。 【解決手段】 外部電源電圧が動作電源電圧範囲内の所
定電圧以下の場合、内部電源電圧印加ラインに前記外部
電源電圧を印加させ、前記外部電源電圧が前記所定電圧
を超える場合、前記内部電源電圧印加ラインへの前記外
部電源電圧の印加を中止するように制御するスイッチ制
御手段と、該スイッチ制御手段によって制御され、前記
内部電源電圧印加ラインに供給される内部電源電圧を用
いて第１基準電位を生成する第１基準電位発生部と、前
記第１基準電位を増幅して第２基準電位を生成する第２
基準電位発生部と、前記第２基準電位を基準にし、前記
内部電源電圧を生成して内部回路に供給すると共に、前
記内部電源電圧を前記内部電源電圧印加ラインにフィー
ドバックさせる内部電源ドライバーとを備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は内部電源電圧発生装
置に関し、特に、基準電位を用いて外部電源電圧を内部
電源電圧に変換するカラントミラー型内部電源電圧発生
装置において、特定電源電圧範囲で外部電源電圧印加端
と内部電源電圧印加ラインを選択的に接続し、一定の電
圧範囲を超えた後に内部電源電圧を利用して一定の電位
の基準電位を発生し、半導体素子を安定的に動作させ得
る内部電源電圧発生装置に関する。
【０００２】
【従来の技術】一般に、半導体集積回路の設計において
は、半導体チップの消費電力を小さくし、外部ノイズに
対する影響を最少化し、素子の信頼性向上と安定な動作
を実現することが必要である。
【０００３】このため半導体集積回路は、変化要因が大
きい外部電源電圧よりも低い内部電源電圧を発生させて
内部回路の動作に利用する。
【０００４】このような安定な内部電源電圧を生成する
方法は種々あるが、通常、図１に示したように基準電位
を用いて外部電源電圧ＶＥＸＴを内部電源電圧ＱＶＩＮ
Ｔに変換するカレントミラー型電圧降下変換器（voltag
e down converter）を用いる。
【０００５】図１は、従来の内部電源電圧発生装置を示
すブロック図である。通常の電圧降下変換器は大部分差
動増幅器の形を取り、図において、先ず第１基準電位発
生部１は、外部電源電圧ＶＥＸＴが印加されて第１基準
電位ｖｒ１を生成し、第２基準電位発生部２は、第１基
準電位発生部１から印加された第１基準電位ｖｒ１を増
幅して第２基準電位ｖｒ２を生成する。
【０００６】そして、ストレス電圧部３は、第２基準電
位発生部２から印加された第２基準電位ｖｒ２にストレ
ス電圧を印加し、内部電源ドライバー４は、この電圧を
基準（reference）にして内部電源電圧ＱＶＩＮＴを発
生し、これを内部回路５に供給する。
【０００７】しかし、従来は第１基準電位発生部１で第
１基準電位ｖｒ１を生成するための電源として外部電源
電圧ＶＥＸＴのみを用いることから、外部電源電圧ＶＥ
ＸＴの変化によって、第１基準電位ｖｒ１が変化する問
題があった。
【０００８】即ち、従来の電圧降下変換器は、周囲の温
度変化又はノイズの影響による第１基準電位発生部１に
印加される外部電源電圧ＶＥＸＴの変動に応じて、外部
電源電圧ＶＥＸＴがカレントミラー回路に十分伝達され
ず、要求される一定レベルの第１基準電位ｖｒ１を発生
させることができない問題があった。
【０００９】
【発明が解決しようとする課題】本発明は、半導体素子
が動作する電圧範囲で外部電源電圧と内部電源電圧とを
選択的に用い、所定電圧を超える場合には内部電源電圧
を利用して、一定の電位の基準電位を発生し、半導体素
子を安定的に動作させることができる内部電源電圧発生
装置を提供することを目的としている。
【００１０】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明に係る内部電源電圧発生装置（１）は、外
部電源電圧が動作電源電圧範囲内の所定電圧以下の場
合、内部電源電圧印加ラインに前記外部電源電圧を印加
させ、前記外部電源電圧が圧前記所定電圧を超える場
合、内部電源電圧印加ラインへの前記外部電源電圧の印
加を中止するように制御するスイッチ制御手段と、該ス
イッチ制御手段によって制御され、前記内部電源電圧印
加ラインに供給される内部電源電圧を用いて第１基準電
位を生成する第１基準電位発生部と、前記第１基準電位
を増幅して第２基準電位を生成する第２基準電位発生部
と、前記第２基準電位を基準にして前記内部電源電圧を
生成し、内部回路に供給すると共に、前記内部電源電圧
を前記内部電源電圧印加ラインにフィードバックさせる
内部電源ドライバーを備えていることを特徴としてい
る。
【００１１】また、本発明に係る内部電源電圧発生装置
（２）は、前記内部電源電圧発生装置（１）において、
前記スイッチ制御手段が、前記外部電源電圧が接地電圧
と外部電源電圧との間の所定の電圧範囲において、前記
外部電源電圧を前記内部電源電圧印加ラインに選択的に
印加させる制御信号を出力するスイッチ制御部、及び該
スイッチ制御部から印加される制御信号に応じてスイッ
チング動作し、前記外部電源電圧を前記内部電源電圧印
加ラインに接続するスイッチ部を備えていることを特徴
としている。
【００１２】また、本発明に係る内部電源電圧発生装置
（３）は、前記内部電源電圧発生装置（２）において、
前記スイッチ制御部が、前記外部電源電圧の印加を受け
て電圧降下した電圧を供給する抵抗素子、該抵抗素子を
介して電圧降下した電圧に応じて所定の基準電圧を発生
するダイオード素子、該ダイオード素子から発生した基
準電圧を反転して出力するインバータ部、及び該インバ
ータ部の出力を遅延し、前記制御信号を出力する遅延部
を備えていることを特徴としている。
【００１３】また、本発明に係る内部電源電圧発生装置
（４）は、前記内部電源電圧発生装置（２）において、
前記スイッチ制御部が、前記第２基準電位と前記外部電
源電圧とを比較するためのカラントミラー構造の差動増
幅部、前記第１基準電位の入力に従い、前記差動増幅部
の動作をイネーブルするための複数個のスイッチング素
子、及び前記差動増幅部の出力を反転し、前記制御信号
を出力するインバータ部を備えていることを特徴として
いる。
【００１４】また、本発明に係る内部電源電圧発生装置
（５）は、前記内部電源電圧発生装置（２）において、
前記スイッチ部が、前記制御信号に応じて前記外部電源
電圧を内部電源電圧印加ラインに選択的に印加させるス
イッチング素子であるＰＭＯＳトランジスタを備えてい
ることを特徴としている。
【００１５】
【発明の実施の形態】以下、添付の図面を参照して本発
明に係る実施の形態を詳しく説明する。
【００１６】図２は、本実施の形態に係る内部電源電圧
発生装置を示す回路図である。
【００１７】図２に示されているように、本実施の形態
に係る内部電源電圧発生装置は、第１基準電位発生部１
０の初期駆動のために、スイッチ制御部５０と、スイッ
チ制御部５０の出力信号のレベルに応じて選択的に、外
部電源電圧ＶＥＸＴと内部電源電圧ＱＶＩＮＴ印加ライ
ンとを接続又は接続を開放するスイッチ部６０を備えて
いる。
【００１８】さらに、内部電源電圧発生装置は、スイッ
チ部６０の動作により外部電源電圧ＶＥＸＴ、又は内部
電源ドライバー４０からフィードバックされた内部電源
電圧ＱＶＩＮＴが選択的に入力され、一定の第１基準電
位ｖｒ１を生成する第１基準電位発生部１０と、第１基
準電位発生部１０から印加された第１基準電位ｖｒ１を
増幅して第２基準電位ｖｒ２を生成する第２基準電位発
生部２０と、第２基準電位発生部２０から印加された第
２基準電位ｖｒ２にストレス電圧を印加するストレス電
圧部３０と、この電圧を基準（reference）にして内部
電源電圧ＱＶＩＮＴを内部回路に供給する内部電源ドラ
イバー４０とを備えている。
【００１９】このような構成により、第１基準電位発生
部１０は、初期駆動電圧が所定電位以上になった場合、
第１基準電位ｖｒ１の生成に使用する電源電圧として、
外部電源電圧ＶＥＸＴの代わりに、変化の幅が少ない内
部電源電圧ＱＶＩＮＴを用いることにより、電源電圧の
変動に依存する第１基準電位ｖｒ１の変化を最大限に低
減することができる。
【００２０】上記の内部電源電圧発生装置の詳細構成を
図２を参照して説明すれば、次の通りである。
【００２１】先ず、第1基準電位発生部１０は、ソース
が内部電源電圧ＱＶＩＮＴ印加ラインに接続され、ゲー
トがドレインに接続されたＰＭＯＳトランジスタＰ１
と、ソースが内部電源電圧ＱＶＩＮＴ印加ラインに接続
され、ゲートがＰＭＯＳトランジスタＰ１のゲートに接
続されたＰＭＯＳトランジスタＰ２と、ＰＭＯＳトラン
ジスタＰ１と抵抗Ｒ１との間に接続され、バルクに接地
電圧ＱＶＳＳが印加されるＮＭＯＳトランジスタＮ１
と、ＰＭＯＳトランジスタＰ２と接地電圧ＱＶＳＳとに
接続され、ゲートがドレイン及びＮＭＯＳトランジスタ
Ｎ１のゲートと接続され、バルクに接地電圧ＱＶＳＳが
印加されるＮＭＯＳトランジスタＮ２とを備えて構成さ
れ、第１基準電位ｖｒ１を生成する。
【００２２】第２基準電位発生部２０は、外部電源電圧
ＶＥＸＴとソースとが接続され、ゲートがドレインと接
続され、バルクに外部電源電圧ＶＥＸＴが印加されるＰ
ＭＯＳトランジスタＰ４と、外部電源電圧ＶＥＸＴとソ
ースが接続され、ゲートがＰＭＯＳトランジスタＰ４の
ゲートと接続され、バルクに外部電源電圧ＶＥＸＴが印
加されるＰＭＯＳトランジスタＰ３と、ドレインがＰＭ
ＯＳトランジスタＰ３のドレインに接続され、ゲートに
第１基準電位ｖｒ１が印加され、バルクが接地電圧ＱＶ
ＳＳに接続れたＮＭＯＳトランジスタＮ３と、ドレイン
がＰＭＯＳトランジスタＰ４のドレインと接続され、Ｎ
ＭＯＳトランジスタＮ３のバルクと接続されバルクが接
地電圧ＱＶＳＳに接続されたＮＭＯＳトランジスタＮ４
と、ＮＭＯＳトランジスタＮ３及びＮ４の共通接続され
たソースと接地電圧ＱＶＳＳとの間に接続され、ゲート
に第１基準電位ｖｒ１が印加され、バルクが接地電圧Ｑ
ＶＳＳに接続されたＮＭＯＳトランジスタＮ５と、外部
電源電圧ＶＥＸＴと第２基準電位ｖｒ２の出力端子の間
に接続され、ゲートがＰＭＯＳトランジスタＰ３のドレ
インと接続され、バルクが外部電源電圧ＶＥＸＴに接続
されたＰＭＯＳトランジスタＰ５と、ソースがＰＭＯＳ
トランジスタＰ５のドレインに接続され、ゲートがＮＭ
ＯＳトランジスタＮ４のゲートと接続されたＰＭＯＳト
ランジスタＰ６と、ＰＭＯＳトランジスタＰ６と接地電
圧ＱＶＳＳとの間に並列接続され、それぞれのバルクに
接地電圧ＱＶＳＳが印加されるＮＭＯＳトランジスタＮ
６及びＮＭＯＳトランジスタＮ７とを備えて構成されて
いる。
【００２３】ストレス電圧部３０は、外部電源電圧ＶＥ
ＸＴと第２基準電位ｖｒ２出力端子との間に直列接続さ
れ、それぞれのゲートとドレインが接続され、それぞれ
のバルクに外部電源電圧ＶＥＸＴが接続されたＰＭＯＳ
トランジスタＰ７及びＰＭＯＳトランジスタＰ８を備え
ている。
【００２４】さらに、内部電源ドライバー４０は、ソー
ス及びバルクが外部電源電圧ＶＥＸＴに接続されたＰＭ
ＯＳトランジスタＰ９と、ソース及びバルクが外部電源
電圧ＶＥＸＴと接続され、ゲートがドレイン、及びＰＭ
ＯＳトランジスタＰ９のゲートと接続されたＰＭＯＳト
ランジスタＰ１０と、ドレインがＰＭＯＳトランジスタ
Ｐ９のドレインと接続され、ゲートに第２基準電位ｖｒ
２が印加され、バルクが接地電圧ＱＶＳＳに接続された
ＮＭＯＳトランジスタＮ８と、ドレインがＰＭＯＳトラ
ンジスタＰ１０のドレインに接続され、バルクがＮＭＯ
ＳトランジスタＮ８のバルクに接続されたＮＭＯＳトラ
ンジスタＮ９と、ＮＭＯＳトランジスタＮ８及びＮ９の
共通接続されたソースと接地電圧ＱＶＳＳとの間に接続
され、ゲートに第１基準電位ｖｒ１が印加され、バルク
が接地電圧ＱＶＳＳに接続されたＮＭＯＳトランジスタ
Ｎ１０と、ソース及びバルクが外部電源電圧ＶＥＸＴに
接続され、ゲートがＰＭＯＳトランジスタＰ９のドレイ
ンと接続されたＰＭＯＳトランジスタＰ１１と、ＰＭＯ
ＳトランジスタＰ１１と接地電圧ＱＶＳＳとの間に接続
され、ゲートに第１基準電位ｖｒ１が印加されるＮＭＯ
ＳトランジスタＮ１１とを備えて構成されている。
【００２５】一方、スイッチ部６０は、第１基準電位発
生部１０の内部電源電圧ＱＶＩＮＴ印加ラインと内部電
源ドライバー４０の出力端子とに接続され、外部電源電
圧ＶＥＸＴと内部電源電圧ＱＶＩＮＴ印加ラインとを選
択的に接続又は接続を開放するスイッチ回路として構成
されている。
【００２６】即ち、スイッチ部６０は、初期駆動時、即
ち外部電源をターンオンした直後には、内部電源ドライ
バー４０が生成する内部電源電圧ＱＶＩＮＴが所定のレ
ベルになるまで、第１基準電位発生部１０が内部電源電
圧ＱＶＩＮＴによって駆動できないことを防ぐため、接
地電圧と外部電圧との間の特定の電圧範囲において、内
部電源電圧ＱＶＩＮＴ印加ラインを外部電源電圧ＶＥＸ
Ｔに接続するスイッチである。
【００２７】このようなスイッチ部６０は、外部電源電
圧ＶＥＸＴと内部電源電圧ＱＶＩＮＴ印加ラインとの間
に接続され、バルクが外部電源電圧ＶＥＸＴに接続され
たＰＭＯＳトランジスタＰ１２を備えて構成され、ＰＭ
ＯＳトランジスタＰ１２には、ゲートにスイッチ制御部
５０から出力されるスイッチ接続制御信号ｓ１が入力さ
れるようになっている。
【００２８】ここで、内部電源電圧ＱＶＩＮＴ及び接地
電圧ＱＶＳＳは、半導体チップに一般的に用いられる電
圧に限らず、その他の駆動される回路に応じた内部電源
電圧であってもよい。
【００２９】さらに、図３はスイッチ制御部５０の内部
構成を示す回路図であり、スイッチ制御部５０は、スイ
ッチ部６０のスイッチ動作を制御する。
【００３０】図３において、スイッチ制御部５０は、ソ
ース及びバルクが外部電源電圧ＶＥＸＴに接続され、ゲ
ートが接地電圧ＱＶＳＳに接続されたＰＭＯＳトランジ
スタＰ１３と、ＰＭＯＳトランジスタＰ１３のドレイン
と接地電圧ＱＶＳＳの間に接続され、ゲートとドレイン
とが接続されたＮＭＯＳトランジスタＮ１２と、外部電
源電圧ＶＥＸＴとＮＭＯＳトランジスタＮ１３との間に
接続され、ゲートがＰＭＯＳトランジスタＰ１３及びＮ
ＭＯＳトランジスタＮ１２の共通ドレインと接続され、
ソース及びバルクが外部電源電圧ＶＥＸＴに接続された
ＰＭＯＳトランジスタＰ１４と、ＰＭＯＳトランジスタ
Ｐ１４のドレインと接地電圧ＱＶＳＳとの間に接続さ
れ、ゲートがＰＭＯＳトランジスタＰ１３及びＮＭＯＳ
トランジスタＮ１２の共通ドレインに接続されたＮＭＯ
ＳトランジスタＮ１３と、ＰＭＯＳトランジスタＰ１４
及びＮＭＯＳトランジスタＮ１３の共通ドレインから出
力される信号をバッファ（遅延）して接続制御信号ｓ１
としてスイッチ部６０に出力するインバータＩＶ１及び
ＩＶ２とを備えて構成されている。
【００３１】このような構成を有するスイッチ制御部５
０は、スイッチ部６０に関して上記したように、内部電
源電圧ＱＶＩＮＴが、接地電圧ＱＶＳＳから外部電源電
圧ＶＥＸＴよりも低い所定電圧ａ（Ｖ）までの範囲（０
〜ａ（Ｖ））において、外部電源電圧ＶＥＸＴと内部電
源電圧ＱＶＩＮＴ印加ラインとを接続するようにスイッ
チ部６０を制御する。
【００３２】即ち、スイッチ制御部５０から出力される
接続制御信号ｓ１により、スイッチ部６０は、所定電圧
ａ（Ｖ）を境界として、外部電源電圧ＶＥＸＴと内部電
源電圧ＱＶＩＮＴとを選択的に第１基準電位発生部１０
に供給するように動作する。
【００３３】スイッチ制御部５０の動作において、ＮＭ
ＯＳトランジスタＮ１２はダイオード素子として、ＰＭ
ＯＳトランジスタＰ１３は抵抗素子としてそれぞれ機能
する。例えば、所定電圧以上の外部電源電圧ＶＥＸＴが
印加されると、ＮＭＯＳトランジスタＮ１２がターンオ
ンし、抵抗素子としてのＰＭＯＳトランジスタＰ１３に
よる電圧降下によって、ＰＭＯＳトランジスタＰ１３と
ＮＭＯＳトランジスタＮ１２との接続点には、一定の基
準電圧が生成される。
【００３４】スイッチ制御部５０に印加される外部電源
電圧ＶＥＸＴとＮＭＯＳトランジスタＮ１２及びＰＭＯ
ＳトランジスタＰ１３とにより生成された一定の基準電
圧は、ＰＭＯＳトランジスタＰ１４とＮＭＯＳトランジ
スタＮ１３とで構成されたインバータにより反転され、
インバータＩＶ１及びＩＶ２により遅延されて制御信号
ｓ１として出力される。
【００３５】外部電源電圧ＶＥＸＴが、半導体チップの
動作電源電圧範囲内の所定電圧以下である場合、接続制
御信号ｓ１はローレベルで出力される。例えば、外部電
源電圧ＶＥＸＴが、ＮＭＯＳトランジスタＮ１２及びＮ
１３がターンオンしないローレベルであれば、ＰＭＯＳ
トランジスタＰ１３とＮＭＯＳトランジスタＮ１２との
接続点の電圧は外部電源電圧ＶＥＸＴ、即ちローレベル
となり、これによってＮＭＯＳトランジスタＮ１３がタ
ーンオフし、ＰＭＯＳトランジスタＰ１４とＮＭＯＳト
ランジスタＮ１３との接続点の電圧も外部電源電圧ＶＥ
ＸＴ、即ちローレベルとなる。従って、接続制御信号ｓ
１はローレベルとなる。
【００３６】このとき、スイッチ部６０のＰＭＯＳトラ
ンジスタＰ１２がターンオンされて、外部電源電圧ＶＥ
ＸＴと内部電源電圧ＱＶＩＮＴ印加ラインとが接続さ
れ、外部電源電圧ＶＥＸＴが第１基準電位発生部１０の
内部電源電圧ＱＶＩＮＴ印加ラインに入力される。
【００３７】次いで、外部電源電圧ＶＥＸＴが、半導体
チップの動作電源電圧範囲内の所定電圧を超えた場合、
制御信号ｓ１はハイレベルで出力される。例えば、外部
電源電圧ＶＥＸＴが、ＮＭＯＳトランジスタＮ１２及び
Ｎ１３がターンオンするハイレベルであれば、ＰＭＯＳ
トランジスタＰ１３とＮＭＯＳトランジスタＮ１２との
接続点の電圧は、ＮＭＯＳトランジスタＮ１２のオンに
よってローレベルとなり、これによってＰＭＯＳトラン
ジスタＰ１４がターンオンし、ＰＭＯＳトランジスタＰ
１４とＮＭＯＳトランジスタＮ１３との接続点の電圧
は、外部電源電圧ＶＥＸＴ、即ちハイレベルとなる。従
って、接続制御信号ｓ１はハイレベルとなる。
【００３８】このとき、スイッチ部６０のＰＭＯＳトラ
ンジスタＰ１２はターンオフされて外部電源電圧ＶＥＸ
Ｔと内部電源電圧ＱＶＩＮＴ印加ラインとの接続が開放
され、内部電源ドライバー４０からフィードバックされ
る内部電源電圧ＱＶＩＮＴのみが第１基準電位発生部１
０に印加される。
【００３９】ここで、スイッチ制御部５０は、特定電
圧、例えば２Ｖ以下では外部電源電圧ＶＥＸＴと内部電
源電圧ＱＶＩＮＴ印加ラインとが接続されるようにスイ
ッチ部６０を制御し、特定電圧を超える電圧では接続が
開放されるようにスイッチ部６０を制御する。
【００４０】さらに、スイッチ制御部５０の接続制御信
号ｓ１に、動作過程でヒステリシスループ（Hysteresis
loop）を持たせることもできる。
【００４１】例えば、スイッチ制御部５０が、外部電源
電圧ＶＥＸＴが上昇する場合、２Ｖ以上で外部電源電圧
ＶＥＸＴと内部電源電圧ＱＶＩＮＴ印加ラインとの接続
が開放されるようにスイッチ部６０を制御し、外部電源
電圧ＶＥＸＴが降下する場合、１Ｖ以下で外部電源電圧
ＶＥＸＴと内部電源電圧ＱＶＩＮＴ印加ラインとが接続
されるようにスイッチ部６０を制御するようにすること
もできる。
【００４２】即ち、チップに供給される電圧が上昇して
いる状況では、高い電圧の２Ｖ以上で外部電源電圧ＶＥ
ＸＴと内部電源電圧ＱＶＩＮＴ印加ラインとの接続を開
放し、チップに供給される電圧が降下している状況で
は、低い電圧の１Ｖ以下で外部電源電圧ＶＥＸＴと内部
電源電圧ＱＶＩＮＴ印加ラインとを接続する動作を行う
ようにすることも可能である。
【００４３】図４は、本発明の別の実施の形態に係る内
部電源電圧発生装置を示す回路図であり、スイッチ制御
部５５は、第１基準電位発生部１０から出力された第１
基準電位ｖｒ１と第２基準電位発生部２０から出力され
た第２基準電位ｖｒ２とを取り込み、これらに応じて接
続制御信号ｓ１の出力を制御する。
【００４４】ここで、スイッチ制御部５５を除いた他の
構成は、図３に示した実施の形態と同様であり、説明を
省略する。
【００４５】図５は、図４に示したスイッチ制御部５５
の回路図である。
【００４６】図５に示されているように、スイッチ制御
部５５は、ソース及びバルクが外部電源電圧ＶＥＸＴに
接続され、ゲートがドレインと接続されたＰＭＯＳトラ
ンジスタＰ１５と、ソース及びバルクが外部電源電圧Ｖ
ＥＸＴに接続され、ゲートがＰＭＯＳトランジスタＰ１
５のゲートと接続されたＰＭＯＳトランジスタＰ１６
と、ドレインがＰＭＯＳトランジスタＰ１５のドレイン
に接続され、ゲートに第２基準電位ｖｒ２が印加され、
バルクが接地電圧ＱＶＳＳに接続されたＮＭＯＳトラン
ジスタＮ１４と、ドレインがＰＭＯＳトランジスタＰ１
６のドレインと接続され、バルクがＮＭＯＳトランジス
タＮ１４のバルクに接続されたＮＭＯＳトランジスタＮ
１５と、ＮＭＯＳトランジスタＮ１４及びＮＭＯＳトラ
ンジスタＮ１５の共通ソースと接地電圧ＱＶＳＳとの間
に接続され、ゲートに第１基準電位ｖｒ１が印加され、
バルクが接地電圧ＱＶＳＳに接続されたＮＭＯＳトラン
ジスタＮ１６と、ソース及びバルクが外部電源電圧ＶＥ
ＸＴに接続され、ゲートがＰＭＯＳトランジスタＰ１６
のドレインと接続されたＰＭＯＳトランジスタＰ１７
と、ＰＭＯＳトランジスタＰ１７と接地電圧ＱＶＳＳと
の間に接続され、ゲートに第１基準電位ｖｒ１が印加さ
れ、バルクが接地電圧ＱＶＳＳに接続されたＮＭＯＳト
ランジスタＮ１７と、外部電源電圧ＶＥＸＴと接地電圧
ＱＶＳＳとの間に直列接続され、ゲートがＰＭＯＳトラ
ンジスタＰ１７及びＮＭＯＳトランジスタＮ１７の共通
ドレインと接続され、共通ドレインを介して接続制御信
号ｓ１をスイッチ部６０に出力するＰＭＯＳトランジス
タＰ１８及びＮＭＯＳトランジスタＮ１８とを備えて構
成されている。
【００４７】このような構成を有するスイッチ制御部５
５は、ＰＭＯＳトランジスタＰ１５及びＰ１６、ＮＭＯ
ＳトランジスタＮ１４及びＮ１５から構成され、第１基
準電位ｖｒ１の入力によりイネーブルされるカレントミ
ラー構造の差動増幅器を介して、ＮＭＯＳトランジスタ
Ｎ１５のゲートに接続された外部電源電圧ＶＥＸＴと第
２基準電位ｖｒ２との差によってＰＭＯＳトランジスタ
Ｐ１７のゲートの電圧レベルを決定し、この電圧レベル
と第１基準電位ｖｒ１とに応じて決定されるＰＭＯＳト
ランジスタＰ１７とＮＭＯＳトランジスタＮ１７との接
続点の電圧レベルを、ＰＭＯＳトランジスタＰ１８及び
ＮＭＯＳトランジスタＮ１８で構成されたインバータに
より反転して、接続制御信号ｓ１として出力する。
【００４８】即ち、外部電源電圧ＶＥＸＴが、半導体チ
ップの動作電源電圧範囲内において第２基準電位ｖｒ２
以下の場合、制御信号ｓ１はローレベルで出力される。
【００４９】このとき、スイッチ部６０のＰＭＯＳトラ
ンジスタＰ１２はターンオンされて、外部電源電圧ＶＥ
ＸＴと内部電源電圧ＱＶＩＮＴ印加ラインとが接続さ
れ、外部電源電圧ＶＥＸＴが第１基準電位発生部１０の
内部電源電圧ＱＶＩＮＴ印加ラインに入力される。
【００５０】次いで、外部電源電圧ＶＥＸＴが、半導体
チップの動作電源電圧範囲内において第２基準電位ｖｒ
２を超えた場合、制御信号ｓ１はハイレベルで出力され
る。
【００５１】このとき、スイッチ部６０のＰＭＯＳトラ
ンジスタＰ１２はターンオフされて、外部電源電圧ＶＥ
ＸＴと内部電源電圧ＱＶＩＮＴ印加ラインとの接続が開
放され、内部電源電圧ＱＶＩＮＴのみが第１基準電位発
生部１０に印加される。
【００５２】ここで、スイッチ制御部５５は、チップの
初期化の目的に用いる通常のパワーアップ（power up）
回路以外にも用いることができる。
【００５３】即ち、この制御回路をパワーアップ回路と
独立に設けて、他の目的の類似する機能を有する回路に
用いることもできる。
【００５４】本実施の形態に係る内部電源電圧発生装置
の第１基準電位発生部１０は、所定の電圧範囲において
は、外部電源電圧ＶＥＸＴと内部電源電圧ＱＶＩＮＴ印
加ラインとがスイッチ部６０を介して接続されることに
より、外部電源電圧ＶＥＸＴ、即ち高電圧で駆動され、
その他の電圧範囲においては、外部電源電圧ＶＥＸＴと
の接続が開放されて内部電源電圧ＱＶＩＮＴだけで駆動
される。
【００５５】この内部電源電圧ＱＶＩＮＴは、外部電源
電圧ＶＥＸＴよりも電圧の変化が少ないため、より安定
した第１基準電位ｖｒ１を発生させることができ、この
第１基準電位ｖｒ１によって第２基準電位発生部２０及
び内部電源ドライバー４０を介して安定した内部電源電
圧ＱＶＩＮＴを生成することができる。
【００５６】本実施の形態に係る内部電源電圧発生装置
に関するシミュレーション結果を図６〜図８に示す。図
６〜図８に示した各グラフにおいて、外部電源電圧ＶＥ
ＸＴを横軸に設定している。Ｂ、Ｄはそれぞれ、本発明
に係る第１基準電位ｖｒ１、内部電源電圧ＱＶＩＮＴの
変化を示している。Ａ、Ｃは、第1基準電位発生部１０
に直接外部電源電圧ＶＥＸＴを入力した場合、即ち従来
技術に関するシミュレーション結果であり、それぞれ、
従来技術の第１基準電位ｖｒ１、従来技術の内部電源電
圧ＱＶＩＮＴの変化を示している。
【００５７】図６は、シミュレーション結果の各電圧の
変化を全体的に示したグラフである。図６に示されてい
るように、スイッチ制御部５０、５５の接続制御信号ｓ
１は、約２Ｖで出力され、これによって外部電源電圧Ｖ
ＥＸＴと内部電源電圧ＱＶＩＮＴ印加ラインとが接続さ
れる。
【００５８】図６から、本発明に係る第１基準電位ｖｒ
１（Ｂ）は、半導体素子の動作電源電圧範囲内（約２．
５Ｖ以上）において、従来技術の基準電位ｖｒ１（Ａ）
と異なり、一定の基準電圧（Ｂ）を発生させることが判
る。
【００５９】図６に示したシミュレーション結果の一部
分を拡大したグラフを図７及び図８に示す。
【００６０】図７は、図６のグラフにおいて、第１基準
電位ｖｒ１（Ａ）、（Ｂ）に関する部分を拡大したグラ
フである。
【００６１】図７に示されているように、従来技術では
外部電源電圧ＶＥＸＴが増加するに伴い第１基準電位ｖ
ｒ１（Ａ）が次第に増加する。
【００６２】しかし、本発明に係る第１基準電位ｖｒ１
（Ｂ）は、外部電源電圧ＶＥＸＴが増加しても、内部電
源電圧ＱＶＩＮＴによって第１基準電位発生部１０への
基準電圧が供給される電圧範囲（約２．６〜４．５Ｖ）
において、一定であることが判る。
【００６３】図８は、図６のグラフにおいて、内部電源
電圧ＱＶＩＮＴ（Ｃ）、（Ｄ）に関する部分を拡大した
グラフである。
【００６４】図８に示されているように、従来技術では
外部電源電圧ＶＥＸＴが増加するに伴い内部電源電圧Ｑ
ＶＩＮＴが次第に増加する。
【００６５】しかし、本発明に係る内部電源電圧ＱＶＩ
ＮＴは、外部電源電圧ＶＥＸＴが増加しても、内部電源
電圧ＱＶＩＮＴによって第１基準電位発生部１０への基
準電圧が供給される電圧範囲（約２．６〜４．５Ｖ）に
おいて、一定であることが判る。
【００６６】以上のように、本発明に係る内部電源電圧
発生装置は、一定の第１基準電位ｖｒ１を基準電圧とし
て用いることによって、安定な内部電源電圧ＱＶＩＮＴ
を発生できる。
【００６７】また、本発明に係る内部電源電圧発生装置
は、図９に示したように、第１基準電位発生部１０と、
第２基準電位発生部２０及び２１と、内部電源ドライバ
ー４０及び２２とを備えて構成されてもよく、上記した
内部電源電圧ＱＶＩＮＴに加えて、第２基準電位発生部
２０及び内部電源ドライバー４０によって、チップ全体
を駆動するため、又はその他のための内部電源電圧Ｖ0
を供給することができる。
【００６８】
【発明の効果】上記したように、本発明に係る内部電源
電圧発生装置は、安定な内部電源電圧を発生し、供給す
ることができることから、半導体素子を安定的に動作さ
せ、製品の歩留まり向上を可能とする効果を奏する。
【図面の簡単な説明】
【図１】 従来の内部電源電圧発生装置を示すブロック
図である。
【図２】 本発明の実施の形態に係る内部電源電圧発生
装置を示す回路図である。
【図３】 本発明の実施の形態に係る内部電源電圧発生
装置のスイッチ制御部を示す回路図である。
【図４】 本発明に係る内部電源電圧発生装置の別の実
施の形態を示す回路図である。
【図５】 図４に示した内部電源電圧発生装置のスイッ
チ制御部を示す回路図である。
【図６】 本発明に係る内部電源電圧発生装置に関する
外部電源電圧と第１基準電位及び内部電源電圧とのシミ
ュレーション結果を示すグラフである。
【図７】 図６に示すグラフの内、第１基準電位ｖｒ１
に関する部分を拡大したグラフである。
【図８】 図６に示すグラフの内、内部電源電圧ＱＶＩ
ＮＴに関する部分を拡大したグラフである。
【図９】 本発明に係る内部電源電圧発生装置のさらに
別の実施の形態を示すブロック図である。
【符号の説明】
１０ 第１基準電位発生部 ２０ 第２基準電位発生部 ３０ ストレス電圧部 ４０ 内部電源ドライバー ５０、５５ スイッチ制御部 ６０ スイッチ部
フロントページの続き Ｆターム(参考） 5F038 AV06 BB01 BB08 BG01 BG06 EZ20 5H420 NA37 NB02 NB25 NC02 NC36 NE26 5M024 AA24 BB29 BB35 FF07 PP01 PP02 PP03 PP10

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 外部電源電圧が動作電源電圧範囲内の所
    定電圧以下の場合、内部電源電圧印加ラインに前記外部
    電源電圧を印加させ、前記外部電源電圧が前記所定電圧
    を超える場合、前記内部電源電圧印加ラインへの前記外
    部電源電圧の印加を中止するように制御するスイッチ制
    御手段、 該スイッチ制御手段によって制御され、前記内部電源電
    圧印加ラインに供給される内部電源電圧を用いて第１基
    準電位を生成する第１基準電位発生部、 前記第１基準電位を増幅して第２基準電位を生成する第
    ２基準電位発生部、及び前記第２基準電位を基準にし、
    前記内部電源電圧を生成して内部回路に供給すると共
    に、前記内部電源電圧を前記内部電源電圧印加ラインに
    フィードバックさせる内部電源ドライバーを備えている
    ことを特徴とする内部電源電圧発生装置。
  2. 【請求項２】 前記スイッチ制御手段は、 前記外部電源電圧が接地電圧と外部電源電圧との間の所
    定の電圧範囲において、前記外部電源電圧を前記内部電
    源電圧印加ラインに選択的に印加させる制御信号を出力
    するスイッチ制御部、及び該スイッチ制御部から印加さ
    れる制御信号に応じてスイッチング動作し、前記外部電
    源電圧を前記内部電源電圧印加ラインに接続するスイッ
    チ部を備えていることを特徴とする請求項１に記載の内
    部電源電圧発生装置。
  3. 【請求項３】 前記スイッチ制御部は、 前記外部電源電圧の印加を受けて電圧降下した電圧を供
    給する抵抗素子、 該抵抗素子を介して電圧降下した電圧に応じて所定の基
    準電圧を発生するダイオード素子、 該ダイオード素子から発生した基準電圧を反転して出力
    するインバータ部、及び該インバータ部の出力を遅延
    し、前記制御信号を出力する遅延部を備えていることを
    特徴とする請求項２に記載の内部電源電圧発生装置。
  4. 【請求項４】 前記スイッチ制御部は、 前記第２基準電位と前記外部電源電圧とを比較するため
    のカラントミラー構造の差動増幅部、 前記第１基準電位の入力に従い、前記差動増幅部の動作
    をイネーブルするための複数個のスイッチング素子、及
    び前記差動増幅部の出力を反転し、前記制御信号を出力
    するインバータ部を備えていることを特徴とする請求項
    ２に記載の内部電源電圧発生装置。
  5. 【請求項５】 前記スイッチ部は、 前記制御信号に応じて前記外部電源電圧を内部電源電圧
    印加ラインに選択的に印加させるスイッチング素子であ
    るＰＭＯＳトランジスタを備えていることを特徴とする
    請求項２に記載の内部電源電圧発生装置。
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