JP4290554B2 - 改良された制御回路を備える出力ドライバ - Google Patents

改良された制御回路を備える出力ドライバ Download PDF

Info

Publication number
JP4290554B2
JP4290554B2 JP2003548404A JP2003548404A JP4290554B2 JP 4290554 B2 JP4290554 B2 JP 4290554B2 JP 2003548404 A JP2003548404 A JP 2003548404A JP 2003548404 A JP2003548404 A JP 2003548404A JP 4290554 B2 JP4290554 B2 JP 4290554B2
Authority
JP
Japan
Prior art keywords
transistor
supply terminal
current
output
supply
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003548404A
Other languages
English (en)
Other versions
JP2005510934A (ja
Inventor
ヘンドリクス、イェー.ヤンセン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP BV
Original Assignee
NXP BV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NXP BV filed Critical NXP BV
Publication of JP2005510934A publication Critical patent/JP2005510934A/ja
Application granted granted Critical
Publication of JP4290554B2 publication Critical patent/JP4290554B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K17/00Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/10Modifications for increasing the maximum permissible switched voltage
    • H03K17/102Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175Coupling arrangements; Interface arrangements
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K17/00Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/6871Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
    • H03K17/6872Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor using complementary field-effect transistors
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Electronic Switches (AREA)
  • Logic Circuits (AREA)

Description

本発明は、制御信号を生成するための出力ドライバを備え、この出力ドライバが、第1の供給端子と、第2の供給端子と、入力信号を受信するための信号入力端子と、制御信号を供給するための信号出力端子と、制御電極を有すると共に第1の供給端子と信号出力端子との間に連結される主電流パスを有する出力トランジスタと、入力信号に応答して制御信号をこの出力トランジスタの制御電極に供給する制御回路と、を含み、且つ制御回路は、出力が力トランジスタの制御電極に連結されると共に第1の供給接続点が前記第1の供給端子に連結されるバッファを備える、電子回路に関する。
このような電子回路は、図1乃至図4に示される当該技術の一般的状態から公知となっている。
図1は、ソースが第1の供給端子VDDに接続され且つドレインが信号出力端子OUTに接続される電界効果トランジスタTを介して出力トランジスタが実装される回路を示す。この回路は、ソースが第2の供給端子VSSに接続され且つドレインが信号出力端子OUTに接続される電界効果トランジスタTを介して実装される更なる出力トランジスタを更に含む。制御信号Uを受信するための負荷Zは、信号出力端子OUTと第2の供給端子VSSとの間に連結される。この回路は、入力信号Uを受信するための信号入力端子INを有する制御回路CNTRLを更に含む。この制御回路CNTRLは、入力信号Uに応答して出力トランジスタTのゲートとソースとの間に制御信号Uを、及び更なる出力トランジスタTのゲートとソースとの間に制御信号Uを生成する。制御信号UとUは、出力トランジスタTがオンになると、更なる出力トランジスタTは、オンにならず、且つその逆になるようになっている。
特に、その発明は、供給電圧が第1と第2の供給電圧端子間に連結される電子回路のその供給電圧が、例えば、100Vのような比較的高い場合に関連する。特に、集積回路で使用される場合、この高い供給電圧は、制御回路を複雑にする。結局、出力トランジスタTのゲート−ソース電圧がそのような高い電圧に耐えることが出来ないので、図1でBFで示される標準のバッファ回路には、供給電圧から直接に供給されることが出来ない。換言すれば、出力トランジスタTのゲートの論理的ローレベルは、供給電圧に比較して、高い値(例えば、供給電圧が100Vの場合、95V)をなお有する。しかしながら、更なる出力トランジスタTの制御は、この問題がない。これは、入力信号Uが第2の供給端子又は更なる出力トランジスタTのソースに向けられるからである。この特許出願において、更なる出力トランジスタTの制御は、それが公知技術に従って適用されるので、記載されてない。
当該技術の一般的状態において、出力トランジスタTを制御するためための解決策は、図2に示される方法で提供される。出力トランジスタTのゲート電圧は、論理的にハイであるべきであり且つ出力トランジスタTは、導電状態であってはならない場合、スイッチが、示されているように開状態にあり、従って、そのスイッチと第2の供給端子VSSとの間に連結される電流源が出力トランジスタTのゲートとソースとの間に連結される抵抗器Rを通る電流を生成しない。その結果、出力トランジスタTのゲート−ソースキャパシタンスが、抵抗器Rを介して放電され、それによって、ゲート電位が、第1の供給端子VDD上の電位に実質的に等しく、従って、例えば、100Vに等しくなる。ここで、出力トランジスタTのゲート電圧が、論理的にローになるべきであり、従って、出力トランジスタTがオンされるべき場合、そのスイッチは、閉にされ、それによって、電流が抵抗器RとツェナーダイオードZとの並列回路を通って流れる。ツェナーダイオードZにより、出力トランジスタTのゲート上の電位が、表示される値以下の値、例えば、95Vに到達出来ないことになる。
図2に従う公知の解決策の不利なことは、前記抵抗器を介して出力トランジスタのゲート−ソースキャパシタンスの放電が、比較的遅いプロセスであり、それによって、その回路が、入力信号の比較的高い周波数に対して不適切であることである。
当該技術の一般的状態において、上述の問題は、図3に示される回路を適用することによって、減少される。図2の回路に比較して、この回路は、電流ミラーと直列に接続された追加の電流源とスイッチを含む。右側のスイッチが開放する時、左側のスイッチが閉じ、それによって、電流ミラーが、より迅速に出力トランジスタT1のゲート電圧を上げる(抵抗器Rは、適宜省略されてもよい)。この解決策の不利益点は、回路の消費電力が追加の電流源の追加から大きく増加する(供給電圧が、例えば、100Vである場合があることに留意すべきである)。一般原則では、この消費電力は、追加の電流源のために比較的低い値を選択することによって減少されることが出来る。しかしながら、電流ミラーは、比較的大きな電流ミラー比を持たなければならない。しかしながら、その結果、電流ミラーの入力のキャパシタンスは、より一層大きくなり、回路もまたより遅くなる。
前記不利益点を減少する他の従来の回路が、図4に示されている。電流Iを供給する電流源Jは、第1の供給端子VDDとバッファBFの入力との間に連結されている。電流2Iを供給する第2の電流源JとスイッチSとの直列の組合せは、バッファBFの入力と第2の供給端子VSSとの間に連結されている。ツェナーダイオードZと平滑化キャパシタCとの並列回路は、第1の供給端子VDDとバッファBFの第2の供給接続点との間に連結される。ツェナーダイオードZは、第3の電流源Jによって電流が供給される。この回路は、以下のように動作する。ツェナーダイオードZと平滑化キャパシタCとの組合せは、回路の供給電圧が比較的高い(例えば、100V)であるが、バッファBFが比較的低い供給電圧(例えば、5V)を受取ることを提供する。入力信号Uの制御下で、スイッチSは、開放されてバッファBFの入力の電圧が上昇するか、或いは、そのスイッチが閉路されて入力BFの電圧が降下するかのいづれかである。スイッチSが、オン又はオフにスイッチされている間、バッファBFの供給接続点を流れるピーク電流は、非常に大きくなって、ツェナーダイオードZのインピーダンスは、バッファBFの供給電圧が十分に一定に保たれるのに十分には低くない。この理由のために、ツェナーダイオードZを横切る平滑化キャパシタCは、不可欠である。特に、集積回路に適用される時に、平滑化キャパシタCの使用は、高くは望まれない。平滑化キャパシタのキャパシタンス値は、大きすぎてこのキャパシタが集積化されることが出来ず、従って、それは、外部コンポーネントとして、集積回路に接続されるべきである。これは、集積回路が追加の接続ピンを必要とする点で更に不利である。
本発明の目的は、比較的高い供給電圧での動作に適し且つ比較的高い周波数を有する入力信号を処理するのに適し、更に非集積の部品を必要としない、集積回路で使用され得る出力ドライバを有する電子回路を提供することである。
本発明によれば、最初のパラグラフに定義されている電子回路は、出力ドライバが、バッファの第2の供給接続点と第2の供給端子との間に連結される主電流パスを有すると共に基準電位を受取る制御電極を有する電流受信トランジスタを更に含むことを特徴とする。
電流受信トランジスタは、例えば、ソースがバッファの第2の供給接続点に連結され且つドレインが電子回路の第2の供給端子に連結される電界効果トランジスタであってもよい。バッファの第2の供給接続点からの電流ピークは、この動作中にバッファの供給電圧での許容できない大きなピークを生じることなく、電流受信トランジスタによってこの回路の第2の供給端子に放電する。これは、電流受信トランジスタのソース接続部が低い抵抗値であるからである。
本発明による電子回路の一実施の形態は、出力ドライバが、第1の供給端子の電位に対する基準電位を安定化するための電圧安定化手段を更に含むことを特徴とする。
この回路の第2の供給端子に対する代わりに第1の供給端子に対して基準電位を安定化させることによって、第1の供給端子と第2の供給端子との間の供給電圧が変化された時に、バッファの供給電圧が、実質的に一定のままである。そのため、電流受信トランジスタのゲートの電位は、電子回路の第1の供給端子の電位に追随する。電流受信トランジスタのゲートソース電圧は、実質的に一定であるので、バッファの第2の供給接続点の電位も、電子回路の第1の供給端子の電位に付随する。
本発明による電子回路の一実施の形態は、この電圧安定化手段が、第1の供給端子と電流受信トランジスタの制御電極との間に連結されるツェナーダイオードと、このツェナーダイオードを流れる電流を生成するための電流生成手段と、を備えることを特徴とする。ツェナーダイオードを通って流れる電流が、電流受信トランジスタを通って流れる電流から実質的に独立しているので、平滑化キャパシタをツェナーダイオードと並列に接続する必要がない。
本発明による電子回路の一実施の形態は、出力ドライバが、入力が電流受信トランジスタの主電流パスと第2の供給端子との間に直列に連結されると共に出力が前記電流受信トランジスタの前記制御電極に連結されるフィードバック手段を更に含むことを特徴とする。
このフィードバック手段は、電流受信トランジスタのソースでのインピーダンスの更なる減少を提供する。その結果、電流受信トランジスタのソースの可能な(既に小さい)電圧ピークが、更に一層減少される。
本発明による電子回路の一実施の形態は、この出力ドライバは、ツェナーダイオードと直列に連結される抵抗器を更に含むことを特徴とする。この直列の組合せは、電流受信トランジスタのソースでの電圧ピークを更に一層減少する。
本発明は、添付の図面を参照して、更に説明される。
これらの図面において、同様のコンポーネントまたは要素は、同様の参照符号によって指示される。
図5は、本発明による出力ドライバDRVを備える電子回路の一実施の形態の回路図を示す。出力ドライバDRVは、第1の供給端子VDDと第2の供給端子VSSとの間に連結される主電圧から給電される。出力ドライバDRVは、制御回路CNTRLと、出力トランジスタTと、更なる出力トランジスタTと、を備える。出力ドライバDRVは、入力端子INと第2の供給端子VSSとの間で入力信号Uを受信するための入力端子INを有する。制御回路CNTRLは、入力信号Uに応答して制御信号Uを出力トランジスタTへ送ると共に、更なる制御信号Uを更なる出力トランジスタTへ送信する。その結果、制御信号Uが、出力端子OUTと出力ドライバDRVと第2の供給端子VSSとの間の負荷Z上に生成される。トランジスタTとソースとTのソースは、第1の供給端子VDDと第2の供給端子VSSへ夫々接続される。トランジスタTとTのドレインは、出力端子OUTに接続される。制御回路CNTRLは、バッファBFと、第1の電流源Jと、第2の電流源Jと、第3の電流源Jと、電流受信トランジスタTと、スイッチSと、ツェナーダイオードZと、を含む。バッファBFの出力は、トランジスタTのゲートに接続される。バッファBFの第1の供給接続点は、第1の供給端子VDDのソースに接続される。バッファBFの第2の供給接続点は、トランジスタTのソースに接続される。トランジスタTのドレインは、第2の供給端子VSSに接続される。ツェナーダイオードZは、第1の供給端子VDDとトランジスタTのゲートとの間に連結される。第1の電流源Jは、第1の供給端子VDDとバッファBFの入力との間に連結される。スイッチSと第2の電流源Jは、バッファBFの入力と第2の供給端子VSSとの間に直列に接続される。第3の電流源Jは、トランジスタTのゲートと第2の供給端子VSSとの間に連結される。
出力DRVは、以下のように動作する。入力信号Uの論理レベルに応じて、スイッチSは、図5に示されるように開放され、又は閉路される。一例として、入力信号Uが論理ロー値を有する時に、スイッチSが開放されていると仮定される。その場合、電流Iを生成する電流源Jは、バッファBFの入力を論理ハイレベルにする。その結果、トランジスタTのゲートとソースとの間の制御信号Uは、実質的に0ボルトに等しく且つトランジスタTは、オフになり、他方トランジスタTは、オンになる。その結果、制御信号Uは、論理ロー値である。引き続いて、入力信号Uが論理ロー値から論理ハイ値に変化すると、スイッチSが閉路される。その結果、第1と第2の電流源JとJの両方が、バッファBFの入力に接続される。しかしながら、第2の電流源Jは、第1の電流源Jの電流の2倍の大きさで且つ反対方向の電流を生成する。その結果、バッファBFの入力は、論理ロー値になる。その結果は、制御信号Uが論理ハイ値、例えば、5ボルトを有することになる。同時に、トランジスタTのゲートとソースとの間の更なる制御電圧Uは、実質的に0ボルトに等しい、換言すれば、トランジスタTがオンになり、トランジスタTがオフとなり、それによって、制御信号Uは、論理ハイ値を取る。従って、制御信号Uは、約100ボルトに等しくなる。入力信号Uの論理ロー値から論理ハイ値への変化及びその逆への変化の間、ピーク電流がバッファBFの供給接続点を流れる。しかしながら、このピーク電流は、電流受信トランジスタTによって受取られる。比較的低いピーク電圧のみが、トランジスタTのソースにあらわれる。その理由は、トランジスタTのソースのインピーダンスが比較的低いからである。ピーク電流は、トランジスタTによって、第2の電源端子VSSに転送される。その結果、ツェナーダイオードZを流れるピーク電流は無い。その結果、公知の出力ドライバとは逆に、平滑化キャパシタによって、ツェナーダイオードZを減結合する必要はない。
一例として、出力ドライバDRVの供給電圧が100ボルトであり且つバッファBFに対する望ましい供給電圧が5ボルトあり、他方、トランジスタTのゲート−ソース電圧が1ボルトである場合、トランジスタTのゲートの電位VRFは、94ボルトに設定されるべきである。これは、ツェナーダイオードZに対して6ボルトタイプを選択することによって実現される。
図6は、本発明による出力ドライバを含む電子回路の更なる実施の形態の回路図を示す。出力ドライバDRVは、入力1がトランジスタTのドレインに接続され且つ出力2がトランジスタTのゲートに接続されるフィードバック手段FBMNSを備える。フィードバックFBMNSは、入力が入力1を形成し且つ出力が抵抗器Rと電圧レベルシフトトランジスタTを介してトランジスタTのゲートと連結される電流ミラーCMを備える。第3の電流源Jは、トランジスタTのソースと第2の供給端子VSSとの間に連結される。抵抗器Rは、ツェナーダイオードZと直列に連結される。ここで、スイッチSは、ゲートが入力端子INに連結される電界効果トランジスタとして配置されている。バッファBFの入力の電位が低くなり過ぎて、第1の供給端子VDDとバッファBFの入力との間の電圧差が高くなり過ぎるのを避けるために、第2のツェナーダイオードZが、第1の供給端子VDDとバッファBFの第2の供給接続点との間に連結され、且つダイオードが、バッファBFの入力とバッファBFの第2の供給接続点との間に連結される。フィードバック手段FBMNSは、トランジスタTを流れる電流が増加し、従って、トランジスタTのゲート−ソース電圧が増加する時に、電流ミラーCMの出力によって生成される電流が増加する。その結果、ツェナーダイオードZと抵抗器Rの直列の組合せを流れる電流が増加して、図6において示される電圧VRFが増加する。その結果、トランジスタTのゲート電圧が降下する。このように、トランジスタTのソースの電位は、より一層一定のままである。抵抗器Rは、抵抗器Rを流れる最大電流を制限するために使用される。
従来の出力ドライバを示す図。 従来の出力ドライバを示す図。 従来の出力ドライバを示す図。 従来の出力ドライバを示す図。 本発明による出力ドライバを備える電子回路の一実施の形態の回路図。 本発明による出力ドライバを備える電子回路の一実施の形態の更なる回路図。

Claims (5)

  1. 制御信号を生成するための出力ドライバを備え、この出力ドライバは、第1の供給端子と、第2の供給端子と、入力信号を受信するための信号入力端子と、前記制御信号を供給するための信号出力端子と、制御電極を有すると共に前記第1の供給端子と前記信号出力端子との間に連結される主電流パスを有する出力トランジスタと、前記入力信号に応答して制御信号を前記出力トランジスタの前記制御電極に供給する制御回路とを含み、且つ前記制御回路は、出力が前記出力トランジスタの前記制御電極に連結されると共に第1の供給接続点が前記第1の供給端子に連結されるバッファを備える、電子回路であって、前記出力ドライバは、前記バッファの第2の供給接続点と前記第2の供給端子との間に連結された主電流パスを有すると共に、基準電位を受取るための制御電極を有する電流受信トランジスタを更に含み、
    前記バッファの前記第2の供給接続点に生じた電流ピークは、前記バッファの供給電圧に認容し難いピークを生じさせないように、前記電流受信トランジスタを介して、前記第2の供給端子に向かって放電されることを特徴とする、電子回路。
  2. 前記出力ドライバは、前記第1の供給端子の電位に対して前記基準電位を安定化するための電圧安定化手段を更に含むことを特徴とする、請求項1に記載の電子回路。
  3. 前記電圧安定化手段は、前記第1の供給端子と前記電流受信トランジスタの前記制御電極との間に連結されるツェナーダイオードと、前記ツェナーダイオードを通って流れる電流を生成するための電流生成手段と、を備えることを特徴とする、請求項1に記載の電子回路。
  4. 前記出力ドライバは、入力が前記電流受信トランジスタの前記主電流パスと前記第2の供給端子との間に連結されると共に出力が前記電流受信トランジスタの前記制御電極に連結されるフィードバック手段を更に含むことを特徴とする、請求項1から3のいずれか一項に記載の電子回路。
  5. 前記出力ドライバは、前記ツェナーダイオードと直列に連結される抵抗器を更に含むことを特徴とする、請求項3または4に記載の電子回路。
JP2003548404A 2001-11-27 2002-11-25 改良された制御回路を備える出力ドライバ Expired - Fee Related JP4290554B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP01204584 2001-11-27
PCT/IB2002/005048 WO2003047105A1 (en) 2001-11-27 2002-11-25 Output driver comprising an improved control circuit

Publications (2)

Publication Number Publication Date
JP2005510934A JP2005510934A (ja) 2005-04-21
JP4290554B2 true JP4290554B2 (ja) 2009-07-08

Family

ID=8181320

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003548404A Expired - Fee Related JP4290554B2 (ja) 2001-11-27 2002-11-25 改良された制御回路を備える出力ドライバ

Country Status (6)

Country Link
US (1) US6956403B2 (ja)
EP (1) EP1451932B1 (ja)
JP (1) JP4290554B2 (ja)
KR (1) KR20040062646A (ja)
AU (1) AU2002353265A1 (ja)
WO (1) WO2003047105A1 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6781422B1 (en) * 2003-09-17 2004-08-24 System General Corp. Capacitive high-side switch driver for a power converter
US7088151B1 (en) * 2004-04-21 2006-08-08 Intersil Americas Inc. High voltage gate driver using a low voltage multi-level current pulse translator
US7812639B2 (en) * 2007-12-31 2010-10-12 Sandisk Corporation Extending drive capability in integrated circuits utilizing programmable-voltage output circuits
JP2012228139A (ja) * 2011-04-22 2012-11-15 Toshiba Corp レベルシフト回路、制御回路及びdc−dcコンバータ
KR101287659B1 (ko) * 2011-09-30 2013-07-24 삼성전기주식회사 출력 구동 장치
FR2988931B1 (fr) * 2012-03-30 2015-10-16 Schneider Toshiba Inverter Dispositif de commande employe dans un systeme d'alimentation electrique a decoupage
TWI611185B (zh) * 2015-12-19 2018-01-11 National Taipei University Of Technology 檢測裝置
US9973180B2 (en) 2015-12-30 2018-05-15 Industrial Technology Research Institute Output stage circuit

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5021684A (en) * 1989-11-09 1991-06-04 Intel Corporation Process, supply, temperature compensating CMOS output buffer
US5218239A (en) * 1991-10-03 1993-06-08 National Semiconductor Corporation Selectable edge rate cmos output buffer circuit
US5568081A (en) * 1995-06-07 1996-10-22 Cypress Semiconductor, Corporation Variable slew control for output buffers
US5917758A (en) * 1996-11-04 1999-06-29 Micron Technology, Inc. Adjustable output driver circuit
JPH1117517A (ja) * 1997-06-23 1999-01-22 Seiko Epson Corp Cmos−ic出力回路
JP3036482B2 (ja) * 1997-09-17 2000-04-24 日本電気株式会社 出力バッファ回路
JPH11225062A (ja) * 1998-02-05 1999-08-17 Hitachi Ltd 出力回路
US6087853A (en) * 1998-06-22 2000-07-11 Lucent Technologies, Inc. Controlled output impedance buffer using CMOS technology
US6535020B1 (en) * 2001-12-18 2003-03-18 Sun Microsystems, Inc. Output buffer with compensated slew rate and delay control
US6759872B2 (en) * 2002-03-14 2004-07-06 Koninklijke Philips Electronics N.V. I/O circuit with mixed supply voltage capability

Also Published As

Publication number Publication date
JP2005510934A (ja) 2005-04-21
US20050040866A1 (en) 2005-02-24
EP1451932A1 (en) 2004-09-01
AU2002353265A1 (en) 2003-06-10
WO2003047105A1 (en) 2003-06-05
KR20040062646A (ko) 2004-07-07
EP1451932B1 (en) 2006-08-23
US6956403B2 (en) 2005-10-18

Similar Documents

Publication Publication Date Title
US11876510B2 (en) Load driver
US5894238A (en) Output buffer with static and transient pull-up and pull-down drivers
US7414330B2 (en) Power switch device
KR100292903B1 (ko) 레귤레이터내장반도체집적회로
US6683445B2 (en) Internal power voltage generator
US5378932A (en) Level shifting circuit
US6037811A (en) Current-controlled output buffer
US7843235B2 (en) Output slew rate control in low voltage differential signal (LVDS) driver
KR20010049227A (ko) 레벨조정회로 및 이를 포함하는 데이터 출력회로
US6515522B2 (en) Drive circuit of capacitive load and integrated circuit for driving capacitive load
US4973861A (en) Integrated circuit comprising logic circuits and at least one push-pull stage
JP4290554B2 (ja) 改良された制御回路を備える出力ドライバ
JPH03196208A (ja) パワー・ブースト・システムを備えた電圧レギュレータ装置
US6236195B1 (en) Voltage variation correction circuit
US6850100B2 (en) Output buffer circuit
US6501252B2 (en) Power supply circuit
KR930003010B1 (ko) Mos 드라이버회로
JP6543133B2 (ja) 電力供給装置及びその制御方法
US6229290B1 (en) Voltage regulating circuit with a clamp up circuit and a clamp down circuit operating in tandem
US6512698B2 (en) Semiconductor device
JP2001016084A (ja) リセット回路
JP2002217691A (ja) コンパレータ回路
JPH08288830A (ja) 集積バッファ回路
KR100291846B1 (ko) 전원보조회로
US6906545B1 (en) Voltage measurement device tolerant of undershooting or overshooting input voltage of pad

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051124

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080408

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080507

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20080612

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20080807

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20080814

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081106

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090306

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090401

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120410

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130410

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130410

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140410

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees