JPH1117517A - Ｃｍｏｓ−ｉｃ出力回路 - Google Patents
Ｃｍｏｓ−ｉｃ出力回路Info
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- JPH1117517A JPH1117517A JP9166401A JP16640197A JPH1117517A JP H1117517 A JPH1117517 A JP H1117517A JP 9166401 A JP9166401 A JP 9166401A JP 16640197 A JP16640197 A JP 16640197A JP H1117517 A JPH1117517 A JP H1117517A
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- signal
- output signal
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Abstract
(57)【要約】
【課題】外部回路を駆動するＣＭＯＳ−ＩＣの出力電圧
が切り替わる際の出力波形を緩やかにすることで、外部
回路への高周波ノイズを低減できるＣＭＯＳ−ＩＣ出力
回路を実現する。 【解決手段】少なくとも２個以上並列接続したＰ型ＭＯ
Ｓと、少なくとも２個以上並列接続したＮ型ＭＯＳから
構成されるＣＭＯＳ出力回路を有し、少なくとも１個の
Ｐ型ＭＯＳまたはＮ型ＭＯＳが各々ＣＭＯＳ出力信号と
内部信号とで作られる信号で制御される構成になってい
る。
が切り替わる際の出力波形を緩やかにすることで、外部
回路への高周波ノイズを低減できるＣＭＯＳ−ＩＣ出力
回路を実現する。 【解決手段】少なくとも２個以上並列接続したＰ型ＭＯ
Ｓと、少なくとも２個以上並列接続したＮ型ＭＯＳから
構成されるＣＭＯＳ出力回路を有し、少なくとも１個の
Ｐ型ＭＯＳまたはＮ型ＭＯＳが各々ＣＭＯＳ出力信号と
内部信号とで作られる信号で制御される構成になってい
る。
Description
【０００１】
【発明の属する技術分野】本発明は外部回路を高速に駆
動する電圧出力回路を有するＣＭＯＳ−ＩＣに関する。
動する電圧出力回路を有するＣＭＯＳ−ＩＣに関する。
【０００２】
【従来の技術】図４は従来のＣＭＯＳ−ＩＣ出力回路の
例である。Ｐ型ＭＯＳ４０１とＮ型ＭＯＳ４０２は共通
に内部信号４０３で制御されている。出力信号４０４の
変化は内部信号４０３の制御のみで行なわれる。
例である。Ｐ型ＭＯＳ４０１とＮ型ＭＯＳ４０２は共通
に内部信号４０３で制御されている。出力信号４０４の
変化は内部信号４０３の制御のみで行なわれる。
【０００３】図５は上記の図４の従来例のＣＭＯＳ−Ｉ
Ｃ出力信号４０４の出力電圧波形を示すものである。図
５の波形５０２は図４の信号４０３が“Ｌ”から“Ｈ”
に遷移時間零で変化するときのＣＭＯＳ−ＩＣ出力信号
４０４の出力電圧波形を表したものである。図４の信号
４０３が“Ｌ”から“Ｈ”に変化する直前の時間をｔ０
とすると、時間ｔ０ではＣＭＯＳ−ＩＣ出力信号４０４
はＶＤＤである。ここで、漸近線５０１は図４のＮ型Ｍ
ＯＳ４０２がオンした場合の等価抵抗とＣＭＯＳ−ＩＣ
出力信号４０４に存在する等価容量から決まる傾を示
す。この場合、ＣＭＯＳ−ＩＣ出力信号４０４の出力電
圧は漸近線５０１に沿って急峻に電圧降下する。
Ｃ出力信号４０４の出力電圧波形を示すものである。図
５の波形５０２は図４の信号４０３が“Ｌ”から“Ｈ”
に遷移時間零で変化するときのＣＭＯＳ−ＩＣ出力信号
４０４の出力電圧波形を表したものである。図４の信号
４０３が“Ｌ”から“Ｈ”に変化する直前の時間をｔ０
とすると、時間ｔ０ではＣＭＯＳ−ＩＣ出力信号４０４
はＶＤＤである。ここで、漸近線５０１は図４のＮ型Ｍ
ＯＳ４０２がオンした場合の等価抵抗とＣＭＯＳ−ＩＣ
出力信号４０４に存在する等価容量から決まる傾を示
す。この場合、ＣＭＯＳ−ＩＣ出力信号４０４の出力電
圧は漸近線５０１に沿って急峻に電圧降下する。
【０００４】図６は上記の図４の従来例のＣＭＯＳ−Ｉ
Ｃ出力信号４０４のもう一つの出力電圧波形を示すもの
である。図６の波形６０２は図４の信号４０３が“Ｈ”
から“Ｌ”に遷移時間零で変化するときのＣＭＯＳ−Ｉ
Ｃ出力信号４０４の出力電圧波形を表したものである。
図４の信号４０３が“Ｈ”から“Ｌ”に変化する直前の
時間をｔ０とすると、時間ｔ０ではＣＭＯＳ−ＩＣ出力
信号４０４はＧＮＤである。ここで、漸近線６０１は図
４のＰ型ＭＯＳ４０１がオンした場合の等価抵抗とＣＭ
ＯＳ−ＩＣ出力信号４０４に存在する等価容量から決ま
る傾を示す。この場合、ＣＭＯＳ−ＩＣ出力信号４０４
の出力電圧は漸近線６０１に沿って急峻に電圧上昇す
る。
Ｃ出力信号４０４のもう一つの出力電圧波形を示すもの
である。図６の波形６０２は図４の信号４０３が“Ｈ”
から“Ｌ”に遷移時間零で変化するときのＣＭＯＳ−Ｉ
Ｃ出力信号４０４の出力電圧波形を表したものである。
図４の信号４０３が“Ｈ”から“Ｌ”に変化する直前の
時間をｔ０とすると、時間ｔ０ではＣＭＯＳ−ＩＣ出力
信号４０４はＧＮＤである。ここで、漸近線６０１は図
４のＰ型ＭＯＳ４０１がオンした場合の等価抵抗とＣＭ
ＯＳ−ＩＣ出力信号４０４に存在する等価容量から決ま
る傾を示す。この場合、ＣＭＯＳ−ＩＣ出力信号４０４
の出力電圧は漸近線６０１に沿って急峻に電圧上昇す
る。
【０００５】
【発明が解決しようとする課題】図４の従来の外部回路
を駆動するＣＭＯＳ−ＩＣ出力回路では出力電圧を高速
に切り替える場合、Ｐ型ＭＯＳ４０１とＮ型ＭＯＳ４０
２に駆動能力の大きなものを用意する必要がある。しか
し、このように大きな駆動能力のＭＯＳを用いると図５
の５０２、図６の６０２のように出力電圧波形が急峻に
なり、外部回路への高周波ノイズの原因となった。
を駆動するＣＭＯＳ−ＩＣ出力回路では出力電圧を高速
に切り替える場合、Ｐ型ＭＯＳ４０１とＮ型ＭＯＳ４０
２に駆動能力の大きなものを用意する必要がある。しか
し、このように大きな駆動能力のＭＯＳを用いると図５
の５０２、図６の６０２のように出力電圧波形が急峻に
なり、外部回路への高周波ノイズの原因となった。
【０００６】
【課題を解決するための手段】本発明は、外部回路を駆
動するＣＭＯＳ−ＩＣ出力回路の出力電圧が切り替わる
際のＣＭＯＳ−ＩＣの出力電圧変化（出力電圧／時間）
を緩やかにすることを実現することにあり、ＣＭＯＳ−
ＩＣの出力回路を複数のＰ型ＭＯＳと複数のＮ型ＭＯＳ
で構成し、出力電圧が切り替わる際のＣＭＯＳ−ＩＣの
出力の変化途中の電圧を検出することで出力回路を構成
する少なくとも１個のＰ型ＭＯＳまたはＮ型ＭＯＳをオ
フすることを手段とする。
動するＣＭＯＳ−ＩＣ出力回路の出力電圧が切り替わる
際のＣＭＯＳ−ＩＣの出力電圧変化（出力電圧／時間）
を緩やかにすることを実現することにあり、ＣＭＯＳ−
ＩＣの出力回路を複数のＰ型ＭＯＳと複数のＮ型ＭＯＳ
で構成し、出力電圧が切り替わる際のＣＭＯＳ−ＩＣの
出力の変化途中の電圧を検出することで出力回路を構成
する少なくとも１個のＰ型ＭＯＳまたはＮ型ＭＯＳをオ
フすることを手段とする。
【０００７】
【作用】このように、本発明のように出力（電圧／時
間）の変化を緩やかにすることで、出力電圧波形に含ま
れる高周波成分を低減でき、その結果として出力電圧の
変化で生じる高周波ノイズを低減できる。
間）の変化を緩やかにすることで、出力電圧波形に含ま
れる高周波成分を低減でき、その結果として出力電圧の
変化で生じる高周波ノイズを低減できる。
【０００８】
【発明の実施の形態】図１は本発明の実施例である。１
０１、１０２はＰ型ＭＯＳであり、１０３、１０４はＮ
型ＭＯＳである。信号線１１０は外部回路に接続される
ＣＭＯＳ−ＩＣ出力信号である。ＩＣ内部の信号線１０
９が“Ｈ”から“Ｌ”になった場合Ｐ型ＭＯＳ１０１、
１０２のゲートは“Ｈ”が印加されオフ状態になる。一
方、Ｎ型ＭＯＳ１０３はオン状態になりＣＭＯＳ−ＩＣ
出力信号１１０を“ＧＮＤ”に放電する。ここでインバ
ーター１０６がＶＴＨ２なるロジック電圧を持つとする
と、インバーター１０６はＣＭＯＳ−ＩＣ出力信号１１
０の電圧がＶＴＨ２以上の場合“Ｌ”を出力し、ＮＯＲ
１０８の出力を“Ｈ”にし、その結果としてＮ型ＭＯＳ
１０４をオン状態にし、ＣＭＯＳ−ＩＣ出力信号１１０
を“ＧＮＤ”に放電する。しかし、ＣＭＯＳ−ＩＣ出力
信号１１０の電圧がＮ型ＭＯＳ１０３、１０４で放電さ
れ、インバーター１０６のロジック電圧ＶＴＨ２より小
さくなった場合、インバーター１０６の出力は“Ｈ”を
出力し、ＮＯＲ１０８の出力を“Ｌ”にし、その結果と
してＮ型ＭＯＳ１０４をオフ状態にし、ＣＭＯＳ−ＩＣ
出力信号１１０はＮ型ＭＯＳ１０３のみで“ＧＮＤ”に
放電される。
０１、１０２はＰ型ＭＯＳであり、１０３、１０４はＮ
型ＭＯＳである。信号線１１０は外部回路に接続される
ＣＭＯＳ−ＩＣ出力信号である。ＩＣ内部の信号線１０
９が“Ｈ”から“Ｌ”になった場合Ｐ型ＭＯＳ１０１、
１０２のゲートは“Ｈ”が印加されオフ状態になる。一
方、Ｎ型ＭＯＳ１０３はオン状態になりＣＭＯＳ−ＩＣ
出力信号１１０を“ＧＮＤ”に放電する。ここでインバ
ーター１０６がＶＴＨ２なるロジック電圧を持つとする
と、インバーター１０６はＣＭＯＳ−ＩＣ出力信号１１
０の電圧がＶＴＨ２以上の場合“Ｌ”を出力し、ＮＯＲ
１０８の出力を“Ｈ”にし、その結果としてＮ型ＭＯＳ
１０４をオン状態にし、ＣＭＯＳ−ＩＣ出力信号１１０
を“ＧＮＤ”に放電する。しかし、ＣＭＯＳ−ＩＣ出力
信号１１０の電圧がＮ型ＭＯＳ１０３、１０４で放電さ
れ、インバーター１０６のロジック電圧ＶＴＨ２より小
さくなった場合、インバーター１０６の出力は“Ｈ”を
出力し、ＮＯＲ１０８の出力を“Ｌ”にし、その結果と
してＮ型ＭＯＳ１０４をオフ状態にし、ＣＭＯＳ−ＩＣ
出力信号１１０はＮ型ＭＯＳ１０３のみで“ＧＮＤ”に
放電される。
【０００９】次に、この状態からＩＣ内部の信号線１０
９が“Ｌ”から“Ｈ”に変化した場合Ｎ型ＭＯＳ１０３
のゲートは“Ｌ”が印加されオフ状態になる。このと
き、Ｎ型ＭＯＳ１０４は既にオフ状態である。一方、Ｐ
型ＭＯＳ１０１はオン状態になりＣＭＯＳ−ＩＣ出力信
号１１０を“ＶＤＤ”に充電する。ここでインバーター
１０５がＶＴＨ１なるロジック電圧を持つとすると、イ
ンバーター１０５はＣＭＯＳ−ＩＣ出力信号１１０の電
圧がＶＴＨ１以下の場合“Ｈ”を出力し、ＮＡＮＤ１０
７の出力を“Ｌ”にし、その結果としてＰ型ＭＯＳ１０
２をオン状態にし、ＣＭＯＳ−ＩＣ出力信号１１０を
“ＶＤＤ”に充電する。しかし、ＣＭＯＳ−ＩＣ出力信
号１１０の電圧がＰ型ＭＯＳ１０１、１０２で充電さ
れ、インバーター１０５のロジック電圧ＶＴＨ１より大
きくなった場合、インバーター１０５の出力は“Ｌ”を
出力し、ＮＡＮＤ１０７の出力を“Ｈ”にし、その結果
としてＰ型ＭＯＳ１０２をオフ状態にし、ＣＭＯＳ−Ｉ
Ｃ出力信号１１０はＰ型ＭＯＳ１０１のみで“ＶＤＤ”
に充電される。
９が“Ｌ”から“Ｈ”に変化した場合Ｎ型ＭＯＳ１０３
のゲートは“Ｌ”が印加されオフ状態になる。このと
き、Ｎ型ＭＯＳ１０４は既にオフ状態である。一方、Ｐ
型ＭＯＳ１０１はオン状態になりＣＭＯＳ−ＩＣ出力信
号１１０を“ＶＤＤ”に充電する。ここでインバーター
１０５がＶＴＨ１なるロジック電圧を持つとすると、イ
ンバーター１０５はＣＭＯＳ−ＩＣ出力信号１１０の電
圧がＶＴＨ１以下の場合“Ｈ”を出力し、ＮＡＮＤ１０
７の出力を“Ｌ”にし、その結果としてＰ型ＭＯＳ１０
２をオン状態にし、ＣＭＯＳ−ＩＣ出力信号１１０を
“ＶＤＤ”に充電する。しかし、ＣＭＯＳ−ＩＣ出力信
号１１０の電圧がＰ型ＭＯＳ１０１、１０２で充電さ
れ、インバーター１０５のロジック電圧ＶＴＨ１より大
きくなった場合、インバーター１０５の出力は“Ｌ”を
出力し、ＮＡＮＤ１０７の出力を“Ｈ”にし、その結果
としてＰ型ＭＯＳ１０２をオフ状態にし、ＣＭＯＳ−Ｉ
Ｃ出力信号１１０はＰ型ＭＯＳ１０１のみで“ＶＤＤ”
に充電される。
【００１０】図２は上記の図１の実施例のＣＭＯＳ−Ｉ
Ｃ出力信号１１０の出力電圧波形を定性的に示すもので
ある。図２の波形２０３は図１の信号１０９が“Ｈ”か
ら“Ｌ”に遷移時間零で変化するときのＣＭＯＳ−ＩＣ
出力信号１１０の出力電圧波形を表したものである。図
１の信号１０９が“Ｈ”から“Ｌ”に変化する直前の瞬
間をｔ０とすると、時間ｔ０ではＣＭＯＳ−ＩＣ出力信
号１１０は“ＶＤＤ”である。ここで、漸近線２０１は
図１のＮ型ＭＯＳ１０３、１０４が同時にオンした場合
の等価抵抗とＣＭＯＳ−ＩＣ出力信号１１０に存在する
等価容量から決まる傾を示す。また、漸近線２０２は図
１のＮ型ＭＯＳ１０３のみがオンした場合の等価抵抗と
ＣＭＯＳ−ＩＣ出力信号１１０に存在する等価容量から
決まる傾を示す。上記の図１の実施例の信号１０９が
“Ｈ”から“Ｌ”に変化した場合、ＣＭＯＳ−ＩＣ出力
信号１１０の出力電圧はＶＴＨ２になる時間ｔＴＨ２ま
では漸近線２０１に沿って電圧降下し、ＶＴＨ２以下で
は漸近線２０２に沿って電圧降下し、最終電位の“ＧＮ
Ｄ”になる。
Ｃ出力信号１１０の出力電圧波形を定性的に示すもので
ある。図２の波形２０３は図１の信号１０９が“Ｈ”か
ら“Ｌ”に遷移時間零で変化するときのＣＭＯＳ−ＩＣ
出力信号１１０の出力電圧波形を表したものである。図
１の信号１０９が“Ｈ”から“Ｌ”に変化する直前の瞬
間をｔ０とすると、時間ｔ０ではＣＭＯＳ−ＩＣ出力信
号１１０は“ＶＤＤ”である。ここで、漸近線２０１は
図１のＮ型ＭＯＳ１０３、１０４が同時にオンした場合
の等価抵抗とＣＭＯＳ−ＩＣ出力信号１１０に存在する
等価容量から決まる傾を示す。また、漸近線２０２は図
１のＮ型ＭＯＳ１０３のみがオンした場合の等価抵抗と
ＣＭＯＳ−ＩＣ出力信号１１０に存在する等価容量から
決まる傾を示す。上記の図１の実施例の信号１０９が
“Ｈ”から“Ｌ”に変化した場合、ＣＭＯＳ−ＩＣ出力
信号１１０の出力電圧はＶＴＨ２になる時間ｔＴＨ２ま
では漸近線２０１に沿って電圧降下し、ＶＴＨ２以下で
は漸近線２０２に沿って電圧降下し、最終電位の“ＧＮ
Ｄ”になる。
【００１１】図３は上記の図１の実施例のＣＭＯＳ−Ｉ
Ｃ出力信号１１０のもう一つの出力電圧波形を定性的に
示すものである。図３の波形３０３は図１の信号１０９
が“Ｌ”から“Ｈ”に遷移時間零で変化するときのＣＭ
ＯＳ−ＩＣ出力信号１１０の出力電圧波形を表したもの
である。図１の信号１０９が“L”から“Ｈ”に変化す
る直前の瞬間をｔ０とすると、時間ｔ０ではＣＭＯＳ−
ＩＣ出力信号１１０は“ＧＮＤ”である。ここで、漸近
線３０１は図１のＰ型ＭＯＳ１０１、１０２が同時にオ
ンした場合の等価抵抗とＣＭＯＳ−ＩＣ出力信号１１０
に存在する等価容量から決まる傾を示す。また、漸近線
３０２は図１のＰ型ＭＯＳ１０１のみがオンした場合の
等価抵抗とＣＭＯＳ−ＩＣ出力信号１１０に存在する等
価容量から決まる傾を示す。上記の図１の実施例の信号
１０９が“Ｌ”から“Ｈ”に変化した場合、ＣＭＯＳ−
ＩＣ出力信号１１０の出力電圧はＶＴＨ１になる時間ｔ
ＴＨ１までは漸近線３０１に沿って電圧上昇し、ＶＴＨ
１以上では漸近線３０２に沿って電圧上昇し、最終電位
の“ＶＤＤ”になる。
Ｃ出力信号１１０のもう一つの出力電圧波形を定性的に
示すものである。図３の波形３０３は図１の信号１０９
が“Ｌ”から“Ｈ”に遷移時間零で変化するときのＣＭ
ＯＳ−ＩＣ出力信号１１０の出力電圧波形を表したもの
である。図１の信号１０９が“L”から“Ｈ”に変化す
る直前の瞬間をｔ０とすると、時間ｔ０ではＣＭＯＳ−
ＩＣ出力信号１１０は“ＧＮＤ”である。ここで、漸近
線３０１は図１のＰ型ＭＯＳ１０１、１０２が同時にオ
ンした場合の等価抵抗とＣＭＯＳ−ＩＣ出力信号１１０
に存在する等価容量から決まる傾を示す。また、漸近線
３０２は図１のＰ型ＭＯＳ１０１のみがオンした場合の
等価抵抗とＣＭＯＳ−ＩＣ出力信号１１０に存在する等
価容量から決まる傾を示す。上記の図１の実施例の信号
１０９が“Ｌ”から“Ｈ”に変化した場合、ＣＭＯＳ−
ＩＣ出力信号１１０の出力電圧はＶＴＨ１になる時間ｔ
ＴＨ１までは漸近線３０１に沿って電圧上昇し、ＶＴＨ
１以上では漸近線３０２に沿って電圧上昇し、最終電位
の“ＶＤＤ”になる。
【００１２】図７は本発明の別の実施例である。図１の
実施例はＣＭＯＳ−ＩＣ出力電圧を変化させる為のＣＭ
ＯＳ出力を２個のＰ型ＭＯＳ１０１、１０２、２個のＮ
型ＭＯＳ１０３、１０４で構成したものである。図７の
実施例の場合はＣＭＯＳ−ＩＣ出力電圧を変化させる為
のＣＭＯＳ出力を３個のＰ型ＭＯＳ７０１、１０２、７
１３、３個のＮ型ＭＯＳ７０３、７０４、７１４で構成
したものである。図１の実施例と同様に、信号線７１０
は外部回路に接続されるＣＭＯＳ−ＩＣ出力信号であ
る。ＩＣ内部の信号線７０９が“Ｈ”から“Ｌ”になっ
た場合Ｐ型ＭＯＳ７０１、７０２、７１３のゲートは
“Ｈ”が印加されオフ状態になる。一方、Ｎ型ＭＯＳ７
０３はオン状態になりＣＭＯＳ−ＩＣ出力信号７１０を
“ＧＮＤ”に放電する。ここでインバーター７０６がＶ
ＴＨ２１なるロジック電圧を持ち、インバーター７１６
がＶＴＨ２２なるロジック電圧を持ち、ＶＴＨ２１＞Ｖ
ＴＨ２２なる関係があるとすると、インバーター７０
６、７１６はＣＭＯＳ−ＩＣ出力信号７１０の電圧がＶ
ＴＨ２１以上の場合“Ｌ”を出力し、ＮＯＲ７０８、７
１８の出力を“Ｈ”にし、その結果としてＮ型ＭＯＳ７
０４、７１４をオン状態にし、ＣＭＯＳ−ＩＣ出力信号
７１０を“ＧＮＤ”に放電する。しかし、ＣＭＯＳ−Ｉ
Ｃ出力信号７１０の電圧がＮ型ＭＯＳ７０３、７０４、
７１４で放電され、インバーター７０６のロジック電圧
ＶＴＨ２１より小さくなった場合、インバーター７０６
の出力は“Ｈ”を出力し、ＮＯＲ７０８の出力を“Ｌ”
にし、その結果としてＮ型ＭＯＳ１０４をオフ状態に
し、ＣＭＯＳ−ＩＣ出力信号７１０はＮ型ＭＯＳ７０
３、７１４で“ＧＮＤ”に放電される。ここで更に、Ｃ
ＭＯＳ−ＩＣ出力信号７１０の電圧がＮ型ＭＯＳ７０
３、７１４で放電され、インバーター７１６のロジック
電圧ＶＴＨ２２より小さくなった場合、インバーター７
１６の出力が“Ｈ”を出力し、ＮＯＲ７１８の出力を
“Ｌ”にし、その結果としてＮ型ＭＯＳ７１４もオフ状
態にし、ＣＭＯＳ−ＩＣ出力信号７１０はＮ型ＭＯＳ７
０３のみで“ＧＮＤ”に放電される。
実施例はＣＭＯＳ−ＩＣ出力電圧を変化させる為のＣＭ
ＯＳ出力を２個のＰ型ＭＯＳ１０１、１０２、２個のＮ
型ＭＯＳ１０３、１０４で構成したものである。図７の
実施例の場合はＣＭＯＳ−ＩＣ出力電圧を変化させる為
のＣＭＯＳ出力を３個のＰ型ＭＯＳ７０１、１０２、７
１３、３個のＮ型ＭＯＳ７０３、７０４、７１４で構成
したものである。図１の実施例と同様に、信号線７１０
は外部回路に接続されるＣＭＯＳ−ＩＣ出力信号であ
る。ＩＣ内部の信号線７０９が“Ｈ”から“Ｌ”になっ
た場合Ｐ型ＭＯＳ７０１、７０２、７１３のゲートは
“Ｈ”が印加されオフ状態になる。一方、Ｎ型ＭＯＳ７
０３はオン状態になりＣＭＯＳ−ＩＣ出力信号７１０を
“ＧＮＤ”に放電する。ここでインバーター７０６がＶ
ＴＨ２１なるロジック電圧を持ち、インバーター７１６
がＶＴＨ２２なるロジック電圧を持ち、ＶＴＨ２１＞Ｖ
ＴＨ２２なる関係があるとすると、インバーター７０
６、７１６はＣＭＯＳ−ＩＣ出力信号７１０の電圧がＶ
ＴＨ２１以上の場合“Ｌ”を出力し、ＮＯＲ７０８、７
１８の出力を“Ｈ”にし、その結果としてＮ型ＭＯＳ７
０４、７１４をオン状態にし、ＣＭＯＳ−ＩＣ出力信号
７１０を“ＧＮＤ”に放電する。しかし、ＣＭＯＳ−Ｉ
Ｃ出力信号７１０の電圧がＮ型ＭＯＳ７０３、７０４、
７１４で放電され、インバーター７０６のロジック電圧
ＶＴＨ２１より小さくなった場合、インバーター７０６
の出力は“Ｈ”を出力し、ＮＯＲ７０８の出力を“Ｌ”
にし、その結果としてＮ型ＭＯＳ１０４をオフ状態に
し、ＣＭＯＳ−ＩＣ出力信号７１０はＮ型ＭＯＳ７０
３、７１４で“ＧＮＤ”に放電される。ここで更に、Ｃ
ＭＯＳ−ＩＣ出力信号７１０の電圧がＮ型ＭＯＳ７０
３、７１４で放電され、インバーター７１６のロジック
電圧ＶＴＨ２２より小さくなった場合、インバーター７
１６の出力が“Ｈ”を出力し、ＮＯＲ７１８の出力を
“Ｌ”にし、その結果としてＮ型ＭＯＳ７１４もオフ状
態にし、ＣＭＯＳ−ＩＣ出力信号７１０はＮ型ＭＯＳ７
０３のみで“ＧＮＤ”に放電される。
【００１３】次に、この状態からＩＣ内部の信号線７０
９が“Ｌ”から“Ｈ”に変化した場合Ｎ型ＭＯＳ７０３
のゲートは“Ｌ”が印加されオフ状態になる。このと
き、Ｎ型ＭＯＳ７０４、７１４は既にオフ状態である。
一方、Ｐ型ＭＯＳ７０１はオン状態になりＣＭＯＳ−Ｉ
Ｃ出力信号７１０を“ＶＤＤ”に充電する。ここでイン
バーター７０５がＶＴＨ１１なるロジック電圧を持ち、
インバーター７１５がＶＴＨ１２なるロジック電圧を持
ち、ＶＴＨ１１＜ＶＴＨ１２なる関係があるとすると、
インバーター７０５、７１５はＣＭＯＳ−ＩＣ出力信号
７１０の電圧がＶＴＨ１１以下の場合“Ｈ”を出力し、
ＮＡＮＤ７０７、７１７の出力を“Ｌ”にし、その結果
としてＰ型ＭＯＳ７０２、７１３をオン状態にし、ＣＭ
ＯＳ−ＩＣ出力信号７１０を“ＶＤＤ”に充電する。し
かし、ＣＭＯＳ−ＩＣ出力信号７１０の電圧がＰ型ＭＯ
Ｓ７０１、７０２、７１３で充電され、インバーター７
０５のロジック電圧ＶＴＨ１１より大きくなった場合、
インバーター７０５の出力は“Ｌ”を出力し、ＮＡＮＤ
７０７の出力を“Ｈ”にし、その結果としてＰ型ＭＯＳ
７０２をオフ状態にし、ＣＭＯＳ−ＩＣ出力信号７１０
はＰ型ＭＯＳ７０１、７１３で“ＶＤＤ”に充電され
る。ここで更に、ＣＭＯＳ−ＩＣ出力信号７１０の電圧
がＰ型ＭＯＳ７０１、７１３で充電され、インバーター
７１５のロジック電圧ＶＴＨ１２より大きくなった場
合、インバーター７１５の出力が“Ｌ”を出力し、ＮＡ
ＮＤ７１７の出力を“Ｈ”にし、その結果としてＰ型Ｍ
ＯＳ７１３もオフ状態にし、ＣＭＯＳ−ＩＣ出力信号７
１０はＰ型ＭＯＳ７０１のみで“ＶＤＤ”に充電され
る。
９が“Ｌ”から“Ｈ”に変化した場合Ｎ型ＭＯＳ７０３
のゲートは“Ｌ”が印加されオフ状態になる。このと
き、Ｎ型ＭＯＳ７０４、７１４は既にオフ状態である。
一方、Ｐ型ＭＯＳ７０１はオン状態になりＣＭＯＳ−Ｉ
Ｃ出力信号７１０を“ＶＤＤ”に充電する。ここでイン
バーター７０５がＶＴＨ１１なるロジック電圧を持ち、
インバーター７１５がＶＴＨ１２なるロジック電圧を持
ち、ＶＴＨ１１＜ＶＴＨ１２なる関係があるとすると、
インバーター７０５、７１５はＣＭＯＳ−ＩＣ出力信号
７１０の電圧がＶＴＨ１１以下の場合“Ｈ”を出力し、
ＮＡＮＤ７０７、７１７の出力を“Ｌ”にし、その結果
としてＰ型ＭＯＳ７０２、７１３をオン状態にし、ＣＭ
ＯＳ−ＩＣ出力信号７１０を“ＶＤＤ”に充電する。し
かし、ＣＭＯＳ−ＩＣ出力信号７１０の電圧がＰ型ＭＯ
Ｓ７０１、７０２、７１３で充電され、インバーター７
０５のロジック電圧ＶＴＨ１１より大きくなった場合、
インバーター７０５の出力は“Ｌ”を出力し、ＮＡＮＤ
７０７の出力を“Ｈ”にし、その結果としてＰ型ＭＯＳ
７０２をオフ状態にし、ＣＭＯＳ−ＩＣ出力信号７１０
はＰ型ＭＯＳ７０１、７１３で“ＶＤＤ”に充電され
る。ここで更に、ＣＭＯＳ−ＩＣ出力信号７１０の電圧
がＰ型ＭＯＳ７０１、７１３で充電され、インバーター
７１５のロジック電圧ＶＴＨ１２より大きくなった場
合、インバーター７１５の出力が“Ｌ”を出力し、ＮＡ
ＮＤ７１７の出力を“Ｈ”にし、その結果としてＰ型Ｍ
ＯＳ７１３もオフ状態にし、ＣＭＯＳ−ＩＣ出力信号７
１０はＰ型ＭＯＳ７０１のみで“ＶＤＤ”に充電され
る。
【００１４】図８は上記の図７の実施例のＣＭＯＳ−Ｉ
Ｃ出力信号７１０の出力電圧波形を定性的に示すもので
ある。図８の波形８０３は図１の信号７０９が“Ｈ”か
ら“Ｌ”に遷移時間零で変化するときのＣＭＯＳ−ＩＣ
出力信号７１０の出力電圧波形を表したものである。図
７の信号７０９が“Ｈ”から“Ｌ”に変化する直前の瞬
間をｔ０とすると、時間ｔ０ではＣＭＯＳ−ＩＣ出力信
号７１０は“ＶＤＤ”である。ここで、漸近線８０１は
図７のＮ型ＭＯＳ７０３、７０４、７１４が同時にオン
した場合の等価抵抗とＣＭＯＳ−ＩＣ出力信号７１０に
存在する等価容量から決まる傾を示す。漸近線８０２は
図７のＮ型ＭＯＳ７０３、７１４が同時にオンした場合
の等価抵抗とＣＭＯＳ−ＩＣ出力信号７１０に存在する
等価容量から決まる傾を示す。また、漸近線８０４は図
７のＮ型ＭＯＳ７０３のみがオンした場合の等価抵抗と
ＣＭＯＳ−ＩＣ出力信号７１０に存在する等価容量から
決まる傾を示す。上記の図７の実施例の信号７０９が
“Ｈ”から“Ｌ”に変化した場合、ＣＭＯＳ−ＩＣ出力
信号７１０の出力電圧はＶＴＨ２１になる時間ｔＴＨ２
１までは漸近線８０１に沿って電圧降下し、ＶＴＨ２２
になる時間ｔＴＨ２２までは漸近線８０２に沿って電圧
降下し、ＶＴＨ２２以下では漸近線８０４に沿って電圧
降下し、最終電位の“ＧＮＤ”になる。
Ｃ出力信号７１０の出力電圧波形を定性的に示すもので
ある。図８の波形８０３は図１の信号７０９が“Ｈ”か
ら“Ｌ”に遷移時間零で変化するときのＣＭＯＳ−ＩＣ
出力信号７１０の出力電圧波形を表したものである。図
７の信号７０９が“Ｈ”から“Ｌ”に変化する直前の瞬
間をｔ０とすると、時間ｔ０ではＣＭＯＳ−ＩＣ出力信
号７１０は“ＶＤＤ”である。ここで、漸近線８０１は
図７のＮ型ＭＯＳ７０３、７０４、７１４が同時にオン
した場合の等価抵抗とＣＭＯＳ−ＩＣ出力信号７１０に
存在する等価容量から決まる傾を示す。漸近線８０２は
図７のＮ型ＭＯＳ７０３、７１４が同時にオンした場合
の等価抵抗とＣＭＯＳ−ＩＣ出力信号７１０に存在する
等価容量から決まる傾を示す。また、漸近線８０４は図
７のＮ型ＭＯＳ７０３のみがオンした場合の等価抵抗と
ＣＭＯＳ−ＩＣ出力信号７１０に存在する等価容量から
決まる傾を示す。上記の図７の実施例の信号７０９が
“Ｈ”から“Ｌ”に変化した場合、ＣＭＯＳ−ＩＣ出力
信号７１０の出力電圧はＶＴＨ２１になる時間ｔＴＨ２
１までは漸近線８０１に沿って電圧降下し、ＶＴＨ２２
になる時間ｔＴＨ２２までは漸近線８０２に沿って電圧
降下し、ＶＴＨ２２以下では漸近線８０４に沿って電圧
降下し、最終電位の“ＧＮＤ”になる。
【００１５】図９は上記の図７の実施例のＣＭＯＳ−Ｉ
Ｃ出力信号７１０のもう一つの出力電圧波形を定性的に
示すものである。図９の波形９０３は図７の信号７０９
が“Ｌ”から“Ｈ”に遷移時間零で変化するときのＣＭ
ＯＳ−ＩＣ出力信号７１０の出力電圧波形を表したもの
である。図７の信号７０９が“L”から“Ｈ”に変化す
る直前の瞬間をｔ０とすると、時間ｔ０ではＣＭＯＳ−
ＩＣ出力信号７１０は“ＧＮＤ”である。ここで、漸近
線９０１は図７のＰ型ＭＯＳ７０１、７０２、７１３が
同時にオンした場合の等価抵抗とＣＭＯＳ−ＩＣ出力信
号７１０に存在する等価容量から決まる傾を示す。漸近
線９０２は図７のＰ型ＭＯＳ７０１、７１３が同時にオ
ンした場合の等価抵抗とＣＭＯＳ−ＩＣ出力信号７１０
に存在する等価容量から決まる傾を示す。また、漸近線
９０４は図７のＰ型ＭＯＳ７０１のみがオンした場合の
等価抵抗とＣＭＯＳ−ＩＣ出力信号７１０に存在する等
価容量から決まる傾を示す。上記の図７の実施例の信号
７０９が“Ｌ”から“Ｈ”に変化した場合、ＣＭＯＳ−
ＩＣ出力信号７１０の出力電圧はＶＴＨ１１になる時間
ｔＴＨ１１までは漸近線９０１に沿って電圧上昇し、Ｖ
ＴＨ１２になる時間ｔＴＨ１２までは漸近線９０２に沿
って電圧上昇し、ＶＴＨ１２以上では漸近線９０４に沿
って電圧上昇し、最終電位の“ＶＤＤ”になる。
Ｃ出力信号７１０のもう一つの出力電圧波形を定性的に
示すものである。図９の波形９０３は図７の信号７０９
が“Ｌ”から“Ｈ”に遷移時間零で変化するときのＣＭ
ＯＳ−ＩＣ出力信号７１０の出力電圧波形を表したもの
である。図７の信号７０９が“L”から“Ｈ”に変化す
る直前の瞬間をｔ０とすると、時間ｔ０ではＣＭＯＳ−
ＩＣ出力信号７１０は“ＧＮＤ”である。ここで、漸近
線９０１は図７のＰ型ＭＯＳ７０１、７０２、７１３が
同時にオンした場合の等価抵抗とＣＭＯＳ−ＩＣ出力信
号７１０に存在する等価容量から決まる傾を示す。漸近
線９０２は図７のＰ型ＭＯＳ７０１、７１３が同時にオ
ンした場合の等価抵抗とＣＭＯＳ−ＩＣ出力信号７１０
に存在する等価容量から決まる傾を示す。また、漸近線
９０４は図７のＰ型ＭＯＳ７０１のみがオンした場合の
等価抵抗とＣＭＯＳ−ＩＣ出力信号７１０に存在する等
価容量から決まる傾を示す。上記の図７の実施例の信号
７０９が“Ｌ”から“Ｈ”に変化した場合、ＣＭＯＳ−
ＩＣ出力信号７１０の出力電圧はＶＴＨ１１になる時間
ｔＴＨ１１までは漸近線９０１に沿って電圧上昇し、Ｖ
ＴＨ１２になる時間ｔＴＨ１２までは漸近線９０２に沿
って電圧上昇し、ＶＴＨ１２以上では漸近線９０４に沿
って電圧上昇し、最終電位の“ＶＤＤ”になる。
【００１６】
【発明の効果】以上、本発明によれば、外部回路を駆動
するＣＭＯＳ−ＩＣの出力電圧が切り替わる際の出力波
形を緩やかにすることで、外部回路への高周波ノイズを
低減することができる。更に、出力電圧が切り替わる直
前の反対側の出力電圧を保持しているＭＯＳの個数を制
限でき、実質的な等価抵抗を高くすることが可能であ
り、出力電圧が切り替わる際に発生するスイッチングノ
イズ（短絡電流）も低減できるという効果もある。
するＣＭＯＳ−ＩＣの出力電圧が切り替わる際の出力波
形を緩やかにすることで、外部回路への高周波ノイズを
低減することができる。更に、出力電圧が切り替わる直
前の反対側の出力電圧を保持しているＭＯＳの個数を制
限でき、実質的な等価抵抗を高くすることが可能であ
り、出力電圧が切り替わる際に発生するスイッチングノ
イズ（短絡電流）も低減できるという効果もある。
【図１】本発明の実施例によるＣＭＯＳ−ＩＣ出力回路
の回路図。
の回路図。
【図２】図１の実施例のＣＭＯＳ−ＩＣ出力信号１１０
の出力電圧波形図。
の出力電圧波形図。
【図３】図１の実施例のＣＭＯＳ−ＩＣ出力信号１１０
のもう一つの出力電圧波形図。
のもう一つの出力電圧波形図。
【図４】従来のＣＭＯＳ−ＩＣ出力回路を示す回路図。
【図５】図４の従来例のＣＭＯＳ−ＩＣ出力信号４０４
の出力電圧波形図。
の出力電圧波形図。
【図６】図４の従来例のＣＭＯＳ−ＩＣ出力信号４０４
のもう一つの出力電圧波形図。
のもう一つの出力電圧波形図。
【図７】本発明の別の実施例によるＣＭＯＳ−ＩＣ出力
回路の回路図。
回路の回路図。
【図８】図７の実施例のＣＭＯＳ−ＩＣ出力信号７１０
の出力電圧波形図。
の出力電圧波形図。
【図９】図７の実施例のＣＭＯＳ−ＩＣ出力信号７１０
のもう一つの出力電圧波形図。
のもう一つの出力電圧波形図。
１０１・・・Ｐ型ＭＯＳ １０２・・・Ｐ型ＭＯＳ １０３・・・Ｎ型ＭＯＳ １０４・・・Ｎ型ＭＯＳ １０５・・・インバーター １０６・・・インバーター １０７・・・ＮＡＮＤ １０８・・・ＮＯＲ １０９・・・内部信号 １１０・・・ＣＭＯＳ−ＩＣ出力信号 １１１・・・インバーター １１２・・・インバーター ２０１・・・漸近線 ２０２・・・漸近線 ２０３・・・ＣＭＯＳ出力電圧波形 ３０１・・・漸近線 ３０２・・・漸近線 ３０３・・・ＣＭＯＳ出力電圧波形 ４０１・・・Ｐ型ＭＯＳ ４０２・・・Ｎ型ＭＯＳ ４０３・・・内部信号 ４０４・・・ＣＭＯＳ−ＩＣ出力信号 ５０１・・・漸近線 ５０２・・・ＣＭＯＳ出力電圧波形 ６０１・・・漸近線 ６０２・・・ＣＭＯＳ出力電圧波形 ７０１・・・Ｐ型ＭＯＳ ７０２・・・Ｐ型ＭＯＳ ７０３・・・Ｎ型ＭＯＳ ７０４・・・Ｎ型ＭＯＳ ７０５・・・インバーター ７０６・・・インバーター ７０７・・・ＮＡＮＤ ７０８・・・ＮＯＲ ７０９・・・内部信号 ７１０・・・ＣＭＯＳ−ＩＣ出力信号 ７１１・・・インバーター ７１２・・・インバーター ７１３・・・Ｐ型ＭＯＳ ７１４・・・Ｎ型ＭＯＳ ７１５・・・インバーター ７１６・・・インバーター ７１７・・・ＮＡＮＤ ７１８・・・ＮＯＲ ８０１・・・漸近線 ８０２・・・漸近線 ８０３・・・ＣＭＯＳ出力電圧波形 ８０４・・・漸近線 ９０１・・・漸近線 ９０２・・・漸近線 ９０３・・・ＣＭＯＳ出力電圧波形 ９０４・・・漸近線
Claims (3)
- 【請求項１】少なくとも２個以上のＰ型ＭＯＳを並列接
続した第一の回路部分と、少なくとも２個以上のＮ型Ｍ
ＯＳを並列接続した第二の回路部分から構成されるＣＭ
ＯＳ出力回路を有し、該ＣＭＯＳ出力回路の出力信号
と、前記第一の回路部分の少なくとも１個の第一のＰ型
ＭＯＳのゲートを制御する第一の信号と、前記第二の回
路部分の少なくとも１個の第一のＮ型ＭＯＳのゲートを
制御する第二の信号を入力とするの第三の回路部分を有
し、該第三の回路部分が、前記第一の回路部分の少なく
とも１個の第二のＰ型ＭＯＳのゲートを制御する第三の
信号を出力し、前記第二の回路部分の少なくとも１個の
第二のＮ型ＭＯＳのゲートを制御する第四の信号を出力
することを特徴とするＣＭＯＳ−ＩＣ出力回路。 - 【請求項２】前記第三の回路部分の出力信号で、前記第
一の回路部分の少なくとも１個の第二のＰ型ＭＯＳのゲ
ートを制御する第三の信号は、前記ＣＭＯＳ出力回路の
出力信号が第一のロジック電圧以上になった場合に該第
二のＰ型ＭＯＳのゲートをオフする電圧を出力し、少な
くとも２個以上のＰ型ＭＯＳを並列接続した第一の回路
部分の少なくとも１個の第一のＰ型ＭＯＳのゲートはオ
ンされていることを特徴とするＣＭＯＳ−ＩＣ出力回
路。 - 【請求項３】前記第三の回路部分の出力信号で、前記第
二の回路部分の少なくとも１個の第二のＮ型ＭＯＳのゲ
ートを制御する第四の信号は、前記ＣＭＯＳ出力回路の
出力信号が第二のロジック電圧以下になった場合に該第
二のＮ型ＭＯＳのゲートをオフする電圧を出力し、少な
くとも２個以上のＮ型ＭＯＳを並列接続した第二の回路
部分の少なくとも１個の第一のＮ型ＭＯＳのゲートはオ
ンされていることを特徴とするＣＭＯＳ−ＩＣ出力回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9166401A JPH1117517A (ja) | 1997-06-23 | 1997-06-23 | Ｃｍｏｓ−ｉｃ出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9166401A JPH1117517A (ja) | 1997-06-23 | 1997-06-23 | Ｃｍｏｓ−ｉｃ出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1117517A true JPH1117517A (ja) | 1999-01-22 |
Family
ID=15830741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9166401A Withdrawn JPH1117517A (ja) | 1997-06-23 | 1997-06-23 | Ｃｍｏｓ−ｉｃ出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1117517A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003047105A1 (en) * | 2001-11-27 | 2003-06-05 | Koninklijke Philips Electronics N.V. | Output driver comprising an improved control circuit |
| US7053660B2 (en) | 2000-03-30 | 2006-05-30 | Fujitsu Limited | Output buffer circuit and control method therefor |
-
1997
- 1997-06-23 JP JP9166401A patent/JPH1117517A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7053660B2 (en) | 2000-03-30 | 2006-05-30 | Fujitsu Limited | Output buffer circuit and control method therefor |
| WO2003047105A1 (en) * | 2001-11-27 | 2003-06-05 | Koninklijke Philips Electronics N.V. | Output driver comprising an improved control circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041124 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041214 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20041227 |