JPH1117517A - Cmos−ic出力回路 - Google Patents
Cmos−ic出力回路Info
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- JPH1117517A JPH1117517A JP9166401A JP16640197A JPH1117517A JP H1117517 A JPH1117517 A JP H1117517A JP 9166401 A JP9166401 A JP 9166401A JP 16640197 A JP16640197 A JP 16640197A JP H1117517 A JPH1117517 A JP H1117517A
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- cmos
- output
- signal
- output signal
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Abstract
(57)【要約】
【課題】外部回路を駆動するCMOS−ICの出力電圧
が切り替わる際の出力波形を緩やかにすることで、外部
回路への高周波ノイズを低減できるCMOS−IC出力
回路を実現する。 【解決手段】少なくとも2個以上並列接続したP型MO
Sと、少なくとも2個以上並列接続したN型MOSから
構成されるCMOS出力回路を有し、少なくとも1個の
P型MOSまたはN型MOSが各々CMOS出力信号と
内部信号とで作られる信号で制御される構成になってい
る。
が切り替わる際の出力波形を緩やかにすることで、外部
回路への高周波ノイズを低減できるCMOS−IC出力
回路を実現する。 【解決手段】少なくとも2個以上並列接続したP型MO
Sと、少なくとも2個以上並列接続したN型MOSから
構成されるCMOS出力回路を有し、少なくとも1個の
P型MOSまたはN型MOSが各々CMOS出力信号と
内部信号とで作られる信号で制御される構成になってい
る。
Description
【0001】
【発明の属する技術分野】本発明は外部回路を高速に駆
動する電圧出力回路を有するCMOS−ICに関する。
動する電圧出力回路を有するCMOS−ICに関する。
【0002】
【従来の技術】図4は従来のCMOS−IC出力回路の
例である。P型MOS401とN型MOS402は共通
に内部信号403で制御されている。出力信号404の
変化は内部信号403の制御のみで行なわれる。
例である。P型MOS401とN型MOS402は共通
に内部信号403で制御されている。出力信号404の
変化は内部信号403の制御のみで行なわれる。
【0003】図5は上記の図4の従来例のCMOS−I
C出力信号404の出力電圧波形を示すものである。図
5の波形502は図4の信号403が“L”から“H”
に遷移時間零で変化するときのCMOS−IC出力信号
404の出力電圧波形を表したものである。図4の信号
403が“L”から“H”に変化する直前の時間をt0
とすると、時間t0ではCMOS−IC出力信号404
はVDDである。ここで、漸近線501は図4のN型M
OS402がオンした場合の等価抵抗とCMOS−IC
出力信号404に存在する等価容量から決まる傾を示
す。この場合、CMOS−IC出力信号404の出力電
圧は漸近線501に沿って急峻に電圧降下する。
C出力信号404の出力電圧波形を示すものである。図
5の波形502は図4の信号403が“L”から“H”
に遷移時間零で変化するときのCMOS−IC出力信号
404の出力電圧波形を表したものである。図4の信号
403が“L”から“H”に変化する直前の時間をt0
とすると、時間t0ではCMOS−IC出力信号404
はVDDである。ここで、漸近線501は図4のN型M
OS402がオンした場合の等価抵抗とCMOS−IC
出力信号404に存在する等価容量から決まる傾を示
す。この場合、CMOS−IC出力信号404の出力電
圧は漸近線501に沿って急峻に電圧降下する。
【0004】図6は上記の図4の従来例のCMOS−I
C出力信号404のもう一つの出力電圧波形を示すもの
である。図6の波形602は図4の信号403が“H”
から“L”に遷移時間零で変化するときのCMOS−I
C出力信号404の出力電圧波形を表したものである。
図4の信号403が“H”から“L”に変化する直前の
時間をt0とすると、時間t0ではCMOS−IC出力
信号404はGNDである。ここで、漸近線601は図
4のP型MOS401がオンした場合の等価抵抗とCM
OS−IC出力信号404に存在する等価容量から決ま
る傾を示す。この場合、CMOS−IC出力信号404
の出力電圧は漸近線601に沿って急峻に電圧上昇す
る。
C出力信号404のもう一つの出力電圧波形を示すもの
である。図6の波形602は図4の信号403が“H”
から“L”に遷移時間零で変化するときのCMOS−I
C出力信号404の出力電圧波形を表したものである。
図4の信号403が“H”から“L”に変化する直前の
時間をt0とすると、時間t0ではCMOS−IC出力
信号404はGNDである。ここで、漸近線601は図
4のP型MOS401がオンした場合の等価抵抗とCM
OS−IC出力信号404に存在する等価容量から決ま
る傾を示す。この場合、CMOS−IC出力信号404
の出力電圧は漸近線601に沿って急峻に電圧上昇す
る。
【0005】
【発明が解決しようとする課題】図4の従来の外部回路
を駆動するCMOS−IC出力回路では出力電圧を高速
に切り替える場合、P型MOS401とN型MOS40
2に駆動能力の大きなものを用意する必要がある。しか
し、このように大きな駆動能力のMOSを用いると図5
の502、図6の602のように出力電圧波形が急峻に
なり、外部回路への高周波ノイズの原因となった。
を駆動するCMOS−IC出力回路では出力電圧を高速
に切り替える場合、P型MOS401とN型MOS40
2に駆動能力の大きなものを用意する必要がある。しか
し、このように大きな駆動能力のMOSを用いると図5
の502、図6の602のように出力電圧波形が急峻に
なり、外部回路への高周波ノイズの原因となった。
【0006】
【課題を解決するための手段】本発明は、外部回路を駆
動するCMOS−IC出力回路の出力電圧が切り替わる
際のCMOS−ICの出力電圧変化(出力電圧/時間)
を緩やかにすることを実現することにあり、CMOS−
ICの出力回路を複数のP型MOSと複数のN型MOS
で構成し、出力電圧が切り替わる際のCMOS−ICの
出力の変化途中の電圧を検出することで出力回路を構成
する少なくとも1個のP型MOSまたはN型MOSをオ
フすることを手段とする。
動するCMOS−IC出力回路の出力電圧が切り替わる
際のCMOS−ICの出力電圧変化(出力電圧/時間)
を緩やかにすることを実現することにあり、CMOS−
ICの出力回路を複数のP型MOSと複数のN型MOS
で構成し、出力電圧が切り替わる際のCMOS−ICの
出力の変化途中の電圧を検出することで出力回路を構成
する少なくとも1個のP型MOSまたはN型MOSをオ
フすることを手段とする。
【0007】
【作用】このように、本発明のように出力(電圧/時
間)の変化を緩やかにすることで、出力電圧波形に含ま
れる高周波成分を低減でき、その結果として出力電圧の
変化で生じる高周波ノイズを低減できる。
間)の変化を緩やかにすることで、出力電圧波形に含ま
れる高周波成分を低減でき、その結果として出力電圧の
変化で生じる高周波ノイズを低減できる。
【0008】
【発明の実施の形態】図1は本発明の実施例である。1
01、102はP型MOSであり、103、104はN
型MOSである。信号線110は外部回路に接続される
CMOS−IC出力信号である。IC内部の信号線10
9が“H”から“L”になった場合P型MOS101、
102のゲートは“H”が印加されオフ状態になる。一
方、N型MOS103はオン状態になりCMOS−IC
出力信号110を“GND”に放電する。ここでインバ
ーター106がVTH2なるロジック電圧を持つとする
と、インバーター106はCMOS−IC出力信号11
0の電圧がVTH2以上の場合“L”を出力し、NOR
108の出力を“H”にし、その結果としてN型MOS
104をオン状態にし、CMOS−IC出力信号110
を“GND”に放電する。しかし、CMOS−IC出力
信号110の電圧がN型MOS103、104で放電さ
れ、インバーター106のロジック電圧VTH2より小
さくなった場合、インバーター106の出力は“H”を
出力し、NOR108の出力を“L”にし、その結果と
してN型MOS104をオフ状態にし、CMOS−IC
出力信号110はN型MOS103のみで“GND”に
放電される。
01、102はP型MOSであり、103、104はN
型MOSである。信号線110は外部回路に接続される
CMOS−IC出力信号である。IC内部の信号線10
9が“H”から“L”になった場合P型MOS101、
102のゲートは“H”が印加されオフ状態になる。一
方、N型MOS103はオン状態になりCMOS−IC
出力信号110を“GND”に放電する。ここでインバ
ーター106がVTH2なるロジック電圧を持つとする
と、インバーター106はCMOS−IC出力信号11
0の電圧がVTH2以上の場合“L”を出力し、NOR
108の出力を“H”にし、その結果としてN型MOS
104をオン状態にし、CMOS−IC出力信号110
を“GND”に放電する。しかし、CMOS−IC出力
信号110の電圧がN型MOS103、104で放電さ
れ、インバーター106のロジック電圧VTH2より小
さくなった場合、インバーター106の出力は“H”を
出力し、NOR108の出力を“L”にし、その結果と
してN型MOS104をオフ状態にし、CMOS−IC
出力信号110はN型MOS103のみで“GND”に
放電される。
【0009】次に、この状態からIC内部の信号線10
9が“L”から“H”に変化した場合N型MOS103
のゲートは“L”が印加されオフ状態になる。このと
き、N型MOS104は既にオフ状態である。一方、P
型MOS101はオン状態になりCMOS−IC出力信
号110を“VDD”に充電する。ここでインバーター
105がVTH1なるロジック電圧を持つとすると、イ
ンバーター105はCMOS−IC出力信号110の電
圧がVTH1以下の場合“H”を出力し、NAND10
7の出力を“L”にし、その結果としてP型MOS10
2をオン状態にし、CMOS−IC出力信号110を
“VDD”に充電する。しかし、CMOS−IC出力信
号110の電圧がP型MOS101、102で充電さ
れ、インバーター105のロジック電圧VTH1より大
きくなった場合、インバーター105の出力は“L”を
出力し、NAND107の出力を“H”にし、その結果
としてP型MOS102をオフ状態にし、CMOS−I
C出力信号110はP型MOS101のみで“VDD”
に充電される。
9が“L”から“H”に変化した場合N型MOS103
のゲートは“L”が印加されオフ状態になる。このと
き、N型MOS104は既にオフ状態である。一方、P
型MOS101はオン状態になりCMOS−IC出力信
号110を“VDD”に充電する。ここでインバーター
105がVTH1なるロジック電圧を持つとすると、イ
ンバーター105はCMOS−IC出力信号110の電
圧がVTH1以下の場合“H”を出力し、NAND10
7の出力を“L”にし、その結果としてP型MOS10
2をオン状態にし、CMOS−IC出力信号110を
“VDD”に充電する。しかし、CMOS−IC出力信
号110の電圧がP型MOS101、102で充電さ
れ、インバーター105のロジック電圧VTH1より大
きくなった場合、インバーター105の出力は“L”を
出力し、NAND107の出力を“H”にし、その結果
としてP型MOS102をオフ状態にし、CMOS−I
C出力信号110はP型MOS101のみで“VDD”
に充電される。
【0010】図2は上記の図1の実施例のCMOS−I
C出力信号110の出力電圧波形を定性的に示すもので
ある。図2の波形203は図1の信号109が“H”か
ら“L”に遷移時間零で変化するときのCMOS−IC
出力信号110の出力電圧波形を表したものである。図
1の信号109が“H”から“L”に変化する直前の瞬
間をt0とすると、時間t0ではCMOS−IC出力信
号110は“VDD”である。ここで、漸近線201は
図1のN型MOS103、104が同時にオンした場合
の等価抵抗とCMOS−IC出力信号110に存在する
等価容量から決まる傾を示す。また、漸近線202は図
1のN型MOS103のみがオンした場合の等価抵抗と
CMOS−IC出力信号110に存在する等価容量から
決まる傾を示す。上記の図1の実施例の信号109が
“H”から“L”に変化した場合、CMOS−IC出力
信号110の出力電圧はVTH2になる時間tTH2ま
では漸近線201に沿って電圧降下し、VTH2以下で
は漸近線202に沿って電圧降下し、最終電位の“GN
D”になる。
C出力信号110の出力電圧波形を定性的に示すもので
ある。図2の波形203は図1の信号109が“H”か
ら“L”に遷移時間零で変化するときのCMOS−IC
出力信号110の出力電圧波形を表したものである。図
1の信号109が“H”から“L”に変化する直前の瞬
間をt0とすると、時間t0ではCMOS−IC出力信
号110は“VDD”である。ここで、漸近線201は
図1のN型MOS103、104が同時にオンした場合
の等価抵抗とCMOS−IC出力信号110に存在する
等価容量から決まる傾を示す。また、漸近線202は図
1のN型MOS103のみがオンした場合の等価抵抗と
CMOS−IC出力信号110に存在する等価容量から
決まる傾を示す。上記の図1の実施例の信号109が
“H”から“L”に変化した場合、CMOS−IC出力
信号110の出力電圧はVTH2になる時間tTH2ま
では漸近線201に沿って電圧降下し、VTH2以下で
は漸近線202に沿って電圧降下し、最終電位の“GN
D”になる。
【0011】図3は上記の図1の実施例のCMOS−I
C出力信号110のもう一つの出力電圧波形を定性的に
示すものである。図3の波形303は図1の信号109
が“L”から“H”に遷移時間零で変化するときのCM
OS−IC出力信号110の出力電圧波形を表したもの
である。図1の信号109が“L”から“H”に変化す
る直前の瞬間をt0とすると、時間t0ではCMOS−
IC出力信号110は“GND”である。ここで、漸近
線301は図1のP型MOS101、102が同時にオ
ンした場合の等価抵抗とCMOS−IC出力信号110
に存在する等価容量から決まる傾を示す。また、漸近線
302は図1のP型MOS101のみがオンした場合の
等価抵抗とCMOS−IC出力信号110に存在する等
価容量から決まる傾を示す。上記の図1の実施例の信号
109が“L”から“H”に変化した場合、CMOS−
IC出力信号110の出力電圧はVTH1になる時間t
TH1までは漸近線301に沿って電圧上昇し、VTH
1以上では漸近線302に沿って電圧上昇し、最終電位
の“VDD”になる。
C出力信号110のもう一つの出力電圧波形を定性的に
示すものである。図3の波形303は図1の信号109
が“L”から“H”に遷移時間零で変化するときのCM
OS−IC出力信号110の出力電圧波形を表したもの
である。図1の信号109が“L”から“H”に変化す
る直前の瞬間をt0とすると、時間t0ではCMOS−
IC出力信号110は“GND”である。ここで、漸近
線301は図1のP型MOS101、102が同時にオ
ンした場合の等価抵抗とCMOS−IC出力信号110
に存在する等価容量から決まる傾を示す。また、漸近線
302は図1のP型MOS101のみがオンした場合の
等価抵抗とCMOS−IC出力信号110に存在する等
価容量から決まる傾を示す。上記の図1の実施例の信号
109が“L”から“H”に変化した場合、CMOS−
IC出力信号110の出力電圧はVTH1になる時間t
TH1までは漸近線301に沿って電圧上昇し、VTH
1以上では漸近線302に沿って電圧上昇し、最終電位
の“VDD”になる。
【0012】図7は本発明の別の実施例である。図1の
実施例はCMOS−IC出力電圧を変化させる為のCM
OS出力を2個のP型MOS101、102、2個のN
型MOS103、104で構成したものである。図7の
実施例の場合はCMOS−IC出力電圧を変化させる為
のCMOS出力を3個のP型MOS701、102、7
13、3個のN型MOS703、704、714で構成
したものである。図1の実施例と同様に、信号線710
は外部回路に接続されるCMOS−IC出力信号であ
る。IC内部の信号線709が“H”から“L”になっ
た場合P型MOS701、702、713のゲートは
“H”が印加されオフ状態になる。一方、N型MOS7
03はオン状態になりCMOS−IC出力信号710を
“GND”に放電する。ここでインバーター706がV
TH21なるロジック電圧を持ち、インバーター716
がVTH22なるロジック電圧を持ち、VTH21>V
TH22なる関係があるとすると、インバーター70
6、716はCMOS−IC出力信号710の電圧がV
TH21以上の場合“L”を出力し、NOR708、7
18の出力を“H”にし、その結果としてN型MOS7
04、714をオン状態にし、CMOS−IC出力信号
710を“GND”に放電する。しかし、CMOS−I
C出力信号710の電圧がN型MOS703、704、
714で放電され、インバーター706のロジック電圧
VTH21より小さくなった場合、インバーター706
の出力は“H”を出力し、NOR708の出力を“L”
にし、その結果としてN型MOS104をオフ状態に
し、CMOS−IC出力信号710はN型MOS70
3、714で“GND”に放電される。ここで更に、C
MOS−IC出力信号710の電圧がN型MOS70
3、714で放電され、インバーター716のロジック
電圧VTH22より小さくなった場合、インバーター7
16の出力が“H”を出力し、NOR718の出力を
“L”にし、その結果としてN型MOS714もオフ状
態にし、CMOS−IC出力信号710はN型MOS7
03のみで“GND”に放電される。
実施例はCMOS−IC出力電圧を変化させる為のCM
OS出力を2個のP型MOS101、102、2個のN
型MOS103、104で構成したものである。図7の
実施例の場合はCMOS−IC出力電圧を変化させる為
のCMOS出力を3個のP型MOS701、102、7
13、3個のN型MOS703、704、714で構成
したものである。図1の実施例と同様に、信号線710
は外部回路に接続されるCMOS−IC出力信号であ
る。IC内部の信号線709が“H”から“L”になっ
た場合P型MOS701、702、713のゲートは
“H”が印加されオフ状態になる。一方、N型MOS7
03はオン状態になりCMOS−IC出力信号710を
“GND”に放電する。ここでインバーター706がV
TH21なるロジック電圧を持ち、インバーター716
がVTH22なるロジック電圧を持ち、VTH21>V
TH22なる関係があるとすると、インバーター70
6、716はCMOS−IC出力信号710の電圧がV
TH21以上の場合“L”を出力し、NOR708、7
18の出力を“H”にし、その結果としてN型MOS7
04、714をオン状態にし、CMOS−IC出力信号
710を“GND”に放電する。しかし、CMOS−I
C出力信号710の電圧がN型MOS703、704、
714で放電され、インバーター706のロジック電圧
VTH21より小さくなった場合、インバーター706
の出力は“H”を出力し、NOR708の出力を“L”
にし、その結果としてN型MOS104をオフ状態に
し、CMOS−IC出力信号710はN型MOS70
3、714で“GND”に放電される。ここで更に、C
MOS−IC出力信号710の電圧がN型MOS70
3、714で放電され、インバーター716のロジック
電圧VTH22より小さくなった場合、インバーター7
16の出力が“H”を出力し、NOR718の出力を
“L”にし、その結果としてN型MOS714もオフ状
態にし、CMOS−IC出力信号710はN型MOS7
03のみで“GND”に放電される。
【0013】次に、この状態からIC内部の信号線70
9が“L”から“H”に変化した場合N型MOS703
のゲートは“L”が印加されオフ状態になる。このと
き、N型MOS704、714は既にオフ状態である。
一方、P型MOS701はオン状態になりCMOS−I
C出力信号710を“VDD”に充電する。ここでイン
バーター705がVTH11なるロジック電圧を持ち、
インバーター715がVTH12なるロジック電圧を持
ち、VTH11<VTH12なる関係があるとすると、
インバーター705、715はCMOS−IC出力信号
710の電圧がVTH11以下の場合“H”を出力し、
NAND707、717の出力を“L”にし、その結果
としてP型MOS702、713をオン状態にし、CM
OS−IC出力信号710を“VDD”に充電する。し
かし、CMOS−IC出力信号710の電圧がP型MO
S701、702、713で充電され、インバーター7
05のロジック電圧VTH11より大きくなった場合、
インバーター705の出力は“L”を出力し、NAND
707の出力を“H”にし、その結果としてP型MOS
702をオフ状態にし、CMOS−IC出力信号710
はP型MOS701、713で“VDD”に充電され
る。ここで更に、CMOS−IC出力信号710の電圧
がP型MOS701、713で充電され、インバーター
715のロジック電圧VTH12より大きくなった場
合、インバーター715の出力が“L”を出力し、NA
ND717の出力を“H”にし、その結果としてP型M
OS713もオフ状態にし、CMOS−IC出力信号7
10はP型MOS701のみで“VDD”に充電され
る。
9が“L”から“H”に変化した場合N型MOS703
のゲートは“L”が印加されオフ状態になる。このと
き、N型MOS704、714は既にオフ状態である。
一方、P型MOS701はオン状態になりCMOS−I
C出力信号710を“VDD”に充電する。ここでイン
バーター705がVTH11なるロジック電圧を持ち、
インバーター715がVTH12なるロジック電圧を持
ち、VTH11<VTH12なる関係があるとすると、
インバーター705、715はCMOS−IC出力信号
710の電圧がVTH11以下の場合“H”を出力し、
NAND707、717の出力を“L”にし、その結果
としてP型MOS702、713をオン状態にし、CM
OS−IC出力信号710を“VDD”に充電する。し
かし、CMOS−IC出力信号710の電圧がP型MO
S701、702、713で充電され、インバーター7
05のロジック電圧VTH11より大きくなった場合、
インバーター705の出力は“L”を出力し、NAND
707の出力を“H”にし、その結果としてP型MOS
702をオフ状態にし、CMOS−IC出力信号710
はP型MOS701、713で“VDD”に充電され
る。ここで更に、CMOS−IC出力信号710の電圧
がP型MOS701、713で充電され、インバーター
715のロジック電圧VTH12より大きくなった場
合、インバーター715の出力が“L”を出力し、NA
ND717の出力を“H”にし、その結果としてP型M
OS713もオフ状態にし、CMOS−IC出力信号7
10はP型MOS701のみで“VDD”に充電され
る。
【0014】図8は上記の図7の実施例のCMOS−I
C出力信号710の出力電圧波形を定性的に示すもので
ある。図8の波形803は図1の信号709が“H”か
ら“L”に遷移時間零で変化するときのCMOS−IC
出力信号710の出力電圧波形を表したものである。図
7の信号709が“H”から“L”に変化する直前の瞬
間をt0とすると、時間t0ではCMOS−IC出力信
号710は“VDD”である。ここで、漸近線801は
図7のN型MOS703、704、714が同時にオン
した場合の等価抵抗とCMOS−IC出力信号710に
存在する等価容量から決まる傾を示す。漸近線802は
図7のN型MOS703、714が同時にオンした場合
の等価抵抗とCMOS−IC出力信号710に存在する
等価容量から決まる傾を示す。また、漸近線804は図
7のN型MOS703のみがオンした場合の等価抵抗と
CMOS−IC出力信号710に存在する等価容量から
決まる傾を示す。上記の図7の実施例の信号709が
“H”から“L”に変化した場合、CMOS−IC出力
信号710の出力電圧はVTH21になる時間tTH2
1までは漸近線801に沿って電圧降下し、VTH22
になる時間tTH22までは漸近線802に沿って電圧
降下し、VTH22以下では漸近線804に沿って電圧
降下し、最終電位の“GND”になる。
C出力信号710の出力電圧波形を定性的に示すもので
ある。図8の波形803は図1の信号709が“H”か
ら“L”に遷移時間零で変化するときのCMOS−IC
出力信号710の出力電圧波形を表したものである。図
7の信号709が“H”から“L”に変化する直前の瞬
間をt0とすると、時間t0ではCMOS−IC出力信
号710は“VDD”である。ここで、漸近線801は
図7のN型MOS703、704、714が同時にオン
した場合の等価抵抗とCMOS−IC出力信号710に
存在する等価容量から決まる傾を示す。漸近線802は
図7のN型MOS703、714が同時にオンした場合
の等価抵抗とCMOS−IC出力信号710に存在する
等価容量から決まる傾を示す。また、漸近線804は図
7のN型MOS703のみがオンした場合の等価抵抗と
CMOS−IC出力信号710に存在する等価容量から
決まる傾を示す。上記の図7の実施例の信号709が
“H”から“L”に変化した場合、CMOS−IC出力
信号710の出力電圧はVTH21になる時間tTH2
1までは漸近線801に沿って電圧降下し、VTH22
になる時間tTH22までは漸近線802に沿って電圧
降下し、VTH22以下では漸近線804に沿って電圧
降下し、最終電位の“GND”になる。
【0015】図9は上記の図7の実施例のCMOS−I
C出力信号710のもう一つの出力電圧波形を定性的に
示すものである。図9の波形903は図7の信号709
が“L”から“H”に遷移時間零で変化するときのCM
OS−IC出力信号710の出力電圧波形を表したもの
である。図7の信号709が“L”から“H”に変化す
る直前の瞬間をt0とすると、時間t0ではCMOS−
IC出力信号710は“GND”である。ここで、漸近
線901は図7のP型MOS701、702、713が
同時にオンした場合の等価抵抗とCMOS−IC出力信
号710に存在する等価容量から決まる傾を示す。漸近
線902は図7のP型MOS701、713が同時にオ
ンした場合の等価抵抗とCMOS−IC出力信号710
に存在する等価容量から決まる傾を示す。また、漸近線
904は図7のP型MOS701のみがオンした場合の
等価抵抗とCMOS−IC出力信号710に存在する等
価容量から決まる傾を示す。上記の図7の実施例の信号
709が“L”から“H”に変化した場合、CMOS−
IC出力信号710の出力電圧はVTH11になる時間
tTH11までは漸近線901に沿って電圧上昇し、V
TH12になる時間tTH12までは漸近線902に沿
って電圧上昇し、VTH12以上では漸近線904に沿
って電圧上昇し、最終電位の“VDD”になる。
C出力信号710のもう一つの出力電圧波形を定性的に
示すものである。図9の波形903は図7の信号709
が“L”から“H”に遷移時間零で変化するときのCM
OS−IC出力信号710の出力電圧波形を表したもの
である。図7の信号709が“L”から“H”に変化す
る直前の瞬間をt0とすると、時間t0ではCMOS−
IC出力信号710は“GND”である。ここで、漸近
線901は図7のP型MOS701、702、713が
同時にオンした場合の等価抵抗とCMOS−IC出力信
号710に存在する等価容量から決まる傾を示す。漸近
線902は図7のP型MOS701、713が同時にオ
ンした場合の等価抵抗とCMOS−IC出力信号710
に存在する等価容量から決まる傾を示す。また、漸近線
904は図7のP型MOS701のみがオンした場合の
等価抵抗とCMOS−IC出力信号710に存在する等
価容量から決まる傾を示す。上記の図7の実施例の信号
709が“L”から“H”に変化した場合、CMOS−
IC出力信号710の出力電圧はVTH11になる時間
tTH11までは漸近線901に沿って電圧上昇し、V
TH12になる時間tTH12までは漸近線902に沿
って電圧上昇し、VTH12以上では漸近線904に沿
って電圧上昇し、最終電位の“VDD”になる。
【0016】
【発明の効果】以上、本発明によれば、外部回路を駆動
するCMOS−ICの出力電圧が切り替わる際の出力波
形を緩やかにすることで、外部回路への高周波ノイズを
低減することができる。更に、出力電圧が切り替わる直
前の反対側の出力電圧を保持しているMOSの個数を制
限でき、実質的な等価抵抗を高くすることが可能であ
り、出力電圧が切り替わる際に発生するスイッチングノ
イズ(短絡電流)も低減できるという効果もある。
するCMOS−ICの出力電圧が切り替わる際の出力波
形を緩やかにすることで、外部回路への高周波ノイズを
低減することができる。更に、出力電圧が切り替わる直
前の反対側の出力電圧を保持しているMOSの個数を制
限でき、実質的な等価抵抗を高くすることが可能であ
り、出力電圧が切り替わる際に発生するスイッチングノ
イズ(短絡電流)も低減できるという効果もある。
【図1】本発明の実施例によるCMOS−IC出力回路
の回路図。
の回路図。
【図2】図1の実施例のCMOS−IC出力信号110
の出力電圧波形図。
の出力電圧波形図。
【図3】図1の実施例のCMOS−IC出力信号110
のもう一つの出力電圧波形図。
のもう一つの出力電圧波形図。
【図4】従来のCMOS−IC出力回路を示す回路図。
【図5】図4の従来例のCMOS−IC出力信号404
の出力電圧波形図。
の出力電圧波形図。
【図6】図4の従来例のCMOS−IC出力信号404
のもう一つの出力電圧波形図。
のもう一つの出力電圧波形図。
【図7】本発明の別の実施例によるCMOS−IC出力
回路の回路図。
回路の回路図。
【図8】図7の実施例のCMOS−IC出力信号710
の出力電圧波形図。
の出力電圧波形図。
【図9】図7の実施例のCMOS−IC出力信号710
のもう一つの出力電圧波形図。
のもう一つの出力電圧波形図。
101・・・P型MOS 102・・・P型MOS 103・・・N型MOS 104・・・N型MOS 105・・・インバーター 106・・・インバーター 107・・・NAND 108・・・NOR 109・・・内部信号 110・・・CMOS−IC出力信号 111・・・インバーター 112・・・インバーター 201・・・漸近線 202・・・漸近線 203・・・CMOS出力電圧波形 301・・・漸近線 302・・・漸近線 303・・・CMOS出力電圧波形 401・・・P型MOS 402・・・N型MOS 403・・・内部信号 404・・・CMOS−IC出力信号 501・・・漸近線 502・・・CMOS出力電圧波形 601・・・漸近線 602・・・CMOS出力電圧波形 701・・・P型MOS 702・・・P型MOS 703・・・N型MOS 704・・・N型MOS 705・・・インバーター 706・・・インバーター 707・・・NAND 708・・・NOR 709・・・内部信号 710・・・CMOS−IC出力信号 711・・・インバーター 712・・・インバーター 713・・・P型MOS 714・・・N型MOS 715・・・インバーター 716・・・インバーター 717・・・NAND 718・・・NOR 801・・・漸近線 802・・・漸近線 803・・・CMOS出力電圧波形 804・・・漸近線 901・・・漸近線 902・・・漸近線 903・・・CMOS出力電圧波形 904・・・漸近線
Claims (3)
- 【請求項1】少なくとも2個以上のP型MOSを並列接
続した第一の回路部分と、少なくとも2個以上のN型M
OSを並列接続した第二の回路部分から構成されるCM
OS出力回路を有し、該CMOS出力回路の出力信号
と、前記第一の回路部分の少なくとも1個の第一のP型
MOSのゲートを制御する第一の信号と、前記第二の回
路部分の少なくとも1個の第一のN型MOSのゲートを
制御する第二の信号を入力とするの第三の回路部分を有
し、該第三の回路部分が、前記第一の回路部分の少なく
とも1個の第二のP型MOSのゲートを制御する第三の
信号を出力し、前記第二の回路部分の少なくとも1個の
第二のN型MOSのゲートを制御する第四の信号を出力
することを特徴とするCMOS−IC出力回路。 - 【請求項2】前記第三の回路部分の出力信号で、前記第
一の回路部分の少なくとも1個の第二のP型MOSのゲ
ートを制御する第三の信号は、前記CMOS出力回路の
出力信号が第一のロジック電圧以上になった場合に該第
二のP型MOSのゲートをオフする電圧を出力し、少な
くとも2個以上のP型MOSを並列接続した第一の回路
部分の少なくとも1個の第一のP型MOSのゲートはオ
ンされていることを特徴とするCMOS−IC出力回
路。 - 【請求項3】前記第三の回路部分の出力信号で、前記第
二の回路部分の少なくとも1個の第二のN型MOSのゲ
ートを制御する第四の信号は、前記CMOS出力回路の
出力信号が第二のロジック電圧以下になった場合に該第
二のN型MOSのゲートをオフする電圧を出力し、少な
くとも2個以上のN型MOSを並列接続した第二の回路
部分の少なくとも1個の第一のN型MOSのゲートはオ
ンされていることを特徴とするCMOS−IC出力回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9166401A JPH1117517A (ja) | 1997-06-23 | 1997-06-23 | Cmos−ic出力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9166401A JPH1117517A (ja) | 1997-06-23 | 1997-06-23 | Cmos−ic出力回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1117517A true JPH1117517A (ja) | 1999-01-22 |
Family
ID=15830741
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9166401A Withdrawn JPH1117517A (ja) | 1997-06-23 | 1997-06-23 | Cmos−ic出力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1117517A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2003047105A1 (en) * | 2001-11-27 | 2003-06-05 | Koninklijke Philips Electronics N.V. | Output driver comprising an improved control circuit |
US7053660B2 (en) | 2000-03-30 | 2006-05-30 | Fujitsu Limited | Output buffer circuit and control method therefor |
-
1997
- 1997-06-23 JP JP9166401A patent/JPH1117517A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7053660B2 (en) | 2000-03-30 | 2006-05-30 | Fujitsu Limited | Output buffer circuit and control method therefor |
WO2003047105A1 (en) * | 2001-11-27 | 2003-06-05 | Koninklijke Philips Electronics N.V. | Output driver comprising an improved control circuit |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041124 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041214 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20041227 |