JP2642913B2 - 電子的スイッチのスイッチング用のレベルシフタを有する制御回路 - Google Patents

電子的スイッチのスイッチング用のレベルシフタを有する制御回路

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Description

【発明の詳細な説明】

【0001】

【発明の属する技術分野】本発明は電子的電力スイッチ
用のスイッチング制御回路に関し、より特定的には制御
信号レベルシフタを包含するこの形式の回路に関する。

【0002】

【従来の技術】電子的電力スイッチの1つの知られてい
る応用は電動機作動用のブリッジ回路を形成する場合で
ある。これらの回路は、高電圧・電源の端子間に直列に
接続された電子的スイッチの対を包含する。負荷は、こ
の場合には電動機の巻線であるが、該対のスイッチの接
続点の間に接続される。各対のスイッチは、どの瞬間に
おいても2個のうち最も多くて1個が閉路されるように
制御される。すなわち、対における2つのスイッチの同
時の閉路が生ずることができない。

【0003】

【発明が解決しようとする課題】電子的スイッチは、正
常には回路配置の接地端子でもある基準電圧に対する2
つのレベルにおける制御信号を発生する低電圧・論理回
路により制御される。電源の正端子に接続されるブリッ
ジのスイッチを制御するために、論理回路信号のレベル
は適切なレベルシフタ回路によりシフトされる。

【0004】レベルシフタを有する制御回路の代表的な
構造は添付の図面の図1に概略的にあらわされる。4個
の電力トランジスタ、例えばnチャンネルのDMOS形
の電界効果トランジスタ(FET)であってT1,T
2,T3,T4であらわされるものが、比較的高電圧の
直流電源例えば300ボルトの、アース記号およびVH
であらわされる、端子間に対になって直列に接続され
る。負荷Lは例えばそれ以上は図面には示されていない
電動機の巻線であるが、2つの対のスイッチの接続ノー
ドの間に接続される。LGであらわされる制御論理回路
は、2つの電圧レベル、例えば接地または零レベルと比
較的に低い電源電圧レベルVll、代表的には5ボルト、
において制御信号を発生する。

【0005】これらの信号は、論理回路LGの出力端子
間で利用可能であるが、制御端子に印加され、すなわ
ち、それぞれのドライブ回路により「下方の」トランジ
スタT 2 ,T4 、およびそれぞれのレベルシフトおよび
ドライブ回路により「上方の」トランジスタT1
3 、の両方のゲート電極に印加され、論理回路LGに
より決定されるシーケンスに従いトランジスタをオンま
たはオフ(導通または遮断)にスイッチングする。図解
を簡単にするために、トランジスタT1およびT2用の
ドライブ回路DR1およびDR2、およびトランジスタ
T1に関係するレベルシフタLS1のみが示されている
が、トランジスタT3 およびT4 の制御用に同様の回路
が設けられることを理解することができる。

【0006】トランジスタT2のドライブ回路(DR
2)には、比較的低い電圧VL 、例えば12ボルト、が
供給されるが、この電圧はソース端子(接地に接続され
る)に対するT2のゲート電極の電圧を導通しきい値よ
り大なる電圧に上昇させるに充分である。トランジスタ
T1のドライブ回路(DR1)には、電圧VC が供給さ
れるが、この電圧、VC の値は、接続ノードS1(2つ
のトランジスタT1およびT2の間)と図示されない充
電回路の間に接続される「バッフア」キャパシタにより
提供される電圧VL に実質的に等しく、この充電回路の
機能はキャパシタCが電圧VC に充電されているよう維
持することである。

【0007】レベルシフタLS1は実質的に同一の2つ
の回路分枝を包含し、その各個はnチャンネルのMOS
トランジスタM1,M2であって、そのソース端子は接
地端子にそのドレイン端子は抵抗R1,R2とゼナーダ
イオードD1,D2の並列接続を経由して電源端子VC
に接続される。トランジスタM1およびM2のゲート端
子は論理回路LGの出力に、一方は直接に他方はインバ
ータINV1を介して、該2つのトランジスタに到達す
る制御信号が常に相互に相補的であるように、接続され
る。

【0008】レベルシフタLS1はまたRSであらわさ
れる2安定(フリップフロップ)回路を包含し、該2安
定回路には電圧VC が供給され、該2安定回路は、「セ
ット」および「リセット」端子S,Rであってそれぞれ
インバータINV2およびINV3を介してそれぞれト
ランジスタM1およびM2のドレイン電極に接続される
もの、およびトランジスタT1のドライブ回路DR1の
入力に接続される出力端子Qを有する。

【0009】動作において、2つのトランジスタM1お
よびM2は論理回路LGにより発生させられる信号によ
り、交互に導通状態にされる。2つの抵抗R1およびR
2において順次に生成される電流パルスはフリップフロ
ップRSの入力SおよびRにおける「セット」および
「リセット」信号を発生させ、それにより、フリップフ
ロップからの出力信号Q、これはノードS1の電圧レベ
ルと称されブリッジのトランジスタの導通状態に依存し
て実質的に0とVH の間に変化するものであるが、ドラ
イブ回路DR1がトランジスタT1のゲート電極とソー
ス電極の間に電圧信号を印加させるようにし、該電圧信
号はトランジスタT1をスイッチオンまたはスイッチオ
フさせる。

【0010】前述の回路は、ノードS1の0とVH の間
のスイッチングの期間に、フリップフロップの両方の入
力がロウレベルにあることを確実化するよう、下記に説
明される態様で改良されることができる。しかし、図1
の回路およびそのように改良された回路の両方とも、モ
ノリシックな集積回路の一部を形成するとき、擬似的な
スイッチングの支配を受ける可能性があり、それは、ト
ランジスタブリッジの動作において絶対的な安全性を達
成することが必須である場合はそれを利用することがで
きなくなる程のものである。

【0011】擬似スイッチングはトランジスタM1およ
びM2に関連する構造についてのキャパシタンスによる
ものである。図1において一般的にC1およびC2であ
らわされるこれらのキャパシタンスは、ドレイン・ソー
ス間およびドレイン・基板間のキャパシタンスの和であ
る。特定の回路に関連して以下においてより詳細に説明
されるようにし、或る条件下においては、これらのキャ
パシタンスの放電の期間において、これは一部はゼナー
ダイオードを通し一部は抵抗R1,R2を通して行われ
るものであるが、寄生的成分の導電は、スイッチング制
御回路の種々の要素が形成されている、集積回路の構造
によりトリガされ、このことはフリップフロップにおけ
るスイッチング信号を導びくことができ、このことは制
御信号により生起させられるものではなく、したがって
このことは極めて深刻な誤動作を生起させる可能性があ
る。

【0012】本発明の目的は電子的電力スイッチ用のレ
ベルシフタを有するスイッチング制御回路であっていか
なる場合においても擬似的なスイッチングが不可能であ
るものを提供することにある。

【0013】

【課題を解決するための手段】この目的は、本発明によ
り、特許請求の範囲の請求項1に一般的に規定され特徴
づけられる回路により達成される。本発明は、添付図面
に関連する例示的な、したがって非限定的な具体例の詳
細な記述から、よりよく理解されるであろう。

【0014】

【発明の実施の形態】図2の回路においては図1の場合
と同じまたはそれに対応する部分は同じ参照記号で表示
されており、図2の回路は図1の回路と、フリップフロ
ップRSの入力端子SおよびRはトランジスタM1およ
びM2のドレイン電極とインバータを介してではなく2
つのPチャンネルMOSFET M9およびM10を有
する結合ステージを介して接続される点で実質的に相違
する。これらのトランジスタ(M9,M10)はそれぞ
れの直列抵抗R3およびR4をともなってトランジスタ
M2およびM1のドレインとノードS1の間に接続さ
れ、これらのトランジスタ(M9,M10)のゲート電
極は対の相手のトランジスタのソース電極に接続され
る。

【0015】トランジスタM1およびM2それぞれの導
通期間において抵抗R1およびR2に交互に注入される
電流は、抵抗R3またはR4の端子間に電圧降下が生
じ、該電圧降下がフリップフロップRSに「リセット」
または「セット」の信号を生じさせるように、トランジ
スタM9またはM10それぞれの導通を生じさせる。こ
の回路は、図1の回路に比べて、ノードS1のスイッチ
ング期間においてフリップフロップの両方の入力につい
て低レベルの信号S=0、R=0の条件を維持する点で
有利なものである。このことは、ノードS1が高い電圧
レベルへスイッチングされるとき、すなわち0からVH
へ変化させられる場合に、特に重要なことである。

【0016】しかし、キャパシタC1およびC2の放電
は擬似的な信号を生じさせる可能性がある。特に、図2
の回路が通常の製造技術を用いる集積回路として作られ
ると、pnp形の寄生的なバイポーラのトランジスタが
形成され、この寄生的なトランジスタはPチャンネルの
MOSFETトランジスタM10およびM9と協働する
寄生的電流発生器を構成し、このことの効果は図3の等
価回路図を検討することにより評価されることができ
る。了解されるように、これはTp1およびTp2であ
らわされる2つの二重コレクタ形トランジスタを示し、
その各個においてエミッタ領域はPチャンネルのMOS
FETトランジスタM10およびM9のソース領域と共
通であり、ベース領域は電源端子VC に接続され、コレ
クタ領域はフリップフロップの入力端子SおよびRに接
続されるM10およびM9のドレイン領域に共通であ
る。

【0017】キャパシタンスC1およびC2の放電位相
において、2つのトランジスタTp1およびTp2は抵
抗R3およびR4へ電流を注入する。このことは、特
に、電力トランジスタT1およびT2がそれぞれオフお
よびオンであるとき、ノードS1をより高いレベルから
より低いレベルへスイッチングする位相において生起す
る。この位相においてフリップフロップの両方の入口は
より高いレベル、すなわち、一般的にはフリップフロッ
プの良好に定義された出力状態には対応しない状態、に
ある。

【0018】この条件がフリップフロップの出力を電力
トランジスタT1のスイッチオンに対応させることを回
避するためには、「リセット優位」形のフリップフロッ
プすなわち両方の入力が「高(ハイ)」のレベルである
ときは常に「低(ロウ)」のレベル(すなわちリセッ
ト)の出力を発生させるもの、を利用することが推奨さ
れる。しかし、この場合においてさえ、トランジスタT
1が遮断状態にあるときにノードS1のVH から0への
移行の終末において、トランジスタT1が、下方のトラ
ンジスタT2の導通期間において、トランジスタT1を
再び導通状態にする可能性をもつという入力条件になる
というリスクがあり、この事態は極めて望ましくないこ
とである。

【0019】実際、フリップフロップの入力SおよびR
における電圧レベルは、寄生的注入が終了すると、ノー
ドS1のレベルへ徐々に低下する傾向を示し、それによ
り2つの端子SおよびRに関連するキャパシタンスは抵
抗R4およびR3を通して放電しそれはフリップフロッ
プのいわゆるメモリ状態(S=0、R=0)に到達する
まで行われる。この条件において、出力状態Qは、2つ
のレベルのうち最も迅速に低下したものにより決定され
る。例えば、入力Rがより迅速に低下した場合には、希
望されない条件S=1、R=0が成立する可能性があ
り、この条件は電力トランジスタT1を導通状態にする
可能性がある。

【0020】本発明によれば、前記のことが生起するこ
とを回避するために、電子的スイッチ、この例において
はMx(図2)であらわされるnチャンネルのMOSF
ETトランジスタが設けられ、該トランジスタはフリッ
プフロップのS入力とノードS1の間に接続され、該ト
ランジスタのゲート電極はフリップフロップのR入力に
接続される。トランジスタMxの機能は、スイッチング
期間においてS入力をノードS1のレベルに保持するこ
とである。

【0021】実際、抵抗R4と抵抗R3の両方に電荷の
注入があると想定すると、抵抗R3における電圧降下が
トランジスタMxの導電しきい値を超過するとすぐに、
トランジスタMxは導通除隊となりS入力のレベルをノ
ードS1のレベルにもたらす。ひとたび電荷注入が終了
すると、フリップフロップの入力条件はS=0,R=
1、すなわち、電子トランジスタT1を遮断状態とする
もの、以外のものであることはできなくなる。

【0022】容易に確立され得るように、本発明の目的
は、寄生的なスイッチングのリスクが完全に回避される
点で、充分に達成される。構造的な見地からは、このこ
とは集積回路のコンパクトさ、および設計制約からの自
由さの観点からの利点を必然的にともなう。実際、寄生
的なpnpのトランジスタの損傷作用を減衰させるため
には、集積回路の面積を増大しおよび/または特定の回
路配置を設けることが必要である可能性がある。

【図面の簡単な説明】

【図1】前記されるような、トランジスタブリッジに適
用される知られているスイッチング制御回路の線図であ
る。

【図2】本発明によるスイッチング制御回路の線図であ
る。

【図3】図2の詳細を示す線図であって図2には示され
ていない寄生的な要素が示されるものである。

【符号の説明】

LS1…レベルシフタ M1,M2…トランジスタ M9,M10…トランジスタ Mx…nチャンネルのMOSFETトランジスタ D1,D2…ゼナーダイオード R1,R2…抵抗 R3,R4…抵抗 C1,C2…キャパシタンス RS…フリップフロップ DR1…ドライブ回路 T1…トランジスタ S1…ノード Tp1,Tp2…二重コレクタダイオード

フロントページの続き (72)発明者 マリオ タラントラ イタリア国,20146 ミラノ,ビアーレ カテリーナ ダ フォルリ,52 (56)参考文献 特開 平5−244796(JP,A) 実開 平2−123128(JP,U)

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項1】 第1および第2の電源端子(グラウン
    ド、VH )間に負荷(L)に直列に接続される電子的電
    力スイッチ(T1)用のスイッチング制御回路であっ
    て、該スイッチング制御回路は、 基準端子(グラウンド)の電圧レベルに対し2つの電圧
    レベルをもつ出力信号を発生するに適合した制御論理回
    路(LG)、および、 レベルシフト回路(LS1)であって、その入力が制御
    論理回路(LG)の出力に接続されその出力が電子的ス
    イッチ(T1)の制御端子に接続され、その出力に電子
    的スイッチ(T1)と負荷(L)の間の接続ノード(S
    1)の電圧レベルに対する、制御論理回路からの信号に
    対応する、2つの電圧レベルをもつ信号を発生するに適
    合し、2つの入力と1つの出力であってレベルシフト回
    路(LS1)の出力であるものをもつ2安定ステージ
    (RS)を有するもの、を具備するスイッチング制御回
    路において、 該レベルシフト回路は補足の電子的スイッチ(Mx)を
    具備し、該補足の電子的スイッチは、2安定ステージの
    2つの入力の一方(S)と該接続ノード(S1)の間に
    接続され、2安定ステージの2つの入力の他方(R)に
    接続される制御端子を有し、2安定ステージの2つの入
    力の他方(R)が接続ノード(S1)よりも大なる電圧
    レベルにあるとき閉路されるように動作する、ことを特
    徴とするスイッチング制御回路。
  2. 【請求項2】 該2安定ステージ(RS)は「リセット
    優位」形のものである、請求項1記載の回路。
  3. 【請求項3】 該レベルシフト回路は2つの実質的に同
    一の回路分枝を具備し、該回路分枝の各個はnチャンネ
    ルのMOSFETトランジスタ(M1,M2)を包含
    し、該トランジスタのソース端子は第1の電源端子(グ
    ラウンド)に接続され、ドレイン端子は抵抗(R1,R
    2)とダイオード(D1,D2)の並列接続を介して第
    3の電源端子(VC )に接続され、ゲート端子は論理回
    路の1つの出力に接続され、ゲート端子に印加される制
    御信号は相互に相補的であり、ドレイン端子はそれぞれ
    該2安定ステージ(RS)の入力端子に接続されてい
    る、ことを特徴とする請求項1または2記載の回路。
  4. 【請求項4】 該MOSFETトランジスタのドレイン
    端子と2安定ステージ(RS)の入力端子の間の結合
    が、2つのPチャンネルのMOSFETトランジスタ
    (M10,M9)により達成され、該PチャンネルのM
    OSFETトランジスタの各個においてはノース端子は
    それぞれのnチャンネルのMOSFETトランジスタの
    ドレイン端子に接続され、ドレイン端子は抵抗(R4,
    R3)を介して接続ノード(S1)に接続され、ゲート
    端子は他方のnチャンネルのMOSFETトランジスタ
    のドレイン端子に接続され、2つのPチャンネルのMO
    SFETトランジスタのドレイン端子は2安定ステージ
    (RS)の入力端子に接続されている、請求項3記載の
    回路。
  5. 【請求項5】 該電子的スイッチはnチャンネルのMO
    SFETトランジスタであってそのゲート端子はスイッ
    チ自体の制御端子である、請求項1〜4のいずれかに記
    載の回路。
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