JPH03809B2 - - Google Patents
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- JPH03809B2 JPH03809B2 JP17164082A JP17164082A JPH03809B2 JP H03809 B2 JPH03809 B2 JP H03809B2 JP 17164082 A JP17164082 A JP 17164082A JP 17164082 A JP17164082 A JP 17164082A JP H03809 B2 JPH03809 B2 JP H03809B2
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- mos transistor
- gate
- electronic switch
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- 239000003990 capacitor Substances 0.000 claims description 9
- 230000000295 complement effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
- H03K17/6872—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor using complementary field-effect transistors
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- Electronic Switches (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、切換えノイズを改善したCMOSIC
構造の電子スイツチに関するものである。
構造の電子スイツチに関するものである。
従来例の構成とその問題点
近年、オーデイオ機器等では、信号の切換手段
として、機械的なスイツチから操作感覚に優れ、
デザイン上の配置の自由度があり、またマイコン
による制御が容易な電子スイツチが多く用いられ
るようになつて来た。
として、機械的なスイツチから操作感覚に優れ、
デザイン上の配置の自由度があり、またマイコン
による制御が容易な電子スイツチが多く用いられ
るようになつて来た。
その中でも、ＰチヤンネルMOSトランジスタ
とＮチヤンネルMOSトランジスタとを組合わせ
たCMOS構造のものが主流になつている。
とＮチヤンネルMOSトランジスタとを組合わせ
たCMOS構造のものが主流になつている。
第１図に、従来のCMOS構造の電子スイツチ
の代表的な回路例を示す。
の代表的な回路例を示す。
第１図において、１，２はそれぞれ主スイツチ
を構成するＮチヤンネルおよびＰチヤンネル
MOSトランジスタ、３はインバータ、４，５は
それぞれ主スイツチの入力端子および出力端子、
６は制御入力端子、７，８はそれぞれＮチヤンネ
ルMOSトランジスタ１のバツクゲートと主スイ
ツチの入力端子４との間を断続するためのスイツ
チを構成するＮチヤンネルおよびＰチヤンネル
MOSトランジスタ、９は上記バツクゲートと負
側電源との間を断続するためのスイツチを構成す
るＮチヤンネルMOSトランジスタである。
を構成するＮチヤンネルおよびＰチヤンネル
MOSトランジスタ、３はインバータ、４，５は
それぞれ主スイツチの入力端子および出力端子、
６は制御入力端子、７，８はそれぞれＮチヤンネ
ルMOSトランジスタ１のバツクゲートと主スイ
ツチの入力端子４との間を断続するためのスイツ
チを構成するＮチヤンネルおよびＰチヤンネル
MOSトランジスタ、９は上記バツクゲートと負
側電源との間を断続するためのスイツチを構成す
るＮチヤンネルMOSトランジスタである。
第１図に示す電子スイツチの動作について説明
する。
する。
まず、制御入力端子６がハイレベルの時にはＮ
チヤンネルMOSトランジスタ１とＰチヤンネル
MOSトランジスタ２は共に導通し、主スイツチ
は導通状態になる。この時、MOSトランジスタ
７，８は導通状態となり、MOSトランジスタ９
は開放状態となるため、MOSトランジスタ１の
バツクゲートは主スイツチの入力端子４につなが
る。
チヤンネルMOSトランジスタ１とＰチヤンネル
MOSトランジスタ２は共に導通し、主スイツチ
は導通状態になる。この時、MOSトランジスタ
７，８は導通状態となり、MOSトランジスタ９
は開放状態となるため、MOSトランジスタ１の
バツクゲートは主スイツチの入力端子４につなが
る。
つぎに、制御入力端子６がローレベルになる
と、逆に主スイツチは開放状態となり、また
MOSトランジスタ１のバツクゲートは負側電源
とつながる。
と、逆に主スイツチは開放状態となり、また
MOSトランジスタ１のバツクゲートは負側電源
とつながる。
上述のように、主スイツチが導電状態の時に、
MOSトランジスタ１のバツクゲートを主スイツ
チの入力端子４につなぐのは、MOSトランジス
タ１のソース、ドレイン、ゲートとバツクゲート
との間の空乏層による非線形容量成分のためにひ
ずみが発生することを防止するためであり、ま
た、主スイツチが開放状態の時にMOSトランジ
スタ１のバツクゲートを負電源につなぐのは、
MOSトランジスタ１を十分に開放状態にするた
めである。
MOSトランジスタ１のバツクゲートを主スイツ
チの入力端子４につなぐのは、MOSトランジス
タ１のソース、ドレイン、ゲートとバツクゲート
との間の空乏層による非線形容量成分のためにひ
ずみが発生することを防止するためであり、ま
た、主スイツチが開放状態の時にMOSトランジ
スタ１のバツクゲートを負電源につなぐのは、
MOSトランジスタ１を十分に開放状態にするた
めである。
ところで、第１図に示すような従来の電子スイ
ツチでは、スイツチを切換える時に、主スイツチ
を構成する両MOSトランジスタ１，２のゲート
とチヤンネル間およびＮチヤンネルMOSトラン
ジスタのバツクゲートとチヤンネル間の容量を介
して、ゲートやバツクゲートの急激な電圧変化が
チヤンネルの方へ漏れることにより、切換えノイ
ズが発生するという問題があつた。
ツチでは、スイツチを切換える時に、主スイツチ
を構成する両MOSトランジスタ１，２のゲート
とチヤンネル間およびＮチヤンネルMOSトラン
ジスタのバツクゲートとチヤンネル間の容量を介
して、ゲートやバツクゲートの急激な電圧変化が
チヤンネルの方へ漏れることにより、切換えノイ
ズが発生するという問題があつた。
発明の目的
本発明は上記従来の問題点を解決するもので、
スイツチの切換え時に切換えノイズの発生しない
CMOS構造の電子スイツチを提供することを目
的とする。
スイツチの切換え時に切換えノイズの発生しない
CMOS構造の電子スイツチを提供することを目
的とする。
発明の構成
本発明によるCMOS構造の電子スイツチは、
ＮチヤンネルMOSトランジスタのゲートとＰチ
ヤンネルMOSトランジスタのゲートとをゆるや
かな傾斜を持たせて変化させ、さらに上記MOS
トランジスタのバツクゲートを電源と主スイツチ
入力端子間でゆるやかな傾斜を持たせて変化させ
るとともに、上記バツクゲートを、傾斜電圧のゼ
ロクロス点で切換えることにより、切換えノイズ
が発生しないようにしたものである。
ＮチヤンネルMOSトランジスタのゲートとＰチ
ヤンネルMOSトランジスタのゲートとをゆるや
かな傾斜を持たせて変化させ、さらに上記MOS
トランジスタのバツクゲートを電源と主スイツチ
入力端子間でゆるやかな傾斜を持たせて変化させ
るとともに、上記バツクゲートを、傾斜電圧のゼ
ロクロス点で切換えることにより、切換えノイズ
が発生しないようにしたものである。
実施例の説明
第２図に、本発明の一実施例を示す。第２図に
おいて、１〜９は第１図の同番号のものに対応し
ており、１０はＮチヤンネルMOSトランジスタ
９と共にスイツチを構成するＰチヤンネルMOS
トランジスタ、１１〜１６および１７〜２２はそ
れぞれスロープ信号発生手段を構成するインバー
タ、定電流源、電流スイツチ用Ｎチヤンネルおよ
びＰチヤンネルMOSトランジスタおよびコンデ
ンサ、２３は比較器、２４はインバータ、２５は
抵抗、２６は正側電源端子、２７は負側電源端
子、２８，２９はそれぞれコンデンサ１６，２２
接続用の端子、３０はグランド端子、３１は１〜
３０を含む電子スイツチを構成するCMOS構造
のICである。また、第２図において、Ａ〜Ｆは
回路の各ノードを示す。
おいて、１〜９は第１図の同番号のものに対応し
ており、１０はＮチヤンネルMOSトランジスタ
９と共にスイツチを構成するＰチヤンネルMOS
トランジスタ、１１〜１６および１７〜２２はそ
れぞれスロープ信号発生手段を構成するインバー
タ、定電流源、電流スイツチ用Ｎチヤンネルおよ
びＰチヤンネルMOSトランジスタおよびコンデ
ンサ、２３は比較器、２４はインバータ、２５は
抵抗、２６は正側電源端子、２７は負側電源端
子、２８，２９はそれぞれコンデンサ１６，２２
接続用の端子、３０はグランド端子、３１は１〜
３０を含む電子スイツチを構成するCMOS構造
のICである。また、第２図において、Ａ〜Ｆは
回路の各ノードを示す。
以上のように構成された本実施例の電子スイツ
チの動作について、第３図に示す各ノードの電圧
波形を参照しながら説明する。なお、第３図にお
いて、ａ〜ｆは第２図の各ノードＡ〜Ｆの電圧波
形であり、VDDは正側電源電圧、VSSは負側電源
電圧である。
チの動作について、第３図に示す各ノードの電圧
波形を参照しながら説明する。なお、第３図にお
いて、ａ〜ｆは第２図の各ノードＡ〜Ｆの電圧波
形であり、VDDは正側電源電圧、VSSは負側電源
電圧である。
まず、制御入力端子６すなわちノードＡの電圧
が第３図ａに示すように時刻t1にローレベル（以
下Ｌと略す）からハイレベル（以下Ｈと略す）に
変化すると、MOSトランジスタ１４はOFF、１
５はONとなつてコンデンサ１６は定電流源１３
によつて充電されるためノードＢの電圧は第３図
ｂに示すように上り傾斜で変化して行き、また、
MOSトランジスタ２０はON、２１はOFFとな
つてコンデンサ２２は定電流源１８によつて放電
されるためノードＣは第３図ｃに示すように下り
傾斜で変化して行く。
が第３図ａに示すように時刻t1にローレベル（以
下Ｌと略す）からハイレベル（以下Ｈと略す）に
変化すると、MOSトランジスタ１４はOFF、１
５はONとなつてコンデンサ１６は定電流源１３
によつて充電されるためノードＢの電圧は第３図
ｂに示すように上り傾斜で変化して行き、また、
MOSトランジスタ２０はON、２１はOFFとな
つてコンデンサ２２は定電流源１８によつて放電
されるためノードＣは第３図ｃに示すように下り
傾斜で変化して行く。
このノードＢ，Ｃの電圧でMOSトランジスタ
１，２のゲートを駆動しているため、MOSトラ
ンジスタ１，２で構成される主スイツチは除々に
OFFからONに変化して行く。
１，２のゲートを駆動しているため、MOSトラ
ンジスタ１，２で構成される主スイツチは除々に
OFFからONに変化して行く。
そして、ノードＢの電圧が時刻t2にグランド電
圧（OV）に達すると、比較器２３の出力点すな
わちノードＤの電圧は第３図ｄに示すようにＬか
らＨに変化し、ノードＥの電圧は第３図ｅに示す
ようにＨからＬに変化する。このノードＤ，Ｅの
電圧によつてスイツチを構成するMOSトランジ
スタ７，８および９，１０が駆動されるため、
MOSトランジスタ１のバツクゲートすなわちノ
ードＦはノードＢ側から入力端子４側へ切換わ
る。その結果、ノードＦの電圧は第３図ｆに示す
ような波形になる。但し、第３図の波形ｆは入力
端子４の電圧がグランドレベルとなつている場合
を示している。
圧（OV）に達すると、比較器２３の出力点すな
わちノードＤの電圧は第３図ｄに示すようにＬか
らＨに変化し、ノードＥの電圧は第３図ｅに示す
ようにＨからＬに変化する。このノードＤ，Ｅの
電圧によつてスイツチを構成するMOSトランジ
スタ７，８および９，１０が駆動されるため、
MOSトランジスタ１のバツクゲートすなわちノ
ードＦはノードＢ側から入力端子４側へ切換わ
る。その結果、ノードＦの電圧は第３図ｆに示す
ような波形になる。但し、第３図の波形ｆは入力
端子４の電圧がグランドレベルとなつている場合
を示している。
そして時刻t2の後も、ノードＢとＣの電圧は変
化を続け、それぞれVDDおよびVSSに到達し、主
スイツチは完全なON状態になる。
化を続け、それぞれVDDおよびVSSに到達し、主
スイツチは完全なON状態になる。
つぎに、ノードＡの電圧が時刻t3にＨからＬに
変化すると、上で述べた動作と逆の動作で、時刻
t4にノードＦが入力端子４側からノードＢ側へ切
換わつて除々にVSSに向つて変化すると共に主ス
イツチも徐々にONからOFFへ変化して行く。
変化すると、上で述べた動作と逆の動作で、時刻
t4にノードＦが入力端子４側からノードＢ側へ切
換わつて除々にVSSに向つて変化すると共に主ス
イツチも徐々にONからOFFへ変化して行く。
以上のように、本実施例によれば、主スイツチ
を構成するMOSトランジスタ１，２のゲート電
圧をゆるやかに変化させ、さらにMOSトランジ
スタ１のバツクゲート電圧もゆるやかに変化させ
ているために、切換え時のゲート、チヤンネル間
およびバツクゲートチヤンネル間容量を介した切
換えノイズが発生しない。
を構成するMOSトランジスタ１，２のゲート電
圧をゆるやかに変化させ、さらにMOSトランジ
スタ１のバツクゲート電圧もゆるやかに変化させ
ているために、切換え時のゲート、チヤンネル間
およびバツクゲートチヤンネル間容量を介した切
換えノイズが発生しない。
また、MOSトランジスタ１のバツクゲートを
ノードＢの電圧と入力端子４の電圧が等しくない
所で切換えた場合は、切換え時にその電圧差だけ
バツクゲートの電圧が急激に変化するため、それ
がバツクゲートとチヤンネル間の容量を介して切
換えノイズとなつて現れてくるが、本実施例では
少くとも入力端子４の信号レベルが非常に小さい
（すなわち、ほぼグランド電位）の場合は、バツ
クゲートはノードＢと入力端子４が同電位の時に
切換わるようになつているため、切換えノイズは
発生しない。
ノードＢの電圧と入力端子４の電圧が等しくない
所で切換えた場合は、切換え時にその電圧差だけ
バツクゲートの電圧が急激に変化するため、それ
がバツクゲートとチヤンネル間の容量を介して切
換えノイズとなつて現れてくるが、本実施例では
少くとも入力端子４の信号レベルが非常に小さい
（すなわち、ほぼグランド電位）の場合は、バツ
クゲートはノードＢと入力端子４が同電位の時に
切換わるようになつているため、切換えノイズは
発生しない。
ところで、このような電子スイツチをオーデイ
オ信号の切換えに使用する場合、信号レベルが大
きい時には切換えノイズはあまり気にならない
が、信号レベルが小さい時や、無信号時には非常
に気になる。したがつて、特に信号レベルが小さ
い時に切換えノイズが小さくなる本実施例は効果
的である。また、信号レベルが大きい時に切換え
を行つた場合、例えば第３図のt1〜t2の所、また
はt3〜t4の所で、入力端子４の電圧がバツクゲー
トすなわちノードＦの電圧よりも低くなることが
起こり得る。その時には、MOSトランジスタ１
のソース（またはドレイン）とバツクゲート間が
順バイアスとなり、順方向電流が流れるため、
CMOS構造の中でラツチアツプ現象を起こす危
険性がある。そこで、第２図に示す本実施例で
は、抵抗２５を挿入することにより順方向電流値
を制限して、ラツチアツプ領域に到ることを防止
している。なお、この抵抗２５の挿入位置は、
MOSトランジスタ１のバツクゲートとスイツチ
９，１０間でも同様の効果がある。
オ信号の切換えに使用する場合、信号レベルが大
きい時には切換えノイズはあまり気にならない
が、信号レベルが小さい時や、無信号時には非常
に気になる。したがつて、特に信号レベルが小さ
い時に切換えノイズが小さくなる本実施例は効果
的である。また、信号レベルが大きい時に切換え
を行つた場合、例えば第３図のt1〜t2の所、また
はt3〜t4の所で、入力端子４の電圧がバツクゲー
トすなわちノードＦの電圧よりも低くなることが
起こり得る。その時には、MOSトランジスタ１
のソース（またはドレイン）とバツクゲート間が
順バイアスとなり、順方向電流が流れるため、
CMOS構造の中でラツチアツプ現象を起こす危
険性がある。そこで、第２図に示す本実施例で
は、抵抗２５を挿入することにより順方向電流値
を制限して、ラツチアツプ領域に到ることを防止
している。なお、この抵抗２５の挿入位置は、
MOSトランジスタ１のバツクゲートとスイツチ
９，１０間でも同様の効果がある。
なお、第２図の実施例におけるスロープ信号発
生手段１１〜１６および１７〜２２については、
第４図に示すように、定電流源１２と１８および
１３と１９を共通にしても良いし、第５図に示す
ように、定電流源１２，１３，１８，１９と電流
スイツチ用MOSトランジスタ１４，１５，２０，
２１との位置を入れ替えても良い。
生手段１１〜１６および１７〜２２については、
第４図に示すように、定電流源１２と１８および
１３と１９を共通にしても良いし、第５図に示す
ように、定電流源１２，１３，１８，１９と電流
スイツチ用MOSトランジスタ１４，１５，２０，
２１との位置を入れ替えても良い。
また、主スイツチ用MOSトランジスタ１，２
は通常大きな面積のものが用いられるため、その
ゲート容量はかなり大きい。そこで、この容量を
コンデンサ１６，２２の代りに用いることも可能
である。ところで、入力端子４に加わる信号にオ
フセツトがある場合や、比較器２３にオフセツト
がある場合や、比較器２３を含めたその以降の回
路の時間遅れなどにより、バツクゲートをノード
Ｂと入力端子４との間で切換える時、双方の電圧
が必ずしも完全に同電位であるとは限らない。そ
こで、もし切換え時にスイツチ７，８とスイツチ
９，１０が同時にONとなる期間があつた場合
は、その時、入力端子４とノードＢとは一瞬つな
がり、そのため入力端子４の電圧はノードＢの電
圧に引つぱられて、切換えノイズを発生すること
がある。
は通常大きな面積のものが用いられるため、その
ゲート容量はかなり大きい。そこで、この容量を
コンデンサ１６，２２の代りに用いることも可能
である。ところで、入力端子４に加わる信号にオ
フセツトがある場合や、比較器２３にオフセツト
がある場合や、比較器２３を含めたその以降の回
路の時間遅れなどにより、バツクゲートをノード
Ｂと入力端子４との間で切換える時、双方の電圧
が必ずしも完全に同電位であるとは限らない。そ
こで、もし切換え時にスイツチ７，８とスイツチ
９，１０が同時にONとなる期間があつた場合
は、その時、入力端子４とノードＢとは一瞬つな
がり、そのため入力端子４の電圧はノードＢの電
圧に引つぱられて、切換えノイズを発生すること
がある。
そのため、スイツチ７，８とスイツチ９，１０
とは同時にONにはならないように駆動する必要
がある。
とは同時にONにはならないように駆動する必要
がある。
第６図に、スイツチ７，８とスイツチ９，１０
とが同時にONにならないように駆動するための
駆動回路例を示す。第６図において、３２〜３５
はインバータ、３６はNANDゲート、３８は
NORゲート、３７，３９はインバータ、Ｉはイ
ンバータ３５の出力ノード、Ｇ７〜Ｇ１０はそれ
ぞれMOSトランジスタ７〜１０のゲートにつな
がるノードである。
とが同時にONにならないように駆動するための
駆動回路例を示す。第６図において、３２〜３５
はインバータ、３６はNANDゲート、３８は
NORゲート、３７，３９はインバータ、Ｉはイ
ンバータ３５の出力ノード、Ｇ７〜Ｇ１０はそれ
ぞれMOSトランジスタ７〜１０のゲートにつな
がるノードである。
第７図に第６図のノードＤ、インバータ３２〜
３４の出力、ノードＩ、ノードＧ〜Ｇ１０の電圧
波形ｄ、i1〜i3，ｉ，g7〜g10およびスイツチの状
態ｈを示す。第７図のｈにおいて、h1はスイツチ
９，１０のON期間、h2はスイツチ７，８のON
期間を示す。
３４の出力、ノードＩ、ノードＧ〜Ｇ１０の電圧
波形ｄ、i1〜i3，ｉ，g7〜g10およびスイツチの状
態ｈを示す。第７図のｈにおいて、h1はスイツチ
９，１０のON期間、h2はスイツチ７，８のON
期間を示す。
第７図からわかるように、第６図に示す駆動回
路を使用すれば、スイツチ７，８とスイツチ９，
１０が同時にONになることはないためオフセツ
ト等による切換えノイズも防止することができ
る。
路を使用すれば、スイツチ７，８とスイツチ９，
１０が同時にONになることはないためオフセツ
ト等による切換えノイズも防止することができ
る。
なお、第２図に示す実施例ではＮチヤンネル
MOSトランジスタ１のバツクゲートを切換える
ようにしているが、CMOS構造によつては、Ｐ
チヤンネルMOSトランジスタ２のバツクゲート
を切換えることもあり、その場合も本発明は有効
である。
MOSトランジスタ１のバツクゲートを切換える
ようにしているが、CMOS構造によつては、Ｐ
チヤンネルMOSトランジスタ２のバツクゲート
を切換えることもあり、その場合も本発明は有効
である。
発明の効果
本発明は、主スイツチを構成するMOSトラン
ジスタのゲートおよびバツクゲートをゆるやかに
変化させ、しかも、上記バツクゲートをスロープ
信号と入力信号が同電位になつた所で切換えるこ
とにより、切換え時のノイズをなくすることがで
きる。さらに、MOSトランジスタのバツクゲー
トとスイツチ手段との間またはスイツチ手段とス
ロープ信号発生手段の出力端との間に抵抗を設け
ることにより、ラツチアツプを防止することがで
きる。さらに、バツクゲートを切換えるスイツチ
を同時ONの期間が生じないように（すなわち断
後接動作をするように）することにより、オフセ
ツトに起因する切換えノイズも防止することがで
きる。
ジスタのゲートおよびバツクゲートをゆるやかに
変化させ、しかも、上記バツクゲートをスロープ
信号と入力信号が同電位になつた所で切換えるこ
とにより、切換え時のノイズをなくすることがで
きる。さらに、MOSトランジスタのバツクゲー
トとスイツチ手段との間またはスイツチ手段とス
ロープ信号発生手段の出力端との間に抵抗を設け
ることにより、ラツチアツプを防止することがで
きる。さらに、バツクゲートを切換えるスイツチ
を同時ONの期間が生じないように（すなわち断
後接動作をするように）することにより、オフセ
ツトに起因する切換えノイズも防止することがで
きる。
第１図は従来の電子スイツチの回路図、第２図
は本発明の一実施例の電子スイツチの回路図、第
３図は第２図の実施例の動作波形図、第４図およ
び第５図は本発明を構成するスロープ信号発生部
の他の実施例の回路図、第６図は本発明を構成す
るスイツチ手段の駆動部の他の実施例の回路図、
第７図は第６図の実施例の動作波形図である。 １，２……相補型のMOSトランジスタ、６…
…制御入力端子、７〜１０……スイツチ手段、１
１〜１６，１７〜２２……スロープ信号発生手
段、２３……比較器、２５……抵抗。
は本発明の一実施例の電子スイツチの回路図、第
３図は第２図の実施例の動作波形図、第４図およ
び第５図は本発明を構成するスロープ信号発生部
の他の実施例の回路図、第６図は本発明を構成す
るスイツチ手段の駆動部の他の実施例の回路図、
第７図は第６図の実施例の動作波形図である。 １，２……相補型のMOSトランジスタ、６…
…制御入力端子、７〜１０……スイツチ手段、１
１〜１６，１７〜２２……スロープ信号発生手
段、２３……比較器、２５……抵抗。
Claims (1)
- 【特許請求の範囲】 １ 制御入力信号によつて上り傾斜と下り傾斜の
スロープ信号を作るためのスロープ信号発生手段
と、上記上り傾斜と下り傾斜のスロープ信号によ
つてそれぞれのゲートが駆動され、ソースとドレ
インが互いに並列接続された相補型のMOSトラ
ンジスタと、上記スロープ信号を基準電圧と比較
するための比較器と、上記MOSトランジスタの
バツクゲートを、上記比較器の出力信号によつ
て、上記MOSトランジスタのソースまたはドレ
インと上記スロープ信号発生手段の出力との間で
切換えるためのスイツチ手段とで構成された電子
スイツチ。 ２ スロープ信号発生手段が、コンデンサと、上
記コンデンサと正側電源との間および上記コンデ
ンサと負側電源との間に接続され、互いに逆相の
関係で断続される第１および第２の電流源とで構
成されたことを特徴とする特許請求の範囲第１項
記載の電子スイツチ。 ３ コンデンサとして、スロープ信号によつてゲ
ートが駆動されるMOSトランジスタのゲート容
量を用いたことを特徴とする特許請求の範囲第２
項記載の電子スイツチ。 ４ MOSトランジスタのバツクゲートとスイツ
チ手段との間、または、スイツチ手段とスロープ
信号発生手段の出力端との間に抵抗を挿入したこ
とを特徴とする特許請求の範囲第１項記載の電子
スイツチ。 ５ スイツチ手段が断後接動作をするようにした
ことを特徴とする特許請求の範囲第１項記載の電
子スイツチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17164082A JPS5961224A (ja) | 1982-09-29 | 1982-09-29 | 電子スイツチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17164082A JPS5961224A (ja) | 1982-09-29 | 1982-09-29 | 電子スイツチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5961224A JPS5961224A (ja) | 1984-04-07 |
| JPH03809B2 true JPH03809B2 (ja) | 1991-01-09 |
Family
ID=15926947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17164082A Granted JPS5961224A (ja) | 1982-09-29 | 1982-09-29 | 電子スイツチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961224A (ja) |
-
1982
- 1982-09-29 JP JP17164082A patent/JPS5961224A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5961224A (ja) | 1984-04-07 |
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