JP2569684B2 - パワーオンリセット回路 - Google Patents
パワーオンリセット回路Info
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- JP2569684B2 JP2569684B2 JP63017785A JP1778588A JP2569684B2 JP 2569684 B2 JP2569684 B2 JP 2569684B2 JP 63017785 A JP63017785 A JP 63017785A JP 1778588 A JP1778588 A JP 1778588A JP 2569684 B2 JP2569684 B2 JP 2569684B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、電源投入に伴い所定の論理状態に設定さ
れるパワーオンリセット回路に関するものである。
れるパワーオンリセット回路に関するものである。
第13図はこの種のパワーオンリセット回路の従来例を
示す回路図である。同図において、１は相補型MOS出力
回路（以下CMOS回路と記す）からなる第１のインバー
タ、２は同じくCMOS回路からなる第２のインバータで、
第１のインバータ１を構成するＰチャネルMOSトランジ
スタQ1とＮチャネルMOSトランジスタQ2の共通のドレイ
ンつまりこのインバータ１の出力端O1は、第２のインバ
ータ２を構成するＰチャネルMOSトランジスタQ3とＮチ
ャネルMOSトランジスタQ4の共通のゲートつまりこのイ
ンバータ２の入力端I2に接続されている。また、Ｐチャ
ネルMOSトランジスタQ3とＮチャネルMOSトランジスタQ4
の共通のドレインつまり第２のインバータ２の出力端O2
は、ＰチャネルMOSトランジスタQ1とＮチャネルMOSトラ
ンジスタQ2の共通のゲートつまり第１のインバータ１の
入力端I1に接続されている。さらにＰチャネルMOSトラ
ンジスタQ1およびQ3のソースは電源VCCに共通に接続さ
れ、ＮチャネルMOSトランジスタQ2およびQ4のソースは
接地GNDに共通に接続されている。そして、電源VCCと出
力端O1との間にはコンデンサC1が、また出力端O2と接地
GNDとの間にはコンデンサC2がそれぞれ接続されてい
る。
示す回路図である。同図において、１は相補型MOS出力
回路（以下CMOS回路と記す）からなる第１のインバー
タ、２は同じくCMOS回路からなる第２のインバータで、
第１のインバータ１を構成するＰチャネルMOSトランジ
スタQ1とＮチャネルMOSトランジスタQ2の共通のドレイ
ンつまりこのインバータ１の出力端O1は、第２のインバ
ータ２を構成するＰチャネルMOSトランジスタQ3とＮチ
ャネルMOSトランジスタQ4の共通のゲートつまりこのイ
ンバータ２の入力端I2に接続されている。また、Ｐチャ
ネルMOSトランジスタQ3とＮチャネルMOSトランジスタQ4
の共通のドレインつまり第２のインバータ２の出力端O2
は、ＰチャネルMOSトランジスタQ1とＮチャネルMOSトラ
ンジスタQ2の共通のゲートつまり第１のインバータ１の
入力端I1に接続されている。さらにＰチャネルMOSトラ
ンジスタQ1およびQ3のソースは電源VCCに共通に接続さ
れ、ＮチャネルMOSトランジスタQ2およびQ4のソースは
接地GNDに共通に接続されている。そして、電源VCCと出
力端O1との間にはコンデンサC1が、また出力端O2と接地
GNDとの間にはコンデンサC2がそれぞれ接続されてい
る。
従来のパワーオンリセット回路は上記のように構成さ
れ、電源VCCが投入されると瞬時にコンデンサC1の充電
とコンデンサC2の放電とが起り、第１のインバータ１の
出力端O1の電位はコンデンサC1によりハイレベル、また
第２のインバータ２の出力端O2の電位はコンデンサC2に
よりロウレベルになる。そのため、出力端O2よりロウレ
ベルの入力をゲートに受けるＰチャネルMOSトランジス
タQ1と、出力端O1よりハイレベルの入力をゲートに受け
るＮチャネルMOSトランジスタQ4とがオンして、出力端O
1の電位はハイレベルに、出力端O2の電位はロウレベル
に設定される。
れ、電源VCCが投入されると瞬時にコンデンサC1の充電
とコンデンサC2の放電とが起り、第１のインバータ１の
出力端O1の電位はコンデンサC1によりハイレベル、また
第２のインバータ２の出力端O2の電位はコンデンサC2に
よりロウレベルになる。そのため、出力端O2よりロウレ
ベルの入力をゲートに受けるＰチャネルMOSトランジス
タQ1と、出力端O1よりハイレベルの入力をゲートに受け
るＮチャネルMOSトランジスタQ4とがオンして、出力端O
1の電位はハイレベルに、出力端O2の電位はロウレベル
に設定される。
上記のような従来のパワーオンリセット回路では、大
容量のコンデンサが必要なため、これを相補型MOS集積
回路装置に適用した場合、コンデンサを形成するのに絶
縁層を薄く、面積を大きく取る必要がある。その結果、
回路の信頼性を確保するのに製造に困難を伴うととも
に、チップサイズも大きくなるなどの問題点があった。
容量のコンデンサが必要なため、これを相補型MOS集積
回路装置に適用した場合、コンデンサを形成するのに絶
縁層を薄く、面積を大きく取る必要がある。その結果、
回路の信頼性を確保するのに製造に困難を伴うととも
に、チップサイズも大きくなるなどの問題点があった。
この発明は、このような問題点を解消するためになさ
れたもので、大容量のコンデンサが不要で回路構成を簡
略化でき、相補型MOS集積回路装置に適用した場合にも
信頼性を低下させることなく容易に製造でき、チップサ
イズの縮小も図ることのできるパワーオンリセット回路
を得ることを目的とする。
れたもので、大容量のコンデンサが不要で回路構成を簡
略化でき、相補型MOS集積回路装置に適用した場合にも
信頼性を低下させることなく容易に製造でき、チップサ
イズの縮小も図ることのできるパワーオンリセット回路
を得ることを目的とする。
この発明に係るパワーオンリセット回路は、相補型MO
S出力回路（以下CMOS出力回路と記す）を有する第１の
回路の出力を、同じくCMOS出力回路を有する第２の回路
が入力として受ける一方、第２の回路の出力を第１の回
路が入力として受けるように第１および第２の回路を接
続し、これら第１および第２の回路の少なくとも一方の
CMOS出力回路を構成するＰチャネルMOSトランジスタお
よびＮチャネルMOSトランジスタのいずれか一方にバッ
クゲートバイアスをかけたものである。
S出力回路（以下CMOS出力回路と記す）を有する第１の
回路の出力を、同じくCMOS出力回路を有する第２の回路
が入力として受ける一方、第２の回路の出力を第１の回
路が入力として受けるように第１および第２の回路を接
続し、これら第１および第２の回路の少なくとも一方の
CMOS出力回路を構成するＰチャネルMOSトランジスタお
よびＮチャネルMOSトランジスタのいずれか一方にバッ
クゲートバイアスをかけたものである。
この発明におけるパワーオンリセット回路では、バッ
クゲートバイアスをかけられたトランジスタのしきい値
電圧が高くなることから、そのトランジスタは電源投入
時にオンしにくくなり、これと相補の他方のトランジス
タが必ずオンすることによって第１および第２の回路は
所定の論理状態に設定される。
クゲートバイアスをかけられたトランジスタのしきい値
電圧が高くなることから、そのトランジスタは電源投入
時にオンしにくくなり、これと相補の他方のトランジス
タが必ずオンすることによって第１および第２の回路は
所定の論理状態に設定される。
〔実施例〕 第１図はこの発明によるパワーオンリセット回路の一
実施例を示す回路図である。図において１はCMOS出力回
路1aを有する第１の回路、２は同じくCMOS出力回路2aを
有する第２の回路で、第１の回路１の出力端O1は第２の
回路２の入力端I2に接続され、また第２の回路２の出力
端O2は第１の回路１の入力端I1に接続されてラッチ回路
が構成されている。Q1およびQ2は第１の回路１のCMOS出
力回路1aを構成するＰチャネルMOSトランジスタおよび
ＮチャネルMOSトランジスタ、Q3およびQ4は第２の回路
２のCMOS出力回路2aを構成するＰチャネルMOSトランジ
スタおよびＮチャネルMOSトランジスタで、各Ｐチャネ
ルMOSトランジスタQ1,Q3のソースは電源VCCに接続さ
れ、各ＮチャネルMOSトランジスタQ2,Q4のソースは接地
GNDに接続されている。そして、第１の回路１のＮチャ
ネルMOSトランジスタQ2のソースとそのトランジスタの
基板との間にはバックゲートバイアス用電源BG1が接続
され、これによりソースを基準にして基板に負の電位つ
まりバックゲートバイアスがかかるように構成されてい
る。
実施例を示す回路図である。図において１はCMOS出力回
路1aを有する第１の回路、２は同じくCMOS出力回路2aを
有する第２の回路で、第１の回路１の出力端O1は第２の
回路２の入力端I2に接続され、また第２の回路２の出力
端O2は第１の回路１の入力端I1に接続されてラッチ回路
が構成されている。Q1およびQ2は第１の回路１のCMOS出
力回路1aを構成するＰチャネルMOSトランジスタおよび
ＮチャネルMOSトランジスタ、Q3およびQ4は第２の回路
２のCMOS出力回路2aを構成するＰチャネルMOSトランジ
スタおよびＮチャネルMOSトランジスタで、各Ｐチャネ
ルMOSトランジスタQ1,Q3のソースは電源VCCに接続さ
れ、各ＮチャネルMOSトランジスタQ2,Q4のソースは接地
GNDに接続されている。そして、第１の回路１のＮチャ
ネルMOSトランジスタQ2のソースとそのトランジスタの
基板との間にはバックゲートバイアス用電源BG1が接続
され、これによりソースを基準にして基板に負の電位つ
まりバックゲートバイアスがかかるように構成されてい
る。
第２図はMOSトランジスタにバックゲートバイアスを
かけたときの、バックゲートバイアスとしきい値ΔVTと
の関係を示す特性図であり、バックゲートバイアスの増
大につれてしきい値ΔVTも増大することを示している。
このことから明らかなように、第１図のパワーオンリセ
ット回路では、バックゲートバイアスをかけられたＮチ
ャネルMOSトランジスタQ2のしきい値は、バックゲート
バイアスをかけられていないＮチャネルMOSトランジス
タQ4のしきい値より高く設定されていることになる。
かけたときの、バックゲートバイアスとしきい値ΔVTと
の関係を示す特性図であり、バックゲートバイアスの増
大につれてしきい値ΔVTも増大することを示している。
このことから明らかなように、第１図のパワーオンリセ
ット回路では、バックゲートバイアスをかけられたＮチ
ャネルMOSトランジスタQ2のしきい値は、バックゲート
バイアスをかけられていないＮチャネルMOSトランジス
タQ4のしきい値より高く設定されていることになる。
上記のように構成されたパワーオンリセット回路にお
いては、ＮチャネルMOSトランジスタQ2のしきい値が別
のＮチャネルMOSトランジスタQ4のしきい値より高くな
っていることから、これら両MOSトランジスタQ2,Q4を比
較するとＮチャネルMOSトランジスタQ4の方がオンし易
くなっている。したがって、電源VCCを投入した時に
は、ＮチャネルMOSトランジスタQ4がオンとなって第２
の回路２の出力端O2の電位がロウレベルに設定される。
このロウレベルの電位を入力端I1に受ける第１の回路１
ではその入力に応じて出力端O1の電位がロウレベルもし
くはハイレベルに設定される。このパワーオンリセット
回路は前記したようにラッチ回路を構成しているため、
出力端O1の電位を入力端I2に受けて第２の回路２は、そ
の出力端O2の電位が電源VCC投入時のロウレベルとなる
論理状態に維持される。
いては、ＮチャネルMOSトランジスタQ2のしきい値が別
のＮチャネルMOSトランジスタQ4のしきい値より高くな
っていることから、これら両MOSトランジスタQ2,Q4を比
較するとＮチャネルMOSトランジスタQ4の方がオンし易
くなっている。したがって、電源VCCを投入した時に
は、ＮチャネルMOSトランジスタQ4がオンとなって第２
の回路２の出力端O2の電位がロウレベルに設定される。
このロウレベルの電位を入力端I1に受ける第１の回路１
ではその入力に応じて出力端O1の電位がロウレベルもし
くはハイレベルに設定される。このパワーオンリセット
回路は前記したようにラッチ回路を構成しているため、
出力端O1の電位を入力端I2に受けて第２の回路２は、そ
の出力端O2の電位が電源VCC投入時のロウレベルとなる
論理状態に維持される。
第３図は第１および第２の回路1,2が、それぞれイン
バータを構成するCMOS出力回路自体である場合の実施例
を示すもので、第１の回路１のＮチャネルMOSトランジ
スタQ2に電源BG1でバックゲートバイアスをかける構成
は第１図の場合と同様である。この回路においては、両
MOSトランジスタQ2,Q4のうちトランジスタQ4の方がオン
し易くなっているので、電源投入時にはトランジスタQ4
の方がオンとなって出力端O2の電位がロウレベルとな
る。このロウレベルの電位は、入力端I1に与えられてト
ランジスタQ1がオンとなり、出力端O1の電位がハイレベ
ルとなる。そして、このハイレベルの電位が入力端I2に
与えられてトランジスタQ4のオン状態を持続させ、ラッ
チ状態に移行する。
バータを構成するCMOS出力回路自体である場合の実施例
を示すもので、第１の回路１のＮチャネルMOSトランジ
スタQ2に電源BG1でバックゲートバイアスをかける構成
は第１図の場合と同様である。この回路においては、両
MOSトランジスタQ2,Q4のうちトランジスタQ4の方がオン
し易くなっているので、電源投入時にはトランジスタQ4
の方がオンとなって出力端O2の電位がロウレベルとな
る。このロウレベルの電位は、入力端I1に与えられてト
ランジスタQ1がオンとなり、出力端O1の電位がハイレベ
ルとなる。そして、このハイレベルの電位が入力端I2に
与えられてトランジスタQ4のオン状態を持続させ、ラッ
チ状態に移行する。
第４図は第３図の場合においてバックゲートバイアス
用電源BG1を第１の回路１のＮチャネルMOSトランジスタ
Q2に替えてＰチャネルMOSトランジスタQ1側に接続した
他の実施例を示すものである。すなわち、バックゲート
バイアス用電源BG1はＰチャネルMOSトランジスタQ1のソ
ースとそのトランジスタの基板との間に、ソースを基準
にして正の電位が基板にかかるように接続されている。
このパワーオンリセット回路では、バックゲートバイア
スのかけられているＰチャネルMOSトランジスタQ1のし
きい値が他のＰチャネルMOSトランジスタQ3のしきい値
より高くなっているため、電源VCCの投入時にはＰチャ
ネルMOSトランジスタQ3がオンして出力端O2の電位はハ
イレベルとなり、これを入力端I1に受けてＮチャネルMO
SトランジスタQ2がオンして出力端O1の電位はロウレベ
ルに設定される。
用電源BG1を第１の回路１のＮチャネルMOSトランジスタ
Q2に替えてＰチャネルMOSトランジスタQ1側に接続した
他の実施例を示すものである。すなわち、バックゲート
バイアス用電源BG1はＰチャネルMOSトランジスタQ1のソ
ースとそのトランジスタの基板との間に、ソースを基準
にして正の電位が基板にかかるように接続されている。
このパワーオンリセット回路では、バックゲートバイア
スのかけられているＰチャネルMOSトランジスタQ1のし
きい値が他のＰチャネルMOSトランジスタQ3のしきい値
より高くなっているため、電源VCCの投入時にはＰチャ
ネルMOSトランジスタQ3がオンして出力端O2の電位はハ
イレベルとなり、これを入力端I1に受けてＮチャネルMO
SトランジスタQ2がオンして出力端O1の電位はロウレベ
ルに設定される。
第５図は第３図の構成において、ＮチャネルMOSトラ
ンジスタQ2の他にＰチャネルMOSトランジスタQ3側にも
別のバックゲートバイアス用電源BG2を接続した他の実
施例を示すものである。すなわち、新たなバックゲート
バイアス用電源BG2はＰチャネルMOSトランジスタQ3のソ
ースとそのトランジスタの基板との間に、ソースを基準
にして正の電位が基板にかかるように接続されている。
このパワーオンリセット回路では、ＰチャネルMOSトラ
ンジスタQ1よりＰチャネルMOSトランジスタQ3のしきい
値の方か高く、またＮチャネルMOSトランジスタQ4より
ＮチャネルMOSトランジスタQ2のしきい値の方が高いの
で、電源VCCの投入時にはＰチャネルMOSトランジスタQ1
およびＮチャネルMOSトランジスタQ4がオンとなり、出
力端O1の電位はハイレベルに、また出力端O2の電位はロ
ウレベルに設定される。
ンジスタQ2の他にＰチャネルMOSトランジスタQ3側にも
別のバックゲートバイアス用電源BG2を接続した他の実
施例を示すものである。すなわち、新たなバックゲート
バイアス用電源BG2はＰチャネルMOSトランジスタQ3のソ
ースとそのトランジスタの基板との間に、ソースを基準
にして正の電位が基板にかかるように接続されている。
このパワーオンリセット回路では、ＰチャネルMOSトラ
ンジスタQ1よりＰチャネルMOSトランジスタQ3のしきい
値の方か高く、またＮチャネルMOSトランジスタQ4より
ＮチャネルMOSトランジスタQ2のしきい値の方が高いの
で、電源VCCの投入時にはＰチャネルMOSトランジスタQ1
およびＮチャネルMOSトランジスタQ4がオンとなり、出
力端O1の電位はハイレベルに、また出力端O2の電位はロ
ウレベルに設定される。
第６図は第３図の構成において、バックゲートバイア
ス用電源BG1に替えてダイオードP1を用いることにより
ＮチャネルMOSトランジスタQ2にバックゲートバイアス
をかけるようにした他の実施例を示すものである。すな
わち、ダイオードP1はＮチャネルMOSトランジスタQ2の
ソースと接地GNDとの間に接続され、またそのトランジ
スタの基板は接地GNDに接続されて、ソースと接地GNDの
間に与えられるダイオードP1の順方向電圧がバックゲー
トバイアスとなるように構成されている。この場合の動
作は第３図の場合と同じである。
ス用電源BG1に替えてダイオードP1を用いることにより
ＮチャネルMOSトランジスタQ2にバックゲートバイアス
をかけるようにした他の実施例を示すものである。すな
わち、ダイオードP1はＮチャネルMOSトランジスタQ2の
ソースと接地GNDとの間に接続され、またそのトランジ
スタの基板は接地GNDに接続されて、ソースと接地GNDの
間に与えられるダイオードP1の順方向電圧がバックゲー
トバイアスとなるように構成されている。この場合の動
作は第３図の場合と同じである。
第７図は第６図の場合においてダイオードP1をＮチャ
ネルMOSトランジスタQ2に替えてＰチャネルMOSトランジ
スタQ1側に接続した他の実施例を示すものである。すな
わち、ダイオードP1はＰチャネルMOSトランジスタQ1の
ソースと電源VCCとの間に接続され、またそのトランジ
スタの基板は電源VCCに接続されて、ダイオードP1の順
方向電圧をバックゲートバイアスとしてＰチャネルMOS
トランジスタQ1に与えるように構成されている。この場
合の動作は第４図の場合と同じである。
ネルMOSトランジスタQ2に替えてＰチャネルMOSトランジ
スタQ1側に接続した他の実施例を示すものである。すな
わち、ダイオードP1はＰチャネルMOSトランジスタQ1の
ソースと電源VCCとの間に接続され、またそのトランジ
スタの基板は電源VCCに接続されて、ダイオードP1の順
方向電圧をバックゲートバイアスとしてＰチャネルMOS
トランジスタQ1に与えるように構成されている。この場
合の動作は第４図の場合と同じである。
第８図は第６図の構成において、ＮチャネルMOSトラ
ンジスタQ2の他にＰチャネルMOSトランジスタQ3側にも
別のダイオードP2を接続した他の実施例を示すものであ
る。すなわち、新たなダイオードP2はＰチャネルMOSト
ランジスタQ3のソースと電源VCCとの間に接続され、ま
たそのトランジスタの基板は電源VCCに接続されて、ダ
イオードP2の順方向電圧をバックゲートバイアスとして
ＰチャネルMOSトランジスタQ3に与えるように構成され
ている。この場合の動作は第５図の場合と同様である。
ンジスタQ2の他にＰチャネルMOSトランジスタQ3側にも
別のダイオードP2を接続した他の実施例を示すものであ
る。すなわち、新たなダイオードP2はＰチャネルMOSト
ランジスタQ3のソースと電源VCCとの間に接続され、ま
たそのトランジスタの基板は電源VCCに接続されて、ダ
イオードP2の順方向電圧をバックゲートバイアスとして
ＰチャネルMOSトランジスタQ3に与えるように構成され
ている。この場合の動作は第５図の場合と同様である。
第９図は第６図の場合において、ダイオードP1を２つ
のＮチャネルMOSトランジスタQ2,Q4の共通のソースと接
地GNDとの間に接続するとともに、ＮチャネルMOSトラン
ジスタQ2の基板を接地GNDに接続して、ダイオードP1の
順方向電圧をＮチャネルMOSトランジスタQ2のバックゲ
ートバイアスとして与えるように構成された他の実施例
を示すものである。この場合の動作は第３図の場合と同
じである。
のＮチャネルMOSトランジスタQ2,Q4の共通のソースと接
地GNDとの間に接続するとともに、ＮチャネルMOSトラン
ジスタQ2の基板を接地GNDに接続して、ダイオードP1の
順方向電圧をＮチャネルMOSトランジスタQ2のバックゲ
ートバイアスとして与えるように構成された他の実施例
を示すものである。この場合の動作は第３図の場合と同
じである。
第10図は第９図の場合においてダイオードP1をＮチャ
ネルMOSトランジスタQ2に替えてＰチャネルMOSトランジ
スタQ3側に接続した他の実施例を示すものである。すな
わち、ダイオードP1は２つのＰチャネルMOSトランジス
タQ1,Q3の共通のソースと電源VCCとの間に接続するとと
もに、ＰチャネルMOSトランジスタQ1の基板を電源VCCに
接続して、ダイオードP1の順方向電圧をＰチャネルMOS
トランジスタQ1のバックゲートバイアスとして与えるよ
うに構成された他の実施例を示すものである。この場合
の動作は第４図の場合と同じである。
ネルMOSトランジスタQ2に替えてＰチャネルMOSトランジ
スタQ3側に接続した他の実施例を示すものである。すな
わち、ダイオードP1は２つのＰチャネルMOSトランジス
タQ1,Q3の共通のソースと電源VCCとの間に接続するとと
もに、ＰチャネルMOSトランジスタQ1の基板を電源VCCに
接続して、ダイオードP1の順方向電圧をＰチャネルMOS
トランジスタQ1のバックゲートバイアスとして与えるよ
うに構成された他の実施例を示すものである。この場合
の動作は第４図の場合と同じである。
第11図は第９図の構成において、ＮチャネルMOSトラ
ンジスタQ2の他にＰチャネルMOSトランジスタQ3の側に
も別のダイオードP2を接続した他の実施例を示すもので
ある。すなわち、新たなダイオードP2は２つのＰチャネ
ルMOSトランジスタQ1,Q3の共通のソースと電源VCCとの
間に接続するとともに、ＰチャネルMOSトランジスタQ3
の基板を電源VCCに接続して、ダイオードP2の順方向電
圧をＰチャネルMOSトランジスタQ3のバックゲートバイ
アスとして与えるように構成されている。この場合の動
作は第５図の場合と同じである。
ンジスタQ2の他にＰチャネルMOSトランジスタQ3の側に
も別のダイオードP2を接続した他の実施例を示すもので
ある。すなわち、新たなダイオードP2は２つのＰチャネ
ルMOSトランジスタQ1,Q3の共通のソースと電源VCCとの
間に接続するとともに、ＰチャネルMOSトランジスタQ3
の基板を電源VCCに接続して、ダイオードP2の順方向電
圧をＰチャネルMOSトランジスタQ3のバックゲートバイ
アスとして与えるように構成されている。この場合の動
作は第５図の場合と同じである。
第12図は第３図の構成において、電源VCCの投入時に
コントロール信号φを受けてオン動作するスイッチSWを
介して、出力端O1と入力端I2とを接続した他の実施例を
示すものであり、電源VCCの投入と同時にスイッチSWが
オンすると、第３図の場合と同じラッチ回路として機能
し設定された論理状態が維持される。
コントロール信号φを受けてオン動作するスイッチSWを
介して、出力端O1と入力端I2とを接続した他の実施例を
示すものであり、電源VCCの投入と同時にスイッチSWが
オンすると、第３図の場合と同じラッチ回路として機能
し設定された論理状態が維持される。
以上のように、この発明によればCMOS出力回路を構成
するMOSトランジスタにバックゲートバイアスをかけ
て、電源投入時の回路の論理状態を容易に設定できるよ
うに構成したので、大容量のコンデンサを必要とする従
来回路の場合に比べて回路構成が簡略化され、相補型MO
S集積回路装置に適用した場合にも信頼性を低下させる
ことなく容易に製造でき、チップサイズも縮小できるな
どの効果がある。
するMOSトランジスタにバックゲートバイアスをかけ
て、電源投入時の回路の論理状態を容易に設定できるよ
うに構成したので、大容量のコンデンサを必要とする従
来回路の場合に比べて回路構成が簡略化され、相補型MO
S集積回路装置に適用した場合にも信頼性を低下させる
ことなく容易に製造でき、チップサイズも縮小できるな
どの効果がある。
第１図はこの発明の一実施例を示す回路図、第２図はMO
Sトランジスタにおけるバックゲートバイアスとしきい
値との関係を示す特性図、第３図ないし第12図はそれぞ
れこの発明の他の実施例を示す回路図、第13図は従来の
パワーオンリセット回路を示す回路図である。 図において、１は第１の回路、２は第２の回路、1a,2a
はCMOS回路、I1,I2は入力端、O1,O2は出力端、Q1,Q3は
ＰチャネルMOSトランジスタ、Q2,Q4はＮチャネルMOSト
ランジスタ、BG1,BG2はバックゲートバイアス用電源で
ある。 なお、各図中同一符号は同一または相当部分を示す。
Sトランジスタにおけるバックゲートバイアスとしきい
値との関係を示す特性図、第３図ないし第12図はそれぞ
れこの発明の他の実施例を示す回路図、第13図は従来の
パワーオンリセット回路を示す回路図である。 図において、１は第１の回路、２は第２の回路、1a,2a
はCMOS回路、I1,I2は入力端、O1,O2は出力端、Q1,Q3は
ＰチャネルMOSトランジスタ、Q2,Q4はＮチャネルMOSト
ランジスタ、BG1,BG2はバックゲートバイアス用電源で
ある。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】相補型MOS出力回路を有する第１の回路
と、同じく相補型MOS出力回路を有し、前記第１の回路
の出力を入力として受ける一方、自己の出力を前記第１
の回路の入力として与える第２の回路とからなり、電源
投入に伴い前記第１および第２の回路が所定の論理状態
に設定されるパワーオンリセット回路であって、 前記第１および第２の回路の少なくとも一方の相補型MO
S出力回路を構成するＰチャネルMOSトランジスタおよび
ＮチャネルMOSトランジスタのいずれか一方にバックゲ
ートバイアスを印加したことを特徴とするパワーオンリ
セット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63017785A JP2569684B2 (ja) | 1988-01-27 | 1988-01-27 | パワーオンリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63017785A JP2569684B2 (ja) | 1988-01-27 | 1988-01-27 | パワーオンリセット回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01192212A JPH01192212A (ja) | 1989-08-02 |
| JP2569684B2 true JP2569684B2 (ja) | 1997-01-08 |
Family
ID=11953368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63017785A Expired - Lifetime JP2569684B2 (ja) | 1988-01-27 | 1988-01-27 | パワーオンリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2569684B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004006254A1 (de) * | 2004-02-09 | 2005-09-01 | Infineon Technologies Ag | Schaltungsanordnung zur Erzeugung eines Rücksetzsignals nach einem Absinken und Wiederansteigen einer Versorgungsspannung |
| JP4924032B2 (ja) | 2006-12-28 | 2012-04-25 | 富士通セミコンダクター株式会社 | ラッチ回路及びそれを備えたフリップフロップ回路並びに論理回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2155715B (en) * | 1984-03-14 | 1987-07-08 | Motorola Inc | Cmos power-on detection circuit |
-
1988
- 1988-01-27 JP JP63017785A patent/JP2569684B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01192212A (ja) | 1989-08-02 |
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