JPH0653800A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPH0653800A JPH0653800A JP22518892A JP22518892A JPH0653800A JP H0653800 A JPH0653800 A JP H0653800A JP 22518892 A JP22518892 A JP 22518892A JP 22518892 A JP22518892 A JP 22518892A JP H0653800 A JPH0653800 A JP H0653800A
- Authority
- JP
- Japan
- Prior art keywords
- conduction resistance
- transistor
- output
- trs
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】 半導体集積回路で構成され、出力変化時にお
ける電源ノイズを低減すると共に、直流負荷に対する安
定動作を可能にした出力回路を得る。 【構成】 導通抵抗の大きなトランジスタＱ３，Ｑ４と
小さなトランジスタＱ１，Ｑ２とを並列接続し、導通抵
抗の大きなトランジスタＱ３，Ｑ４には入力端子３を直
接接続し、導通抵抗の小さなトランジスタＱ１，Ｑ２に
は遅延回路（ＳＢＤ１，Ｒ１）（ＳＢＤ２，Ｒ２）を介
して入力端子３を接続する。入力，即ち出力の変化時に
は先に導通抵抗の大きなトランジスタが導通して電源ノ
イズの低減を可能とし、出力レベルが最終レベルに近づ
いた時点で導通抵抗の小さいトランジスタが導通して直
流負荷に対する駆動能力を大きくし、直流負荷に対する
安定動作を実現する。
ける電源ノイズを低減すると共に、直流負荷に対する安
定動作を可能にした出力回路を得る。 【構成】 導通抵抗の大きなトランジスタＱ３，Ｑ４と
小さなトランジスタＱ１，Ｑ２とを並列接続し、導通抵
抗の大きなトランジスタＱ３，Ｑ４には入力端子３を直
接接続し、導通抵抗の小さなトランジスタＱ１，Ｑ２に
は遅延回路（ＳＢＤ１，Ｒ１）（ＳＢＤ２，Ｒ２）を介
して入力端子３を接続する。入力，即ち出力の変化時に
は先に導通抵抗の大きなトランジスタが導通して電源ノ
イズの低減を可能とし、出力レベルが最終レベルに近づ
いた時点で導通抵抗の小さいトランジスタが導通して直
流負荷に対する駆動能力を大きくし、直流負荷に対する
安定動作を実現する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に出力変化時に発生する電源ノイズを低減する出力回
路に関する。
特に出力変化時に発生する電源ノイズを低減する出力回
路に関する。
【０００２】
【従来の技術】従来、この種の出力回路は、図４（ａ）
に示すように、ＰチャネルＭＯＳトランジスタＱ１と、
ＮチャネルＭＯＳトランジスタＱ２のソース・ドレイン
を縦続接続しており、そのソースとドレインを電源端子
１，２に接続し、ゲートを入力端子３，ソースとドレイ
ンの接続点を出力端子４として構成している。図４
（ｂ）はその入力と出力とのタイミングを示す図であ
る。そして、トランジスタＱ１とＱ２の駆動能力を小さ
くすること、即ちトランジスタの導通抵抗を大きくする
ことにより電源ノイズを低減している。この電源ノイズ
は電源のインダクタンスＬと、出力変化時の電源電流ｉ
の単位時間当たりの変化量、Δｉ／Δｔの積、Ｌ・（Δ
ｉ／Δｔ）で決まるため、トランジスタの導通抵抗ＲON
を大きくすることで、Δｉ／Δｔを小さくし、電源ノイ
ズを低減している。
に示すように、ＰチャネルＭＯＳトランジスタＱ１と、
ＮチャネルＭＯＳトランジスタＱ２のソース・ドレイン
を縦続接続しており、そのソースとドレインを電源端子
１，２に接続し、ゲートを入力端子３，ソースとドレイ
ンの接続点を出力端子４として構成している。図４
（ｂ）はその入力と出力とのタイミングを示す図であ
る。そして、トランジスタＱ１とＱ２の駆動能力を小さ
くすること、即ちトランジスタの導通抵抗を大きくする
ことにより電源ノイズを低減している。この電源ノイズ
は電源のインダクタンスＬと、出力変化時の電源電流ｉ
の単位時間当たりの変化量、Δｉ／Δｔの積、Ｌ・（Δ
ｉ／Δｔ）で決まるため、トランジスタの導通抵抗ＲON
を大きくすることで、Δｉ／Δｔを小さくし、電源ノイ
ズを低減している。
【０００３】
【発明が解決しようとする課題】この従来の出力回路で
はトランジスタＱ１，Ｑ２の導通抵抗ＲON1 ，ＲON2 を
大きくして電源ノイズを低減しているが、出力負荷がト
ランジスタ・トランジスタ論理回路（以下、ＴＴＬと称
する）のように直流電流Ｉ0 を伴う場合は、出力レベル
を充分なレベルに保つことができず、Ｉ0 ＝０の容量負
荷の場合に比べて高レベルがＩ0 ×ＲON1 だけ低下し、
低レベルがＩ0 ×ＲON2 だけ上昇することになる。これ
により、次段の論理回路を安定に駆動することができ
ず、誤動作を引き起こすという問題がある。本発明の目
的は、出力変化時における電源ノイズを低減すると共
に、直流負荷に対する安定動作を可能にした出力回路を
提供することにある。
はトランジスタＱ１，Ｑ２の導通抵抗ＲON1 ，ＲON2 を
大きくして電源ノイズを低減しているが、出力負荷がト
ランジスタ・トランジスタ論理回路（以下、ＴＴＬと称
する）のように直流電流Ｉ0 を伴う場合は、出力レベル
を充分なレベルに保つことができず、Ｉ0 ＝０の容量負
荷の場合に比べて高レベルがＩ0 ×ＲON1 だけ低下し、
低レベルがＩ0 ×ＲON2 だけ上昇することになる。これ
により、次段の論理回路を安定に駆動することができ
ず、誤動作を引き起こすという問題がある。本発明の目
的は、出力変化時における電源ノイズを低減すると共
に、直流負荷に対する安定動作を可能にした出力回路を
提供することにある。
【０００４】
【課題を解決するための手段】本発明は、導通抵抗の大
きなトランジスタと小さなトランジスタとを並列接続
し、導通抵抗の大きなトランジスタには入力端子を直接
接続し、導通抵抗の小さなトランジスタには遅延回路を
介して入力端子を接続する。
きなトランジスタと小さなトランジスタとを並列接続
し、導通抵抗の大きなトランジスタには入力端子を直接
接続し、導通抵抗の小さなトランジスタには遅延回路を
介して入力端子を接続する。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。図１（ａ）は本発明の第１実施例を示す回路図であ
る。ここでは、入力端子３に直接接続された導通抵抗の
大きなＰチャネルＭＯＳトランジスタＱ３及びＮチャネ
ルＭＯＳトランジスタＱ４と、抵抗Ｒ１とショットキバ
リアダイオードＳＢＤ１の並列接続で構成された遅延回
路を介して入力端子３に接続された導通抵抗の小さいＰ
チャネルＭＯＳトランジスタＱ１と、同様に抵抗Ｒ２と
ショットキバリアダイオードＳＢＤ２からなる遅延回路
を介して入力端子３に接続された導通抵抗の小さいＮチ
ャネルＭＯＳトランジスタＱ２で構成されている。な
お、各トランジスタＱ１〜Ｑ４間には電源端子１，２が
接続される。
る。図１（ａ）は本発明の第１実施例を示す回路図であ
る。ここでは、入力端子３に直接接続された導通抵抗の
大きなＰチャネルＭＯＳトランジスタＱ３及びＮチャネ
ルＭＯＳトランジスタＱ４と、抵抗Ｒ１とショットキバ
リアダイオードＳＢＤ１の並列接続で構成された遅延回
路を介して入力端子３に接続された導通抵抗の小さいＰ
チャネルＭＯＳトランジスタＱ１と、同様に抵抗Ｒ２と
ショットキバリアダイオードＳＢＤ２からなる遅延回路
を介して入力端子３に接続された導通抵抗の小さいＮチ
ャネルＭＯＳトランジスタＱ２で構成されている。な
お、各トランジスタＱ１〜Ｑ４間には電源端子１，２が
接続される。
【０００６】この回路において、図１（ｂ）にタイミン
グを示すように、入力信号が低レベルから高レベルに変
化した場合、直ちにトランジスタＱ４が導通し、トラン
ジスタＱ３が遮断状態になる。また、Ａ点の電位はダイ
オードＳＢＤ１を通して入力端子３と殆ど同時に立ち上
がるため、トランジスタＱ１も直ちに遮断状態になる。
一方、Ｂ点の電位はダイオードＳＢＤ２が遮断されるた
め、抵抗Ｒ２を介して立上がることになり、トランジス
タＱ２のゲートに存在する寄生容量をＣ２とすると、Ｒ
２とＣ２の積で決まる時定数に比例して立上がり時間が
大きくなり、トランジスタＱ２の導通を遅らせることが
できる。
グを示すように、入力信号が低レベルから高レベルに変
化した場合、直ちにトランジスタＱ４が導通し、トラン
ジスタＱ３が遮断状態になる。また、Ａ点の電位はダイ
オードＳＢＤ１を通して入力端子３と殆ど同時に立ち上
がるため、トランジスタＱ１も直ちに遮断状態になる。
一方、Ｂ点の電位はダイオードＳＢＤ２が遮断されるた
め、抵抗Ｒ２を介して立上がることになり、トランジス
タＱ２のゲートに存在する寄生容量をＣ２とすると、Ｒ
２とＣ２の積で決まる時定数に比例して立上がり時間が
大きくなり、トランジスタＱ２の導通を遅らせることが
できる。
【０００７】したがって、抵抗Ｒ２を適当に大きくする
ことにより、出力レベルが最終レベルに近づいた時点で
トランジスタＱ２を導通させることが可能となる。これ
により、出力変化時はトランジスタＱ４のみ導通させ、
その導通抵抗が大きいことを利用して電源電流の変化Δ
ｉ／Δｔを小さく保つことで電源ノイズを低減し、出力
レベルが最終レベルに近づいた時点でトランジスタＱ２
を導通させることにより、その導通抵抗が小さいことを
利用して直流負荷に対しても安定動作が実現できる。
ことにより、出力レベルが最終レベルに近づいた時点で
トランジスタＱ２を導通させることが可能となる。これ
により、出力変化時はトランジスタＱ４のみ導通させ、
その導通抵抗が大きいことを利用して電源電流の変化Δ
ｉ／Δｔを小さく保つことで電源ノイズを低減し、出力
レベルが最終レベルに近づいた時点でトランジスタＱ２
を導通させることにより、その導通抵抗が小さいことを
利用して直流負荷に対しても安定動作が実現できる。
【０００８】一方、入力が高レベルから低レベルに変化
した場合は、トランジスタＱ３が導通し、トランジスタ
Ｑ４が遮断状態になる。Ｂ点の電位はダイオードＳＢＤ
２を通して入力端子３と殆ど同時に立ち下がるため、ト
ランジスタＱ２も直ちに遮断状態になる。ところが、Ａ
点の電位はダイオードＳＢＤ１が遮断されるため、抵抗
Ｒ１を介して立ち下がることになり、トランジスタＱ１
のゲートに存在する寄生容量をＣ１とすると、Ｒ１とＣ
１の積で決まる時定数に比例して立ち下がり時間が大き
くなり、トランジスタＱ１の導通を遅らせることができ
る。
した場合は、トランジスタＱ３が導通し、トランジスタ
Ｑ４が遮断状態になる。Ｂ点の電位はダイオードＳＢＤ
２を通して入力端子３と殆ど同時に立ち下がるため、ト
ランジスタＱ２も直ちに遮断状態になる。ところが、Ａ
点の電位はダイオードＳＢＤ１が遮断されるため、抵抗
Ｒ１を介して立ち下がることになり、トランジスタＱ１
のゲートに存在する寄生容量をＣ１とすると、Ｒ１とＣ
１の積で決まる時定数に比例して立ち下がり時間が大き
くなり、トランジスタＱ１の導通を遅らせることができ
る。
【０００９】抵抗Ｒ１を適当に大きくすることにより、
出力レベルが最終レベルに近づいた時点でトランジスタ
Ｑ１を導通させることが可能となり、出力変化時はトラ
ンジスタＱ３のみ導通させ、その導通抵抗が大きいこと
を利用して電源電流の変化Δｉ／Δｔを小さく保つこと
で電源ノイズを低減し、出力レベルが最終レベルに近づ
いた時点でトランジスタＱ１を導通させることにより、
その導通抵抗が小さいことを利用して直流負荷に対して
も安定動作が実現できる。
出力レベルが最終レベルに近づいた時点でトランジスタ
Ｑ１を導通させることが可能となり、出力変化時はトラ
ンジスタＱ３のみ導通させ、その導通抵抗が大きいこと
を利用して電源電流の変化Δｉ／Δｔを小さく保つこと
で電源ノイズを低減し、出力レベルが最終レベルに近づ
いた時点でトランジスタＱ１を導通させることにより、
その導通抵抗が小さいことを利用して直流負荷に対して
も安定動作が実現できる。
【００１０】図２（ａ）は本発明の第２実施例であり、
図１（ａ）と同一部分には同一符号を付してある。この
実施例では、ＰチャネルＭＯＳトランジスタＱ１と入力
端子３との間にのみダイオードＳＢＤ１と抵抗Ｒ１から
なる遅延回路を介挿している。したがって、図２（ｂ）
にタイミングを示すように、入力が立ち下がり時、即ち
出力立ち上がり時にトランジスタＱ１の導通を遅延さ
せ、その後にトランジスタＱ１を導通させることで、出
力立ち上がり時の電源ノイズを低減することができる。
図１（ａ）と同一部分には同一符号を付してある。この
実施例では、ＰチャネルＭＯＳトランジスタＱ１と入力
端子３との間にのみダイオードＳＢＤ１と抵抗Ｒ１から
なる遅延回路を介挿している。したがって、図２（ｂ）
にタイミングを示すように、入力が立ち下がり時、即ち
出力立ち上がり時にトランジスタＱ１の導通を遅延さ
せ、その後にトランジスタＱ１を導通させることで、出
力立ち上がり時の電源ノイズを低減することができる。
【００１１】図３（ａ）は本発明の第３実施例であり、
図１（ａ）と同一部分には同一符号を付してある。この
実施例では、ＮチャネルＭＯＳトランジスタＱ２と入力
端子３との間にのみダイオードＳＢＤ２と抵抗Ｒ２から
なる遅延回路を介挿している。したがって、図３（ｂ）
にタイミングを示すように、入力が立ち上がり時、即ち
出力立ち下がり時にトランジスタＱ２の導通を遅延さ
せ、その後にトランジスタＱ２を導通させることで、出
力立ち下がり時の電源ノイズを低減することができる。
図１（ａ）と同一部分には同一符号を付してある。この
実施例では、ＮチャネルＭＯＳトランジスタＱ２と入力
端子３との間にのみダイオードＳＢＤ２と抵抗Ｒ２から
なる遅延回路を介挿している。したがって、図３（ｂ）
にタイミングを示すように、入力が立ち上がり時、即ち
出力立ち下がり時にトランジスタＱ２の導通を遅延さ
せ、その後にトランジスタＱ２を導通させることで、出
力立ち下がり時の電源ノイズを低減することができる。
【００１２】
【発明の効果】以上説明したように本発明は、導通抵抗
の大きなトランジスタには入力端子を直接接続して入力
に応じて直ちに動作されるように構成し、導通抵抗の小
さなトランジスタには遅延回路を介して入力端子を接続
して入力に対して遅延して動作されるように構成してい
るので、出力の変化時には先に導通抵抗の大きなトラン
ジスタが導通して電源ノイズの低減を可能とし、出力レ
ベルが最終レベルに近づいた時点で導通抵抗の小さいト
ランジスタが導通して直流負荷に対する駆動能力を大き
くし、直流負荷に対する安定動作を実現する。
の大きなトランジスタには入力端子を直接接続して入力
に応じて直ちに動作されるように構成し、導通抵抗の小
さなトランジスタには遅延回路を介して入力端子を接続
して入力に対して遅延して動作されるように構成してい
るので、出力の変化時には先に導通抵抗の大きなトラン
ジスタが導通して電源ノイズの低減を可能とし、出力レ
ベルが最終レベルに近づいた時点で導通抵抗の小さいト
ランジスタが導通して直流負荷に対する駆動能力を大き
くし、直流負荷に対する安定動作を実現する。
【図１】本発明の第１実施例の回路図とそのタイミング
図である。
図である。
【図２】本発明の第２実施例の回路図とそのタイミング
図である。
図である。
【図３】本発明の第３実施例の回路図とそのタイミング
図である。
図である。
【図４】従来の出力回路の一例の回路図とそのタイミン
グ図である。
グ図である。
Ｑ１，Ｑ２ 導通抵抗の小さなＭＯＳトランジスタ Ｑ３，Ｑ４ 導通抵抗の大きなＭＯＳトランジスタ ＳＢＤ１，ＳＢＤ２ ショットキバリアダイオード Ｒ１，Ｒ２ 抵抗 １，２ 電源端子 ３ 入力端子 ４ 出力端子
Claims (1)
- 【請求項１】 導通抵抗の大きなトランジスタと小さな
トランジスタとを並列接続し、導通抵抗の大きなトラン
ジスタには入力端子を直接接続し、導通抵抗の小さなト
ランジスタには遅延回路を介して入力端子を接続したこ
とを特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22518892A JPH0653800A (ja) | 1992-07-31 | 1992-07-31 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22518892A JPH0653800A (ja) | 1992-07-31 | 1992-07-31 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653800A true JPH0653800A (ja) | 1994-02-25 |
Family
ID=16825346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22518892A Pending JPH0653800A (ja) | 1992-07-31 | 1992-07-31 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653800A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6222403B1 (en) | 1998-06-02 | 2001-04-24 | Nec Corporation | Slew rate output circuit with an improved driving capability of driving an output MOS field effect transistor |
| DE10301693A1 (de) * | 2003-01-17 | 2004-08-05 | Infineon Technologies Ag | MOSFET-Schaltung mit reduzierten Ausgangsspannungs-Schwingungen bei einem Abschaltvorgang |
| JP2006031767A (ja) * | 2004-07-13 | 2006-02-02 | Fujitsu Ltd | 半導体装置 |
| WO2014062832A3 (en) * | 2012-10-17 | 2014-09-04 | Qualcomm Incorporated | Glitch suppression in dc-to-dc power conversion |
-
1992
- 1992-07-31 JP JP22518892A patent/JPH0653800A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6222403B1 (en) | 1998-06-02 | 2001-04-24 | Nec Corporation | Slew rate output circuit with an improved driving capability of driving an output MOS field effect transistor |
| DE10301693A1 (de) * | 2003-01-17 | 2004-08-05 | Infineon Technologies Ag | MOSFET-Schaltung mit reduzierten Ausgangsspannungs-Schwingungen bei einem Abschaltvorgang |
| DE10301693B4 (de) * | 2003-01-17 | 2006-08-24 | Infineon Technologies Ag | MOSFET-Schaltung mit reduzierten Ausgangsspannungs-Schwingungen bei einem Abschaltvorgang |
| US7492208B2 (en) * | 2003-01-17 | 2009-02-17 | Infineon Technologies Ag | MOSFET circuit having reduced output voltage oscillations during a switch-off operation |
| JP2006031767A (ja) * | 2004-07-13 | 2006-02-02 | Fujitsu Ltd | 半導体装置 |
| JP4528044B2 (ja) * | 2004-07-13 | 2010-08-18 | 富士通セミコンダクター株式会社 | 半導体装置 |
| WO2014062832A3 (en) * | 2012-10-17 | 2014-09-04 | Qualcomm Incorporated | Glitch suppression in dc-to-dc power conversion |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2616142B2 (ja) | 出力回路 | |
| US4698530A (en) | Power switch for dual power supply circuit | |
| JPH041440B2 (ja) | ||
| JPS62194729A (ja) | デジタル・スイツチ回路 | |
| JPH04229714A (ja) | バッファを有する集積回路 | |
| US4882534A (en) | Bipolar-complementary metal oxide semiconductor inverter | |
| JPH06103837B2 (ja) | トライステ−ト形出力回路 | |
| JP2001145370A (ja) | 駆動回路 | |
| US4612458A (en) | Merged PMOS/bipolar logic circuits | |
| US20020050855A1 (en) | Semiconductor device | |
| JP2959449B2 (ja) | 出力回路 | |
| JPH0653800A (ja) | 出力回路 | |
| US5095229A (en) | Full-swing bicmos driver | |
| US5089728A (en) | Spike current reduction in cmos switch drivers | |
| US5103119A (en) | Ttl-level bicmos driver | |
| KR930015346A (ko) | 양극성 상보적 금속 산화 반도체(bicmos)출력 버퍼 노이즈 감소 회로 | |
| JP2621248B2 (ja) | 半導体集積回路装置 | |
| JP2569684B2 (ja) | パワーオンリセット回路 | |
| JPH09214324A (ja) | Ｃｍｏｓ論理回路 | |
| JP2853280B2 (ja) | 出力回路 | |
| JP2586196B2 (ja) | 出力回路 | |
| JP4658360B2 (ja) | 出力バッファ | |
| JP3171518B2 (ja) | Ｂｉｍｏｓ回路 | |
| JPH0832421A (ja) | 遅延論理回路素子 | |
| JP2976497B2 (ja) | 半導体集積回路 |