JPH0832421A - 遅延論理回路素子 - Google Patents
遅延論理回路素子Info
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- JPH0832421A JPH0832421A JP16014294A JP16014294A JPH0832421A JP H0832421 A JPH0832421 A JP H0832421A JP 16014294 A JP16014294 A JP 16014294A JP 16014294 A JP16014294 A JP 16014294A JP H0832421 A JPH0832421 A JP H0832421A
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Abstract
(57)【要約】
【目的】 遅延論理回路素子に関するものであり、論理
回路の出力信号を遅延させ、遅延時間を変更することを
可能にする改良である。 【構成】 入力信号を論理演算した信号を出力し、出力
配線に静電容量を有する論理回路１と、この論理回路１
の正または負の電源端子と電源との間に順方向に接続さ
れるダイオード等からなるＰＮ接合２と、切り換え信号
を入力され、電源とＰＮ接合２の順方向電圧降下分低下
した電源とのいずれかに切り換えて論理回路１に電圧を
供給し、抵抗として機能する回路を有する電源切換手段
３とからなる遅延論理回路素子である。
回路の出力信号を遅延させ、遅延時間を変更することを
可能にする改良である。 【構成】 入力信号を論理演算した信号を出力し、出力
配線に静電容量を有する論理回路１と、この論理回路１
の正または負の電源端子と電源との間に順方向に接続さ
れるダイオード等からなるＰＮ接合２と、切り換え信号
を入力され、電源とＰＮ接合２の順方向電圧降下分低下
した電源とのいずれかに切り換えて論理回路１に電圧を
供給し、抵抗として機能する回路を有する電源切換手段
３とからなる遅延論理回路素子である。
Description
【０００１】
【産業上の利用分野】本発明は、遅延論理回路素子の改
良に関する。特に、論理回路の出力信号を遅延させ、遅
延時間を変更することを可能にする改良に関する。
良に関する。特に、論理回路の出力信号を遅延させ、遅
延時間を変更することを可能にする改良に関する。
【０００２】
図４参照 図４は従来技術に係る遅延論理回路素子の回路図であ
る。図４において、１はインバータからなる論理回路で
あり、３１はインバータである。４は論理回路１の正の
電源端子と電源ＶDDとの間に挿入された２個のＰＭＯＳ
トランジスタＴ1とＴ2 とからなる第１の抵抗回路であ
り、５は論理回路１の負の電源端子と電源ＶSSとの間に
挿入された２個のＮＭＯＳトランジスタＴ3 とＴ4 とか
らなる第２の抵抗回路である。
る。図４において、１はインバータからなる論理回路で
あり、３１はインバータである。４は論理回路１の正の
電源端子と電源ＶDDとの間に挿入された２個のＰＭＯＳ
トランジスタＴ1とＴ2 とからなる第１の抵抗回路であ
り、５は論理回路１の負の電源端子と電源ＶSSとの間に
挿入された２個のＮＭＯＳトランジスタＴ3 とＴ4 とか
らなる第２の抵抗回路である。
【０００３】ＰＭＯＳトランジスタＴ2 はゲートが電源
ＶSSに接続されているので常時オンしている。ＮＭＯＳ
トランジスタＴ4 はゲートが電源ＶDDに接続されている
ので常時オンしている。
ＶSSに接続されているので常時オンしている。ＮＭＯＳ
トランジスタＴ4 はゲートが電源ＶDDに接続されている
ので常時オンしている。
【０００４】ＰＭＯＳトランジスタＴ1 のゲートにはイ
ンバータ３１への入力であるスイッチ信号Ｓが印加され
ていて、ＮＭＯＳトランジスタＴ3 のゲートにはインバ
ータ３１の出力信号Ｘが印加されている。スイッチ信号
Ｓが０レベルのときは、ＰＭＯＳトランジスタＴ1 には
０レベルが入力され、ＮＭＯＳトランジスタＴ3 には１
レベルが入力されるので共にオンとなり、第１の抵抗回
路４の抵抗値は２個のＰＭＯＳトランジスタＴ1 とＴ2
との並列抵抗値となり、第２の抵抗回路５の抵抗値は２
個のＮＭＯＳトランジスタＴ3 とＴ4 との並列抵抗値と
なる。スイッチ信号Ｓが１レベルのときは、ＰＭＯＳト
ランジスタＴ1 とＮＭＯＳトランジスタＴ3 とは共にオ
フとなり、第１の抵抗回路４の抵抗値はＰＭＯＳトラン
ジスタＴ2 の抵抗値となり、第２の抵抗回路５の抵抗値
はＮＭＯＳトランジスタＴ4 の抵抗値となる。ＭＯＳト
ランジスタＴ1 とＴ2 及びＴ3 とＴ4 とが同一サイズで
あれば、スイッチ信号Ｓを０レベルから１レベルにする
ことにより、第１の抵抗回路４も第２の抵抗回路５も共
に抵抗値が２倍になる。なお、ＮＭＯＳトランジスタの
抵抗値はＰＭＯＳトランジスタの抵抗値の約半分である
ので、第１の抵抗回路の抵抗値と第２の抵抗回路の抵抗
値とをそろえるためには、第２の抵抗回路の素子数を第
１の抵抗素子数の２倍にする必要がある。
ンバータ３１への入力であるスイッチ信号Ｓが印加され
ていて、ＮＭＯＳトランジスタＴ3 のゲートにはインバ
ータ３１の出力信号Ｘが印加されている。スイッチ信号
Ｓが０レベルのときは、ＰＭＯＳトランジスタＴ1 には
０レベルが入力され、ＮＭＯＳトランジスタＴ3 には１
レベルが入力されるので共にオンとなり、第１の抵抗回
路４の抵抗値は２個のＰＭＯＳトランジスタＴ1 とＴ2
との並列抵抗値となり、第２の抵抗回路５の抵抗値は２
個のＮＭＯＳトランジスタＴ3 とＴ4 との並列抵抗値と
なる。スイッチ信号Ｓが１レベルのときは、ＰＭＯＳト
ランジスタＴ1 とＮＭＯＳトランジスタＴ3 とは共にオ
フとなり、第１の抵抗回路４の抵抗値はＰＭＯＳトラン
ジスタＴ2 の抵抗値となり、第２の抵抗回路５の抵抗値
はＮＭＯＳトランジスタＴ4 の抵抗値となる。ＭＯＳト
ランジスタＴ1 とＴ2 及びＴ3 とＴ4 とが同一サイズで
あれば、スイッチ信号Ｓを０レベルから１レベルにする
ことにより、第１の抵抗回路４も第２の抵抗回路５も共
に抵抗値が２倍になる。なお、ＮＭＯＳトランジスタの
抵抗値はＰＭＯＳトランジスタの抵抗値の約半分である
ので、第１の抵抗回路の抵抗値と第２の抵抗回路の抵抗
値とをそろえるためには、第２の抵抗回路の素子数を第
１の抵抗素子数の２倍にする必要がある。
【０００５】インバータからなる論理回路１の入力信号
Ａが１レベルから０レベルに、または、０レベルから１
レベルに変化すると、論理回路１の出力回路の配線に起
因する静電容量には第１の抵抗回路４を経由して充電さ
れるか、または、第２の抵抗回路５を経由して充電され
る。このため、出力信号Ｘは入力信号Ａに対して遅延し
た信号となる。そして、遅延時間はスイッチ信号Ｓによ
り切り換えることができる。
Ａが１レベルから０レベルに、または、０レベルから１
レベルに変化すると、論理回路１の出力回路の配線に起
因する静電容量には第１の抵抗回路４を経由して充電さ
れるか、または、第２の抵抗回路５を経由して充電され
る。このため、出力信号Ｘは入力信号Ａに対して遅延し
た信号となる。そして、遅延時間はスイッチ信号Ｓによ
り切り換えることができる。
【０００６】
【発明が解決しようとする課題】ところで、遅延時間が
数ｐｓ程度であれば図４の回路でよいが、数１０ｐｓ〜
数１００ｐｓの遅延時間にするには次に示すような回路
として、抵抗値を大きくしていた。
数ｐｓ程度であれば図４の回路でよいが、数１０ｐｓ〜
数１００ｐｓの遅延時間にするには次に示すような回路
として、抵抗値を大きくしていた。
【０００７】図５参照 図５は図４における第１の抵抗回路４に対する代替回路
である。第２の抵抗回路５に対する代替回路は図５のＰ
ＭＯＳトランジスタとＮＭＯＳトランジスタに変更した
回路となる（図示せず）。図５において、ＰＭＯＳトラ
ンジスタＴ11乃至Ｔ1nは並列接続されスイッチ信号Ｓに
よりオンオフされる。ＰＭＯＳトランジスタＴ21乃至Ｔ
2mはドレインとソースとが直列接続され、ゲートは共通
にＶSS電源に接続されているので（ＮＭＯＳトランジス
タＴ4 の代替回路では、ドレインとソースとが直列接続
されたＮＭＯＳトランジスタＴ41乃至Ｔ4mのゲートは共
通にＶDD電源に接続されている。）、常時オンしてい
る。スイッチ信号Ｓが０レベルのとき、第１の抵抗回路
４と第２の抵抗回路５とは共にｎ個のＭＯＳトランジス
タが並列接続された抵抗値となり、遅延時間を小さな値
にとどめている。スイッチ信号Ｓが１レベルのとき、第
１の抵抗回路４と第２の抵抗回路５とは共にｍ個のＭＯ
Ｓトランジスタが直列接続された抵抗値となり、遅延時
間は抵抗値に比例して大きくすることができる。しか
し、長時間の遅延を実現するには、図示するように多数
の素子を必要とした。
である。第２の抵抗回路５に対する代替回路は図５のＰ
ＭＯＳトランジスタとＮＭＯＳトランジスタに変更した
回路となる（図示せず）。図５において、ＰＭＯＳトラ
ンジスタＴ11乃至Ｔ1nは並列接続されスイッチ信号Ｓに
よりオンオフされる。ＰＭＯＳトランジスタＴ21乃至Ｔ
2mはドレインとソースとが直列接続され、ゲートは共通
にＶSS電源に接続されているので（ＮＭＯＳトランジス
タＴ4 の代替回路では、ドレインとソースとが直列接続
されたＮＭＯＳトランジスタＴ41乃至Ｔ4mのゲートは共
通にＶDD電源に接続されている。）、常時オンしてい
る。スイッチ信号Ｓが０レベルのとき、第１の抵抗回路
４と第２の抵抗回路５とは共にｎ個のＭＯＳトランジス
タが並列接続された抵抗値となり、遅延時間を小さな値
にとどめている。スイッチ信号Ｓが１レベルのとき、第
１の抵抗回路４と第２の抵抗回路５とは共にｍ個のＭＯ
Ｓトランジスタが直列接続された抵抗値となり、遅延時
間は抵抗値に比例して大きくすることができる。しか
し、長時間の遅延を実現するには、図示するように多数
の素子を必要とした。
【０００８】さらに、第１の抵抗回路４と第２の抵抗回
路５との抵抗値を大きくして遅延時間を長くすると、出
力信号の立ち上がり立ち下がりが不平等となりがちであ
り、遅延により出力のパルス幅が変動し、場合によって
は、出力が立ち上がらないあるいは立ち下がらないと云
う状態になりかねない。
路５との抵抗値を大きくして遅延時間を長くすると、出
力信号の立ち上がり立ち下がりが不平等となりがちであ
り、遅延により出力のパルス幅が変動し、場合によって
は、出力が立ち上がらないあるいは立ち下がらないと云
う状態になりかねない。
【０００９】本発明の目的は、これらの問題を解消する
ことにあり、少数の素子で長時間の遅延を実現すること
ができ、遅延させても出力のパルス幅が変動しない遅延
論理回路素子を提供することにある。
ことにあり、少数の素子で長時間の遅延を実現すること
ができ、遅延させても出力のパルス幅が変動しない遅延
論理回路素子を提供することにある。
【００１０】
【課題を解決するための手段】上記の目的は、入力信号
を論理演算した信号を出力し、出力配線に静電容量を有
する論理回路（１）と、この論理回路（１）の正または
負の電源端子と電源との間に順方向に接続されるダイオ
ード等からなるＰＮ接合（２）と、切り換え信号を入力
され、前記の電源と前記のＰＮ接合（２）の順方向電圧
降下分低下した電源とのいずれかに切り換えて前記の論
理回路（１）に電圧を供給し、抵抗として機能する回路
を有する電源切換手段（３）とからなる遅延論理回路素
子によって達成される。
を論理演算した信号を出力し、出力配線に静電容量を有
する論理回路（１）と、この論理回路（１）の正または
負の電源端子と電源との間に順方向に接続されるダイオ
ード等からなるＰＮ接合（２）と、切り換え信号を入力
され、前記の電源と前記のＰＮ接合（２）の順方向電圧
降下分低下した電源とのいずれかに切り換えて前記の論
理回路（１）に電圧を供給し、抵抗として機能する回路
を有する電源切換手段（３）とからなる遅延論理回路素
子によって達成される。
【００１１】そして、前記の電源切換手段（３）は、切
り換え信号が入力されるインバータ（３１）と、第１の
ＰＭＯＳ（３２）の電流制御端子と第１のＮＭＯＳ（３
３）の電流制御端子とが並列に接続された第１の並列回
路（３４）と、第２のＰＭＯＳ（３５）の電流制御端子
と第２のＮＭＯＳ（３６）の電流制御端子とが並列に接
続された第２の並列回路（３７）とからなり、前記の第
１の並列回路（３４）に前記の第２の並列回路（３７）
と前記のＰＮ接合（２）との直列回路が並列に接続さ
れ、前記の第１のＰＭＯＳのゲートと前記の第２のＮＭ
ＯＳ（３６）のゲートとに前記のインバータ（３１）の
入力信号が入力され、前記の第１のＮＭＯＳ（３３）の
ゲートと前記の第２のＰＭＯＳ（３５）のゲートとに前
記のインバータ（３１）の出力信号が入力されている
と、スイッチ作用をなす前記の第２の並列回路（３７）
が抵抗としても機能するので有用である。
り換え信号が入力されるインバータ（３１）と、第１の
ＰＭＯＳ（３２）の電流制御端子と第１のＮＭＯＳ（３
３）の電流制御端子とが並列に接続された第１の並列回
路（３４）と、第２のＰＭＯＳ（３５）の電流制御端子
と第２のＮＭＯＳ（３６）の電流制御端子とが並列に接
続された第２の並列回路（３７）とからなり、前記の第
１の並列回路（３４）に前記の第２の並列回路（３７）
と前記のＰＮ接合（２）との直列回路が並列に接続さ
れ、前記の第１のＰＭＯＳのゲートと前記の第２のＮＭ
ＯＳ（３６）のゲートとに前記のインバータ（３１）の
入力信号が入力され、前記の第１のＮＭＯＳ（３３）の
ゲートと前記の第２のＰＭＯＳ（３５）のゲートとに前
記のインバータ（３１）の出力信号が入力されている
と、スイッチ作用をなす前記の第２の並列回路（３７）
が抵抗としても機能するので有用である。
【００１２】
【作用】本発明に係る遅延論理回路素子は電源切換手段
３を有し、論理回路１に印加される電源電圧は、切換信
号により電源、または、ＰＮ接合２の順方向電圧降下分
低下した電源のいずれかに切り換えられるように構成さ
れている。電源切換手段３により論理回路１に印加され
る電源電圧がＰＮ接合２の順方向電圧降下分だけ低減さ
れているときは、論理回路１の出力の最大値もＰＮ接合
２の順方向電圧降下分だけ低減されることになる。そこ
で、論理回路１の入力が０レベルから１レベルまたは１
レベルから０レベルへと変化させたとき、論理回路１の
出力は論理回路１の出力配線の静電容量と電源切換手段
３中の抵抗とにより遅延し、出力は出力の最大値が低減
された分勾配が低下し、論理回路１の次段の閾値に到達
する時間が長くなる。すなわち、遅延時間が増大し、少
数の素子で長時間の遅延を実現することができる。ま
た、従来例のように抵抗値を増大させる方法では出力の
立ち上がり時には多数個のＰＭＯＳトランジスタが作用
し、出力の立ち下がり時には多数個のＮＭＯＳトランジ
スタが作用し、ＰＭＯＳトランジスタの特性とＮＭＯＳ
トランジスタの特性との差によりパルス幅が変動するこ
とになるが、本案では電源電圧を低減しており、低減し
た電圧が立ち上がりにも立ち下がりにも同様に作用する
ので、パルス幅は変動し難い。
３を有し、論理回路１に印加される電源電圧は、切換信
号により電源、または、ＰＮ接合２の順方向電圧降下分
低下した電源のいずれかに切り換えられるように構成さ
れている。電源切換手段３により論理回路１に印加され
る電源電圧がＰＮ接合２の順方向電圧降下分だけ低減さ
れているときは、論理回路１の出力の最大値もＰＮ接合
２の順方向電圧降下分だけ低減されることになる。そこ
で、論理回路１の入力が０レベルから１レベルまたは１
レベルから０レベルへと変化させたとき、論理回路１の
出力は論理回路１の出力配線の静電容量と電源切換手段
３中の抵抗とにより遅延し、出力は出力の最大値が低減
された分勾配が低下し、論理回路１の次段の閾値に到達
する時間が長くなる。すなわち、遅延時間が増大し、少
数の素子で長時間の遅延を実現することができる。ま
た、従来例のように抵抗値を増大させる方法では出力の
立ち上がり時には多数個のＰＭＯＳトランジスタが作用
し、出力の立ち下がり時には多数個のＮＭＯＳトランジ
スタが作用し、ＰＭＯＳトランジスタの特性とＮＭＯＳ
トランジスタの特性との差によりパルス幅が変動するこ
とになるが、本案では電源電圧を低減しており、低減し
た電圧が立ち上がりにも立ち下がりにも同様に作用する
ので、パルス幅は変動し難い。
【００１３】
【実施例】以下、図面を参照して、本発明の１実施例に
係る遅延論理回路素子についてさらに詳細に説明する。
係る遅延論理回路素子についてさらに詳細に説明する。
【００１４】図１参照 図１は本発明の１実施例に係る遅延論理回路素子の回路
図である。図１において、１はインバータからなる論理
回路であり、２はダイオード等からなるＰＮ接合であ
り、３は電源切換手段である。Ａは論理回路１の入力信
号であり、Ｘは論理回路１の出力信号である。
図である。図１において、１はインバータからなる論理
回路であり、２はダイオード等からなるＰＮ接合であ
り、３は電源切換手段である。Ａは論理回路１の入力信
号であり、Ｘは論理回路１の出力信号である。
【００１５】電源切換手段３はインバータ３１と第１の
ＰＭＯＳ３２と第１のＮＭＯＳ３３と第２のＰＭＯＳ３
５と第２のＮＭＯＳ３６とにより構成されている。Ｓは
インバータ３１に入力されるスイッチ信号である。第１
のＰＭＯＳ３２と第１のＮＭＯＳ３３とはそれぞれの電
流制御端子が並列に接続され、第１の並列回路３４を構
成し、第２のＰＭＯＳ３５と第２のＮＭＯＳ３６とはそ
れぞれの電流制御端子が並列に接続され、第２の並列回
路３７を構成している。第２の並列回路３７とＰＮ接合
２との直列接続された回路は、第１の並列回路３４と並
列に接続されている。そして、この並列接続された回路
を介して、論理回路１は電源ＶDDから電源を供給されて
いる。また、第１のＰＭＯＳ３２のゲートと第２のＮＭ
ＯＳ３６のゲートとにインバータ３１の入力信号が入力
され、第１のＮＭＯＳ３３のゲートと第２のＰＭＯＳ３
５のゲートとにインバータ３１の出力信号が入力されて
いる。
ＰＭＯＳ３２と第１のＮＭＯＳ３３と第２のＰＭＯＳ３
５と第２のＮＭＯＳ３６とにより構成されている。Ｓは
インバータ３１に入力されるスイッチ信号である。第１
のＰＭＯＳ３２と第１のＮＭＯＳ３３とはそれぞれの電
流制御端子が並列に接続され、第１の並列回路３４を構
成し、第２のＰＭＯＳ３５と第２のＮＭＯＳ３６とはそ
れぞれの電流制御端子が並列に接続され、第２の並列回
路３７を構成している。第２の並列回路３７とＰＮ接合
２との直列接続された回路は、第１の並列回路３４と並
列に接続されている。そして、この並列接続された回路
を介して、論理回路１は電源ＶDDから電源を供給されて
いる。また、第１のＰＭＯＳ３２のゲートと第２のＮＭ
ＯＳ３６のゲートとにインバータ３１の入力信号が入力
され、第１のＮＭＯＳ３３のゲートと第２のＰＭＯＳ３
５のゲートとにインバータ３１の出力信号が入力されて
いる。
【００１６】図２参照 図２はこの遅延論理回路素子の動作を示す信号波形図で
ある。図２において、点線は入力信号波形であり、実線
は出力信号波形である。そして、破線の左側はスイッチ
信号Ｓが０レベルの状態を示す。スイッチ信号Ｓが０レ
ベルのときは、第１のＰＭＯＳ３２のゲートは０レベル
となり、第１のＮＭＯＳ３３のゲートは１レベルとなる
ので、第１の並列回路３４はオンし、第２のＰＭＯＳ３
５のゲートは１レベルとなり、第２のＮＭＯＳ３６は０
レベルとなるので、第２の並列回路３７はオフしてい
る。このため、論理回路１には電源電圧ＶDDが印加され
ており、出力信号Ｘは電圧ＶDDに見合った出力振幅とな
っている。
ある。図２において、点線は入力信号波形であり、実線
は出力信号波形である。そして、破線の左側はスイッチ
信号Ｓが０レベルの状態を示す。スイッチ信号Ｓが０レ
ベルのときは、第１のＰＭＯＳ３２のゲートは０レベル
となり、第１のＮＭＯＳ３３のゲートは１レベルとなる
ので、第１の並列回路３４はオンし、第２のＰＭＯＳ３
５のゲートは１レベルとなり、第２のＮＭＯＳ３６は０
レベルとなるので、第２の並列回路３７はオフしてい
る。このため、論理回路１には電源電圧ＶDDが印加され
ており、出力信号Ｘは電圧ＶDDに見合った出力振幅とな
っている。
【００１７】破線の右側はスイッチ信号Ｓが１レベルの
状態を示す。スイッチ信号Ｓが１レベルのときは、０レ
ベルのときと反転し、第１の並列回路３４はオフし、第
２の並列回路３７はオンしている。このため、論理回路
１には電源電圧ＶDDよりＰＮ接合２の堰層電圧が電圧降
下した電圧が印加されており、最大出力信号Ｘは電圧
（ＶDD−堰層電圧）に見合った出力振幅となっている。
なお、一点鎖線はスイッチ信号Ｓが０レベルのときの出
力振幅を示している。
状態を示す。スイッチ信号Ｓが１レベルのときは、０レ
ベルのときと反転し、第１の並列回路３４はオフし、第
２の並列回路３７はオンしている。このため、論理回路
１には電源電圧ＶDDよりＰＮ接合２の堰層電圧が電圧降
下した電圧が印加されており、最大出力信号Ｘは電圧
（ＶDD−堰層電圧）に見合った出力振幅となっている。
なお、一点鎖線はスイッチ信号Ｓが０レベルのときの出
力振幅を示している。
【００１８】入力信号Ａが１レベルから０レベルに変化
したときの出力信号Ｘの波形は、実線と一点鎖線とを比
較して判るように、スイッチ信号Ｓが１レベルのときは
０レベルのときよりも変化が緩慢で遅延時間が長い。こ
れは出力信号Ｘの最大電圧がＰＮ接合の堰層電圧分だけ
低下していることに起因している。入力信号Ａが０レベ
ルから１レベルに変化したときの出力信号Ｘの波形も、
スイッチ信号Ｓが１レベルのときは０レベルのときより
も変化が緩慢である。そして、いずれの場合も出力信号
Ｘの電圧が次段に接続される論理回路の閾値を超えると
信号が伝えられたことになる。なお、出力信号Ｘの立ち
上がり時には第１の並列回路３４または第２の並列回路
３７の抵抗とインバータからなる論理回路１のＰＭＯＳ
トランジスタの抵抗との直列抵抗が関係し、立ち下がり
時には論理回路１のＮＭＯＳトランジスタの抵抗が関係
し、出力の変化の勾配が多少異なるが問題になるほどで
はない。
したときの出力信号Ｘの波形は、実線と一点鎖線とを比
較して判るように、スイッチ信号Ｓが１レベルのときは
０レベルのときよりも変化が緩慢で遅延時間が長い。こ
れは出力信号Ｘの最大電圧がＰＮ接合の堰層電圧分だけ
低下していることに起因している。入力信号Ａが０レベ
ルから１レベルに変化したときの出力信号Ｘの波形も、
スイッチ信号Ｓが１レベルのときは０レベルのときより
も変化が緩慢である。そして、いずれの場合も出力信号
Ｘの電圧が次段に接続される論理回路の閾値を超えると
信号が伝えられたことになる。なお、出力信号Ｘの立ち
上がり時には第１の並列回路３４または第２の並列回路
３７の抵抗とインバータからなる論理回路１のＰＭＯＳ
トランジスタの抵抗との直列抵抗が関係し、立ち下がり
時には論理回路１のＮＭＯＳトランジスタの抵抗が関係
し、出力の変化の勾配が多少異なるが問題になるほどで
はない。
【００１９】図１再参照 電源切換手段３の回路は図１のとおりである必要はな
い。ＰＮ接合２と第２の並列回路３７とは逆で、ＰＮ接
合２が論理回路側にあってもよい。さらに、第１の並列
回路３４に、第２の並列回路３７とＰＮ接合２との直列
回路が並列された回路が論理回路１の負の電源端子と負
側電源であるＶSSとの間に挿入されていてもよい。
い。ＰＮ接合２と第２の並列回路３７とは逆で、ＰＮ接
合２が論理回路側にあってもよい。さらに、第１の並列
回路３４に、第２の並列回路３７とＰＮ接合２との直列
回路が並列された回路が論理回路１の負の電源端子と負
側電源であるＶSSとの間に挿入されていてもよい。
【００２０】また、ＰＮ接合はベースエミッタを短絡し
たＮＰＮバイポーラトランジスタでもよいし、ＭＯＳト
ランジスタのＰＮ接合でもよい。
たＮＰＮバイポーラトランジスタでもよいし、ＭＯＳト
ランジスタのＰＮ接合でもよい。
【００２１】図３参照 図３は本発明の１実施例に係る遅延論理回路素子の使用
例を示す回路図である。図３において、６は本発明に係
る回路であり、７は次段の論理回路であり、次段の論理
回路７の電源端子はＶDDとＶSSとに接続されている。こ
のため、次段の論理回路７の出力レベルをＶDDとＶSSと
に対応するレベルとすることができる。
例を示す回路図である。図３において、６は本発明に係
る回路であり、７は次段の論理回路であり、次段の論理
回路７の電源端子はＶDDとＶSSとに接続されている。こ
のため、次段の論理回路７の出力レベルをＶDDとＶSSと
に対応するレベルとすることができる。
【００２２】
【発明の効果】以上説明したように、本発明に係る遅延
論理回路素子によれば、論理回路に印加される電圧を低
減させることにより、論理回路の出力振幅を低減させ、
出力信号の立ち上がり立ち下がりの勾配を緩くさせて遅
延させている。このため、従来のように抵抗値を増大さ
せるための素子を多数設ける必要がなく、また、問題と
なるようなパルス幅の変動もない。
論理回路素子によれば、論理回路に印加される電圧を低
減させることにより、論理回路の出力振幅を低減させ、
出力信号の立ち上がり立ち下がりの勾配を緩くさせて遅
延させている。このため、従来のように抵抗値を増大さ
せるための素子を多数設ける必要がなく、また、問題と
なるようなパルス幅の変動もない。
【図１】本発明の１実施例に係る遅延論理回路素子の回
路図である。
路図である。
【図２】本発明の１実施例に係る遅延論理回路素子の動
作波形図である。
作波形図である。
【図３】本発明の１実施例に係る遅延論理回路素子の使
用例の回路図である。
用例の回路図である。
【図４】従来技術に係る遅延論理回路素子の回路図であ
る。
る。
【図５】従来技術に係る第１の抵抗回路を代替する回路
図である。
図である。
１ 論理回路 ２ ＰＮ接合 ３ 電源切換手段 ４ 第１の抵抗回路 ５ 第２の抵抗回路 ６ 本発明に係る回路 ７ 次段の論理回路 ３１ インバータ ３２ 第１のＰＭＯＳ ３３ 第１のＮＭＯＳ ３４ 第１の並列回路 ３５ 第２のＰＭＯＳ ３６ 第２のＮＭＯＳ ３７ 第２の並列回路 Ａ 入力信号 Ｘ 出力信号 Ｓ スイッチ信号
Claims (2)
- 【請求項１】 入力信号を論理演算した信号を出力し、
出力配線に静電容量を有する論理回路と、 該論理回路の正または負の電源端子と電源との間に順方
向に接続されるダイオード等からなるＰＮ接合と、 切り換え信号を入力され、前記電源と前記ＰＮ接合の順
方向電圧降下分低下した電源とのいずれかに切り換えて
前記論理回路に電圧を供給し、抵抗として機能する回路
を有する電源切換手段とからなることを特徴とする遅延
論理回路素子。 - 【請求項２】 前記電源切換手段は、切り換え信号が入
力されるインバータと、 第１のＰＭＯＳの電流制御端子と第１のＮＭＯＳの電流
制御端子とが並列に接続された第１の並列回路と、 第２のＰＭＯＳの電流制御端子と第２のＮＭＯＳの電流
制御端子とが並列に接続された第２の並列回路とからな
り、 前記第１の並列回路に前記第２の並列回路と前記ＰＮ接
合との直列回路が並列に接続され、 前記第１のＰＭＯＳのゲートと前記第２のＮＭＯＳのゲ
ートとに前記インバータの入力信号が入力され、前記第
１のＮＭＯＳのゲートと前記第２のＰＭＯＳのゲートと
に前記インバータの出力信号が入力されることを特徴と
する請求項１記載の遅延論理回路素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16014294A JPH0832421A (ja) | 1994-07-12 | 1994-07-12 | 遅延論理回路素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16014294A JPH0832421A (ja) | 1994-07-12 | 1994-07-12 | 遅延論理回路素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0832421A true JPH0832421A (ja) | 1996-02-02 |
Family
ID=15708785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16014294A Withdrawn JPH0832421A (ja) | 1994-07-12 | 1994-07-12 | 遅延論理回路素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0832421A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6259294B1 (en) | 1998-11-27 | 2001-07-10 | Nec Corporation | Variable delay circuit and delay time setting method therefor |
| US7466180B2 (en) * | 2000-12-12 | 2008-12-16 | Intel Corporation | Clock network |
| US11521962B1 (en) * | 2021-09-14 | 2022-12-06 | Cypress Semiconductor Corporation | ESD protection circuit |
-
1994
- 1994-07-12 JP JP16014294A patent/JPH0832421A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6259294B1 (en) | 1998-11-27 | 2001-07-10 | Nec Corporation | Variable delay circuit and delay time setting method therefor |
| US7466180B2 (en) * | 2000-12-12 | 2008-12-16 | Intel Corporation | Clock network |
| US11521962B1 (en) * | 2021-09-14 | 2022-12-06 | Cypress Semiconductor Corporation | ESD protection circuit |
| US20230343779A1 (en) * | 2021-09-14 | 2023-10-26 | Cypress Semiconductor Corporation | Esd protection circuit |
| US11876090B2 (en) * | 2021-09-14 | 2024-01-16 | Cypress Semiconductor Corporation | ESD protection circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011002 |