KR0136775B1 - 스위칭 유도 잡음을 감소시키는 출력 버퍼 - Google Patents

스위칭 유도 잡음을 감소시키는 출력 버퍼

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KR0136775B1
KR0136775B1 KR1019900007153A KR900007153A KR0136775B1 KR 0136775 B1 KR0136775 B1 KR 0136775B1 KR 1019900007153 A KR1019900007153 A KR 1019900007153A KR 900007153 A KR900007153 A KR 900007153A KR 0136775 B1 KR0136775 B1 KR 0136775B1
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Abstract

내용 없슴

Description

스위칭 유도 잡음을 감소시키는 출력 버퍼
제1도는 선행 기술인 MOS 출력 버퍼의 개략적인 회로 다이어 그램.
제2도는 동시에 병렬 동작하는 게이트를 지닌 어레이에 4개의 NMOS 트랜지스터부 또는 길이를 도시하는 종래의 MOS 풀 다운 트랜지스터 요소 레이아웃(layout)에 대한 단순화된 개략 평면도.
제3도는 순차적으로 동작하는 지연 라인을 구성하도록 직렬 결합된 4개의 분포 NMOS 트랜지스터부를 지닌 선행 기술의 분포 MOS 풀 다운 트랜지스터 요소에 대한 단순화된 개략 평면도.
제4도는 본 발명에 따라 스위칭 유도 잡음을 감소시키는 출력 버퍼에 대한 개략 회로 다이어 그램.
제5도는 2차 풀 다운 트랜지스터 요소, 풀 다운 지연 레지스터 요소 및 1차 풀 다운 트랜지스터 요소를 포함하는 출력 버퍼용 분리 프로그램가능한 출력 풀 다운 구성부품에 대한 단순화된 개략 평면도.
*도면의 주요 부분에 대한 부호의 설명*
12,14 : 반전 전류 증폭단
15,16 : 게이트
10, 40 : 출력 버퍼
26 : 도전성 스트립
30 : 트랜지스터
42, 44 : 인버터
50 : 레이아웃
기술분야
본 발명은 고속 디지탈 집적 회로 디바이스에 있어 스위칭 유도 잡음을 감소시키는 신규한 출력 버퍼에 관한 것이다. 본 발명은 로드 출력에서 고(high) 레벨로부터 저(low) 레벨로 및 저 레벨로부터 고 레벨로 전이하는 동안 잡음을 감소시킨다.
본 발명은 공통 버스상에 있는 비교적 큰 부하를 구동시키는 다중 출력 디바이스에 적용 가능하다. 예를 들면, 본 발명은 저 잡음용 출력 버퍼를 8진 버퍼 라인 구동기에 제공한다.
배경기술
기본 직접 회로 출력 버퍼는 고 전위 및 저 전위레벨의 데이터 신호를 수신하는 입력 및 상기 출력 버퍼를 통해 전파된 데이터 신호를 공급하는 출력을 포함한다. 비교적 큰 전류 이동 능력용 1차 풀 다운 트랜지스터 요소는 상기 출력으로부터 접지로 비교적 큰 방전 전류를 싱크(sink)하도록 상기 출력에 결합된다. 비교적 큰 전류 이동 능력용 1차 풀업 트랜지스터 요소는 전원으로부터 출력에 비교적 큰 충전 전류를 발생시키도록 상기 출력에 결합된다. 각각의 트랜지스터 요소는 1차 전류 경로의 도통 상태를 제어하도록 제1 및 제2 단자 리드 및 제3 제어 단자 리드 사이에 있는 발생 또는 싱크용 1차 전류 경로를 특징으로 한다.
MOS 및 바이폴라 집적 회로 출력 버퍼 및 디바이스 모두는 출력에서 고 전위레벨로부터 저 전위레벨로 전이하는 동안 상기 출력으로부터 외부 접지로 전류를 싱크하도록, 그리고 출력 부하 캐패시턴스를 방전시키도록 풀 다운 트랜지스터를 턴온시킨다. 서지(surge) 또는 충전 가속성이
Figure kpo00001
CC CC
Figure kpo00002
CC CC CC CC CC
CC CC CC CC
Figure kpo00003
Figure kpo00004
CC CC CC CC CC
IN OUT IN
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Figure kpo00007
Figure kpo00008
Figure kpo00009
IN OUT OUT CC CC IN
CC
Figure kpo00010

Claims (27)

  1. 고 전위 및 저 전위레벨의 데이터 신호를 수신하는 입력, 출력 버퍼를 거쳐 전파되는 데이터 신호를 공급하는 출력, 상기 출력으로부터 접지로 비교적 큰 방전 전류를 싱크하도록 상기 출력에 동작상 결합되는 비교적 큰 전류 이동 능력용 1차 풀 다운 트랜지스터 요소 및 전원으로부터 출력으로 비교적 큰 충전 전류를 발생시키도록 상기 출력에 동작상 결합되는 비교적 큰 전류이동 능력용 1차 풀업 트랜지스터 요소를 지니며, 각각의 트랜지스터 요소가 제1 및 제2 단자 리드와 전류 경로의 도통상태를 제어하는 제3 제어 리드사이의 발생 또는 싱크 전류 경로를 특징으로 하고, 고속 집적 회로 디바이스에 있어 스위칭 유도 잡음을 감소시키는 출력 버퍼에 있어서,
    상기 풀 다운 트랜지스터 요소의 전류 경로인 제1 및 제2 단자 리드와 병렬로 결합된 전류 경로인 제1 및 제2 단자 리드를 지니는 비교적 작은 전류 이동 능력용 2차 풀 다운 트랜지스터 요소,
    상기 2차 및 1차 풀 다운 트랜지스터 요소의 제어 단자 리드사이에 동작상 직렬로 결합된 선택된 값을 지니는 분리된 풀 다운 지연 요소를 포함하며,
    상기 2차 풀 다운 트랜지스터 요소의 제어 단자가 상기 1차 풀 다운 트랜지스터 요소의 제어 단자 리드에 앞서 상기 출력 버퍼를 통하여 전파하는 신호를 수신하여 상기 1차 풀 다운 트랜지스터 요소의 비교적 큰 방전 전류의 도통에 앞서 상기 출력으로부터 발생된 비교적 작은 방전 전류를 초기화하도록 상기 출력 버퍼에 결합되고 있고,
    상기 분리된 풀 다운 지연요소값이 상기 출력에서 고 전위레벨로부터 저 전위레벨로 전이하는 동안 상기 2차 풀 다운 트랜지스터 요소 다음에 고유 시간 지연으로 상기 1차 풀 다운 트랜지스터 요소를 턴온시키도록 선택되는 출력 버퍼.
  2. 제1항에 있어서, 상기 1차 및 2차 풀 다운 트랜지스터 요소가 MOS 트랜지스터 요소를 포함하는 출력 버퍼.
  3. 제2항에 있어서, 상기 1차 대 2차 풀 다운 트랜지스터 요소의 채널 폭 비율로 말미암은 전류 이동 능력비율이 적어도 대략 4대 1인 출력 버퍼.
  4. 제3항에 있어서, 상기 1차 대 2차 풀 다운 트랜지스터 요소의 채널폭 비율로 말미암은 전류 이동 능력 비율이 대략 4대 1 내지 7대 12의 범위에 있는 출력 버퍼.
  5. 제1항에 있어서, 상기 1차 풀 다운 트랜지스터 요소의 제어 리드 및 접지사이에 결합된 전류 경로인 제1 및 제2 단자 리드를 지니는 풀 다운 지연 바이패스용 트랜지스터 요소, 상기 출력에서 저 전위로부터 고 전위레벨로 전이하는 동안 상기 1차 풀 다운 트랜지스터 요소를 빠르게 턴 오프시키도록 상기 바이패스용 트랜지스터 요소의 제어 단자 리드를 사이 2차 풀 다운 트랜지시스터 요소의 제어 단자 리드에 동작상 결합시키는 풀 다운 지연 바이패스용 제어회로를 더우기 포함하는 출력 버퍼.
  6. 제5항에 있어서, 상기 트랜지스터 요소는 MOS 트랜지스터 요소를 포함하고, 상기 1차 및 2차 풀 다운 트랜지스터 요소와 바이패스용 트랜지스터 요소는 NMOS 트랜지스터 요소를 포함하며, 상기 바이패스 트랜지스터 요소의 제어 회로는 인버터를 합체한 출력 버퍼.
  7. 제1항에 있어서, 상기 풀 다운 지연 요소를 확산된 레지스터 요소를 포함하는 출력 버퍼.
  8. 제6항에 있어서, 상기 풀 다운 지연 요소는 P+ 확산 레지스터 요소를 포함하는 출력 버퍼.
  9. 제1항에 있어서, 상기 1차 및 2차 풀 다운 트랜지스터 요소의 전류 이동 능력비율 및 상기 풀 다운 지연 요소의 값이 선택되어 상기 2차 풀 다운 트랜지스터 요소의 턴온으로 야기되는 제1의 양(+) 접지 전위 상승(제1의 접지 되튀기) 및 상기1차 풀 다운 트랜지스터 요소의 턴온으로 야기되는 제2의 양(+) 접지 전위 상승(제2의 접지 되튀기)이 실질적으로 동일한 출력 버퍼.
  10. 제1항에 있어서, 상기 1차 풀업 트랜지스터 요소의 전류 경로인 제1 및 제2 단자 리드와 병렬로 결합된 1차 전류경로인 제1 및 제2 단자 리드를 지니는 비교적 작은 전류 이동 능력용 2차 풀 다운 트랜지스터 요소,
    상기 2차 및 1차 풀업 트랜지스터 요소의 제어 단자 리드 사이에 동작상 직렬로 결합된 선택된 값을 지니는 분리된 풀업 지연 요소를 더우기 포함하며,
    상기 2차 풀업 트랜지스터 요소의 제어 단자 리드가 상기 1차 풀업 트랜지스터 요소의 제어 단자 리드에 앞서 상기 출력 버퍼를 거쳐 전파하는 신호를 수신하여 상기 출력에서 저 전위로부터 고 전위레벨로 전이하는 동안 상기 비교적 큰 충전 전류용 1차 풀업 트랜지스터 요소를 턴온시키기 전에 전원으로부터 상기 출력으로 비교적 작은 충전 전류를 초기화시키도록 상기 출력 버퍼에 결합되고,
    상기 분리된 풀업 지연 요소값이 상기 출력에서 저 전위로부터 고 전위레벨로 전이하는 동안 상기 2차 풀업 트랜지스터 요소 다음에 고유시간 지연으로 상기 1차 풀업 트랜지스터를 턴온시키도록 선택되는 출력 버퍼.
  11. 제10항에 있어서, 상기 1차 및 2차 풀업 트랜지스터 요소가 MOS 트랜지스터 요소인 출력 버퍼.
  12. 제11항에 있어서, 상기 1차 대 2차 풀업 트랜지스터 요소의 채널폭 비율로 말미암은 전류 이동 능력 비율이 적어도 대략 4대 1인 출력 버퍼.
  13. 제11항에 있어서, 상기 1차 및 2차 풀업 트랜지스터 요소의 채널폭 비율로 말미암은 전류 이동 능력 비율이 대략 4대 1 내지 7대 1 범위에 있는 출력 버퍼.
  14. 제10항에 있어서, 상기 분리된 풀업 지연 요소가 확산된 레지스터 요소인 출력 버퍼.
  15. 제10항에 있어서, 상기 전원 및 상기 1차 풀업 트랜지스터 요소의 제어 단자 리드 사이에 동작상 결합된 전류 경로인 제1 및 제2 단자 리드를 지니는 풀업 지연 바이패스용 트랜지스터 요소를 더우기 포함하며, 상기 출력에서 고 전위로부터 저 전위레벨로 전이하는 동안 상기 1차 풀업 트랜지스터 요소를 빠르게 턴오프시키도록 상기 풀업 지연 바이패스용 트랜지스터 요소의 제어 단자 리드를 상기 2차 풀업 트랜지스터 요소의 제어 단자 리드에 동작상 결합시키는 풀업 지연 바이패스 제어 회로를 더우기 포함하는 출력 버퍼.
  16. 제15항에 있어서, 상기 트랜지스터 요소가 MOS 트랜지스터 요소를 포함하는 출력 버퍼.
  17. 제16항에 있어서, 상기 제1 및 제2 풀업 트랜지스터 요소 및 풀업 지연 바이패스용 트랜지스터 요소가 PMOS 트랜지스터 요소를 포함하며, 상기 풀업 지연 바이패스용 트랜지스터 요소 제어 회로는 반전 요소를 포함하는 출력 버퍼.
  18. 제17항에 있어서, 상기 풀업 지연 요소가 P+ 확산 레지스터 요소를 포함하는 출력 버퍼.
  19. 제10항에 있어서, 상기 1차 및 2차 풀업 트랜지스터 요소의 전류이동 능력 비율이 선택되어, 상기 2차 풀업 트랜지스터 요소의 턴온으로 야기되는 제1의 음(-) 전력 전위 강하(제1의 VCC강하) 및 상기 1차 풀 다운 트랜지스터 요소의 턴온으로 야기되는 제2의 음(-)전력 전위 강하가 실질적으로 동일한 출력 버퍼.
  20. 고 전위 및 저 전위레벨의 데이터 신호를 수신하는 입력, 출력 버퍼를 거쳐 전파된 데이터 신호를 공급하는 출력, 상기 출력으로부터 접지로 비교적 큰 방전 전류를 싱크하도록 상기 출력에 동작상 결합되는 비교적 큰 전류 이동 능력용 1차 풀 다운 트랜지스터 요소 및 전원으로부터 상기 출력으로 비교적 큰 춘전 전류를 발생시키도록 상기 출력에 동작상 결합되는 비교적 큰 전류 이동 능력용 1차 풀업 트랜지스터 요소를 지니며, 각각의 트랜지스터 요소가 제1 및 제2 단자 리드와 상기 전류를 제어하는 제3 제어 단자 리드사이의 발생 또는 싱킹 전류 경로를 특징으로 하고, 고속 집적 회로 디바이스에 있어 스위칭 유도 잡음을 감소시키는 출력 버퍼에 있어서,
    상기 1차 풀 다운 트랜지스터 요소의 전류 경로인 제1 및 제2 단자 리드와 병렬로 결합된 전류 경로인 제1 및 제2 단자 리드를 지니는 비교적 작은 전류 이동 능력용 2차 풀 다운 트랜지스터 요소,
    상기 2차 및 1차 풀 다운 트랜지스터 요소의 제어 단자 리드사이에 동작상 직렬로 결합된 선택된 값을 지니는 개별적인 풀 다운 지연용 저항 요소.
    상기 1차 풀 다운 트랜지스터의 제어 단자 리드 및 접지사이에 결합된 전류 경로인 제1 및 제2 단자 리드를 지니는 풀 다운 지연 바이패스용 트랜지스터 요소 및 상기 출력에서 저 전위로부터 고 전위레벨로 전이하는 동안 상기 1차 풀 다운 트랜지스터 요소를 빠르게 턴오프시키도록 상기 바이패스용 트랜지스터 요소의 제어 단자 리드를 상기 2차 풀 다운 트랜지스터 요소의 제어 단자 리드에 동작상 결합시키는 풀 다운 지연 바이패스 제어 회로를 포함하며,
    상기 2차 풀 다운 트랜지스터 요소의 제어 단자 리드가 상기 1차 풀 다운 트랜지스터 요소의 제어단자 리드에 앞서 상기 출력 버퍼를 거쳐 전파하는 신호를 수신하여 상기 비교적 큰 방전 전류용 1차 풀 다운 트랜지스터 요소를 턴온시키기 전에 사이 출력으로 발생된 비교적 작은 방전 전류를 초기화시키도록 상기 출력 버퍼에 결합되고,
    상기 개별적인 풀 다운 지연용 저항 요소값이 상기 출력에서 고 전위로부터 저 전위레벨로 전이하는 동안 상기 2차 풀 다운 트랜지스터 요소 다음에 고유시간 지연으로 상기 1차 풀 다운 트랜지스터 요소를 턴온시키도록 선택되며,
    상기 1차 및 2차 풀 다운 트랜지스터 요소의 전류 이동 능력비율 및 풀 다운 지연용 저항 요소값이 선택되어 상기 2차 풀 다운 트랜지스터 요소의 턴온으로 야기되는 제1의 양(+) 접지 전위 상승(제1의 접지 되튀기) 및 상기 1차 풀 다운 트랜지스터 요소의 턴온으로 야기되는 제2의 양(+) 접지 전위상승(제2의 접지 되튀기)가 실질적으로 동일하게 되는 출력 버퍼.
  21. 제20항에 있어서, 상기 1차 및 2차 풀 다운 트랜지스터 요소와 풀 다운 지연 바이패스용 트랜지스터 요소가 NMOS 트랜지스터 요소를 포함하며, 상기 바이패스용 트랜지스터 요소의 제어 회로가 인버터를 합체시키는 출력 버퍼.
  22. 제21항에 있어서, 개별적인 풀 다운 지연용 저항 요소가 마스크 프로그램가능한 P+ 확산 레지스터를 포함하는 출력 버퍼.
  23. 고 전위 및 저 전위레벨의 데이터 신호를 수신하는 입력, 출력 버퍼를 거쳐 전파되는 데이터 신호를 공급하는 출력, 상기 출력으로부터 접지로 비교적 큰 방전 전류르 싱크시키도록 상기 출력에 동작상 결합되는 비교적 큰 전류 이동 능력용 1차 풀 다운 트랜지스터 요소를 지니며, 각각의 트랜지스터 요소가 제1 및 제2 단자 리드와 전류를 제어하도록 제3 제어 단자 리드사이의 발생 또는 싱킹 전류 경로를 특징으로 하고, 고속 집적 회로 디바이스에 있어 스위칭 유도 잡음을 감소시키는 출력 버퍼에 있어서,
    상기 1차 풀업 트랜지스터 요소의 전류 경로인 제1 및 제2 단자 리드와 병렬로 결합된 1차 전류 경로인 제1 및 제2 단자 리드를 지니는 비교적 작은 전류이동 능력용 2차 풀업 트랜지스터 요소,
    상기 2차 및 1차 풀업 트랜지스터 요소의 제어 단자 리드사이에 동작상 직렬로 결합되는 선택된 값을 지닌 개별적인 풀업지연 요소를 포함하며,
    상기 2차 풀업 트랜지스터 요소의 제어 단자 리드가 상기 1차 풀업 트랜지스터 요소의 제어 단자 리드에 앞서 상기 출력 버퍼를 거쳐 전파하는 신호를 수신하여 상기 출력에서 저 전위로부터 고 전위레벨로 전이하는 동안 상기 비교적 큰 충전 전류용 1차 풀업 트랜지스터 요소를 턴온시키기에 앞서 전원으로부터 상기 출력으로 비교적 작은 충전 전류를 초기화시키도록 상기 출력 버퍼에 결합되고,
    상기 개별적인 풀업 지연 요소값이 상기 출력에서 저 전위로부터 고 전위레벨로 전이하는 동안 상기 1차 풀업 트랜지스터 요소 다음에 고유 시간 지연으로 상기 1차 풀업 트랜지스터 요소를 턴온시키도록 선택되는 출력 버퍼.
  24. 제23항에 있어서, 상기 전원 및 상기 1차 풀업 트랜지스터 요소의 제어 단자 리드사이에 동작상 결합되는 전류 경로인 제1 및 제2 단자 리드를 지니는 풀업 지연 바이패스용 트랜지스터 요소를 더우기 포함하며, 상기 출력에서 고 전위로부터 저 전위레벨로 전이하는 동안 상기 1차 풀업 트랜지스터 요소를 빠르게 턴오프시키도록 상기 풀업 지연 바이패스용 트랜지스터 요소의 제어 단자 리드를 상기 2차 풀업 트랜지스터의 제어 단자 리드에 동작상 결합시키는 풀업 지연 바이패스 제어 회로를 더우기 포함하는 출력 버퍼.
  25. 제23항에 있어서, 상기 1차 및 2차 풀업 트랜지스터 요소의 전류 이동 능력 비율 및 상기 풀업 지연 요소값이 선택되어 상기 2차 풀업 트랜지스터 요소의 턴온으로 야기되는 제1의 음(-) 전력 전위 강하(제1의 VCC강하) 및 상기 1차 풀 다운 트랜지스터 요소의 턴온으로 야기되는 제2의 음(-) 전력 전위 강하(제2의 VCC강하)가 실질적으로 동일하게 되는 출력 버퍼.
  26. 제24항에 있어서, 상기 트랜지스터 요소가 MOS 트랜지스터 요소를 포함하고, 상기 1차 및 2차 풀업 트랜지스터 요소 및 풀업 지연 바이패스용 트랜지스터 요소가 PMOS 트랜지스터 요소를 포함하며, 상기 풀업 지연 바이패스용 트랜지스터 요소의 제어 회로가 반전 요소를 합체시키는 출력 버퍼.
  27. 제26항에 있어서, 상기 풀업 지연 요소가 마스크 프로그램가능한 P+ 확산 레지스터를 포함하는 출력 버퍼.
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