JPH03195120A

JPH03195120A - 半導体出力回路

Info

Publication number: JPH03195120A
Application number: JP1333894A
Authority: JP
Inventors: Setsushi Kamuro; 節史禿
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1989-12-22
Filing date: 1989-12-22
Publication date: 1991-08-26
Also published as: US5166551A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、デジタル信号を扱う半導体出力回路に関する
。

［従来の技術］一般に高速のパルス信号をインバータより入力すると、
出力信号は高域歪みを引起こしがちであり、これが原因
となって電源ラインやグランドラインの電圧変動が過大
になり、ノイズの発生や誤動作等のトラブルを発生する
不都合が生じる。

従来の信号出力回路は、第９図に示すようにＰチャネル
型ＭＯ３（メタルオキサイドセミコンダクタ）トランジ
スタ（以下ＰＭＯ３）ランジスタと称する）　１０及び
Ｎチャネル型ＭＯＳトランジスタ（以下ＮＭＯＳトラン
ジスタと称する）１２からなるインバータ１４と、ＰＭ
ＯＳトランジスタ１６及びＮＭＯＳトランジスタ１８か
らなるインバータ２０と、駆動用のＰＭＯＳトランジス
タ２２及びＮＭＯＳトランジスタ２４と、入力端子２６
及び２８と、電源電圧供給端子３０及び３２と出力端子
３４とで構成されている。２つのインバータ１４及び２
０は夫々ＭＯＳトランジスタ２２及び２４に夫々接続さ
れている。ＭＯＳトランジスタ２２のソースには電源が
供給され、ＭＯＳトランジスタ２４のソースは接地され
ている。

これらの２つのＭＯＳ）ランジスタ２２及び２４の接続
点は出力端子３４に接続されている。

互いに同位相のデジタル信号が入力端子２６及び２８に
印加されると、入力信号と同位相の信号が出力端子３４
から出力される。

しかしながら、上述の如き回路構成によると、２つのＭ
ＯＳトランジスタ２２及び２４がＨ（ハイ）レベルから
しくロー）レベルへ、又はＬレベルからＨレベルに変化
するときにアンダーシュート、オーバーシュートが発生
する。

このアンダーシュート、オーバーシュートを除去するた
めに、第１θ図に示すようなアンダーシュート、オーバ
ーシュート対策の出力回路が提案されている。この回路
は、第９図の出力回路におけるインバータ１４及び２２
とＭＯＳトランジスタ２２及び２４との間に夫々抵抗３
６．３８が挿入したものである。これらの抵抗３６と３
８により、入力端子２６及び２８から入力された信号の
スルーレートを小さくして出力端子３４の出力電圧が急
激に変化するのを防止している。

［発明が解決しようとする課題］ところが前述の抵抗を用いたアンダーシュート、オーバ
ーシュート対策のための従来回路では出力信号が遅れる
方向に変化するため信号速度の高速化に対しては極めて
不利である。

したがって、本発明の目的はアンダーシュート、オーバ
ーシュートがなく、かつ高速で信号を出力する出力回路
を提供することにある。

［課題を解決するための手段］上述の目的は本発明によれば、入力端子と、出力端子と
、電源電圧又は基準電圧を供給する供給端子と、一端が
前記供給端子に接続され、他端が前記出力端子に接続さ
れた第１及び第２のトランジスタと、前記入力端子と前
記第１のトランジスタとに接続されており、前記供給端
子の電圧と前記入力端子の電圧とが互いに異なる論理レ
ベルの電圧のときは前記第１のトランジスタを導通状態
とする第１の駆動回路と、前記入力端子と前記出力端子
と前記第２のトランジスタとに接続されており、前記供
給端子の電圧と前記入力端子の電圧とが互いに異なる論
理レベルの電圧のときは前記第２のトランジスタを導通
状態とし、前記出力端子の電圧が所定の閾値電圧と前記
供給端子の電圧との間の電圧であるときは前記第２のト
ランジスタを遮断状態とする第２の駆動回路とを備えた
ことで達成できる。

［作用］上記構成によれば、供給端子の電圧と入力端子の電圧と
が互いに異なる論理レベルの電圧のときは第１及び第２
のトランジスタが導通状態となる。

これにより供給端子と出力端子間の抵抗が減少するので
入力端子に印加された信号が高速で出力される。即ち、
スルーレートが大きくなる。さらに、出力端子の電圧が
所定の閾値電圧と供給端子の電圧との間の電圧であると
きは第２のトランジスタが遮断状態となる。これにより
、供給端子と出力端子間の抵抗が増大するのでスルーレ
ートが小さくなる。

［実施例］次に本発明による半導体出力回路の第１の実施例を図を
参照して説明する。

本実施例は、半導体集積回路の出力回路として用いられ
る。本実施例は、基本的には、第１図に示すように入力
端子４０と、電源電圧の供給端子４２と、第１及び第２
のＭＯＳトランジスタ４４及び４６と、これら第１及び
第２のＭＯＳ）ランジスタ４４及び４６を駆動する第１
及び第２の駆動回路４８及び５０と、出力端子５２とで
構成されている。

入力端子４０は第１及び第２の駆動回路４８及び５０に
夫々接続され、第１及び第２の駆動回路４８及び５Ｇは
第１及び第２のＭＯＳトランジスタ４４及び４６に夫々
接続されている。第１及び第２のＭＯＳ）ランジスタ４
４及び４６の夫々のソースは供給端子４２に接続され、
それらのドレインは出力端子５２に接続されている。出
力端子５２は、第２の駆動回路５０にも接続されている
。

第１及び第２のＭＯＳ）ランジスタ４４及び４６をＰＭ
ＯＳ）ランジスタとし、供給端子４２に電源電圧ｖＤＤ
が供給され、入力端子４０にデジタル信号が印加されて
いるとする。出力端子５２の電圧がＬレベルからＨレベ
ルに上昇するときであって、出力端子５２の電圧が第１
の閾値電圧Ｖ。ＨＦ２（ＰＭＯＳ）ランジスタロ８の閾
値電圧）以下のときは第１及び第２のＭＯＳトランジス
タ４４及び４６が並列接続状態であり、出力端子５２の
電圧が閾値電圧ｖＴＨＰ２より大きいときは第２のＭＯ
Ｓ）ランジスタ４６が遮断状態となることにより出力信
号が高速のままオーバーシュートを防止することが可能
となる。

同様にして、第１及び第２のＭＯＳ）ランジスタ４４及
び４６をＮＭＯＳトランジスタとし、供給端子４２が接
地され、入力端子４０にデジタル信号が印加されている
とする。出力端子５２の電圧がＨレベルからＬレベルに
降下するときであって、出力端子５２ノ電圧が第２の閾
値電圧Ｖ　ＴＨＮ　２　（Ｎ　Ｍ　ＯＳトランジスタ７
０の閾値電圧）以上のときは第１及び第２のＮＭＯＳト
ランジスタ４４及び４６が並列状態であり、出力端子５
２の電圧が閾値電圧ｖＴＨＮ２より小さいときはＮＭＯ
Ｓトランジスタ４６が遮断状態となることにより出力信
号が高速のままアンダーシュートを防止することが可能
となる。

第２図は、本発明の第２の実施例の回路図を示しており
、第１図に示す回路を２つ結合した回路図である。

本実施例においては、２つの入力端子５４及び５６と、
共通の出力端子５２と、４つの駆動回路５８．６０．６
２及び６４と、ＰＭＯＳ）ランジスタロ６及び６８と、
ＮＭＯＳ）ランジスタフ０及び７２とで構成されている
。

入力端子５４は駆動回路５８及び６０に接続され、駆動
回路５８及び６０は夫々ＮＭＯＳトランジスタ６Ｇ及び
６８に接続されている。ＰＭＯＳトランジスタ６６及び
６８のソースは共に電源電圧の供給端子４２に接続され
、それらのドレインは出力端子５２に接続されている。

入力端子５６も同様に駆動回路６２及び６４に接続され
、駆動回路６２及び６４は夫々ＮＭＯＳトランジスタ７
０及び７２に接続されている。ＮＭＯＳトランジスタ７
０及び７２のソースは接地され、それらのドレインは共
に出力端子５２に接続されている。

デジタル信号が夫々入力端子５４及び５６に印加されて
いるとする。出力端子５２の電圧がＬレベルからＨレベ
ルに上昇するときであって、出力端子５２の電圧が閾値
電圧ｖＴＨ１２以下のときは、ＰＭＯＳトランジスタ６
６及び６８は導通状態となり、かつ並列接続状態となり
、ＮＭＯＳトランジスタ７０及び７２は遮断状態となる
。出力端子５２の電圧が閾値電圧ｖＴＨＰ２より大きい
ときは、さらにＰＭＯＳトランジスタ６８も遮断状態と
なり、ＰＭＯ８’ＭＯＳトランジスタ４４状態となる。

そのため、出力端子５２の電圧が閾値電圧■ＴＨＰ２以
下のときは、供給端子４２と出力端子５２との間の抵抗
は小さくなるので出力信号のスルーレートも大きくなり
、高速の信号にも対応できる。出力端子５２の電圧が閾
値電圧ｖＴＨＰ２より大きいときは、供給端子４２と出
力端子５２との間の抵抗は大きくなるのでスルーレート
が小さくなり、オーバーシュートを防止することができ
る。

一方、出力端子５２の電圧がＨレベルからＬレベルに降
下するときであって、出力端子５２の電圧が閾値電圧Ｖ
　　　　より大きいときは、ＮＭＯＳＨＮ２トランジスタ７０及び７２は導通状態であり、かつ並列
接続状態となり、ＰＭＯＳ）ランジスタロ６及び６８は
遮断状態となる。そのため、出力端子５２の電圧が閾値
電圧Ｖ。ＨＮ２以上のときは、出力端子５２とアースと
の間の抵抗は小さくなるので出力信号のスルーレートも
太き（なり、高速の信号にも対応できる。出力端子５２
の電圧が閾値電圧ｖＴＨＮ２以下のときは、さらにＮＭ
ＯＳトランジスタ７０も遮断状態となり、ＮＭＯＳトラ
ンジスタ７２のみ導通状態となる。従って、出力端子５
２とアースとの間の抵抗が大きくなるのでスルーレート
が小さくなり、アンダーシュートを防止することができ
る。

第３図は第２図に示した実施例を詳細に説明するための
回路図である。同図において、第１及び第４の駆動回路
５８及び６４は夫々省略されており、入力端子５４及び
５６が直接ＭＯＳトランジスタ６６及び７２に接続され
ている。第２の駆動回路６０（第２図）は、破線部６１
に対応し、第３の駆動回路６２（第２図）は、破線部６
３に対応している。入力端子５４は、インバータ７４及
びＰＭＯＳトランジスタ７６に接続され、インバータ７
４の出力はＰＭＯＳトランジスタ７８に接続されている
。ＰＭＯＳトランジスタ７６及び７８は直列に接続され
、ＰＭＯ８）ランジスタフ８のソースは供給端子４２に
接続され、２つのＰＭＯＳトランジスタ７６及び７８の
接続点はＰＭＯＳトランジスタ６８のゲートに接続され
ている。

入力端子５６は、破線部６３に示す駆動回路のインバー
タ８０及びＮＭＯＳトランジスタ８２に接続され、イン
バータ８０の出力はＮＭＯＳトランジスタ８４に接続さ
れている。ＮＭＯＳトランジスタ８２及び８６は直列に
接続され、ＮＭＯＳトランジスタ８４のソースは接地さ
れ、２つのＮＭＯＳトランジスタ８２及び８４の接続点
はＮＭＯＳトランジスタ７０のゲートに接続されている
。ＰＭＯＳトランジスタ６８とＮＭＯＳトランジスタ７
０との接続点は出力端子５２に接続されている。

なお、第１及び第４の回路５８及び６４（第２図）は、
第１及び第２の入力端子５４及び５６の信号レベルが小
さいためＭＯＳ）ランジスタロ６及び７２が駆動できな
いときに用いられる増幅回路であり、信号レベルが十分
大きいときは用いられず、第３図のように第１及び第２
の入力端子５４及び５６からの信号を直接ＭＯＳトラン
ジスタ６６及び７２のゲートに接続してもよい。

まずＰＭＯＳトランジスタ側について説明する。

入力端子５４に印加される入力信号Ａｉｎの電圧がＨレ
ベルのとき、ＰＭＯＳトランジスタ６６及び７６は遮断
状態で、インバータ７４の出力はＬレベルであり、ＰＭ
ＯＳトランジスタ７８は導通状態で、ＰＭＯＳトランジ
スタ６８のゲートはＨレベルのためＰＭＯＳトランジス
タ６８は遮断状態となる。

次に、信号ＡｉｎがＬレベルのとき、ＰＭＯＳトランジ
スタ６６及び７６は導通状態で、インバータ７４の出力
はＨレベルであるからＰＭＯ３）ランジスタフ８は遮断
状態である。したがって、ＰＭＯＳトランジスタ６８の
ゲートには出力端子５２に出力される出力信号ＡＢｏｕ
ｔが印加されることになり、ＰＭＯ８）ランジスタロ６
及び６８の働きにより信号ＡＢｏｕｔが電源電圧レベル
（ＶＤＤ）に向かって立ち上がって行く。信号ＡＢｏｕ
ｔの電圧が（ｖＤＤ　　”ＴＨＰ２１）以上になればＰ
ＭＯＳトランジスタ６８は遮断状態となる。つまり、信
号ＡＢｏｕｔが低い電圧ときにはＰＭＯＳトランジスタ
６６及び６８が同時に導通状態となり信号ＡＢｏｕｔの
電圧を速く電源電圧レベル（ＶＤＤ）に向かって引きあ
げるように働くが、信号ＡＢｏｕｔの電圧が上がるに従
ってＰＭＯＳトランジスタ６８のゲート電圧も上がって
行くことからＰＭＯＳトランジスタ６８の駆動能力が徐
々に弱まり、信号ＡＢｏｕｔの電圧が（ｖＤＤ　　”Ｔ
ＨＰ２　Ｉ）以上になるとＰＭＯ８）ランジスタロ８は
完全に遮断状態となる。このときには、ＰＭＯＳトラン
ジスタ６６だけで信号ＡＢｏｕｔを電源電圧レベルに引
き上げており、ＰＭＯＳトランジスタ６６．６８の電流
駆動能力を夫々適当に設定すれば信号ＡＢ。

ｕｔの立上りを速度を速くでき、かつオーバーシュート
を軽減することができる。

次にＮＭＯＳトランジスタ側について説明する。

第２の入力端子５６に印加される入力信号ＢｉｎがＬレ
ベルのとき、ＮＭＯＳトランジスタ７２及び８２は遮断
状態で、インバータ８０の出力はＨレベルとなり、ＮＭ
ＯＳトランジスタ８４は導通状態で、ＮＭＯＳ）ランジ
スタフ０のゲートはＬレベルのためＮＭＯＳトランジス
タ７０は遮断状態となる。次に、信号ＢｉｎがＨレベル
のとき、ＮＭＯＳトランジスタ７２及び８２は導通状態
で、インバータ８Ｇの出力はＬレベルでありＮＭＯＳ）
ランジスタ８４は遮断状態である。従って、ＮＭＯＳト
ランジスタ７０のゲートには信号ＡＢｏｕｔが印加され
ることになり、すなわちＮＭＯＳ）ランジスタフ０及び
７２の働きにより信号ＡＢｏｕｔが基準電位に向かって
引き下げられ、ＮＭＯＳ）ランジスタフ０の閾値電圧ｖ
ｏＨＮ２以下になればＮＭＯＳトランジスタ７０が遮断
状態になる。つまり、信号ＡＢｏｕｔが高い電圧のとき
にはＮＭＯＳトランジスタ７ｏ及び７２が同時に導通状
態にあり信号ＡＢｏｕｔを速く基準電位に引き下げるよ
うに働くが、信号ＡＢｏｕｔの電圧が下がるに従ってＮ
ＭＯ８）ランジスタフ０のゲート電圧も下がることから
ＮＭＯ８）ランジスタフ０の駆動能力が徐々に弱まり、
信号ＡＢ。

ｕｔの電圧がＮＭＯ３）ランジスタフｏの閾値電圧ｖＴ
ＨＮ２以下になるとＮＭＯＳトランジスタ７゜は完全に
遮断状態になる。このときには、ＮＭＯＳトランジスタ
７２だけが信号ＡＢｏｕｔの電圧を基準電位に引き下げ
る働きをしており、ＮＭＯＳトランジスタ７２及び７０
の電流駆動能力を夫々適当に設定すれば出力信号のスル
ーレートを大きくし、かつアンダーシュートを防止する
ことが可能となる。もし、ＡｉｎとＢｉｎに同一信号を
入力するときはインバータ７４と８０はいずれか一つだ
けでよく、たとえば、Ａｉｎ又はＢｉｎを反転した信号
をＰＭＯＳトランジスタ７８及びＮＭＯ８）ランジスタ
８４のゲート入力信号とすればよい。

第４図は、本発明の第３の実施例の回路図を表す。第３
図に示す実施例の回路図と相違する点は破線部６１及び
６３の内部に夫々オアゲート８６とアンドゲート８８と
を用いたことであるが第３図に示す回路と同じ動作をす
る。

第５図は出力駆動トランジスタとしてバイポーラトラン
ジスタを使用した第４の実施例を示す図である。この回
路は電源電圧（ｖｏｏ）の供給端子４２と、入力端子５
４及び５６と、ＮＰＮ）ランジスタ９０．９２及び９４
と、ベース駆動回路９６と、駆動回路９８及び１００及
び出力端子５２とで構成される。

入力端子５４は、電源側の出力信号を駆動する駆動回路
９６に接続され、図のようにＮＰＮ）ランジスタ９０の
エミッタが出力端子５２に接続されている。

入力端子５６はベース駆動回路９８及び１００に接続さ
れ、それらの出力は夫々トランジスタ９２及び９４のベ
ースに接続される。ＮＰＮ）ランジスタ９２及び９４の
エミッタはそれぞれ接地され、２つのＮＰＮトランジス
タ９２及び９４のコレクタは共に出力端子５２に接続さ
れる。出力端子５２はベース駆動回路９８にも接続され
る。入力端子５６に印加される信号Ｂｉｎと出力端子５
２に出力される信号ＡＢｏｕｔとを入力信号とするベー
ス駆動回路９８によりＮＰＮトランジスタ９２のベース
電流が制御される。

第６図に第４の実施例のＢｔ−ＣＭＯ８による信号出力
回路の詳細な回路図を示す。この回路は、ＰＭＯ３）ラ
ンジスタ１０２ト、ＮＭｏ５トランジスタ１０４．１０
６及び１０８と、ＮＰＮ）ランジスタ９０．９２及び９
４と、ショットキーダイオード１１０．１１２及び１１
４と、抵抗１１６及び１１８電源電圧の供給端子４２と
、入力端子５４及び５６と、出力端子５２とで構成され
、図のように接続されている。

ＮＭＯＳトランジスタ１０６を介して出力端子５２に発
生する信号ＡＢｏｕｔでＮＰＮトランジスタ９２のベー
ス電流を制御しており、信号ＡＢｏｕｔがＮＰＮ　トラ
ンジスタ９２のベース・エミッタ電圧以下になればＮＰ
Ｎ）ランジスタ９２は遮断状態となり、信号ＡＢｏｕｔ
のアンダーシュートを防止することができる。

一方、信号ＡＢｏｕｔの電圧のＨレベル側も通常のＮＰ
Ｎトランジスタ９０を用いた駆動回路９６により駆動さ
れているので、もともとオーバーシュートが発生しにく
い構成となっているので第６図の回路にはオーバーシュ
ート対策は施されてない。

第７図は高電圧出力駆動トランジスタとしてＰＮＰトラ
ンジスタ１２０及び１２２を低電圧出力駆動トランジス
タとしてＮＰＮ）ランジスタ９２及び９４を用いた第５
の実施例の概略を示すブロック図である。

このブロック図はＰＮＰトランジスタ１２０及び１２２
と、ＮＰＮ　）ランジスタ９２及び９４と、ベース電流
制限用の抵抗１２４及び１２６と、ベース駆動回路９８
．　ＩＯｏ、　１２８及びＨＯと、供給端子４２と、入
力端子５４及び５６と、出力端子５２とで構成されてお
り、図のように接続されている。

駆動回路１３０は入力端子５４に印加される入力信号Ａ
ｉｎと出力信号ＡＢｏｕｔとを入力し、ＰＮＰトランジ
スタ１２２を駆動する回路であり、ＮＰＮトランジスタ
９２及び９４及び駆動回路９８及び１００は第４図と全
く同じものである。

信号ＡＢｏｕｔの電圧が低レベルにあり、信号Ａｉｎが
入力端子５４に印加された場合、ＰＮＰ　トランジスタ
１２０と１２２は共に導通状態になるが、信号ＡＢｏｕ
ｔが電源電圧に近づけば駆動回路１３０によりＰＮＰ　
）ランジスタ１２２は遮断状態となり、オーバーシュー
トが起こりにくい状況を実現することができる。

第８図はバイポーラ集積回路を用いた第６の実施例の回
路図である。この回路はＮＰＮ）ランジスタ１３２．１
３４及び１３６と、ショットキーＮＰＮトランジスタ１
３８．１４０．１４２及び１４４と、ショットキーバリ
アダイオード１４６．１４８及び＋５０と、抵抗１５２
、１５４．１５６．１５８．１６０．１６２及び１６４
と、電源電圧の供給端子４２と、入力端子５６及び出力
端子５２とで構成され、図のように接続されている。

入力端子５６に印加される信号ＢｉｎがＬレベルのとき
、ショットキーＮＰＮ）ランジスタ１３８とＮＰＮ）ラ
ンジスタ１３６は共に遮断状態となり、ショットキーＮ
ＰＮトランジスタ１４０及び１４２も共に遮断状態とな
る。信号ＢｉｎがＨレベルのとき、ショットキーＮＰＮ
トランジスタ１３８とＮＰＮトランジスタ１３６とは共
に導通状態となり、ショットキーＮＰＮトランジスタ１
４２　も導通状態となる。一方、ショットキーＮＰＮト
ランジスタ１３８のコレクタは出力端子５２に接続され
ており、信号ＡＢｏｕ　ｔの電圧が下がればショットキ
ーＮＰＮトランジスタ１４０は遮断状態となり、アンダ
ーシュートを防止することができる。

［発明の効果］以上、詳細に説明したように本発明によれば、供給端子
の電圧と入力端子の電圧とが互いに異なる論理レベルの
電圧のときは第１及び第２のトランジスタが導通状態と
なり、出力端子の電圧が所定の閾値電圧と供給端子の電
圧との間の電圧であるときは第２のトランジスタが遮断
状態となる簡単な回路構成で、動作速度を高速に保ちな
がら出力信号のアンダーシュート又はオーバーシュート
を防止することができる。

【図面の簡単な説明】

第１図は本発明による出力回路の実施例を示すブロック
図、第２図は第２の実施例を示すブロック図、第３図は
第２図に示す実施例の詳細な回路図、第４図は第３の実
施例を示すブロック図、第５図は第４の実施例を示すブ
ロック図、第６図は第５図に示す実施例の詳細な回路図
、第７図は第５の実施例におけるブロック図、第８図は
第５図に示す実施例の詳細な回路図、第９及び１ｏ図は
、従来例を示す回路図である。４０．５４．５６・・・・・・入力端子、６６．６８・
・・・・・ＰＭＯＳトランジスタ、７０．７２・・・・
・・ＮＭＯＳトランジスタ、５８．６０．６２．６４・
・・・・・駆動回路、４２−・・・・・供給端子、５２
・・・・・・出力端子。第１図二原灸人（５０４）シャープ株式会社第２図第６図第７図３０第９図第８図第１０図

Claims

【特許請求の範囲】

入力端子と、出力端子と、電源電圧又は基準電圧を供給
する供給端子と、一端が前記供給端子に接続され、他端
が前記出力端子に接続された第１及び第２のトランジス
タと、前記入力端子と前記第１のトランジスタとに接続
されており、前記供給端子の電圧と前記入力端子の電圧
とが互いに異なる論理レベルの電圧のときは前記第１の
トランジスタを導通状態とする第１の駆動回路と、前記
入力端子と前記出力端子と前記第２のトランジスタとに
接続されており、前記供給端子の電圧と前記入力端子の
電圧とが互いに異なる論理レベルの電圧のときは前記第
２のトランジスタを導通状態とし、前記出力端子の電圧
が所定の閾値電圧と前記供給端子の電圧との間の電圧で
あるときは前記第２のトランジスタを遮断状態とする第
２の駆動回路とを備えたことを特徴とする半導体出力回
路。