JPH05242674A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH05242674A JPH05242674A JP4078419A JP7841992A JPH05242674A JP H05242674 A JPH05242674 A JP H05242674A JP 4078419 A JP4078419 A JP 4078419A JP 7841992 A JP7841992 A JP 7841992A JP H05242674 A JPH05242674 A JP H05242674A
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- signal
- circuit
- mosfet
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
- H03K17/163—Soft switching
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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Abstract
(57)【要約】
【目的】 高集積化と出力ノイズの低減を実現した出力
回路、負荷容量に影響されないで出力ノイズを低減しつ
つ、動作の高速化を実現した出力回路を備えた半導体集
積回路装置を提供する。 【構成】 出力段を構成するハイレベルの出力信号を形
成する第１の出力素子とロウレベルの出力信号を形成す
る第２の出力素子を相補的にスイッチ制御する駆動信号
を形成する駆動段回路において、そのコンダクタンスが
時間的に徐々に増加するよう変化させるように制御す
る。 【効果】 駆動信号を形成する駆動段側でのコンダクタ
ンスのシーケンシュルな制御により、駆動信号の変化率
を緩やかに安定的に制御できるから、これに応じて緩や
かな出力電流の変化が可能となり、高集積化を図りつつ
負荷容量に影響されないで出力ノイズの低減と高速化が
可能になる。
回路、負荷容量に影響されないで出力ノイズを低減しつ
つ、動作の高速化を実現した出力回路を備えた半導体集
積回路装置を提供する。 【構成】 出力段を構成するハイレベルの出力信号を形
成する第１の出力素子とロウレベルの出力信号を形成す
る第２の出力素子を相補的にスイッチ制御する駆動信号
を形成する駆動段回路において、そのコンダクタンスが
時間的に徐々に増加するよう変化させるように制御す
る。 【効果】 駆動信号を形成する駆動段側でのコンダクタ
ンスのシーケンシュルな制御により、駆動信号の変化率
を緩やかに安定的に制御できるから、これに応じて緩や
かな出力電流の変化が可能となり、高集積化を図りつつ
負荷容量に影響されないで出力ノイズの低減と高速化が
可能になる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
に関し、例えば同時に動作状態とされる複数の出力回路
を備えて半導体記憶装置に利用して有効な技術に関す
る。
に関し、例えば同時に動作状態とされる複数の出力回路
を備えて半導体記憶装置に利用して有効な技術に関す
る。
【０００２】
【従来の技術】出力ノイズを低減する回路形式として、
図６に示すように２段階に分けてオン状態にされる２対
の出力ＭＯＳＦＥＴＱ１とＱ３、Ｑ２とＱ４を設け、遅
れてオン状態にされる出力ＭＯＳＦＥＴのゲートには信
号の立ち上がり又は立ち下がり変化だけを遅らせる遅延
回路を設ける。これにより、貫通電流を防止しつつ出力
ノイズを低減させるようにするものである。このような
出力回路を備えた半導体集積回路装置の例として、特開
平１−１２８２９１号公報がある。
図６に示すように２段階に分けてオン状態にされる２対
の出力ＭＯＳＦＥＴＱ１とＱ３、Ｑ２とＱ４を設け、遅
れてオン状態にされる出力ＭＯＳＦＥＴのゲートには信
号の立ち上がり又は立ち下がり変化だけを遅らせる遅延
回路を設ける。これにより、貫通電流を防止しつつ出力
ノイズを低減させるようにするものである。このような
出力回路を備えた半導体集積回路装置の例として、特開
平１−１２８２９１号公報がある。
【０００３】
【発明が解決しようとする課題】上記のような出力ノイ
ズの低減方式では、出力ＭＯＳＦＥＴがＱ１とＱ３及び
Ｑ２とＱ４のように分割させるために出力回路の占有面
積が増大する。すなわち、出力ＭＯＳＦＥＴＱ１〜Ｑ４
は、出力端子ＯＵＴに接続される比較的大きな負荷を駆
動するために、内部の論理回路を構成するＭＯＳＦＥＴ
に比べて比較的大きなサイズに形成する必要があり、そ
れが２つに分割されると、それに応じて素子間の分離の
ためのスペースの増加や、電源配線や入力信号線が２倍
に増加してしまうからである。
ズの低減方式では、出力ＭＯＳＦＥＴがＱ１とＱ３及び
Ｑ２とＱ４のように分割させるために出力回路の占有面
積が増大する。すなわち、出力ＭＯＳＦＥＴＱ１〜Ｑ４
は、出力端子ＯＵＴに接続される比較的大きな負荷を駆
動するために、内部の論理回路を構成するＭＯＳＦＥＴ
に比べて比較的大きなサイズに形成する必要があり、そ
れが２つに分割されると、それに応じて素子間の分離の
ためのスペースの増加や、電源配線や入力信号線が２倍
に増加してしまうからである。
【０００４】上記のような出力ノイズの低減回路では、
出力信号の立ち上がりと立ち下がりとが、半導体集積回
路装置が実装される実装基板における実際の負荷容量の
大小の影響を受け易い。なぜなら、２つの出力ＭＯＳＦ
ＥＴＱ１とＱ３又はＱ２とＱ４が時間差を以てオン状態
にされるが、オン状態にされる出力ＭＯＳＦＥＴのコン
ダクタンスと負荷容量との時定数によりその時々の出力
信号の立ち上がりと立ち下がりとが決まる。つまり、負
荷容量の小さな回路では、最初に活性化される出力ＭＯ
ＳＦＥＴのコンダクタンスを小さく形成しても出力信号
の立ち上がりと立ち下がりが速くなりリンギングが生じ
易くなり、負荷容量が大きい回路では相対的に出力信号
の立ち上がりと立ち下がりが遅くなり動作速度が遅くな
ってしまう。
出力信号の立ち上がりと立ち下がりとが、半導体集積回
路装置が実装される実装基板における実際の負荷容量の
大小の影響を受け易い。なぜなら、２つの出力ＭＯＳＦ
ＥＴＱ１とＱ３又はＱ２とＱ４が時間差を以てオン状態
にされるが、オン状態にされる出力ＭＯＳＦＥＴのコン
ダクタンスと負荷容量との時定数によりその時々の出力
信号の立ち上がりと立ち下がりとが決まる。つまり、負
荷容量の小さな回路では、最初に活性化される出力ＭＯ
ＳＦＥＴのコンダクタンスを小さく形成しても出力信号
の立ち上がりと立ち下がりが速くなりリンギングが生じ
易くなり、負荷容量が大きい回路では相対的に出力信号
の立ち上がりと立ち下がりが遅くなり動作速度が遅くな
ってしまう。
【０００５】この発明の目的は、高集積化と出力ノイズ
の低減を実現した出力回路を備えた半導体集積回路装置
を提供することにある。この発明の他の目的は、負荷容
量に影響されないで出力ノイズを低減しつつ、動作の高
速化を実現した出力回路を備えた半導体集積回路装置を
提供することにある。この発明の前記ならびにそのほか
の目的と新規な特徴は、本明細書の記述および添付図面
から明らかになるであろう。
の低減を実現した出力回路を備えた半導体集積回路装置
を提供することにある。この発明の他の目的は、負荷容
量に影響されないで出力ノイズを低減しつつ、動作の高
速化を実現した出力回路を備えた半導体集積回路装置を
提供することにある。この発明の前記ならびにそのほか
の目的と新規な特徴は、本明細書の記述および添付図面
から明らかになるであろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、ハイレベルの出力信号を形
成する第１の出力素子とロウレベルの出力信号を形成す
る第２の出力素子とが直列形態に接続されてなる出力段
回路の出力素子を相補的にスイッチ制御する駆動信号を
形成する駆動段回路において、そのコンダクタンスが時
間的に徐々に増加するよう変化させるように制御する。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、ハイレベルの出力信号を形
成する第１の出力素子とロウレベルの出力信号を形成す
る第２の出力素子とが直列形態に接続されてなる出力段
回路の出力素子を相補的にスイッチ制御する駆動信号を
形成する駆動段回路において、そのコンダクタンスが時
間的に徐々に増加するよう変化させるように制御する。
【０００７】
【作用】上記した手段によれば、駆動信号を形成する駆
動段側でのコンダクタンスのシーケンシャルな制御によ
り、駆動信号の変化率を緩やかに安定的に制御できるか
ら、これに応じて緩やかな出力電流の変化が可能とな
り、高集積化を図りつつ負荷容量に影響されないで出力
ノイズの低減と高速化が可能になる。
動段側でのコンダクタンスのシーケンシャルな制御によ
り、駆動信号の変化率を緩やかに安定的に制御できるか
ら、これに応じて緩やかな出力電流の変化が可能とな
り、高集積化を図りつつ負荷容量に影響されないで出力
ノイズの低減と高速化が可能になる。
【０００８】
【実施例】図１には、この発明に係る出力回路の一実施
例の回路図が示されている。同図の各回路素子は、公知
のＣＭＯＳ集積回路技術により、図示されない他の回路
とともに単結晶シリコンのような１個の半導体基板上に
おいて形成される。同図において、Ｐチャンネル型ＭＯ
ＳＦＥＴは、そのチャンネル部分（バックゲート部）に
矢印を付することによりＮチャンネル型ＭＯＳＦＥＴと
区別される。このことは、以下の他の図面においても同
様である。
例の回路図が示されている。同図の各回路素子は、公知
のＣＭＯＳ集積回路技術により、図示されない他の回路
とともに単結晶シリコンのような１個の半導体基板上に
おいて形成される。同図において、Ｐチャンネル型ＭＯ
ＳＦＥＴは、そのチャンネル部分（バックゲート部）に
矢印を付することによりＮチャンネル型ＭＯＳＦＥＴと
区別される。このことは、以下の他の図面においても同
様である。
【０００９】この実施例の出力回路は、特に制限されな
いが、３状態（トライステート）出力機能を持つように
される。図示しない内部の論理回路や記憶回路等で形成
された出力すべきデータＤＯは、ＣＭＯＳインバータ回
路Ｎ１を通してナンド（ＮＡＮＤ）ゲート回路Ｇ１の一
方の入力に供給される。また、ＣＭＯＳインバータ回路
Ｎ１の出力信号は、ＣＭＯＳインバータ回路Ｎ２を介し
てナンドゲート回路Ｇ２の一方の入力に供給される。こ
れらのナンドゲート回路Ｇ１とＧ２の他方の入力には、
出力回路を活性化させる出力イネーブル信号ＤＯＣが供
給される。
いが、３状態（トライステート）出力機能を持つように
される。図示しない内部の論理回路や記憶回路等で形成
された出力すべきデータＤＯは、ＣＭＯＳインバータ回
路Ｎ１を通してナンド（ＮＡＮＤ）ゲート回路Ｇ１の一
方の入力に供給される。また、ＣＭＯＳインバータ回路
Ｎ１の出力信号は、ＣＭＯＳインバータ回路Ｎ２を介し
てナンドゲート回路Ｇ２の一方の入力に供給される。こ
れらのナンドゲート回路Ｇ１とＧ２の他方の入力には、
出力回路を活性化させる出力イネーブル信号ＤＯＣが供
給される。
【００１０】ハイレベル側の出力信号を出力するＮチャ
ンネル型の出力ＭＯＳＦＥＴＱ８のドレインは電源電圧
ＶＣＣに接続され、ソースは出力端子ＯＵＴに接続され
る。この出力ＭＯＳＦＥＴＱ８と直列形態にロウレベル
側の出力信号を出力するＮチャンネル型の出力ＭＯＳＦ
ＥＴＱ７が設けられる。この出力ＭＯＳＦＥＴＱ７のド
レインは上記出力端子ＯＵＴに接続され、ソースは回路
の接地電位に接続される。
ンネル型の出力ＭＯＳＦＥＴＱ８のドレインは電源電圧
ＶＣＣに接続され、ソースは出力端子ＯＵＴに接続され
る。この出力ＭＯＳＦＥＴＱ８と直列形態にロウレベル
側の出力信号を出力するＮチャンネル型の出力ＭＯＳＦ
ＥＴＱ７が設けられる。この出力ＭＯＳＦＥＴＱ７のド
レインは上記出力端子ＯＵＴに接続され、ソースは回路
の接地電位に接続される。
【００１１】出力イネーブル信号ＤＯＣにより出力回路
が活性化されるときに、これらの出力ＭＯＳＦＥＴＱ７
とＱ８を出力すべきデータＤＯに応じて相補的にスイッ
チ制御する駆動段回路として次の回路が用いられる。こ
の実施例では、駆動段回路において、出力ＭＯＳＦＥＴ
Ｑ７とＱ８のゲートに供給される駆動信号を時間的に徐
々に変化させて、ロウレベル又はハイレベルの出力信号
が出力されるときのノイズを低減させるようにするもの
である。
が活性化されるときに、これらの出力ＭＯＳＦＥＴＱ７
とＱ８を出力すべきデータＤＯに応じて相補的にスイッ
チ制御する駆動段回路として次の回路が用いられる。こ
の実施例では、駆動段回路において、出力ＭＯＳＦＥＴ
Ｑ７とＱ８のゲートに供給される駆動信号を時間的に徐
々に変化させて、ロウレベル又はハイレベルの出力信号
が出力されるときのノイズを低減させるようにするもの
である。
【００１２】出力ＭＯＳＦＥＴＱ７のゲートには抵抗Ｒ
３が設けられる。この抵抗Ｒ３と出力ＭＯＳＦＥＴＱ７
のゲート容量により時定数回路が構成される。このよう
な時定数回路は、出力端子に接続される負荷に無関係に
一定である。このような出力負荷に無関係な時定数回路
に対して、時間の経過とともにコンダクタンスが徐々に
変化させられる駆動回路が設けられる。すなわち、上記
のようにロウレベル側の出力信号を形成する出力ＭＯＳ
ＦＥＴＱ７に対しては、ＣＭＯＳインバータ回路Ｎ５と
Ｎチャンネル型ＭＯＳＦＥＴＱ１とＰチャンネル型ＭＯ
ＳＦＥＴＱ２及びＱ３からなる駆動回路が設けられる。
３が設けられる。この抵抗Ｒ３と出力ＭＯＳＦＥＴＱ７
のゲート容量により時定数回路が構成される。このよう
な時定数回路は、出力端子に接続される負荷に無関係に
一定である。このような出力負荷に無関係な時定数回路
に対して、時間の経過とともにコンダクタンスが徐々に
変化させられる駆動回路が設けられる。すなわち、上記
のようにロウレベル側の出力信号を形成する出力ＭＯＳ
ＦＥＴＱ７に対しては、ＣＭＯＳインバータ回路Ｎ５と
Ｎチャンネル型ＭＯＳＦＥＴＱ１とＰチャンネル型ＭＯ
ＳＦＥＴＱ２及びＱ３からなる駆動回路が設けられる。
【００１３】上記ＭＯＳＦＥＴＱ１〜Ｑ３は、一種のイ
ンバータ回路であるが、駆動段での貫通電流及び出力段
の貫通電流を低減させるために次のような工夫が成され
ている。すなわち、Ｎチャンネル型ＭＯＳＦＥＴＱ１の
ゲートには、データＤＯが直接入力される。これによ
り、データＤＯがロウレベルになると直ちにＮチャンネ
ル型ＭＯＳＦＥＴＱ１をオフ状態にできる。データＤＯ
がロウレベルにされると、ＣＭＯＳインバータ回路Ｎ１
の出力信号がハイレベルとなり、出力イネーブル信号Ｄ
ＯＣがハイレベルの出力状態では、ナンドゲート回路Ｇ
１の出力信号ＶＢがロウレベルとなってＣＭＯＳインバ
ータ回路Ｎ５のＰチャンネル型ＭＯＳＦＥＴがオン状態
なる。このようにＣＭＯＳインバータ回路Ｎ５のＰチャ
ンネル型ＭＯＳＦＥＴがオン状態なるときには、既にＮ
チャンネル型ＭＯＳＦＥＴＱ１をオフ状態にすることが
できるから、ＣＭＯＳインバータ回路Ｎ５のＰチャンネ
ル型ＭＯＳＦＥＴと上記Ｎチャンネル型ＭＯＳＦＥＴＱ
１を通して直流電流が消費されることなはい。
ンバータ回路であるが、駆動段での貫通電流及び出力段
の貫通電流を低減させるために次のような工夫が成され
ている。すなわち、Ｎチャンネル型ＭＯＳＦＥＴＱ１の
ゲートには、データＤＯが直接入力される。これによ
り、データＤＯがロウレベルになると直ちにＮチャンネ
ル型ＭＯＳＦＥＴＱ１をオフ状態にできる。データＤＯ
がロウレベルにされると、ＣＭＯＳインバータ回路Ｎ１
の出力信号がハイレベルとなり、出力イネーブル信号Ｄ
ＯＣがハイレベルの出力状態では、ナンドゲート回路Ｇ
１の出力信号ＶＢがロウレベルとなってＣＭＯＳインバ
ータ回路Ｎ５のＰチャンネル型ＭＯＳＦＥＴがオン状態
なる。このようにＣＭＯＳインバータ回路Ｎ５のＰチャ
ンネル型ＭＯＳＦＥＴがオン状態なるときには、既にＮ
チャンネル型ＭＯＳＦＥＴＱ１をオフ状態にすることが
できるから、ＣＭＯＳインバータ回路Ｎ５のＰチャンネ
ル型ＭＯＳＦＥＴと上記Ｎチャンネル型ＭＯＳＦＥＴＱ
１を通して直流電流が消費されることなはい。
【００１４】上記ナンドゲート回路Ｇ１の出力信号ＶＢ
は、動作電圧ＶＣＣが抵抗Ｒ１を介して供給されること
により、ロウレベルからハイレベルへの立ち上がりが遅
くされたＣＭＯＳインバータ回路Ｎ３に入力される。こ
のＣＭＯＳインバータ回路Ｎ３の出力端子には、遅延用
のキャパシタＣ１が設けられる。これにより、ＣＭＯＳ
インバータ回路Ｎ３においては、入力信号ＶＢがハイレ
ベルからロウレベルに変化することに応じて出力信号が
ロウレベルからハイレベルに変化するとき、抵抗Ｒ１と
Ｐチャンネル型ＭＯＳＦＥＴ及びキャパシタＣ１により
立ち上がりが遅くされる。このようにして遅延された信
号は、ＣＭＯＳインバータ回路Ｎ４を介してＰチャンネ
ル型ＭＯＳＦＥＴＱ３のゲートに供給される。このＭＯ
ＳＦＥＴＱ３と直列に設けられるＰチャンネル型ＭＯＳ
ＦＥＴＱ２のゲートには、上記ナンドゲート回路Ｇ１の
出力信号ＶＢが直接に入力されている。それ故、ナンド
ゲート回路Ｇ１の出力信号ＶＢがロウレベルに変化する
ことに応じて、Ｐチャンネル型ＭＯＳＦＥＴＱ２はオン
状態にされているが、上記のような遅延回路を通した遅
延信号ＶＣ２が遅れてロウレベルに変化する結果、遅れ
てＰチャンネル型ＭＯＳＦＥＴＱ３がオン状態にされ
る。
は、動作電圧ＶＣＣが抵抗Ｒ１を介して供給されること
により、ロウレベルからハイレベルへの立ち上がりが遅
くされたＣＭＯＳインバータ回路Ｎ３に入力される。こ
のＣＭＯＳインバータ回路Ｎ３の出力端子には、遅延用
のキャパシタＣ１が設けられる。これにより、ＣＭＯＳ
インバータ回路Ｎ３においては、入力信号ＶＢがハイレ
ベルからロウレベルに変化することに応じて出力信号が
ロウレベルからハイレベルに変化するとき、抵抗Ｒ１と
Ｐチャンネル型ＭＯＳＦＥＴ及びキャパシタＣ１により
立ち上がりが遅くされる。このようにして遅延された信
号は、ＣＭＯＳインバータ回路Ｎ４を介してＰチャンネ
ル型ＭＯＳＦＥＴＱ３のゲートに供給される。このＭＯ
ＳＦＥＴＱ３と直列に設けられるＰチャンネル型ＭＯＳ
ＦＥＴＱ２のゲートには、上記ナンドゲート回路Ｇ１の
出力信号ＶＢが直接に入力されている。それ故、ナンド
ゲート回路Ｇ１の出力信号ＶＢがロウレベルに変化する
ことに応じて、Ｐチャンネル型ＭＯＳＦＥＴＱ２はオン
状態にされているが、上記のような遅延回路を通した遅
延信号ＶＣ２が遅れてロウレベルに変化する結果、遅れ
てＰチャンネル型ＭＯＳＦＥＴＱ３がオン状態にされ
る。
【００１５】この結果、出力ＭＯＳＦＥＴＱ７がオン状
態にされるときには、第１段階ではＣＭＯＳインバータ
回路Ｎ５の小さなコンダクタンスしか持たないＰチャン
ネル型ＭＯＳＦＥＴと抵抗Ｒ３及びゲート容量からなる
比較的大きな時定数回路により、ゲート電圧ＶＥが徐々
にしか上昇しないようにされる。そして、上記遅延回路
の遅延時間経過すると、Ｐチャンネル型ＭＯＳＦＥＴＱ
３がオン状態にされることに応じて、Ｐチャンネル型Ｍ
ＯＳＦＥＴＱ２とＱ３の合成コンダクタンスがＣＭＯＳ
インバータ回路Ｎ５のＰチャンネル型ＭＯＳＦＥＴに加
わってゲート電圧ＶＥを速く立ち上げる。
態にされるときには、第１段階ではＣＭＯＳインバータ
回路Ｎ５の小さなコンダクタンスしか持たないＰチャン
ネル型ＭＯＳＦＥＴと抵抗Ｒ３及びゲート容量からなる
比較的大きな時定数回路により、ゲート電圧ＶＥが徐々
にしか上昇しないようにされる。そして、上記遅延回路
の遅延時間経過すると、Ｐチャンネル型ＭＯＳＦＥＴＱ
３がオン状態にされることに応じて、Ｐチャンネル型Ｍ
ＯＳＦＥＴＱ２とＱ３の合成コンダクタンスがＣＭＯＳ
インバータ回路Ｎ５のＰチャンネル型ＭＯＳＦＥＴに加
わってゲート電圧ＶＥを速く立ち上げる。
【００１６】ハイレベル側の出力信号を出力する出力Ｍ
ＯＳＦＥＴＱ８のゲートにも上記同様に抵抗Ｒ４が設け
られる。この抵抗Ｒ４と出力ＭＯＳＦＥＴＱ８のゲート
容量により時定数回路が構成される。このような時定数
回路は、出力端子に接続される負荷に無関係に一定であ
る。このような出力負荷に無関係な時定数回路に対し
て、上記同様に時間の経過とともにコンダクタンスが徐
々に変化させられる駆動回路が設けられる。すなわち、
上記のようにハイレベル側の出力信号を形成する出力Ｍ
ＯＳＦＥＴＱ８に対しても、ＣＭＯＳインバータ回路Ｎ
８とＮチャンネル型ＭＯＳＦＥＴＱ４とＰチャンネル型
ＭＯＳＦＥＴＱ５及びＱ６からなる駆動回路が設けられ
る。
ＯＳＦＥＴＱ８のゲートにも上記同様に抵抗Ｒ４が設け
られる。この抵抗Ｒ４と出力ＭＯＳＦＥＴＱ８のゲート
容量により時定数回路が構成される。このような時定数
回路は、出力端子に接続される負荷に無関係に一定であ
る。このような出力負荷に無関係な時定数回路に対し
て、上記同様に時間の経過とともにコンダクタンスが徐
々に変化させられる駆動回路が設けられる。すなわち、
上記のようにハイレベル側の出力信号を形成する出力Ｍ
ＯＳＦＥＴＱ８に対しても、ＣＭＯＳインバータ回路Ｎ
８とＮチャンネル型ＭＯＳＦＥＴＱ４とＰチャンネル型
ＭＯＳＦＥＴＱ５及びＱ６からなる駆動回路が設けられ
る。
【００１７】上記ＭＯＳＦＥＴＱ４〜Ｑ６は、一種のイ
ンバータ回路であるが、駆動段での貫通電流及び出力段
の貫通電流を低減させるために次のような工夫が成され
ている。すなわち、Ｎチャンネル型ＭＯＳＦＥＴＱ４の
ゲートには、データＤＯを受けるＣＭＯＳインバータ回
路Ｎ１の出力信号が直接入力される。これにより、デー
タＤＯのハイレベルへの変化に応じてロウレベルにされ
る信号信号により直ちにＮチャンネル型ＭＯＳＦＥＴＱ
４がオフ状態にされる。ＣＭＯＳインバータ回路Ｎ１の
出力信号のハイレベルに応じてＣＭＯＳインバータ回路
Ｎ２の出力信号がロウレベルにされると、出力イネーブ
ル信号ＤＯＣがハイレベルの出力状態では、ナンドゲー
ト回路Ｇ２の出力信号ＶＡがロウレベルとなってＣＭＯ
Ｓインバータ回路Ｎ８のＰチャンネル型ＭＯＳＦＥＴが
オン状態なる。このようにＣＭＯＳインバータ回路Ｎ８
のＰチャンネル型ＭＯＳＦＥＴがオン状態なるときに
は、上記のように既にＮチャンネル型ＭＯＳＦＥＴＱ４
をオフ状態にすることができるから、ＣＭＯＳインバー
タ回路Ｎ８のＰチャンネル型ＭＯＳＦＥＴと上記Ｎチャ
ンネル型ＭＯＳＦＥＴＱ４を通して直流電流が消費され
ることなはい。
ンバータ回路であるが、駆動段での貫通電流及び出力段
の貫通電流を低減させるために次のような工夫が成され
ている。すなわち、Ｎチャンネル型ＭＯＳＦＥＴＱ４の
ゲートには、データＤＯを受けるＣＭＯＳインバータ回
路Ｎ１の出力信号が直接入力される。これにより、デー
タＤＯのハイレベルへの変化に応じてロウレベルにされ
る信号信号により直ちにＮチャンネル型ＭＯＳＦＥＴＱ
４がオフ状態にされる。ＣＭＯＳインバータ回路Ｎ１の
出力信号のハイレベルに応じてＣＭＯＳインバータ回路
Ｎ２の出力信号がロウレベルにされると、出力イネーブ
ル信号ＤＯＣがハイレベルの出力状態では、ナンドゲー
ト回路Ｇ２の出力信号ＶＡがロウレベルとなってＣＭＯ
Ｓインバータ回路Ｎ８のＰチャンネル型ＭＯＳＦＥＴが
オン状態なる。このようにＣＭＯＳインバータ回路Ｎ８
のＰチャンネル型ＭＯＳＦＥＴがオン状態なるときに
は、上記のように既にＮチャンネル型ＭＯＳＦＥＴＱ４
をオフ状態にすることができるから、ＣＭＯＳインバー
タ回路Ｎ８のＰチャンネル型ＭＯＳＦＥＴと上記Ｎチャ
ンネル型ＭＯＳＦＥＴＱ４を通して直流電流が消費され
ることなはい。
【００１８】上記ナンドゲート回路Ｇ２の出力信号ＶＡ
は、動作電圧ＶＣＣが抵抗Ｒ２を介して供給されること
により、ロウレベルからハイレベルへの立ち上がりが遅
くされたＣＭＯＳインバータ回路Ｎ６に入力される。こ
のＣＭＯＳインバータ回路Ｎ６の出力端子には、遅延用
のキャパシタＣ２が設けられる。これにより、ＣＭＯＳ
インバータ回路Ｎ６においては、入力信号ＶＡがハイレ
ベルからロウレベルに変化することに応じて出力信号が
ロウレベルからハイレベルに変化するとき、抵抗Ｒ２と
Ｐチャンネル型ＭＯＳＦＥＴ及びキャパシタＣ２により
立ち上がりが遅くされる。このようにして遅延された信
号は、ＣＭＯＳインバータ回路Ｎ７を介してＰチャンネ
ル型ＭＯＳＦＥＴＱ６のゲートに供給される。このＭＯ
ＳＦＥＴＱ６と直列に設けられるＰチャンネル型ＭＯＳ
ＦＥＴＱ５のゲートには、上記ナンドゲート回路Ｇ２の
出力信号ＶＡが直接に入力されている。それ故、ナンド
ゲート回路Ｇ２の出力信号ＶＡがロウレベルに変化する
ことに応じて、Ｐチャンネル型ＭＯＳＦＥＴＱ５はオン
状態にされているが、上記のような遅延回路を通した遅
延信号ＶＣ１が遅れてロウレベルに変化する結果、遅れ
てＰチャンネル型ＭＯＳＦＥＴＱ６がオン状態にされ
る。
は、動作電圧ＶＣＣが抵抗Ｒ２を介して供給されること
により、ロウレベルからハイレベルへの立ち上がりが遅
くされたＣＭＯＳインバータ回路Ｎ６に入力される。こ
のＣＭＯＳインバータ回路Ｎ６の出力端子には、遅延用
のキャパシタＣ２が設けられる。これにより、ＣＭＯＳ
インバータ回路Ｎ６においては、入力信号ＶＡがハイレ
ベルからロウレベルに変化することに応じて出力信号が
ロウレベルからハイレベルに変化するとき、抵抗Ｒ２と
Ｐチャンネル型ＭＯＳＦＥＴ及びキャパシタＣ２により
立ち上がりが遅くされる。このようにして遅延された信
号は、ＣＭＯＳインバータ回路Ｎ７を介してＰチャンネ
ル型ＭＯＳＦＥＴＱ６のゲートに供給される。このＭＯ
ＳＦＥＴＱ６と直列に設けられるＰチャンネル型ＭＯＳ
ＦＥＴＱ５のゲートには、上記ナンドゲート回路Ｇ２の
出力信号ＶＡが直接に入力されている。それ故、ナンド
ゲート回路Ｇ２の出力信号ＶＡがロウレベルに変化する
ことに応じて、Ｐチャンネル型ＭＯＳＦＥＴＱ５はオン
状態にされているが、上記のような遅延回路を通した遅
延信号ＶＣ１が遅れてロウレベルに変化する結果、遅れ
てＰチャンネル型ＭＯＳＦＥＴＱ６がオン状態にされ
る。
【００１９】この結果、出力ＭＯＳＦＥＴＱ８がオン状
態にされるときには、第１段階ではＣＭＯＳインバータ
回路Ｎ８の小さなコンダクタンスしか持たないＰチャン
ネル型ＭＯＳＦＥＴと抵抗Ｒ４及びゲート容量からなる
比較的大きな時定数回路により、ゲート電圧ＶＤが徐々
にしか上昇しないようにされる。そして、上記遅延回路
の遅延時間経過すると、Ｐチャンネル型ＭＯＳＦＥＴＱ
６がオン状態にされることに応じて、Ｐチャンネル型Ｍ
ＯＳＦＥＴＱ５とＱ６の合成コンダクタンスがＣＭＯＳ
インバータ回路Ｎ８のＰチャンネル型ＭＯＳＦＥＴに加
わってゲート電圧ＶＤを速く立ち上げる。
態にされるときには、第１段階ではＣＭＯＳインバータ
回路Ｎ８の小さなコンダクタンスしか持たないＰチャン
ネル型ＭＯＳＦＥＴと抵抗Ｒ４及びゲート容量からなる
比較的大きな時定数回路により、ゲート電圧ＶＤが徐々
にしか上昇しないようにされる。そして、上記遅延回路
の遅延時間経過すると、Ｐチャンネル型ＭＯＳＦＥＴＱ
６がオン状態にされることに応じて、Ｐチャンネル型Ｍ
ＯＳＦＥＴＱ５とＱ６の合成コンダクタンスがＣＭＯＳ
インバータ回路Ｎ８のＰチャンネル型ＭＯＳＦＥＴに加
わってゲート電圧ＶＤを速く立ち上げる。
【００２０】上記のように出力ＭＯＳＦＥＴＱ８がオン
状態にされるときには、これに先立って出力ＭＯＳＦＥ
ＴＱ７はオフ状態にされる。上記のようなデータＤＯの
ハイレベルにより、駆動段のＭＯＳＦＥＴＱ１がオン状
態なって出力ＭＯＳＦＥＴＱ７のゲート電圧ＶＥをより
早い段階でロウレベルに引き抜くようにする。また、ゲ
ート回路Ｇ１の出力信号ＶＢのロウレベルへの変化に応
じて早いタイミングでＰチャンネル型ＭＯＳＦＥＴＱ２
がオフ状態にされる。それ故、上記のような遅延回路に
より遅くまでＰチャンネル型ＭＯＳＦＥＴＱ３がオン状
態にされていても、これらの直列回路での電流供給が遮
断されるから駆動電圧ＶＥの立ち下がりを速くするとと
もに、ＭＯＳＦＥＴＱ１〜Ｑ３での貫通電流やＭＯＳＦ
ＥＴＱ２，Ｑ３とＣＭＯＳインバータ回路Ｎ５のＮチャ
ンネル型ＭＯＳＦＥＴとの間での貫通電流を小さくする
ことができる。
状態にされるときには、これに先立って出力ＭＯＳＦＥ
ＴＱ７はオフ状態にされる。上記のようなデータＤＯの
ハイレベルにより、駆動段のＭＯＳＦＥＴＱ１がオン状
態なって出力ＭＯＳＦＥＴＱ７のゲート電圧ＶＥをより
早い段階でロウレベルに引き抜くようにする。また、ゲ
ート回路Ｇ１の出力信号ＶＢのロウレベルへの変化に応
じて早いタイミングでＰチャンネル型ＭＯＳＦＥＴＱ２
がオフ状態にされる。それ故、上記のような遅延回路に
より遅くまでＰチャンネル型ＭＯＳＦＥＴＱ３がオン状
態にされていても、これらの直列回路での電流供給が遮
断されるから駆動電圧ＶＥの立ち下がりを速くするとと
もに、ＭＯＳＦＥＴＱ１〜Ｑ３での貫通電流やＭＯＳＦ
ＥＴＱ２，Ｑ３とＣＭＯＳインバータ回路Ｎ５のＮチャ
ンネル型ＭＯＳＦＥＴとの間での貫通電流を小さくする
ことができる。
【００２１】同様に、出力ＭＯＳＦＥＴＱ７がオフ状態
からオン状態に切り換えられるときにおいて、上記出力
ＭＯＳＦＥＴＱ８はオフ状態にされる。このとき、上記
のようなデータＤＯのロウレベルを受けるＣＭＯＳイン
バータ回路Ｎ１の出力信号のハイレベルにより、駆動段
のＭＯＳＦＥＴＱ４がオン状態なって出力ＭＯＳＦＥＴ
Ｑ８のゲート電圧ＶＤを比較的早い段階でロウレベルに
引き抜くようにする。また、ゲート回路Ｇ２の出力信号
ＶＡのロウレベルへの変化に応じて早いタイミングでＰ
チャンネル型ＭＯＳＦＥＴＱ５がオフ状態にされる。そ
れ故、上記のような遅延回路により遅くまでＰチャンネ
ル型ＭＯＳＦＥＴＱ６がオン状態にされていても、これ
らの直列回路での電流供給が遮断されるから駆動電圧Ｖ
Ｄの立ち下がりを速くするとともに、ＭＯＳＦＥＴＱ４
〜Ｑ６での貫通電流やＭＯＳＦＥＴＱ５，Ｑ６とＣＭＯ
Ｓインバータ回路Ｎ８のＮチャンネル型ＭＯＳＦＥＴと
の間での貫通電流を小さくすることができる。
からオン状態に切り換えられるときにおいて、上記出力
ＭＯＳＦＥＴＱ８はオフ状態にされる。このとき、上記
のようなデータＤＯのロウレベルを受けるＣＭＯＳイン
バータ回路Ｎ１の出力信号のハイレベルにより、駆動段
のＭＯＳＦＥＴＱ４がオン状態なって出力ＭＯＳＦＥＴ
Ｑ８のゲート電圧ＶＤを比較的早い段階でロウレベルに
引き抜くようにする。また、ゲート回路Ｇ２の出力信号
ＶＡのロウレベルへの変化に応じて早いタイミングでＰ
チャンネル型ＭＯＳＦＥＴＱ５がオフ状態にされる。そ
れ故、上記のような遅延回路により遅くまでＰチャンネ
ル型ＭＯＳＦＥＴＱ６がオン状態にされていても、これ
らの直列回路での電流供給が遮断されるから駆動電圧Ｖ
Ｄの立ち下がりを速くするとともに、ＭＯＳＦＥＴＱ４
〜Ｑ６での貫通電流やＭＯＳＦＥＴＱ５，Ｑ６とＣＭＯ
Ｓインバータ回路Ｎ８のＮチャンネル型ＭＯＳＦＥＴと
の間での貫通電流を小さくすることができる。
【００２２】この実施例では、ハイレベルの出力信号を
形成する出力ＭＯＳＦＥＴＱ８のゲートとソースとの間
には、Ｎチャンネル型ＭＯＳＦＥＴＱ９が設けられる。
このＭＯＳＦＥＴＱ９のゲートには、回路の接地電位が
定常的に供給される。それ故、このＭＯＳＦＥＴＱ９は
定常的にはオフ状態にされている。出力ＭＯＳＦＥＴＱ
７がオン状態にされるときに出力信号にアンダーシュー
トが発生すると、出力端子ＯＵＴの電位が負電位にされ
る。このような負電位がＭＯＳＦＥＴＱ８のしきい値電
圧以上に絶対値的に大きな電圧であると、オフ状態に維
持されるべき出力ＭＯＳＦＥＴＱ８が不所望にオン状態
なって、電源線や出力端子ＯＵＴにノイズを発生させる
ように作用する。しかし、このときには、ＭＯＳＦＥＴ
Ｑ９が上記のようなアンダーシュートに応じてオン状態
となり、出力ＭＯＳＦＥＴＱ８のゲートとソースとを短
絡して出力ＭＯＳＦＥＴＱ８をオフ状態に維持させる。
形成する出力ＭＯＳＦＥＴＱ８のゲートとソースとの間
には、Ｎチャンネル型ＭＯＳＦＥＴＱ９が設けられる。
このＭＯＳＦＥＴＱ９のゲートには、回路の接地電位が
定常的に供給される。それ故、このＭＯＳＦＥＴＱ９は
定常的にはオフ状態にされている。出力ＭＯＳＦＥＴＱ
７がオン状態にされるときに出力信号にアンダーシュー
トが発生すると、出力端子ＯＵＴの電位が負電位にされ
る。このような負電位がＭＯＳＦＥＴＱ８のしきい値電
圧以上に絶対値的に大きな電圧であると、オフ状態に維
持されるべき出力ＭＯＳＦＥＴＱ８が不所望にオン状態
なって、電源線や出力端子ＯＵＴにノイズを発生させる
ように作用する。しかし、このときには、ＭＯＳＦＥＴ
Ｑ９が上記のようなアンダーシュートに応じてオン状態
となり、出力ＭＯＳＦＥＴＱ８のゲートとソースとを短
絡して出力ＭＯＳＦＥＴＱ８をオフ状態に維持させる。
【００２３】図２には、この発明に係る出力回路の他の
一実施例の回路図が示されている。この実施例では、デ
ータＤＯが所定のタイミング信号に同期して出力される
回路に好適である。すなわち、データＤＯが内部のクロ
ックパルスのような適当なタイミング信号に同期して出
力される場合、このタイミング信号を適当に遅延させ
て、それとデータＤＯとの論理を採ることにより、前記
図１の実施例において遅延回路により形成された遅延信
号ＶＣ１とＶＣ２と等価な信号を得ることができる。こ
のようにして、形成されたタイミング信号ＴＣ１とＴＣ
２は、Ｐチャンネル型ＭＯＳＦＥＴＱ６とＱ３のゲート
にそれぞれ供給される。この構成では、出力回路が複数
からなるとき、図１の実施例のように個々の出力回路に
おいて遅延回路を設けることなく、共通のタイミング発
生回路を用い、それに各回路の出力データＤＯとの論理
を採るゲート回路を組み合わせるというような簡単な回
路により構成できるものとなる。
一実施例の回路図が示されている。この実施例では、デ
ータＤＯが所定のタイミング信号に同期して出力される
回路に好適である。すなわち、データＤＯが内部のクロ
ックパルスのような適当なタイミング信号に同期して出
力される場合、このタイミング信号を適当に遅延させ
て、それとデータＤＯとの論理を採ることにより、前記
図１の実施例において遅延回路により形成された遅延信
号ＶＣ１とＶＣ２と等価な信号を得ることができる。こ
のようにして、形成されたタイミング信号ＴＣ１とＴＣ
２は、Ｐチャンネル型ＭＯＳＦＥＴＱ６とＱ３のゲート
にそれぞれ供給される。この構成では、出力回路が複数
からなるとき、図１の実施例のように個々の出力回路に
おいて遅延回路を設けることなく、共通のタイミング発
生回路を用い、それに各回路の出力データＤＯとの論理
を採るゲート回路を組み合わせるというような簡単な回
路により構成できるものとなる。
【００２４】図３には、この発明に係る出力回路の他の
一実施例の回路図が示されている。この実施例では、Ｃ
ＭＯＳインバータ回路Ｎ５とともに出力ＭＯＳＦＥＴＱ
７の駆動信号ＶＥを形成するＰチャンネル型ＭＯＳＦＥ
Ｔが１つにより構成される。すなわち、出力ＭＯＳＦＥ
ＴＱ７に対する駆動段のコンダクタンスを遅れて大きく
させるＰチャンネル型ＭＯＳＦＥＴＱ２を、ＣＭＯＳイ
ンバータ回路Ｎ５のＰチャンネル型ＭＯＳＦＥＴに対し
て遅れてオン状態にさせるために、ナンドゲート回路Ｇ
５が設けられる。このナンドゲート回路Ｇ５の入力に
は、入力信号ＶＢの遅延信号ＴＧ２とノアゲート回路Ｇ
３の出力信号が供給される。すなわち、この実施例で
は、ロウレベルをアクティブレベルとする出力イネーブ
ル信号ＤＯＣＢによりノアゲート回路Ｇ３が制御され
る。このノアゲート回路Ｇ３を通してデータＤＯが取り
込まれる。このノアゲート回路Ｇ３の出力信号は、イン
バータ回路Ｎ９を介して上記入力信号ＶＢとしてＣＭＯ
Ｓインバータ回路Ｎ５に入力される。
一実施例の回路図が示されている。この実施例では、Ｃ
ＭＯＳインバータ回路Ｎ５とともに出力ＭＯＳＦＥＴＱ
７の駆動信号ＶＥを形成するＰチャンネル型ＭＯＳＦＥ
Ｔが１つにより構成される。すなわち、出力ＭＯＳＦＥ
ＴＱ７に対する駆動段のコンダクタンスを遅れて大きく
させるＰチャンネル型ＭＯＳＦＥＴＱ２を、ＣＭＯＳイ
ンバータ回路Ｎ５のＰチャンネル型ＭＯＳＦＥＴに対し
て遅れてオン状態にさせるために、ナンドゲート回路Ｇ
５が設けられる。このナンドゲート回路Ｇ５の入力に
は、入力信号ＶＢの遅延信号ＴＧ２とノアゲート回路Ｇ
３の出力信号が供給される。すなわち、この実施例で
は、ロウレベルをアクティブレベルとする出力イネーブ
ル信号ＤＯＣＢによりノアゲート回路Ｇ３が制御され
る。このノアゲート回路Ｇ３を通してデータＤＯが取り
込まれる。このノアゲート回路Ｇ３の出力信号は、イン
バータ回路Ｎ９を介して上記入力信号ＶＢとしてＣＭＯ
Ｓインバータ回路Ｎ５に入力される。
【００２５】ＣＭＯＳインバータ回路Ｎ８とともに出力
ＭＯＳＦＥＴＱ８の駆動信号ＶＤを形成するＰチャンネ
ル型ＭＯＳＦＥＴも１つにより構成される。すなわち、
出力ＭＯＳＦＥＴＱ８に対する駆動段のコンダクタンス
を遅れて大きくさせるＰチャンネル型ＭＯＳＦＥＴＱ５
を、ＣＭＯＳインバータ回路Ｎ８のＰチャンネル型ＭＯ
ＳＦＥＴに対して遅れてオン状態にさせるために、ナン
ドゲート回路Ｇ６が設けられる。このナンドゲート回路
Ｇ６の入力には、入力信号ＶＡの遅延信号ＴＧ１とノア
ゲート回路Ｇ４の出力信号が供給される。すなわち、こ
の実施例では、ロウレベルをアクティブレベルとする出
力イネーブル信号ＤＯＣＢによりノアゲート回路Ｇ４が
制御される。このノアゲート回路Ｇ４を通してロウレベ
ルをアクティブレベルとするデータＤＯＢが取り込まれ
る。このノアゲート回路Ｇ４の出力信号は、インバータ
回路Ｎ１０を介して上記入力信号ＶＡとしてＣＭＯＳイ
ンバータ回路Ｎ５に入力される。
ＭＯＳＦＥＴＱ８の駆動信号ＶＤを形成するＰチャンネ
ル型ＭＯＳＦＥＴも１つにより構成される。すなわち、
出力ＭＯＳＦＥＴＱ８に対する駆動段のコンダクタンス
を遅れて大きくさせるＰチャンネル型ＭＯＳＦＥＴＱ５
を、ＣＭＯＳインバータ回路Ｎ８のＰチャンネル型ＭＯ
ＳＦＥＴに対して遅れてオン状態にさせるために、ナン
ドゲート回路Ｇ６が設けられる。このナンドゲート回路
Ｇ６の入力には、入力信号ＶＡの遅延信号ＴＧ１とノア
ゲート回路Ｇ４の出力信号が供給される。すなわち、こ
の実施例では、ロウレベルをアクティブレベルとする出
力イネーブル信号ＤＯＣＢによりノアゲート回路Ｇ４が
制御される。このノアゲート回路Ｇ４を通してロウレベ
ルをアクティブレベルとするデータＤＯＢが取り込まれ
る。このノアゲート回路Ｇ４の出力信号は、インバータ
回路Ｎ１０を介して上記入力信号ＶＡとしてＣＭＯＳイ
ンバータ回路Ｎ５に入力される。
【００２６】この回路の動作も、基本的に図１の実施例
と同様である。ただし、上記のように１つのＰチャンネ
ル型ＭＯＳＦＥＴにより、駆動段のコンダクタンスを遅
れて大きくするようにするため、上記のような遅延回路
ＤＬＹとナンドゲート回路Ｇ５ＰＧ６が用いられる。な
お、３状態出力機能を実現するためのゲート回路の構成
は、上記のようなノアゲート回路を用いるもの他、ナン
ドゲート回路により構成してもよい。上記のうにノアゲ
ート回路を用いた場合には少ないインバータ回路の数に
より、上記のようにデータＤＯ又はＤＯＢの信号変化に
対して遅れてＰチャンネル型ＭＯＳＦＥＴＱ２又はＱ５
をオン状態にでき、データＤＯ又はＤＯＢの信号変化に
対して早いタイミングでオフ状態にすることができる。
と同様である。ただし、上記のように１つのＰチャンネ
ル型ＭＯＳＦＥＴにより、駆動段のコンダクタンスを遅
れて大きくするようにするため、上記のような遅延回路
ＤＬＹとナンドゲート回路Ｇ５ＰＧ６が用いられる。な
お、３状態出力機能を実現するためのゲート回路の構成
は、上記のようなノアゲート回路を用いるもの他、ナン
ドゲート回路により構成してもよい。上記のうにノアゲ
ート回路を用いた場合には少ないインバータ回路の数に
より、上記のようにデータＤＯ又はＤＯＢの信号変化に
対して遅れてＰチャンネル型ＭＯＳＦＥＴＱ２又はＱ５
をオン状態にでき、データＤＯ又はＤＯＢの信号変化に
対して早いタイミングでオフ状態にすることができる。
【００２７】図４には、この発明に係る出力回路の他の
一実施例の回路図が示されている。同図の各回路素子に
付された回路記号は、回路を見やすくするために上記図
１ないし図３のものと一部重複しているが、それぞれは
別個の回路機能を持つものであると理解されたい。
一実施例の回路図が示されている。同図の各回路素子に
付された回路記号は、回路を見やすくするために上記図
１ないし図３のものと一部重複しているが、それぞれは
別個の回路機能を持つものであると理解されたい。
【００２８】この実施例では、ロウレベル側の出力信号
を形成する出力ＭＯＳＦＥＴＱ１０のゲートには、入力
抵抗Ｒ１が設けられる。このような入力抵抗を持つ出力
ＭＯＳＦＥＴＱ１０を駆動する駆動段は、ＣＭＯＳイン
バータ回路Ｎ１と実質的にＣＭＯＳインバータ回路を構
成するＭＯＳＦＥＴＱ１〜Ｑ４から構成される。すなわ
ち、Ｎチャンネル型ＭＯＳＦＥＴＱ１とＱ２及びＰチャ
ンネル型ＭＯＳＦＥＴＱ３とＱ４を直列形態に接続し、
対応するＮチャンネル型ＭＯＳＦＥＴＱ１とＱ４には、
入力信号ＶＢを受ける遅延回路ＤＬＹ１の出力信号ＶＣ
２が供給され、対応するＮチャンネル型ＭＯＳＦＥＴＱ
２のＰチャンネル型ＭＯＳＦＥＴＱ３のゲートには、上
記信号ＶＣ２を受ける遅延回路ＤＬＹ２の遅延信号ＶＣ
２Ｄがインバータ回路Ｎ２により反転されて供給され
る。
を形成する出力ＭＯＳＦＥＴＱ１０のゲートには、入力
抵抗Ｒ１が設けられる。このような入力抵抗を持つ出力
ＭＯＳＦＥＴＱ１０を駆動する駆動段は、ＣＭＯＳイン
バータ回路Ｎ１と実質的にＣＭＯＳインバータ回路を構
成するＭＯＳＦＥＴＱ１〜Ｑ４から構成される。すなわ
ち、Ｎチャンネル型ＭＯＳＦＥＴＱ１とＱ２及びＰチャ
ンネル型ＭＯＳＦＥＴＱ３とＱ４を直列形態に接続し、
対応するＮチャンネル型ＭＯＳＦＥＴＱ１とＱ４には、
入力信号ＶＢを受ける遅延回路ＤＬＹ１の出力信号ＶＣ
２が供給され、対応するＮチャンネル型ＭＯＳＦＥＴＱ
２のＰチャンネル型ＭＯＳＦＥＴＱ３のゲートには、上
記信号ＶＣ２を受ける遅延回路ＤＬＹ２の遅延信号ＶＣ
２Ｄがインバータ回路Ｎ２により反転されて供給され
る。
【００２９】ナンドゲート回路Ｇ１は、前記同様に出力
イネーブル信号ＤＯＣにより制御されて出力すべきデー
タＤＯＢを伝達する。データＤＯＢは、データＤＯの反
転信号であり、同図では省略されているが、前記のよう
にデータＤＯを受けるインバータ回路により形成でき
る。
イネーブル信号ＤＯＣにより制御されて出力すべきデー
タＤＯＢを伝達する。データＤＯＢは、データＤＯの反
転信号であり、同図では省略されているが、前記のよう
にデータＤＯを受けるインバータ回路により形成でき
る。
【００３０】データＤＯＢがハイレベルにされると、上
記のように出力イネーブル信号ＤＯＣがハイレベルの出
力状態では、ナンドゲート回路Ｇ１の出力信号ＶＢがロ
ウレベルとなってＣＭＯＳインバータ回路Ｎ１のＰチャ
ンネル型ＭＯＳＦＥＴがオン状態なり、駆動信号ＶＤを
徐々に立ち上げる。このとき、遅延回路ＤＬＹ１とＤＬ
Ｙ２及びインバータ回路Ｎ２を通して上記信号ＶＢが伝
えられるＭＯＳＦＥＴＱ２とＱ３の遅延信号ＶＣ２Ｄ
は、ロウレベルのままにされているのでＰチャンネル型
ＭＯＳＦＥＴＱ３がオン状態に、Ｎチャンネル型ＭＯＳ
ＦＥＴＱ２がオフ状態になっている。これにより、ＣＭ
ＯＳインバータ回路Ｎ１のＰチャンネル型ＭＯＳＦＥＴ
と上記Ｎチャンネル型ＭＯＳＦＥＴＱ１とＱ２を通して
直流電流が流れることはなく、ＣＭＯＳインバータ回路
Ｎ１のＰチャンネル型ＭＯＳＦＥＴのコンダクタンスと
抵抗Ｒ１及びＭＯＳＦＥＴＱ１０のゲート容量の時定数
に従い上記のように駆動電圧ＶＥが徐々に立ち上げられ
る。この結果、出力ＭＯＳＦＥＴＱ１０は、静的には大
きなコンダクタンスを持つように形成されているにもか
かわらず出力電流が制限されつつ出力端子ＯＵＴをロウ
レベルへの引抜きを開始する。
記のように出力イネーブル信号ＤＯＣがハイレベルの出
力状態では、ナンドゲート回路Ｇ１の出力信号ＶＢがロ
ウレベルとなってＣＭＯＳインバータ回路Ｎ１のＰチャ
ンネル型ＭＯＳＦＥＴがオン状態なり、駆動信号ＶＤを
徐々に立ち上げる。このとき、遅延回路ＤＬＹ１とＤＬ
Ｙ２及びインバータ回路Ｎ２を通して上記信号ＶＢが伝
えられるＭＯＳＦＥＴＱ２とＱ３の遅延信号ＶＣ２Ｄ
は、ロウレベルのままにされているのでＰチャンネル型
ＭＯＳＦＥＴＱ３がオン状態に、Ｎチャンネル型ＭＯＳ
ＦＥＴＱ２がオフ状態になっている。これにより、ＣＭ
ＯＳインバータ回路Ｎ１のＰチャンネル型ＭＯＳＦＥＴ
と上記Ｎチャンネル型ＭＯＳＦＥＴＱ１とＱ２を通して
直流電流が流れることはなく、ＣＭＯＳインバータ回路
Ｎ１のＰチャンネル型ＭＯＳＦＥＴのコンダクタンスと
抵抗Ｒ１及びＭＯＳＦＥＴＱ１０のゲート容量の時定数
に従い上記のように駆動電圧ＶＥが徐々に立ち上げられ
る。この結果、出力ＭＯＳＦＥＴＱ１０は、静的には大
きなコンダクタンスを持つように形成されているにもか
かわらず出力電流が制限されつつ出力端子ＯＵＴをロウ
レベルへの引抜きを開始する。
【００３１】上記ナンドゲート回路Ｇ１の出力信号ＶＢ
がロウレベルにされてから、遅延回路ＤＬＹ１の遅延時
間経後に信号ＶＣ２もロウレベルにされる。これに応じ
てＰチャンネル型ＭＯＳＦＥＴＱ４がオン状態に、Ｎチ
ャンネル型ＭＯＳＦＥＴＱ１がオフ状態にされる。した
がって、このときにオン状態にされるＰチャンネル型Ｍ
ＯＳＦＥＴＱ３とＱ４が、ＣＭＯＳインバータ回路Ｎ１
のＰチャンネル型ＭＯＳＦＥＴと並列形成にされて、そ
の合成コンダクタンスを大きくして駆動電圧ＶＥを速や
かに立ち上げる。
がロウレベルにされてから、遅延回路ＤＬＹ１の遅延時
間経後に信号ＶＣ２もロウレベルにされる。これに応じ
てＰチャンネル型ＭＯＳＦＥＴＱ４がオン状態に、Ｎチ
ャンネル型ＭＯＳＦＥＴＱ１がオフ状態にされる。した
がって、このときにオン状態にされるＰチャンネル型Ｍ
ＯＳＦＥＴＱ３とＱ４が、ＣＭＯＳインバータ回路Ｎ１
のＰチャンネル型ＭＯＳＦＥＴと並列形成にされて、そ
の合成コンダクタンスを大きくして駆動電圧ＶＥを速や
かに立ち上げる。
【００３２】そして、遅延回路ＤＬＹ２の遅延時間の経
過後は、言い換えるならば出力信号がほぼ回路の接地電
位のようなロウレベルに達するころ遅延信号ＶＣ２Ｄが
遅れてハイレベルに変化するため、Ｐチャンネル型ＭＯ
ＳＦＥＴＱ３がオフ状態にＮチャンネル型ＭＯＳＦＥＴ
Ｑ２がオン状態にされる。この結果、上記ＭＯＳＦＥＴ
Ｑ１〜Ｑ４からなる駆動段の出力がハイインピーダンス
状態になって実質的に駆動段から切り離されて再びＣＭ
ＯＳインバータ回路Ｎ１により駆動電圧ＶＥが形成され
る。これにより、駆動電圧ＶＥはオーバーシュートを生
じることなく電源電圧ＶＣＣのようなハイレベルに落ち
着く。これにより、出力端子ＯＵＴのアンダーシュート
を未然に防止するようにするものである。
過後は、言い換えるならば出力信号がほぼ回路の接地電
位のようなロウレベルに達するころ遅延信号ＶＣ２Ｄが
遅れてハイレベルに変化するため、Ｐチャンネル型ＭＯ
ＳＦＥＴＱ３がオフ状態にＮチャンネル型ＭＯＳＦＥＴ
Ｑ２がオン状態にされる。この結果、上記ＭＯＳＦＥＴ
Ｑ１〜Ｑ４からなる駆動段の出力がハイインピーダンス
状態になって実質的に駆動段から切り離されて再びＣＭ
ＯＳインバータ回路Ｎ１により駆動電圧ＶＥが形成され
る。これにより、駆動電圧ＶＥはオーバーシュートを生
じることなく電源電圧ＶＣＣのようなハイレベルに落ち
着く。これにより、出力端子ＯＵＴのアンダーシュート
を未然に防止するようにするものである。
【００３３】ハイレベル側の出力信号を形成する出力Ｍ
ＯＳＦＥＴＱ１１のゲートにも、入力抵抗Ｒ２が設けら
れる。このような入力抵抗を持つ出力ＭＯＳＦＥＴＱ１
１を駆動する駆動段は、上記同様にＣＭＯＳインバータ
回路Ｎ３と実質的にＣＭＯＳインバータ回路を構成する
ＭＯＳＦＥＴＱ５〜Ｑ８から構成される。すなわち、Ｎ
チャンネル型ＭＯＳＦＥＴＱ５とＱ６及びＰチャンネル
型ＭＯＳＦＥＴＱ７とＱ８を直列形態に接続し、対応す
るＮチャンネル型ＭＯＳＦＥＴＱ５とＱ８には、入力信
号ＶＡを受ける遅延回路ＤＬＹ１の出力信号ＶＣ１が供
給され、対応するＮチャンネル型ＭＯＳＦＥＴＱ６のＰ
チャンネル型ＭＯＳＦＥＴＱ７のゲートには、上記信号
ＶＣ１を受ける遅延回路ＤＬＹ２の遅延信号がインバー
タ回路Ｎ４により反転されて供給される。
ＯＳＦＥＴＱ１１のゲートにも、入力抵抗Ｒ２が設けら
れる。このような入力抵抗を持つ出力ＭＯＳＦＥＴＱ１
１を駆動する駆動段は、上記同様にＣＭＯＳインバータ
回路Ｎ３と実質的にＣＭＯＳインバータ回路を構成する
ＭＯＳＦＥＴＱ５〜Ｑ８から構成される。すなわち、Ｎ
チャンネル型ＭＯＳＦＥＴＱ５とＱ６及びＰチャンネル
型ＭＯＳＦＥＴＱ７とＱ８を直列形態に接続し、対応す
るＮチャンネル型ＭＯＳＦＥＴＱ５とＱ８には、入力信
号ＶＡを受ける遅延回路ＤＬＹ１の出力信号ＶＣ１が供
給され、対応するＮチャンネル型ＭＯＳＦＥＴＱ６のＰ
チャンネル型ＭＯＳＦＥＴＱ７のゲートには、上記信号
ＶＣ１を受ける遅延回路ＤＬＹ２の遅延信号がインバー
タ回路Ｎ４により反転されて供給される。
【００３４】ナンドゲート回路Ｇ２は、前記同様に出力
イネーブル信号ＤＯＣにより制御されて出力すべきデー
タＤＯを伝達する。データＤＯがハイレベルにされる
と、上記のように出力イネーブル信号ＤＯＣがハイレベ
ルの出力状態では、ナンドゲート回路Ｇ２の出力信号Ｖ
ＡがロウレベルとなってＣＭＯＳインバータ回路Ｎ３の
Ｐチャンネル型ＭＯＳＦＥＴがオン状態なり、駆動信号
ＶＤを徐々に立ち上げる。このとき、遅延回路ＤＬＹ１
とＤＬＹ２及びインバータ回路Ｎ４を通して上記信号Ｖ
Ａが伝えられるＭＯＳＦＥＴＱ６とＱ７の遅延信号ＶＣ
１Ｄは、ロウレベルのままにされているのでＰチャンネ
ル型ＭＯＳＦＥＴＱ７がオン状態に、Ｎチャンネル型Ｍ
ＯＳＦＥＴＱ６がオフ状態になっている。これにより、
ＣＭＯＳインバータ回路Ｎ３のＰチャンネル型ＭＯＳＦ
ＥＴと上記Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６を通
して直流電流が流れることはなく、ＣＭＯＳインバータ
回路Ｎ３のＰチャンネル型ＭＯＳＦＥＴのコンダクタン
スと抵抗Ｒ２及びＭＯＳＦＥＴＱ１１のゲート容量の時
定数に従い上記のように駆動電圧ＶＤが徐々に立ち上げ
られる。この結果、出力ＭＯＳＦＥＴＱ１１は、静的に
は大きなコンダクタンスを持つにように形成されている
にもかかわらず出力電流が制限されつつ出力端子ＯＵＴ
をハイレベルに引上げるのを開始する。
イネーブル信号ＤＯＣにより制御されて出力すべきデー
タＤＯを伝達する。データＤＯがハイレベルにされる
と、上記のように出力イネーブル信号ＤＯＣがハイレベ
ルの出力状態では、ナンドゲート回路Ｇ２の出力信号Ｖ
ＡがロウレベルとなってＣＭＯＳインバータ回路Ｎ３の
Ｐチャンネル型ＭＯＳＦＥＴがオン状態なり、駆動信号
ＶＤを徐々に立ち上げる。このとき、遅延回路ＤＬＹ１
とＤＬＹ２及びインバータ回路Ｎ４を通して上記信号Ｖ
Ａが伝えられるＭＯＳＦＥＴＱ６とＱ７の遅延信号ＶＣ
１Ｄは、ロウレベルのままにされているのでＰチャンネ
ル型ＭＯＳＦＥＴＱ７がオン状態に、Ｎチャンネル型Ｍ
ＯＳＦＥＴＱ６がオフ状態になっている。これにより、
ＣＭＯＳインバータ回路Ｎ３のＰチャンネル型ＭＯＳＦ
ＥＴと上記Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６を通
して直流電流が流れることはなく、ＣＭＯＳインバータ
回路Ｎ３のＰチャンネル型ＭＯＳＦＥＴのコンダクタン
スと抵抗Ｒ２及びＭＯＳＦＥＴＱ１１のゲート容量の時
定数に従い上記のように駆動電圧ＶＤが徐々に立ち上げ
られる。この結果、出力ＭＯＳＦＥＴＱ１１は、静的に
は大きなコンダクタンスを持つにように形成されている
にもかかわらず出力電流が制限されつつ出力端子ＯＵＴ
をハイレベルに引上げるのを開始する。
【００３５】上記ナンドゲート回路Ｇ２の出力信号ＶＡ
がロウレベルにされてから、遅延回路ＤＬＹ１の遅延時
間経後に信号ＶＣ１もロウレベルにされる。これに応じ
てＰチャンネル型ＭＯＳＦＥＴＱ８がオン状態に、Ｎチ
ャンネル型ＭＯＳＦＥＴＱ５がオフ状態にされる。した
がって、このときにオン状態にされるＰチャンネル型Ｍ
ＯＳＦＥＴＱ７とＱ８が、ＣＭＯＳインバータ回路Ｎ３
のＰチャンネル型ＭＯＳＦＥＴと並列形成にされて、そ
の合成コンダクタンスを大きくして駆動電圧ＶＤを速や
かに立ち上げる。
がロウレベルにされてから、遅延回路ＤＬＹ１の遅延時
間経後に信号ＶＣ１もロウレベルにされる。これに応じ
てＰチャンネル型ＭＯＳＦＥＴＱ８がオン状態に、Ｎチ
ャンネル型ＭＯＳＦＥＴＱ５がオフ状態にされる。した
がって、このときにオン状態にされるＰチャンネル型Ｍ
ＯＳＦＥＴＱ７とＱ８が、ＣＭＯＳインバータ回路Ｎ３
のＰチャンネル型ＭＯＳＦＥＴと並列形成にされて、そ
の合成コンダクタンスを大きくして駆動電圧ＶＤを速や
かに立ち上げる。
【００３６】そして、遅延回路ＤＬＹ２の遅延時間の経
過後は、言い換えるならば出力信号がほぼ電源電圧ＶＣ
Ｃ−Ｖth（ＶthはＭＯＳＦＥＴＱ１１のしきい値電圧）
のようなハイレベルに達するころ遅延信号ＶＣ１Ｄが遅
れてハイレベルに変化するため、Ｐチャンネル型ＭＯＳ
ＦＥＴＱ７がオフ状態にＮチャンネル型ＭＯＳＦＥＴＱ
６がオン状態にされる。この結果、上記ＭＯＳＦＥＴＱ
５〜Ｑ８からなる駆動段の出力がハイインピーダンス状
態になって実質的に駆動段から切り離されて再びＣＭＯ
Ｓインバータ回路Ｎ３による駆動電圧ＶＤが形成され
る。これにより、駆動電圧ＶＤはオーバーシュートを生
じることなく電源電圧ＶＣＣのようなハイレベルに落ち
着く。これにより、出力端子ＯＵＴのオーバーシュート
を未然に防止するようにするものである。
過後は、言い換えるならば出力信号がほぼ電源電圧ＶＣ
Ｃ−Ｖth（ＶthはＭＯＳＦＥＴＱ１１のしきい値電圧）
のようなハイレベルに達するころ遅延信号ＶＣ１Ｄが遅
れてハイレベルに変化するため、Ｐチャンネル型ＭＯＳ
ＦＥＴＱ７がオフ状態にＮチャンネル型ＭＯＳＦＥＴＱ
６がオン状態にされる。この結果、上記ＭＯＳＦＥＴＱ
５〜Ｑ８からなる駆動段の出力がハイインピーダンス状
態になって実質的に駆動段から切り離されて再びＣＭＯ
Ｓインバータ回路Ｎ３による駆動電圧ＶＤが形成され
る。これにより、駆動電圧ＶＤはオーバーシュートを生
じることなく電源電圧ＶＣＣのようなハイレベルに落ち
着く。これにより、出力端子ＯＵＴのオーバーシュート
を未然に防止するようにするものである。
【００３７】図５には、この発明に係る出力回路の更に
他の一実施例の回路図が示されている。同図の各回路素
子に付された回路記号の大半は、前記図１のものと対応
している。この実施例では、ロウレベル側の出力信号を
形成する出力ＭＯＳＦＥＴＱ７のゲートには、入力抵抗
Ｒ１が設けられる。このような入力抵抗を持つ出力ＭＯ
ＳＦＥＴＱ７を駆動する駆動段は、ＣＭＯＳインバータ
回路Ｎ１と実質的にＣＭＯＳインバータ回路を構成する
ＭＯＳＦＥＴＱ１〜Ｑ３から構成される。すなわち、Ｎ
チャンネル型ＭＯＳＦＥＴＱ１及びＰチャンネル型ＭＯ
ＳＦＥＴＱ２とＱ３を直列形態に接続し、Ｎチャンネル
型ＭＯＳＦＥＴＱ１のゲートには、図１の実施例と同様
に駆動信号ＶＥの立ち下がりを早くするために、ナンド
ゲート回路Ｇ１の出力信号ＶＢが直接に入力される。Ｐ
チャンネル型ＭＯＳＦＥＴＱ３のゲートには遅延回路Ｄ
ＬＹ１の遅延信号ＶＣ２が供給され、Ｐチャンネル型Ｍ
ＯＳＦＥＴＱ２のゲートには上記信号ＶＣ２を受ける遅
延回路ＤＬＹ２の遅延信号ＶＣ２Ｄがインバータ回路Ｎ
２により反転されて供給される。
他の一実施例の回路図が示されている。同図の各回路素
子に付された回路記号の大半は、前記図１のものと対応
している。この実施例では、ロウレベル側の出力信号を
形成する出力ＭＯＳＦＥＴＱ７のゲートには、入力抵抗
Ｒ１が設けられる。このような入力抵抗を持つ出力ＭＯ
ＳＦＥＴＱ７を駆動する駆動段は、ＣＭＯＳインバータ
回路Ｎ１と実質的にＣＭＯＳインバータ回路を構成する
ＭＯＳＦＥＴＱ１〜Ｑ３から構成される。すなわち、Ｎ
チャンネル型ＭＯＳＦＥＴＱ１及びＰチャンネル型ＭＯ
ＳＦＥＴＱ２とＱ３を直列形態に接続し、Ｎチャンネル
型ＭＯＳＦＥＴＱ１のゲートには、図１の実施例と同様
に駆動信号ＶＥの立ち下がりを早くするために、ナンド
ゲート回路Ｇ１の出力信号ＶＢが直接に入力される。Ｐ
チャンネル型ＭＯＳＦＥＴＱ３のゲートには遅延回路Ｄ
ＬＹ１の遅延信号ＶＣ２が供給され、Ｐチャンネル型Ｍ
ＯＳＦＥＴＱ２のゲートには上記信号ＶＣ２を受ける遅
延回路ＤＬＹ２の遅延信号ＶＣ２Ｄがインバータ回路Ｎ
２により反転されて供給される。
【００３８】ナンドゲート回路Ｇ１は、前記同様に出力
イネーブル信号ＤＯＣにより制御されて出力すべきデー
タＤＯＢを伝達する。データＤＯＢは、データＤＯの反
転信号であり、同図では省略されているが、前記のよう
にデータＤＯを受けるインバータ回路により形成でき
る。
イネーブル信号ＤＯＣにより制御されて出力すべきデー
タＤＯＢを伝達する。データＤＯＢは、データＤＯの反
転信号であり、同図では省略されているが、前記のよう
にデータＤＯを受けるインバータ回路により形成でき
る。
【００３９】データＤＯＢがハイレベルにされると、上
記のように出力イネーブル信号ＤＯＣがハイレベルの出
力状態では、ナンドゲート回路Ｇ１の出力信号ＶＢがロ
ウレベルとなってＣＭＯＳインバータ回路Ｎ１のＰチャ
ンネル型ＭＯＳＦＥＴがオン状態なり、駆動信号ＶＤを
徐々に立ち上げる。このとき、信号ＶＢのロウレベルに
よりＮチャンネル型ＭＯＳＦＥＴＱ１はオフ状態にされ
ているから、上記ＣＭＯＳインバータ回路Ｎ１のＰチャ
ンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴＱ
１との間で直流電流が流れないようにされる。遅延回路
ＤＬＹ１を通した遅延信号ＶＣ２のハイレベルによりＰ
チャンネル型ＭＯＳＦＥＴＱ３がオフ状態に、この信号
ＶＣ２が遅延回路ＤＬＹ２及びインバータ回路Ｎ２を通
して伝えられる遅延ＶＣ２ＤのロウレベルによりＰチャ
ンネル型ＭＯＳＦＥＴＱ２がオン状態になっている。こ
れにより、ＣＭＯＳインバータ回路Ｎ１のＰチャンネル
型ＭＯＳＦＥＴのコンダクタンスと抵抗Ｒ１及びＭＯＳ
ＦＥＴＱ７のゲート容量の時定数に従い上記のように駆
動電圧ＶＥが徐々に立ち上げられる。この結果、出力Ｍ
ＯＳＦＥＴＱ７は、静的には大きなコンダクタンスを持
つように形成されているにもかかわらず出力電流が制限
されつつ出力端子ＯＵＴをロウレベルへの引抜きを開始
する。
記のように出力イネーブル信号ＤＯＣがハイレベルの出
力状態では、ナンドゲート回路Ｇ１の出力信号ＶＢがロ
ウレベルとなってＣＭＯＳインバータ回路Ｎ１のＰチャ
ンネル型ＭＯＳＦＥＴがオン状態なり、駆動信号ＶＤを
徐々に立ち上げる。このとき、信号ＶＢのロウレベルに
よりＮチャンネル型ＭＯＳＦＥＴＱ１はオフ状態にされ
ているから、上記ＣＭＯＳインバータ回路Ｎ１のＰチャ
ンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴＱ
１との間で直流電流が流れないようにされる。遅延回路
ＤＬＹ１を通した遅延信号ＶＣ２のハイレベルによりＰ
チャンネル型ＭＯＳＦＥＴＱ３がオフ状態に、この信号
ＶＣ２が遅延回路ＤＬＹ２及びインバータ回路Ｎ２を通
して伝えられる遅延ＶＣ２ＤのロウレベルによりＰチャ
ンネル型ＭＯＳＦＥＴＱ２がオン状態になっている。こ
れにより、ＣＭＯＳインバータ回路Ｎ１のＰチャンネル
型ＭＯＳＦＥＴのコンダクタンスと抵抗Ｒ１及びＭＯＳ
ＦＥＴＱ７のゲート容量の時定数に従い上記のように駆
動電圧ＶＥが徐々に立ち上げられる。この結果、出力Ｍ
ＯＳＦＥＴＱ７は、静的には大きなコンダクタンスを持
つように形成されているにもかかわらず出力電流が制限
されつつ出力端子ＯＵＴをロウレベルへの引抜きを開始
する。
【００４０】上記ナンドゲート回路Ｇ１の出力信号ＶＢ
がロウレベルにされてから、遅延回路ＤＬＹ１の遅延時
間経後に信号ＶＣ２もロウレベルにされる。これに応じ
てＰチャンネル型ＭＯＳＦＥＴＱ３がオン状態にされ
る。したがって、このときにオン状態のＰチャンネル型
ＭＯＳＦＥＴＱ２とＱ３が、ＣＭＯＳインバータ回路Ｎ
１のＰチャンネル型ＭＯＳＦＥＴと並列形成にされて、
その合成コンダクタンスを大きくして駆動電圧ＶＥを速
やかに立ち上げる。
がロウレベルにされてから、遅延回路ＤＬＹ１の遅延時
間経後に信号ＶＣ２もロウレベルにされる。これに応じ
てＰチャンネル型ＭＯＳＦＥＴＱ３がオン状態にされ
る。したがって、このときにオン状態のＰチャンネル型
ＭＯＳＦＥＴＱ２とＱ３が、ＣＭＯＳインバータ回路Ｎ
１のＰチャンネル型ＭＯＳＦＥＴと並列形成にされて、
その合成コンダクタンスを大きくして駆動電圧ＶＥを速
やかに立ち上げる。
【００４１】そして、遅延回路ＤＬＹ２の遅延時間の経
過後は、言い換えるならば出力信号がほぼ回路の接地電
位のようなロウレベルに達するころ遅延信号ＶＣ２Ｄが
遅れてハイレベルに変化するため、Ｐチャンネル型ＭＯ
ＳＦＥＴＱ２がオフ状態に状態にされる。この結果、再
びＣＭＯＳインバータ回路Ｎ１により駆動電圧ＶＥが形
成されるから、上記同様に駆動電圧ＶＥはオーバーシュ
ートを生じることなく電源電圧ＶＣＣのようなハイレベ
ルに落ち着く。これにより、出力端子ＯＵＴのアンダー
シュートを未然に防止するようにするものである。
過後は、言い換えるならば出力信号がほぼ回路の接地電
位のようなロウレベルに達するころ遅延信号ＶＣ２Ｄが
遅れてハイレベルに変化するため、Ｐチャンネル型ＭＯ
ＳＦＥＴＱ２がオフ状態に状態にされる。この結果、再
びＣＭＯＳインバータ回路Ｎ１により駆動電圧ＶＥが形
成されるから、上記同様に駆動電圧ＶＥはオーバーシュ
ートを生じることなく電源電圧ＶＣＣのようなハイレベ
ルに落ち着く。これにより、出力端子ＯＵＴのアンダー
シュートを未然に防止するようにするものである。
【００４２】このような出力端子ＯＵＴのロウレベルへ
の変化のとき、言い換えるならば、出力ＭＯＳＦＥＴＱ
７がオン状態になるとき、データＤＯのロウレベルへの
変化に応じてナンドゲート回路Ｇ２の出力信号ＶＡがハ
イレベルに変化する。この信号ＶＡのハイレベルへの変
化に応じて、Ｎチャンネル型ＭＯＳＦＥＴＱ４がオン状
態となり、ＣＭＯＳインバータ回路Ｎ３のＮチャンネル
型ＭＯＳＦＥＴとともにハイレベルにされている駆動信
号ＶＤを高速にロウレベルに引き抜く。このため、出力
ＭＯＳＦＥＴＱ８は上記のようなデータＤＯのロウレベ
ルへの変化に応じて直ちにオフ状態にされるから、出力
ＭＯＳＦＥＴＱ８とＱ７を通した貫通電流を最小に抑え
ることができる。
の変化のとき、言い換えるならば、出力ＭＯＳＦＥＴＱ
７がオン状態になるとき、データＤＯのロウレベルへの
変化に応じてナンドゲート回路Ｇ２の出力信号ＶＡがハ
イレベルに変化する。この信号ＶＡのハイレベルへの変
化に応じて、Ｎチャンネル型ＭＯＳＦＥＴＱ４がオン状
態となり、ＣＭＯＳインバータ回路Ｎ３のＮチャンネル
型ＭＯＳＦＥＴとともにハイレベルにされている駆動信
号ＶＤを高速にロウレベルに引き抜く。このため、出力
ＭＯＳＦＥＴＱ８は上記のようなデータＤＯのロウレベ
ルへの変化に応じて直ちにオフ状態にされるから、出力
ＭＯＳＦＥＴＱ８とＱ７を通した貫通電流を最小に抑え
ることができる。
【００４３】ハイレベル側の出力信号を形成する出力Ｍ
ＯＳＦＥＴＱ８のゲートにも、入力抵抗Ｒ２が設けられ
る。このような入力抵抗を持つ出力ＭＯＳＦＥＴＱ８を
駆動する駆動段は、上記同様にＣＭＯＳインバータ回路
Ｎ３と実質的にＣＭＯＳインバータ回路を構成するＭＯ
ＳＦＥＴＱ４〜Ｑ６から構成される。すなわち、Ｎチャ
ンネル型ＭＯＳＦＥＴＱ４及びＰチャンネル型ＭＯＳＦ
ＥＴＱ５とＱ６が直列形態に接続される。Ｎチャンネル
型ＭＯＳＦＥＴＱ４のゲートには、ナンドゲート回路Ｇ
２の出力信号ＶＡが直接に入力される。Ｐチャンネル型
ＭＯＳＦＥＴＱ６のゲートには信号ＶＡを受ける遅延回
路ＤＬＹ１の出力信号ＶＣ１が供給され、Ｐチャンネル
型ＭＯＳＦＥＴＱ５のゲートには上記信号ＶＣ１を受け
る遅延回路ＤＬＹ２の遅延信号がインバータ回路Ｎ４に
より反転されて供給される。
ＯＳＦＥＴＱ８のゲートにも、入力抵抗Ｒ２が設けられ
る。このような入力抵抗を持つ出力ＭＯＳＦＥＴＱ８を
駆動する駆動段は、上記同様にＣＭＯＳインバータ回路
Ｎ３と実質的にＣＭＯＳインバータ回路を構成するＭＯ
ＳＦＥＴＱ４〜Ｑ６から構成される。すなわち、Ｎチャ
ンネル型ＭＯＳＦＥＴＱ４及びＰチャンネル型ＭＯＳＦ
ＥＴＱ５とＱ６が直列形態に接続される。Ｎチャンネル
型ＭＯＳＦＥＴＱ４のゲートには、ナンドゲート回路Ｇ
２の出力信号ＶＡが直接に入力される。Ｐチャンネル型
ＭＯＳＦＥＴＱ６のゲートには信号ＶＡを受ける遅延回
路ＤＬＹ１の出力信号ＶＣ１が供給され、Ｐチャンネル
型ＭＯＳＦＥＴＱ５のゲートには上記信号ＶＣ１を受け
る遅延回路ＤＬＹ２の遅延信号がインバータ回路Ｎ４に
より反転されて供給される。
【００４４】ナンドゲート回路Ｇ２は、前記同様に出力
イネーブル信号ＤＯＣにより制御されて出力すべきデー
タＤＯを伝達する。データＤＯがハイレベルにされる
と、上記のように出力イネーブル信号ＤＯＣがハイレベ
ルの出力状態では、ナンドゲート回路Ｇ２の出力信号Ｖ
ＡがロウレベルとなってＣＭＯＳインバータ回路Ｎ３の
Ｐチャンネル型ＭＯＳＦＥＴがオン状態なり、駆動信号
ＶＤを徐々に立ち上げる。このとき、信号ＶＡのロウレ
ベルによりＮチャンネル型ＭＯＳＦＥＴＱ４はオフ状態
にされているから、上記ＣＭＯＳインバータ回路Ｎ３の
Ｐチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦ
ＥＴＱ４との間で直流電流が流れないようにされる。遅
延回路ＤＬＹ１を通した遅延信号ＶＣ１のハイレベルに
よりＰチャンネル型ＭＯＳＦＥＴＱ６がオフ状態に、こ
の信号ＶＣ２が遅延回路ＤＬＹ２及びインバータ回路Ｎ
２を通して伝えられる遅延ＶＣ２Ｄのロウレベルにより
Ｐチャンネル型ＭＯＳＦＥＴＱ５がオン状態になってい
る。これにより、ＣＭＯＳインバータ回路Ｎ３のＰチャ
ンネル型ＭＯＳＦＥＴのコンダクタンスと抵抗Ｒ２及び
ＭＯＳＦＥＴＱ８のゲート容量の時定数に従い上記のよ
うに駆動電圧ＶＤが徐々に立ち上げられる。この結果、
出力ＭＯＳＦＥＴＱ８は、静的には大きなコンダクタン
スを持つように形成されているにもかかわらず出力電流
が制限されつつ出力端子ＯＵＴをハイレベルにチャージ
アップする。
イネーブル信号ＤＯＣにより制御されて出力すべきデー
タＤＯを伝達する。データＤＯがハイレベルにされる
と、上記のように出力イネーブル信号ＤＯＣがハイレベ
ルの出力状態では、ナンドゲート回路Ｇ２の出力信号Ｖ
ＡがロウレベルとなってＣＭＯＳインバータ回路Ｎ３の
Ｐチャンネル型ＭＯＳＦＥＴがオン状態なり、駆動信号
ＶＤを徐々に立ち上げる。このとき、信号ＶＡのロウレ
ベルによりＮチャンネル型ＭＯＳＦＥＴＱ４はオフ状態
にされているから、上記ＣＭＯＳインバータ回路Ｎ３の
Ｐチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦ
ＥＴＱ４との間で直流電流が流れないようにされる。遅
延回路ＤＬＹ１を通した遅延信号ＶＣ１のハイレベルに
よりＰチャンネル型ＭＯＳＦＥＴＱ６がオフ状態に、こ
の信号ＶＣ２が遅延回路ＤＬＹ２及びインバータ回路Ｎ
２を通して伝えられる遅延ＶＣ２Ｄのロウレベルにより
Ｐチャンネル型ＭＯＳＦＥＴＱ５がオン状態になってい
る。これにより、ＣＭＯＳインバータ回路Ｎ３のＰチャ
ンネル型ＭＯＳＦＥＴのコンダクタンスと抵抗Ｒ２及び
ＭＯＳＦＥＴＱ８のゲート容量の時定数に従い上記のよ
うに駆動電圧ＶＤが徐々に立ち上げられる。この結果、
出力ＭＯＳＦＥＴＱ８は、静的には大きなコンダクタン
スを持つように形成されているにもかかわらず出力電流
が制限されつつ出力端子ＯＵＴをハイレベルにチャージ
アップする。
【００４５】上記ナンドゲート回路Ｇ２の出力信号ＶＡ
がロウレベルにされてから、遅延回路ＤＬＹ１の遅延時
間経後に信号ＶＣ１もロウレベルにされる。これに応じ
てＰチャンネル型ＭＯＳＦＥＴＱ６がオン状態にされ
る。したがって、このときにオン状態のＰチャンネル型
ＭＯＳＦＥＴＱ５とＱ６が、ＣＭＯＳインバータ回路Ｎ
３のＰチャンネル型ＭＯＳＦＥＴと並列形成にされて、
その合成コンダクタンスを大きくして駆動電圧ＶＤを速
やかに立ち上げる。
がロウレベルにされてから、遅延回路ＤＬＹ１の遅延時
間経後に信号ＶＣ１もロウレベルにされる。これに応じ
てＰチャンネル型ＭＯＳＦＥＴＱ６がオン状態にされ
る。したがって、このときにオン状態のＰチャンネル型
ＭＯＳＦＥＴＱ５とＱ６が、ＣＭＯＳインバータ回路Ｎ
３のＰチャンネル型ＭＯＳＦＥＴと並列形成にされて、
その合成コンダクタンスを大きくして駆動電圧ＶＤを速
やかに立ち上げる。
【００４６】そして、遅延回路ＤＬＹ２の遅延時間の経
過後は、言い換えるならば出力信号がほぼ電源電圧ＶＣ
Ｃ−Ｖth（ＶthはＭＯＳＦＥＴＱ８のしきい値電圧）の
ようなハイレベルに達するころ遅延信号ＶＣ１Ｄが遅れ
てハイレベルに変化するため、Ｐチャンネル型ＭＯＳＦ
ＥＴＱ５がオフ状態にされる。この結果、再びＣＭＯＳ
インバータ回路Ｎ３により駆動電圧ＶＤが形成されるか
ら、上記同様に駆動電圧ＶＤはオーバーシュートを生じ
ることなく電源電圧ＶＣＣのようなハイレベルに落ち着
く。これにより、出力端子ＯＵＴのオーバーシュートを
未然に防止するようにするものである。
過後は、言い換えるならば出力信号がほぼ電源電圧ＶＣ
Ｃ−Ｖth（ＶthはＭＯＳＦＥＴＱ８のしきい値電圧）の
ようなハイレベルに達するころ遅延信号ＶＣ１Ｄが遅れ
てハイレベルに変化するため、Ｐチャンネル型ＭＯＳＦ
ＥＴＱ５がオフ状態にされる。この結果、再びＣＭＯＳ
インバータ回路Ｎ３により駆動電圧ＶＤが形成されるか
ら、上記同様に駆動電圧ＶＤはオーバーシュートを生じ
ることなく電源電圧ＶＣＣのようなハイレベルに落ち着
く。これにより、出力端子ＯＵＴのオーバーシュートを
未然に防止するようにするものである。
【００４７】このような出力端子ＯＵＴのハイレベルへ
の変化のとき、言い換えるならば、出力ＭＯＳＦＥＴＱ
８がオン状態になるとき、データＤＯＢのロウレベルへ
の変化に応じてナンドゲート回路Ｇ１の出力信号ＶＢが
ハイレベルに変化する。この信号ＶＢのハイレベルへの
変化に応じて、Ｎチャンネル型ＭＯＳＦＥＴＱ１がオン
状態となり、ＣＭＯＳインバータ回路Ｎ１のＮチャンネ
ル型ＭＯＳＦＥＴとともにハイレベルにされている駆動
信号ＶＥを高速にロウレベルに引き抜く。このため、出
力ＭＯＳＦＥＴＱ７は上記のようなデータＤＯＢのロウ
レベルへの変化に応じて直ちにオフ状態にされるから、
出力ＭＯＳＦＥＴＱ８とＱ７を通した貫通電流を最小に
抑えることができる。
の変化のとき、言い換えるならば、出力ＭＯＳＦＥＴＱ
８がオン状態になるとき、データＤＯＢのロウレベルへ
の変化に応じてナンドゲート回路Ｇ１の出力信号ＶＢが
ハイレベルに変化する。この信号ＶＢのハイレベルへの
変化に応じて、Ｎチャンネル型ＭＯＳＦＥＴＱ１がオン
状態となり、ＣＭＯＳインバータ回路Ｎ１のＮチャンネ
ル型ＭＯＳＦＥＴとともにハイレベルにされている駆動
信号ＶＥを高速にロウレベルに引き抜く。このため、出
力ＭＯＳＦＥＴＱ７は上記のようなデータＤＯＢのロウ
レベルへの変化に応じて直ちにオフ状態にされるから、
出力ＭＯＳＦＥＴＱ８とＱ７を通した貫通電流を最小に
抑えることができる。
【００４８】図１３には、この発明に係る出力回路の他
の一実施例の回路図が示されている。この実施例の出力
回路は、３状態（トライステート）出力機能を持つよう
にされる。図示しない内部の論理回路や記憶回路等で形
成された出力すべきデータＤＯは、ＣＭＯＳインバータ
回路Ｎ１を通してナンド（ＮＡＮＤ）ゲート回路Ｇ１の
一方の入力に供給される。また、データＤＯは、ナンド
ゲート回路Ｇ２の一方の入力に供給される。これらのナ
ンドゲート回路Ｇ１とＧ２の他方の入力には、出力回路
を活性化させる出力イネーブル信号ＤＯＣが供給され
る。
の一実施例の回路図が示されている。この実施例の出力
回路は、３状態（トライステート）出力機能を持つよう
にされる。図示しない内部の論理回路や記憶回路等で形
成された出力すべきデータＤＯは、ＣＭＯＳインバータ
回路Ｎ１を通してナンド（ＮＡＮＤ）ゲート回路Ｇ１の
一方の入力に供給される。また、データＤＯは、ナンド
ゲート回路Ｇ２の一方の入力に供給される。これらのナ
ンドゲート回路Ｇ１とＧ２の他方の入力には、出力回路
を活性化させる出力イネーブル信号ＤＯＣが供給され
る。
【００４９】ハイレベル側の出力信号を出力するＮチャ
ンネル型の出力ＭＯＳＦＥＴＱ８のドレインは電源電圧
ＶＣＣに接続され、ソースは出力端子ＯＵＴに接続され
る。この出力ＭＯＳＦＥＴＱ８と直列形態にロウレベル
側の出力信号を出力するＮチャンネル型の出力ＭＯＳＦ
ＥＴＱ７が設けられる。この出力ＭＯＳＦＥＴＱ７のド
レインは上記出力端子ＯＵＴに接続され、ソースは回路
の接地電位に接続される。
ンネル型の出力ＭＯＳＦＥＴＱ８のドレインは電源電圧
ＶＣＣに接続され、ソースは出力端子ＯＵＴに接続され
る。この出力ＭＯＳＦＥＴＱ８と直列形態にロウレベル
側の出力信号を出力するＮチャンネル型の出力ＭＯＳＦ
ＥＴＱ７が設けられる。この出力ＭＯＳＦＥＴＱ７のド
レインは上記出力端子ＯＵＴに接続され、ソースは回路
の接地電位に接続される。
【００５０】出力イネーブル信号ＤＯＣにより出力回路
が活性化されるときに、これらの出力ＭＯＳＦＥＴＱ７
とＱ８を出力すべきデータＤＯに応じて相補的にスイッ
チ制御する駆動段回路として次の回路が用いられる。こ
の実施例では、駆動段回路において、出力ＭＯＳＦＥＴ
Ｑ７とＱ８のゲートに供給される駆動信号を時間的に徐
々に変化させて、ロウレベル又はハイレベルの出力信号
が出力されるときのノイズを低減させるようにするもの
である。
が活性化されるときに、これらの出力ＭＯＳＦＥＴＱ７
とＱ８を出力すべきデータＤＯに応じて相補的にスイッ
チ制御する駆動段回路として次の回路が用いられる。こ
の実施例では、駆動段回路において、出力ＭＯＳＦＥＴ
Ｑ７とＱ８のゲートに供給される駆動信号を時間的に徐
々に変化させて、ロウレベル又はハイレベルの出力信号
が出力されるときのノイズを低減させるようにするもの
である。
【００５１】出力ＭＯＳＦＥＴＱ７のゲートには抵抗Ｒ
３が設けられる。この抵抗Ｒ３と出力ＭＯＳＦＥＴＱ７
のゲート容量により時定数回路が構成される。このよう
な時定数回路は、出力端子に接続される負荷に無関係に
一定である。このような出力負荷に無関係な時定数回路
に対して、時間の経過とともにコンダクタンスが徐々に
変化させられる駆動回路が設けられる。すなわち、上記
のようにロウレベル側の出力信号を形成する出力ＭＯＳ
ＦＥＴＱ７に対しては、Ｎチャンネル型ＭＯＳＦＥＴＱ
１とＰチャンネル型ＭＯＳＦＥＴＱ２，Ｑ３，Ｑ１０及
びＱ１１からなる駆動回路が設けられる。
３が設けられる。この抵抗Ｒ３と出力ＭＯＳＦＥＴＱ７
のゲート容量により時定数回路が構成される。このよう
な時定数回路は、出力端子に接続される負荷に無関係に
一定である。このような出力負荷に無関係な時定数回路
に対して、時間の経過とともにコンダクタンスが徐々に
変化させられる駆動回路が設けられる。すなわち、上記
のようにロウレベル側の出力信号を形成する出力ＭＯＳ
ＦＥＴＱ７に対しては、Ｎチャンネル型ＭＯＳＦＥＴＱ
１とＰチャンネル型ＭＯＳＦＥＴＱ２，Ｑ３，Ｑ１０及
びＱ１１からなる駆動回路が設けられる。
【００５２】上記ＭＯＳＦＥＴＱ１，Ｑ２及びＱ３を流
れる貫通電流又はＭＯＳＦＥＴＱ１，Ｑ１０及びＱ１１
を流れる貫通電流を防止するために、次のような工夫が
成されている。すなわち、Ｎチャンネル型ＭＯＳＦＥＴ
Ｑ１のゲートとＰチャンネル型ＭＯＳＦＥＴＱ２及びＱ
１１のゲートには、ゲート回路Ｇ１の出力信号が共通に
印加される。これにより、ゲート回路Ｇ１の出力信号が
ロウレベルになると直ちにＮチャンネル型ＭＯＳＦＥＴ
Ｑ１をオフ状態にできる。ゲート回路Ｇ１の出力信号が
ロウレベルにされると、Ｐチャンネル型ＭＯＳＦＥＴＱ
２及びＱ１１がオン状態にされる。その後、所定の遅延
時間を経てＰチャンネル型ＭＯＳＦＥＴＱ１０及びＱ３
がオン状態にされる。このようにＰチャンネル型ＭＯＳ
ＦＥＴＱＱ２，Ｑ３，Ｑ１０及びＱ１１がオン状態にな
るときには、既にＮチャンネル型ＭＯＳＦＥＴＱ１をオ
フ状態にすることができるから、上記Ｎチャンネル型Ｍ
ＯＳＦＥＴＱ１を通して貫通電流が消費されることはな
い。
れる貫通電流又はＭＯＳＦＥＴＱ１，Ｑ１０及びＱ１１
を流れる貫通電流を防止するために、次のような工夫が
成されている。すなわち、Ｎチャンネル型ＭＯＳＦＥＴ
Ｑ１のゲートとＰチャンネル型ＭＯＳＦＥＴＱ２及びＱ
１１のゲートには、ゲート回路Ｇ１の出力信号が共通に
印加される。これにより、ゲート回路Ｇ１の出力信号が
ロウレベルになると直ちにＮチャンネル型ＭＯＳＦＥＴ
Ｑ１をオフ状態にできる。ゲート回路Ｇ１の出力信号が
ロウレベルにされると、Ｐチャンネル型ＭＯＳＦＥＴＱ
２及びＱ１１がオン状態にされる。その後、所定の遅延
時間を経てＰチャンネル型ＭＯＳＦＥＴＱ１０及びＱ３
がオン状態にされる。このようにＰチャンネル型ＭＯＳ
ＦＥＴＱＱ２，Ｑ３，Ｑ１０及びＱ１１がオン状態にな
るときには、既にＮチャンネル型ＭＯＳＦＥＴＱ１をオ
フ状態にすることができるから、上記Ｎチャンネル型Ｍ
ＯＳＦＥＴＱ１を通して貫通電流が消費されることはな
い。
【００５３】上記ナンドゲート回路Ｇ１の出力信号から
ＣＭＯＳインバータ回路Ｎ２，Ｎ５を介して得られた信
号ＶＢは、動作電圧ＶＣＣが抵抗Ｒ１を介して供給され
ることにより、ロウレベルからハイレベルへの立ち上が
りが遅くされたＣＭＯＳインバータ回路Ｎ３に入力され
る。このＣＭＯＳインバータ回路Ｎ３の出力端子には、
遅延用のキャパシタＣ１が設けられる。これにより、Ｃ
ＭＯＳインバータ回路Ｎ３においては、入力信号ＶＢが
ハイレベルからロウレベルに変化することに応じて出力
信号がロウレベルからハイレベルに変化するとき、抵抗
Ｒ１とＰチャンネル型ＭＯＳＦＥＴ及びキャパシタＣ１
により立ち上がりが遅くされる。このようにして遅延さ
れた信号は、ＣＭＯＳインバータ回路Ｎ４を介してＰチ
ャンネル型ＭＯＳＦＥＴＱ３のゲートに供給される。こ
のＭＯＳＦＥＴＱ３と直列に設けられるＰチャンネル型
ＭＯＳＦＥＴＱ２のゲートには、上記ナンドゲート回路
Ｇ１の出力信号が直接に入力されている。それ故、ナン
ドゲート回路Ｇ１の出力信号がロウレベルに変化するこ
とに応じて、Ｐチャンネル型ＭＯＳＦＥＴＱ２はオン状
態にされているが、上記のような遅延回路を通した遅延
信号ＶＣ２が遅れてロウレベルに変化する結果、遅れて
Ｐチャンネル型ＭＯＳＦＥＴＱ３がオン状態にされる。
これに先立って、ロウレベルの信号ＶＢがＰチャンネル
型ＭＯＳＦＥＴＱ１０のゲートに供給されている。
ＣＭＯＳインバータ回路Ｎ２，Ｎ５を介して得られた信
号ＶＢは、動作電圧ＶＣＣが抵抗Ｒ１を介して供給され
ることにより、ロウレベルからハイレベルへの立ち上が
りが遅くされたＣＭＯＳインバータ回路Ｎ３に入力され
る。このＣＭＯＳインバータ回路Ｎ３の出力端子には、
遅延用のキャパシタＣ１が設けられる。これにより、Ｃ
ＭＯＳインバータ回路Ｎ３においては、入力信号ＶＢが
ハイレベルからロウレベルに変化することに応じて出力
信号がロウレベルからハイレベルに変化するとき、抵抗
Ｒ１とＰチャンネル型ＭＯＳＦＥＴ及びキャパシタＣ１
により立ち上がりが遅くされる。このようにして遅延さ
れた信号は、ＣＭＯＳインバータ回路Ｎ４を介してＰチ
ャンネル型ＭＯＳＦＥＴＱ３のゲートに供給される。こ
のＭＯＳＦＥＴＱ３と直列に設けられるＰチャンネル型
ＭＯＳＦＥＴＱ２のゲートには、上記ナンドゲート回路
Ｇ１の出力信号が直接に入力されている。それ故、ナン
ドゲート回路Ｇ１の出力信号がロウレベルに変化するこ
とに応じて、Ｐチャンネル型ＭＯＳＦＥＴＱ２はオン状
態にされているが、上記のような遅延回路を通した遅延
信号ＶＣ２が遅れてロウレベルに変化する結果、遅れて
Ｐチャンネル型ＭＯＳＦＥＴＱ３がオン状態にされる。
これに先立って、ロウレベルの信号ＶＢがＰチャンネル
型ＭＯＳＦＥＴＱ１０のゲートに供給されている。
【００５４】この結果、出力ＭＯＳＦＥＴＱ７がオン状
態にされるときには、第１段階では小さなコンダクタン
スしか持たないＰチャンネル型ＭＯＳＦＥＴＱ１０及び
Ｑ１１と抵抗Ｒ３及びゲート容量からなる比較的大きな
時定数回路により、ゲート電圧ＶＥが徐々にしか上昇し
ないようにされる。そして、上記遅延回路の遅延時間経
過すると、Ｐチャンネル型ＭＯＳＦＥＴＱ３がオン状態
にされることに応じて、Ｐチャンネル型ＭＯＳＦＥＴＱ
２とＱ３の合成コンダクタンスが上記Ｐチャンネル型Ｍ
ＯＳＦＥＴＱ１０とＱ１１の合成コンダクタンスに加わ
ってゲート電圧ＶＥを速く立ち上げる。
態にされるときには、第１段階では小さなコンダクタン
スしか持たないＰチャンネル型ＭＯＳＦＥＴＱ１０及び
Ｑ１１と抵抗Ｒ３及びゲート容量からなる比較的大きな
時定数回路により、ゲート電圧ＶＥが徐々にしか上昇し
ないようにされる。そして、上記遅延回路の遅延時間経
過すると、Ｐチャンネル型ＭＯＳＦＥＴＱ３がオン状態
にされることに応じて、Ｐチャンネル型ＭＯＳＦＥＴＱ
２とＱ３の合成コンダクタンスが上記Ｐチャンネル型Ｍ
ＯＳＦＥＴＱ１０とＱ１１の合成コンダクタンスに加わ
ってゲート電圧ＶＥを速く立ち上げる。
【００５５】ハイレベル側の出力信号を出力する出力Ｍ
ＯＳＦＥＴＱ８のゲートにも上記同様に抵抗Ｒ４が設け
られる。この抵抗Ｒ４と出力ＭＯＳＦＥＴＱ８のゲート
容量により時定数回路が構成される。このような時定数
回路は、出力端子に接続される負荷に無関係に一定であ
る。このような出力負荷に無関係な時定数回路に対し
て、上記同様に時間の経過とともにコンダクタンスが徐
々に変化させられる駆動回路が設けられる。すなわち、
上記のようにハイレベル側の出力信号を形成する出力Ｍ
ＯＳＦＥＴＱ８に対しても、Ｎチャンネル型ＭＯＳＦＥ
ＴＱ４とＰチャンネル型ＭＯＳＦＥＴＱ５，Ｑ６，Ｑ１
２及びＱ１３からなる駆動回路が設けられる。
ＯＳＦＥＴＱ８のゲートにも上記同様に抵抗Ｒ４が設け
られる。この抵抗Ｒ４と出力ＭＯＳＦＥＴＱ８のゲート
容量により時定数回路が構成される。このような時定数
回路は、出力端子に接続される負荷に無関係に一定であ
る。このような出力負荷に無関係な時定数回路に対し
て、上記同様に時間の経過とともにコンダクタンスが徐
々に変化させられる駆動回路が設けられる。すなわち、
上記のようにハイレベル側の出力信号を形成する出力Ｍ
ＯＳＦＥＴＱ８に対しても、Ｎチャンネル型ＭＯＳＦＥ
ＴＱ４とＰチャンネル型ＭＯＳＦＥＴＱ５，Ｑ６，Ｑ１
２及びＱ１３からなる駆動回路が設けられる。
【００５６】上記ＭＯＳＦＥＴＱ４，Ｑ５及びＱ６を流
れる貫通電流又はＭＯＳＦＥＴＱ４，Ｑ１２及びＱ１３
を流れる貫通電流を防止するために、次のような工夫が
成されている。すなわち、Ｎチャンネル型ＭＯＳＦＥＴ
Ｑ４のゲートとＰチャンネル型ＭＯＳＦＥＴＱ５，Ｑ１
３のゲートには、ゲート回路Ｇ２の出力信号が共通に印
加される。これにより、ゲート回路Ｇ２の出力信号がロ
ウレベルに変化されると、直ちにＮチャンネル型ＭＯＳ
ＦＥＴＱ４がオフ状態にされる。ゲート回路Ｇ２の出力
信号がロウレベルにされると、上記Ｐチャンネル型ＭＯ
ＳＦＥＴＱ５及びＱ１３がオン状態となる。その後、所
定の遅延時間を経てＰチャンネル型ＭＯＳＦＥＴＱ１２
とＱ６がオン状態にされる。このようにＰチャンネル型
ＭＯＳＦＥＴＱ５，Ｑ６，Ｑ１２及びＱ１３がオン状態
なるときには、上記のように既にＮチャンネル型ＭＯＳ
ＦＥＴＱ４をオフ状態にすることができるから、上記Ｎ
チャンネル型ＭＯＳＦＥＴＱ４を通して貫通電流が消費
されることなはい。
れる貫通電流又はＭＯＳＦＥＴＱ４，Ｑ１２及びＱ１３
を流れる貫通電流を防止するために、次のような工夫が
成されている。すなわち、Ｎチャンネル型ＭＯＳＦＥＴ
Ｑ４のゲートとＰチャンネル型ＭＯＳＦＥＴＱ５，Ｑ１
３のゲートには、ゲート回路Ｇ２の出力信号が共通に印
加される。これにより、ゲート回路Ｇ２の出力信号がロ
ウレベルに変化されると、直ちにＮチャンネル型ＭＯＳ
ＦＥＴＱ４がオフ状態にされる。ゲート回路Ｇ２の出力
信号がロウレベルにされると、上記Ｐチャンネル型ＭＯ
ＳＦＥＴＱ５及びＱ１３がオン状態となる。その後、所
定の遅延時間を経てＰチャンネル型ＭＯＳＦＥＴＱ１２
とＱ６がオン状態にされる。このようにＰチャンネル型
ＭＯＳＦＥＴＱ５，Ｑ６，Ｑ１２及びＱ１３がオン状態
なるときには、上記のように既にＮチャンネル型ＭＯＳ
ＦＥＴＱ４をオフ状態にすることができるから、上記Ｎ
チャンネル型ＭＯＳＦＥＴＱ４を通して貫通電流が消費
されることなはい。
【００５７】上記ナンドゲート回路Ｇ２の出力信号から
ＣＭＯＳインバータ回路Ｎ８及びＮ９を介して得られた
信号ＶＡは、動作電圧ＶＣＣが抵抗Ｒ２を介して供給さ
れることにより、ロウレベルからハイレベルへの立ち上
がりが遅くされたＣＭＯＳインバータ回路Ｎ６に入力さ
れる。このＣＭＯＳインバータ回路Ｎ６の出力端子に
は、遅延用のキャパシタＣ２が設けられる。これによ
り、ＣＭＯＳインバータ回路Ｎ６においては、入力信号
ＶＡがハイレベルからロウレベルに変化することに応じ
て出力信号がロウレベルからハイレベルに変化すると
き、抵抗Ｒ２とＰチャンネル型ＭＯＳＦＥＴ及びキャパ
シタＣ２により立ち上がりが遅くされる。このようにし
て遅延された信号は、ＣＭＯＳインバータ回路Ｎ７を介
してＰチャンネル型ＭＯＳＦＥＴＱ６のゲートに供給さ
れる。このＭＯＳＦＥＴＱ６と直列に設けられるＰチャ
ンネル型ＭＯＳＦＥＴＱ５のゲートには、上記ナンドゲ
ート回路Ｇ２の出力信号が直接に入力されている。それ
故、ナンドゲート回路Ｇ２の出力信号がロウレベルに変
化することに応じて、Ｐチャンネル型ＭＯＳＦＥＴＱ５
はオン状態にされているが、上記のような遅延回路を通
した遅延信号ＶＣ１が遅れてロウレベルに変化する結
果、遅れてＰチャンネル型ＭＯＳＦＥＴＱ６がオン状態
にされる。これに先立って、ロウレベルの信号ＶＡがＰ
チャンネル型ＭＯＳＦＥＴＱ１２のゲートに供給されて
いる。
ＣＭＯＳインバータ回路Ｎ８及びＮ９を介して得られた
信号ＶＡは、動作電圧ＶＣＣが抵抗Ｒ２を介して供給さ
れることにより、ロウレベルからハイレベルへの立ち上
がりが遅くされたＣＭＯＳインバータ回路Ｎ６に入力さ
れる。このＣＭＯＳインバータ回路Ｎ６の出力端子に
は、遅延用のキャパシタＣ２が設けられる。これによ
り、ＣＭＯＳインバータ回路Ｎ６においては、入力信号
ＶＡがハイレベルからロウレベルに変化することに応じ
て出力信号がロウレベルからハイレベルに変化すると
き、抵抗Ｒ２とＰチャンネル型ＭＯＳＦＥＴ及びキャパ
シタＣ２により立ち上がりが遅くされる。このようにし
て遅延された信号は、ＣＭＯＳインバータ回路Ｎ７を介
してＰチャンネル型ＭＯＳＦＥＴＱ６のゲートに供給さ
れる。このＭＯＳＦＥＴＱ６と直列に設けられるＰチャ
ンネル型ＭＯＳＦＥＴＱ５のゲートには、上記ナンドゲ
ート回路Ｇ２の出力信号が直接に入力されている。それ
故、ナンドゲート回路Ｇ２の出力信号がロウレベルに変
化することに応じて、Ｐチャンネル型ＭＯＳＦＥＴＱ５
はオン状態にされているが、上記のような遅延回路を通
した遅延信号ＶＣ１が遅れてロウレベルに変化する結
果、遅れてＰチャンネル型ＭＯＳＦＥＴＱ６がオン状態
にされる。これに先立って、ロウレベルの信号ＶＡがＰ
チャンネル型ＭＯＳＦＥＴＱ１２のゲートに供給されて
いる。
【００５８】この結果、出力ＭＯＳＦＥＴＱ８がオン状
態にされるときには、第１段階では小さなコンダクタン
スしか持たないＰチャンネル型ＭＯＳＦＥＴＱ１２及び
Ｑ１３と抵抗Ｒ４及びゲート容量からなる比較的大きな
時定数回路により、ゲート電圧ＶＤが徐々にしか上昇し
ないようにされる。そして、上記遅延回路の遅延時間経
過すると、Ｐチャンネル型ＭＯＳＦＥＴＱ６がオン状態
にされることに応じて、Ｐチャンネル型ＭＯＳＦＥＴＱ
５とＱ６の合成コンダクタンスが上記Ｐチャンネル型Ｍ
ＯＳＦＥＴＱ１２とＱ１３の合成コンダクタンスにに加
わってゲート電圧ＶＤを速く立ち上げる。
態にされるときには、第１段階では小さなコンダクタン
スしか持たないＰチャンネル型ＭＯＳＦＥＴＱ１２及び
Ｑ１３と抵抗Ｒ４及びゲート容量からなる比較的大きな
時定数回路により、ゲート電圧ＶＤが徐々にしか上昇し
ないようにされる。そして、上記遅延回路の遅延時間経
過すると、Ｐチャンネル型ＭＯＳＦＥＴＱ６がオン状態
にされることに応じて、Ｐチャンネル型ＭＯＳＦＥＴＱ
５とＱ６の合成コンダクタンスが上記Ｐチャンネル型Ｍ
ＯＳＦＥＴＱ１２とＱ１３の合成コンダクタンスにに加
わってゲート電圧ＶＤを速く立ち上げる。
【００５９】上記のように出力ＭＯＳＦＥＴＱ８がオン
状態にされるときには、これに先立って出力ＭＯＳＦＥ
ＴＱ７はオフ状態にされる。上記のようなデータＤＯの
ハイレベルにより、出力イネーブル信号ＤＯＣがハイレ
ベルの状態では、駆動段のＭＯＳＦＥＴＱ１がオン状態
なって出力ＭＯＳＦＥＴＱ７のゲート電圧ＶＥをより早
い段階でロウレベルに引き抜くようにする。また、ゲー
ト回路Ｇ１の出力信号から遅延された信号ＶＢのロウレ
ベルへの変化に応じて早いタイミングでＰチャンネル型
ＭＯＳＦＥＴＱ２がオフ状態にされる。それ故、上記の
ような遅延回路により遅くまでＰチャンネル型ＭＯＳＦ
ＥＴＱ３がオン状態にされていても、これらの直列回路
での電流供給が遮断されるから駆動電圧ＶＥの立ち下が
りを速くするとともに、ＭＯＳＦＥＴＱ１に流れる貫通
電流を防止できる。
状態にされるときには、これに先立って出力ＭＯＳＦＥ
ＴＱ７はオフ状態にされる。上記のようなデータＤＯの
ハイレベルにより、出力イネーブル信号ＤＯＣがハイレ
ベルの状態では、駆動段のＭＯＳＦＥＴＱ１がオン状態
なって出力ＭＯＳＦＥＴＱ７のゲート電圧ＶＥをより早
い段階でロウレベルに引き抜くようにする。また、ゲー
ト回路Ｇ１の出力信号から遅延された信号ＶＢのロウレ
ベルへの変化に応じて早いタイミングでＰチャンネル型
ＭＯＳＦＥＴＱ２がオフ状態にされる。それ故、上記の
ような遅延回路により遅くまでＰチャンネル型ＭＯＳＦ
ＥＴＱ３がオン状態にされていても、これらの直列回路
での電流供給が遮断されるから駆動電圧ＶＥの立ち下が
りを速くするとともに、ＭＯＳＦＥＴＱ１に流れる貫通
電流を防止できる。
【００６０】同様に、出力ＭＯＳＦＥＴＱ７がオフ状態
からオン状態に切り換えられるときにおいて、上記出力
ＭＯＳＦＥＴＱ８はオフ状態にされる。このとき、上記
のようなデータＤＯのロウレベルを受けるナンドゲート
回路Ｇ２の出力信号のハイレベルにより、駆動段のＭＯ
ＳＦＥＴＱ４がオン状態なって出力ＭＯＳＦＥＴＱ８の
ゲート電圧ＶＤを比較的早い段階でロウレベルに引き抜
くようにする。また、ゲート回路Ｇ２の出力信号から遅
延された信号ＶＡのロウレベルへの変化に応じて早いタ
イミングでＰチャンネル型ＭＯＳＦＥＴＱ５がオフ状態
にされる。それ故、上記のような遅延回路により遅くま
でＰチャンネル型ＭＯＳＦＥＴＱ６がオン状態にされて
いても、これらの直列回路での電流供給が遮断されるか
ら駆動電圧ＶＤの立ち下がりを速くするとともに、ＭＯ
ＳＦＥＴＱ４に流される貫通電流を防止できる。
からオン状態に切り換えられるときにおいて、上記出力
ＭＯＳＦＥＴＱ８はオフ状態にされる。このとき、上記
のようなデータＤＯのロウレベルを受けるナンドゲート
回路Ｇ２の出力信号のハイレベルにより、駆動段のＭＯ
ＳＦＥＴＱ４がオン状態なって出力ＭＯＳＦＥＴＱ８の
ゲート電圧ＶＤを比較的早い段階でロウレベルに引き抜
くようにする。また、ゲート回路Ｇ２の出力信号から遅
延された信号ＶＡのロウレベルへの変化に応じて早いタ
イミングでＰチャンネル型ＭＯＳＦＥＴＱ５がオフ状態
にされる。それ故、上記のような遅延回路により遅くま
でＰチャンネル型ＭＯＳＦＥＴＱ６がオン状態にされて
いても、これらの直列回路での電流供給が遮断されるか
ら駆動電圧ＶＤの立ち下がりを速くするとともに、ＭＯ
ＳＦＥＴＱ４に流される貫通電流を防止できる。
【００６１】図７には、この発明に係る出力回路の動作
の一例を説明するための動作波形図が示されている。出
力イネーブル信号ＤＯＣがハイレベルに固定されている
状態で、データＤＯがロウレベルでデータＤＯＢがハイ
レベルの期間Ｔ１では出力ハイレベル（Ｈ）側の駆動段
回路の各信号ＶＡ，ＶＣ１はハイレベルに、出力ロウレ
ベル（Ｌ）側の駆動段回路の各信号ＶＢ及びＶＣ２はロ
ウレベルにされている。そして、駆動信号ＶＤがロウレ
ベルに、駆動信号ＶＥがハイレベルにされて、出力端子
ＯＵＴはロウレベルにされている。
の一例を説明するための動作波形図が示されている。出
力イネーブル信号ＤＯＣがハイレベルに固定されている
状態で、データＤＯがロウレベルでデータＤＯＢがハイ
レベルの期間Ｔ１では出力ハイレベル（Ｈ）側の駆動段
回路の各信号ＶＡ，ＶＣ１はハイレベルに、出力ロウレ
ベル（Ｌ）側の駆動段回路の各信号ＶＢ及びＶＣ２はロ
ウレベルにされている。そして、駆動信号ＶＤがロウレ
ベルに、駆動信号ＶＥがハイレベルにされて、出力端子
ＯＵＴはロウレベルにされている。
【００６２】データＤＯがハイレベルに、ＤＯＢがロウ
レベルに変化すると、図１の回路を例にして説明する
と、Ｌ側の駆動段では、信号ＶＢのハイレベルへの変化
に応じてＣＭＯＳインバータ回路Ｎ５のＮチャンネル型
ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴＱ１がオン
状態なって駆動信号ＶＥを高速にハイレベルからロウレ
ベルに引き抜いてしまう。これに応じて出力ＭＯＳＦＥ
ＴＱ７は早いタイミングでオン状態からオフ状態に切り
換えられる。
レベルに変化すると、図１の回路を例にして説明する
と、Ｌ側の駆動段では、信号ＶＢのハイレベルへの変化
に応じてＣＭＯＳインバータ回路Ｎ５のＮチャンネル型
ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴＱ１がオン
状態なって駆動信号ＶＥを高速にハイレベルからロウレ
ベルに引き抜いてしまう。これに応じて出力ＭＯＳＦＥ
ＴＱ７は早いタイミングでオン状態からオフ状態に切り
換えられる。
【００６３】Ｈ側の駆動段では、信号ＶＡがロウレベル
に変化してから、遅延信号ＶＣ１がロウレベルに変化す
るまでの時間Ｔ２においては、ＣＭＯＳインバータ回路
Ｎ８のＰチャンネル型ＭＯＳＦＥＴからの電流供給のみ
により駆動信号ＶＤがロウレベルからハイレベルに徐々
に立ち上げられる。すなわち、ＣＭＯＳインバータ回路
Ｎ８のＰチャンネル型ＭＯＳＦＥＴのコンダクタンスを
比較的小さく形成することにより、それと抵抗Ｒ４及び
出力ＭＯＳＦＥＴＱ８のゲート容量からなる比較的大き
な時定数により駆動信号ＶＤは緩やかにした上昇しな
い。これにより、出力端子ＯＵＴをロウレベルからハイ
レベルに変化させるときの出力電流の変化率を極めて小
さくできるから、電源電圧線ＶＣＣに含まれるインダク
タンス成分等による電源ノイズの発生を抑えることがで
きる。
に変化してから、遅延信号ＶＣ１がロウレベルに変化す
るまでの時間Ｔ２においては、ＣＭＯＳインバータ回路
Ｎ８のＰチャンネル型ＭＯＳＦＥＴからの電流供給のみ
により駆動信号ＶＤがロウレベルからハイレベルに徐々
に立ち上げられる。すなわち、ＣＭＯＳインバータ回路
Ｎ８のＰチャンネル型ＭＯＳＦＥＴのコンダクタンスを
比較的小さく形成することにより、それと抵抗Ｒ４及び
出力ＭＯＳＦＥＴＱ８のゲート容量からなる比較的大き
な時定数により駆動信号ＶＤは緩やかにした上昇しな
い。これにより、出力端子ＯＵＴをロウレベルからハイ
レベルに変化させるときの出力電流の変化率を極めて小
さくできるから、電源電圧線ＶＣＣに含まれるインダク
タンス成分等による電源ノイズの発生を抑えることがで
きる。
【００６４】上記駆動電圧ＶＤの立ち上がりは、上記の
ように出力ＭＯＳＦＥＴＱ８のゲート容量やゲート入力
抵抗Ｒ４及びＣＭＯＳインバータ回路Ｎ８のＰチャンネ
ル型ＭＯＳＦＥＴのコンダクタンスのみにより決定さ
れ、出力端子ＯＵＴに接続される負荷容量に無関係にで
きる。それ故、電源ノイズを最小に抑え、かつ信号出力
の速度を遅くしない最適なタイミングでの駆動電圧ＶＤ
の立ち上がりをコントロールすることができる。
ように出力ＭＯＳＦＥＴＱ８のゲート容量やゲート入力
抵抗Ｒ４及びＣＭＯＳインバータ回路Ｎ８のＰチャンネ
ル型ＭＯＳＦＥＴのコンダクタンスのみにより決定さ
れ、出力端子ＯＵＴに接続される負荷容量に無関係にで
きる。それ故、電源ノイズを最小に抑え、かつ信号出力
の速度を遅くしない最適なタイミングでの駆動電圧ＶＤ
の立ち上がりをコントロールすることができる。
【００６５】遅延回路の遅延時間経過の時間Ｔ３から
は、Ｐチャンネル型ＭＯＳＦＥＴＱ５及びＱ６からの電
流も加算されて駆動電圧ＶＤの立ち上がりを速くする。
これにより、出力端子ＯＵＴから信号出力動作を高速に
行うことができる。
は、Ｐチャンネル型ＭＯＳＦＥＴＱ５及びＱ６からの電
流も加算されて駆動電圧ＶＤの立ち上がりを速くする。
これにより、出力端子ＯＵＴから信号出力動作を高速に
行うことができる。
【００６６】このとき、Ｌ側の駆動段では上記のように
信号ＶＢのハイレベルへの変化に応じて直ちに出力ＭＯ
ＳＦＥＴＱ７の駆動電圧ＶＥの引抜きが高速に行われる
から、その後の時間Ｔ２’では遅延信号ＶＣ２がハイレ
ベルに立ち上がっても何ら動作に影響を及ぼさない。
信号ＶＢのハイレベルへの変化に応じて直ちに出力ＭＯ
ＳＦＥＴＱ７の駆動電圧ＶＥの引抜きが高速に行われる
から、その後の時間Ｔ２’では遅延信号ＶＣ２がハイレ
ベルに立ち上がっても何ら動作に影響を及ぼさない。
【００６７】次に、データＤＯがロウレベルに、ＤＯＢ
がハイレベルに変化すると、Ｈ側の駆動段では、信号Ｖ
Ａのハイレベルへの変化に応じてＣＭＯＳインバータ回
路Ｎ８のＮチャンネル型ＭＯＳＦＥＴとＮチャンネル型
ＭＯＳＦＥＴＱ４がオン状態なって駆動信号ＶＤを高速
にハイレベルからロウレベルに引き抜いてしまう。これ
に応じて出力ＭＯＳＦＥＴＱ８は早いタイミングでオン
状態からオフ状態に切り換えられる。
がハイレベルに変化すると、Ｈ側の駆動段では、信号Ｖ
Ａのハイレベルへの変化に応じてＣＭＯＳインバータ回
路Ｎ８のＮチャンネル型ＭＯＳＦＥＴとＮチャンネル型
ＭＯＳＦＥＴＱ４がオン状態なって駆動信号ＶＤを高速
にハイレベルからロウレベルに引き抜いてしまう。これ
に応じて出力ＭＯＳＦＥＴＱ８は早いタイミングでオン
状態からオフ状態に切り換えられる。
【００６８】Ｌ側の駆動段では、信号ＶＢがロウレベル
に変化してから、遅延信号ＶＣ２がロウレベルに変化す
るまでの時間Ｔ５においては、ＣＭＯＳインバータ回路
Ｎ５のＰチャンネル型ＭＯＳＦＥＴからの電流供給のみ
により駆動信号ＶＥがロウレベルからハイレベルに徐々
に立ち上げられる。すなわち、ＣＭＯＳインバータ回路
Ｎ５のＰチャンネル型ＭＯＳＦＥＴのコンダクタンスを
比較的小さく形成することにより、それと抵抗Ｒ３及び
出力ＭＯＳＦＥＴＱ７のゲート容量からなる比較的大き
な時定数により駆動信号ＶＤは緩やかにした上昇しな
い。これにより、出力端子ＯＵＴをハイレベルからロウ
レベルに変化させるときの出力電流の変化率を極めて小
さくできるから、出力端子ＯＵＴの出力線や回路の接地
線に含まれるインダクタンス成分等によるノイズの発生
を抑えることができる。
に変化してから、遅延信号ＶＣ２がロウレベルに変化す
るまでの時間Ｔ５においては、ＣＭＯＳインバータ回路
Ｎ５のＰチャンネル型ＭＯＳＦＥＴからの電流供給のみ
により駆動信号ＶＥがロウレベルからハイレベルに徐々
に立ち上げられる。すなわち、ＣＭＯＳインバータ回路
Ｎ５のＰチャンネル型ＭＯＳＦＥＴのコンダクタンスを
比較的小さく形成することにより、それと抵抗Ｒ３及び
出力ＭＯＳＦＥＴＱ７のゲート容量からなる比較的大き
な時定数により駆動信号ＶＤは緩やかにした上昇しな
い。これにより、出力端子ＯＵＴをハイレベルからロウ
レベルに変化させるときの出力電流の変化率を極めて小
さくできるから、出力端子ＯＵＴの出力線や回路の接地
線に含まれるインダクタンス成分等によるノイズの発生
を抑えることができる。
【００６９】上記駆動電圧ＶＥの立ち上がりは、上記の
ように出力ＭＯＳＦＥＴＱ７のゲート容量やゲート入力
抵抗Ｒ３及びＣＭＯＳインバータ回路Ｎ５のＰチャンネ
ル型ＭＯＳＦＥＴのコンダクタンスのみにより決定さ
れ、出力端子ＯＵＴに接続される負荷容量に無関係にで
きる。それ故、接地線や出力線のノイズを最小に抑え、
かつ信号出力の速度を遅くしない最適なタイミングでの
駆動電圧ＶＥの立ち上がりをコントロールすることがで
きる。
ように出力ＭＯＳＦＥＴＱ７のゲート容量やゲート入力
抵抗Ｒ３及びＣＭＯＳインバータ回路Ｎ５のＰチャンネ
ル型ＭＯＳＦＥＴのコンダクタンスのみにより決定さ
れ、出力端子ＯＵＴに接続される負荷容量に無関係にで
きる。それ故、接地線や出力線のノイズを最小に抑え、
かつ信号出力の速度を遅くしない最適なタイミングでの
駆動電圧ＶＥの立ち上がりをコントロールすることがで
きる。
【００７０】遅延回路の遅延時間経過の時間Ｔ６から
は、Ｐチャンネル型ＭＯＳＦＥＴＱ２及びＱ６３らの電
流も加算されて駆動電圧ＶＥの立ち上がりを速くする。
これにより、出力端子ＯＵＴから信号出力動作を高速に
行うことができる。
は、Ｐチャンネル型ＭＯＳＦＥＴＱ２及びＱ６３らの電
流も加算されて駆動電圧ＶＥの立ち上がりを速くする。
これにより、出力端子ＯＵＴから信号出力動作を高速に
行うことができる。
【００７１】このとき、Ｈ側の駆動段では上記のように
信号ＶＡのハイレベルへの変化に応じて直ちに出力ＭＯ
ＳＦＥＴＱ８の駆動電圧ＶＤの引抜きが高速に行われる
から、その後の時間Ｔ４では遅延信号ＶＣ１がハイレベ
ルに立ち上がっても何ら動作に影響を及ぼさない。
信号ＶＡのハイレベルへの変化に応じて直ちに出力ＭＯ
ＳＦＥＴＱ８の駆動電圧ＶＤの引抜きが高速に行われる
から、その後の時間Ｔ４では遅延信号ＶＣ１がハイレベ
ルに立ち上がっても何ら動作に影響を及ぼさない。
【００７２】図８には、この発明に係る出力回路の動作
の他の一例を説明するための動作波形図が示されてい
る。この実施例では、出力イネーブル信号ＤＯＣにより
出力タイミングが制御される場合が示されている。同図
には、出力ハイインピーダンス状態からハイレベルの出
力信号が出力される例が示されている。
の他の一例を説明するための動作波形図が示されてい
る。この実施例では、出力イネーブル信号ＤＯＣにより
出力タイミングが制御される場合が示されている。同図
には、出力ハイインピーダンス状態からハイレベルの出
力信号が出力される例が示されている。
【００７３】出力イネーブル信号ＤＯＣがロウレベルの
期間Ｔ１では、出力端子ＯＵＴはハイインピーダンスＨ
ｉ−Ｚになっている。この電位は、出力端子ＯＵＴに接
続される負荷等より決まる電位である。
期間Ｔ１では、出力端子ＯＵＴはハイインピーダンスＨ
ｉ−Ｚになっている。この電位は、出力端子ＯＵＴに接
続される負荷等より決まる電位である。
【００７４】データＤＯがハイレベルで、データＤＯＢ
がロウレベルの状態で出力イネーブル信号ＤＯＣがハイ
レベルに変化すると、それに応じて信号ＶＡがロウレベ
ルに変化して時間Ｔ２ではＣＭＯＳインバータ回路Ｎ８
により駆動電圧ＶＤが徐々にハイレベルに立ち上げられ
る。そして、遅延信号ＶＣ１のハイレベルへの変化する
時間Ｔ３では、上記のようにＰチャンネル型ＭＯＳＦＥ
ＴＱ５，Ｑ６も加わって駆動信号ＶＤを高速にハイレベ
ルに立ち上げて出力端子ＯＵＴから出力される出力信号
を速くハイレベルに立ち上げる。
がロウレベルの状態で出力イネーブル信号ＤＯＣがハイ
レベルに変化すると、それに応じて信号ＶＡがロウレベ
ルに変化して時間Ｔ２ではＣＭＯＳインバータ回路Ｎ８
により駆動電圧ＶＤが徐々にハイレベルに立ち上げられ
る。そして、遅延信号ＶＣ１のハイレベルへの変化する
時間Ｔ３では、上記のようにＰチャンネル型ＭＯＳＦＥ
ＴＱ５，Ｑ６も加わって駆動信号ＶＤを高速にハイレベ
ルに立ち上げて出力端子ＯＵＴから出力される出力信号
を速くハイレベルに立ち上げる。
【００７５】出力イネーブル信号ＤＯＣがロウレベルに
変化すると、それに応じて信号ＶＡがハイレベルに変化
するため、駆動信号ＶＤは前記同様に高速にロウレベル
に引き抜かれて、出力端子ＯＵＴはハイインピーダンス
状態になり、負荷等による決まる電位に落ち着く。以上
の動作は、データＤＯがロウレベルで、ＤＯＢがハイレ
ベルにされる出力ロウレベルの動作においてもほぼ同様
である。
変化すると、それに応じて信号ＶＡがハイレベルに変化
するため、駆動信号ＶＤは前記同様に高速にロウレベル
に引き抜かれて、出力端子ＯＵＴはハイインピーダンス
状態になり、負荷等による決まる電位に落ち着く。以上
の動作は、データＤＯがロウレベルで、ＤＯＢがハイレ
ベルにされる出力ロウレベルの動作においてもほぼ同様
である。
【００７６】上記のように出力信号のタイミングが常に
タイミング信号ＤＯＣにより規定されているものでは、
図２の実施例のタイミング信号ＴＣ１とＴＣ２をタイミ
ング信号ＤＯＣを遅延させて形成することができる。
タイミング信号ＤＯＣにより規定されているものでは、
図２の実施例のタイミング信号ＴＣ１とＴＣ２をタイミ
ング信号ＤＯＣを遅延させて形成することができる。
【００７７】図９には、この発明に係る出力回路の動作
の更に他の一例を説明するための動作波形図が示されて
いる。同図は、図４又は図５の実施例回路の動作に対応
している。図４の実施例では、Ｈ側の駆動段では時間Ｔ
３とＴ６のみ駆動段のコンダクタンスが大きくされる。
他の期間では定常的に動作するＣＭＯＳインバータ回路
のみにより駆動信号ＶＤが形成される。Ｌ側の駆動段も
時間Ｔ３’とＴ６’においてのみ駆動段のコンダクタン
スが大きくされ、他の期間では定常的に動作するＣＭＯ
Ｓインバータ回路のみにより駆動信号ＶＥが形成され
る。
の更に他の一例を説明するための動作波形図が示されて
いる。同図は、図４又は図５の実施例回路の動作に対応
している。図４の実施例では、Ｈ側の駆動段では時間Ｔ
３とＴ６のみ駆動段のコンダクタンスが大きくされる。
他の期間では定常的に動作するＣＭＯＳインバータ回路
のみにより駆動信号ＶＤが形成される。Ｌ側の駆動段も
時間Ｔ３’とＴ６’においてのみ駆動段のコンダクタン
スが大きくされ、他の期間では定常的に動作するＣＭＯ
Ｓインバータ回路のみにより駆動信号ＶＥが形成され
る。
【００７８】図５の実施例では、基本的には上記図４の
実施例と同様であるが、駆動信号ＶＤやＶＥをロウレベ
ルに引き抜く動作が時間Ｔ４及びＴ２’においてＣＭＯ
Ｓインバータ回路とＮチャンネル型ＭＯＳＦＥＴにより
速く行われる点が異なる。
実施例と同様であるが、駆動信号ＶＤやＶＥをロウレベ
ルに引き抜く動作が時間Ｔ４及びＴ２’においてＣＭＯ
Ｓインバータ回路とＮチャンネル型ＭＯＳＦＥＴにより
速く行われる点が異なる。
【００７９】図１０には、この発明が適用された半導体
記憶装置の一例のブロック図が示されている。同図の実
施例は、シリアルメモリに向けられており、同図の各回
路ブロックは、公知の半導体集積回路の製造技術によ
り、単結晶シリコンのような１個の半導体基板上におい
て形成される。高速なシリアルアクセスを実現するた
め、書き込み用レジスタＷＲと読み出し用レジスタＲＲ
を設けて、メモリセルが二次元配列されてなるメモリア
レイＭＡＲＹと上記レジスタＷＲ，ＲＲ間のデータ読み
出し・書き込みは１レジスタ長分のデータをパラレルに
実行し、レジスタＷＲ，ＲＲでパラレル／シリアル変換
又はシリアル／パラレル変換を行って、レジスタＷＲ，
ＲＲと外部とのデータの読み出し又は書き込みをシリア
ルに実行する。これにより、内部のメモリ読み出し・書
き込みサイクルに要する時間に対して、外部とのシリア
ルアクセスを高速に行うことができる。
記憶装置の一例のブロック図が示されている。同図の実
施例は、シリアルメモリに向けられており、同図の各回
路ブロックは、公知の半導体集積回路の製造技術によ
り、単結晶シリコンのような１個の半導体基板上におい
て形成される。高速なシリアルアクセスを実現するた
め、書き込み用レジスタＷＲと読み出し用レジスタＲＲ
を設けて、メモリセルが二次元配列されてなるメモリア
レイＭＡＲＹと上記レジスタＷＲ，ＲＲ間のデータ読み
出し・書き込みは１レジスタ長分のデータをパラレルに
実行し、レジスタＷＲ，ＲＲでパラレル／シリアル変換
又はシリアル／パラレル変換を行って、レジスタＷＲ，
ＲＲと外部とのデータの読み出し又は書き込みをシリア
ルに実行する。これにより、内部のメモリ読み出し・書
き込みサイクルに要する時間に対して、外部とのシリア
ルアクセスを高速に行うことができる。
【００８０】連続してシリアルアクセスを実行できるよ
うに、レジスタＷＲ，ＲＲと同じデータサイズの書き込
み用バッファＷＢと読み出し用バッファＲＢを設け、レ
ジスタＲＲのデータを外部にシリアルリードする間に、
次のリードデータをメモリアレイＭＡＲＹから上記バッ
ファＲＢへ読み出して待機する。また、外部からシリア
ルライトされたデータは、レジスタＷＲから上記バッフ
ァＷＢへ転送され、外部より次の入力データがレジスタ
ＷＲにシリアルライトされる間に、上記バッファＷＢに
転送されたデータがメモリアレイＭＡＲＹに対してパラ
レルに書き込まれる。以上により、データは切れ目なく
連続してシリアルアクセスすることができる。
うに、レジスタＷＲ，ＲＲと同じデータサイズの書き込
み用バッファＷＢと読み出し用バッファＲＢを設け、レ
ジスタＲＲのデータを外部にシリアルリードする間に、
次のリードデータをメモリアレイＭＡＲＹから上記バッ
ファＲＢへ読み出して待機する。また、外部からシリア
ルライトされたデータは、レジスタＷＲから上記バッフ
ァＷＢへ転送され、外部より次の入力データがレジスタ
ＷＲにシリアルライトされる間に、上記バッファＷＢに
転送されたデータがメモリアレイＭＡＲＹに対してパラ
レルに書き込まれる。以上により、データは切れ目なく
連続してシリアルアクセスすることができる。
【００８１】ウィンドウスキャンを連続して行うために
は、ジャンプ及びラインリセットが待ち時間無しに連続
して行える手段が必要である。ジャンプアドレスやライ
ンリセットアドレスは任意であるから、前記“０”リセ
ット用レジスタのようにアドレスを固定した専用のレジ
スタを設けることはできない。この実施例では、図１０
に示すように、ジャンプ用として専用のＡリード用バッ
ファＡＲＢと、ラインリセット用としての専用のＬリー
ド用バッファＬＲＢが設けられる。
は、ジャンプ及びラインリセットが待ち時間無しに連続
して行える手段が必要である。ジャンプアドレスやライ
ンリセットアドレスは任意であるから、前記“０”リセ
ット用レジスタのようにアドレスを固定した専用のレジ
スタを設けることはできない。この実施例では、図１０
に示すように、ジャンプ用として専用のＡリード用バッ
ファＡＲＢと、ラインリセット用としての専用のＬリー
ド用バッファＬＲＢが設けられる。
【００８２】上記各バッファＡＲＢとＬＲＢの動作は、
次の通りである。リードジャンプアドレスが外部より入
力されたとき、当アドレスのメモリデータをＡリード用
バッファＡＲＢに読み出す。リードジャンプ用のアドレ
スとして設定されているアドレスへのライトが実行され
たときは、この最新書き込みデータはＡリードバッファ
ＡＲＢへ読み出される。
次の通りである。リードジャンプアドレスが外部より入
力されたとき、当アドレスのメモリデータをＡリード用
バッファＡＲＢに読み出す。リードジャンプ用のアドレ
スとして設定されているアドレスへのライトが実行され
たときは、この最新書き込みデータはＡリードバッファ
ＡＲＢへ読み出される。
【００８３】ラインリセット（内部インクリメントによ
るものも含む）、ジャンプ、リセット時にそのリセット
後のアクセスを開始するラインの次のラインの先頭アド
レスがＬリード用バッファＬＲＢに読み出される。ある
ラインのリード中に、次のラインの先頭アドレスデータ
へ書き込みが行われたときには、この最新データはＬリ
ード用バッファＬＲＢへ読み出される。書き込み動作に
関しては、通常のアドレスと同様の手段でメモリアレイ
ＭＡＲＹへ書き込まれる。
るものも含む）、ジャンプ、リセット時にそのリセット
後のアクセスを開始するラインの次のラインの先頭アド
レスがＬリード用バッファＬＲＢに読み出される。ある
ラインのリード中に、次のラインの先頭アドレスデータ
へ書き込みが行われたときには、この最新データはＬリ
ード用バッファＬＲＢへ読み出される。書き込み動作に
関しては、通常のアドレスと同様の手段でメモリアレイ
ＭＡＲＹへ書き込まれる。
【００８４】図１１には、上記ウィンドウスキャン機能
付のシリアルメモリの一実施例の全体ブロック図が示さ
れている。シリアル入力バッファＳＩＢは、入力端子Ｉ
Ｎからシリアルに入力される書き込みデータをライトク
ロックＷＣＫに従って取り込み、ライトレジスタＷＲに
伝える。ライトレジスタＷＲは、上記シリアル入力バッ
ファＳＩＢを介して取り込まれた３２ビットを単位とす
るデータをパラレルに変換して、ライトバッファＷＢに
転送する。上記ライトレジスタＷＲは、シフトレジスタ
であってもよいし、ライトクロックＷＣＫを計数するカ
ウンタの出力信号をデコーダ回路でデコードして、その
選択信号によりポインティングされるラッチ回路によっ
てシフトレジスタと同様な機能を実現するものであって
もよい。
付のシリアルメモリの一実施例の全体ブロック図が示さ
れている。シリアル入力バッファＳＩＢは、入力端子Ｉ
Ｎからシリアルに入力される書き込みデータをライトク
ロックＷＣＫに従って取り込み、ライトレジスタＷＲに
伝える。ライトレジスタＷＲは、上記シリアル入力バッ
ファＳＩＢを介して取り込まれた３２ビットを単位とす
るデータをパラレルに変換して、ライトバッファＷＢに
転送する。上記ライトレジスタＷＲは、シフトレジスタ
であってもよいし、ライトクロックＷＣＫを計数するカ
ウンタの出力信号をデコーダ回路でデコードして、その
選択信号によりポインティングされるラッチ回路によっ
てシフトレジスタと同様な機能を実現するものであって
もよい。
【００８５】ライトバッファＷＢは、３２ビットを単位
とする書き込みデータをパラレルに受ける３２個のラッ
チ回路から構成される。各ラッチ回路は、ライトリセッ
トモードデコーダＷＭＤ若しくはライトカウンタＷＣに
より形成されるライトロード信号によってライトレジス
タＷＲからの書き込みデータをパラレルに取り込む。そ
して、上記メモリ動作制御部ＭＯＣにより形成されるラ
イトデータ転送信号によって信号出力を行う。これによ
り、メモリブロックＭＢに対して３２ビットの単位での
パラレル書き込みが行われる。
とする書き込みデータをパラレルに受ける３２個のラッ
チ回路から構成される。各ラッチ回路は、ライトリセッ
トモードデコーダＷＭＤ若しくはライトカウンタＷＣに
より形成されるライトロード信号によってライトレジス
タＷＲからの書き込みデータをパラレルに取り込む。そ
して、上記メモリ動作制御部ＭＯＣにより形成されるラ
イトデータ転送信号によって信号出力を行う。これによ
り、メモリブロックＭＢに対して３２ビットの単位での
パラレル書き込みが行われる。
【００８６】図１２には、メモリブロックＭＢの一実施
例の具体的内部構成図が示されている。メモリブロック
ＭＢは、通常のダイナミック型ＲＡＭと同様のメモリア
レイＭＡＲＹと、センスアンプＳＡの他に、Ｙアドレス
ＭＹＡを解読するデコーダ回路ＹＤＥＣにより形成され
た選択信号によりビット線１／Ｎの選択を行うカラムス
イッチ回路ＣＷと、メモリアレイＭＡＲＹへの書き込み
動作のときにセンスアンプＳＡを強制的に書き込みデー
タに従って反転させるためのサブセンスアンプＳＢＡ
と、ＸアドレスＭＸＡを解読してワード線の選択信号を
形成するデコーダ回路ＸＤＥＣとから構成される。ビッ
ト線の１／Ｎの選択は、全体で３２×９ビットのデータ
の選択を行う。実際には、１つのメモリアレイＭＡＲＹ
は、ワード線が９６０本、ビット線が３２×９×３本で
構成され、全体で３マット（×３）設けられる。したが
って、１つのメモリマット（メモリアレイ）当たり、カ
ラムスイッチＣＷは、３ビットの単位で１／９の選択を
行う。サブセンスアンプＳＢＡは、全体でメモリマット
ＭＡＲＹと同様に３つから構成される。サブセンスアン
プＳＢＡは、内部のデータバスを介して一方において上
記ライトバッファＷＢに結合され、他方において後述す
るリードバッファＲＢに結合される。上記のメモリ構成
により、例えば１画素を構成する画素データを赤、青及
び緑の３原色に３ビットずつ割り当てれば、５１２色の
多色表示ができる。
例の具体的内部構成図が示されている。メモリブロック
ＭＢは、通常のダイナミック型ＲＡＭと同様のメモリア
レイＭＡＲＹと、センスアンプＳＡの他に、Ｙアドレス
ＭＹＡを解読するデコーダ回路ＹＤＥＣにより形成され
た選択信号によりビット線１／Ｎの選択を行うカラムス
イッチ回路ＣＷと、メモリアレイＭＡＲＹへの書き込み
動作のときにセンスアンプＳＡを強制的に書き込みデー
タに従って反転させるためのサブセンスアンプＳＢＡ
と、ＸアドレスＭＸＡを解読してワード線の選択信号を
形成するデコーダ回路ＸＤＥＣとから構成される。ビッ
ト線の１／Ｎの選択は、全体で３２×９ビットのデータ
の選択を行う。実際には、１つのメモリアレイＭＡＲＹ
は、ワード線が９６０本、ビット線が３２×９×３本で
構成され、全体で３マット（×３）設けられる。したが
って、１つのメモリマット（メモリアレイ）当たり、カ
ラムスイッチＣＷは、３ビットの単位で１／９の選択を
行う。サブセンスアンプＳＢＡは、全体でメモリマット
ＭＡＲＹと同様に３つから構成される。サブセンスアン
プＳＢＡは、内部のデータバスを介して一方において上
記ライトバッファＷＢに結合され、他方において後述す
るリードバッファＲＢに結合される。上記のメモリ構成
により、例えば１画素を構成する画素データを赤、青及
び緑の３原色に３ビットずつ割り当てれば、５１２色の
多色表示ができる。
【００８７】図１１において、リードバッファＲＢは、
３２ビットのデータをパラレルに受ける。リードバッフ
ァＲＢは、リードレジスタＲＲが次にシリアル出力すべ
き次のデータを保持させるためのものである。すなわ
ち、前記のようにリードレジスタＲＲが３２ビットから
なるデータをシリアルに出力している間に、上記リード
バッファＲＢには次にシリアル出力すべきデータがメモ
リブロックＭＢから読み出されてパラレルに転送され
る。リードバッファＲＢは、メモリ動作制御部ＭＯＣに
より形成された信号Ｓ１により、３２ビットのデータを
パラレルに取り込む。リードバッファＲＢからリードレ
ジスタＲＲへのパラレル転送は、リードカウンタＲＣか
ら出力されるリードロード信号Ｓ５によって行われる。
実際には、上記のように９ビットずつシリアルに出力す
るので、リードバッファＲＢの数は、全体で９個から構
成される。それ故、前記図１のようなこの発明に係る出
力回路が全部で９個設けられることななる。
３２ビットのデータをパラレルに受ける。リードバッフ
ァＲＢは、リードレジスタＲＲが次にシリアル出力すべ
き次のデータを保持させるためのものである。すなわ
ち、前記のようにリードレジスタＲＲが３２ビットから
なるデータをシリアルに出力している間に、上記リード
バッファＲＢには次にシリアル出力すべきデータがメモ
リブロックＭＢから読み出されてパラレルに転送され
る。リードバッファＲＢは、メモリ動作制御部ＭＯＣに
より形成された信号Ｓ１により、３２ビットのデータを
パラレルに取り込む。リードバッファＲＢからリードレ
ジスタＲＲへのパラレル転送は、リードカウンタＲＣか
ら出力されるリードロード信号Ｓ５によって行われる。
実際には、上記のように９ビットずつシリアルに出力す
るので、リードバッファＲＢの数は、全体で９個から構
成される。それ故、前記図１のようなこの発明に係る出
力回路が全部で９個設けられることななる。
【００８８】ＡリードバッファＡＲＢは、アドレスジャ
ンプのときリードレジスタＲＲから出力すべきデータを
保持させるものである。データの取り込みは、メモリ動
作制御部ＭＯＣにより形成されたせ信号Ｓ３により行わ
れる。信号Ｓ３は、リードリセットモードデコーダＲＭ
Ｄにより形成された信号（ｂ）により、リードジャン
プの設定が変更されたとき、アドレスコントローラＡＤ
Ｃにより形成された信号（ｅ）により、設定されたリ
ードジャンプアドレスへデータがライトされたときに発
生される。ＡリードバッファＡＲＢからリードレジスタ
ＲＲへのデータ転送は、リードリセットモードデコーダ
ＲＭＤにより形成されるリードロード信号Ｓ７により行
われる。これにより、ジャンプやウィンドウモードが指
定されたときには、待ち時間無しに指定されたアドレス
からシリアルデータを出力させることができる。
ンプのときリードレジスタＲＲから出力すべきデータを
保持させるものである。データの取り込みは、メモリ動
作制御部ＭＯＣにより形成されたせ信号Ｓ３により行わ
れる。信号Ｓ３は、リードリセットモードデコーダＲＭ
Ｄにより形成された信号（ｂ）により、リードジャン
プの設定が変更されたとき、アドレスコントローラＡＤ
Ｃにより形成された信号（ｅ）により、設定されたリ
ードジャンプアドレスへデータがライトされたときに発
生される。ＡリードバッファＡＲＢからリードレジスタ
ＲＲへのデータ転送は、リードリセットモードデコーダ
ＲＭＤにより形成されるリードロード信号Ｓ７により行
われる。これにより、ジャンプやウィンドウモードが指
定されたときには、待ち時間無しに指定されたアドレス
からシリアルデータを出力させることができる。
【００８９】０リードバッファ０ＲＢは、アドレス０デ
ータを保持させるものである。データの取り込みは、メ
モリ動作制御部ＭＯＣにより形成された信号Ｓ２により
行われる。０リードバッファ０ＲＢからリードレジスタ
ＲＲへのデータ転送は、リードリセットモードデコーダ
ＲＭＤにより形成されるリードロード信号Ｓ６により行
われる。これにより、先頭アドレス（０，０）にリセッ
トされたとき、待ち時間無しに先頭アドレスのデータを
シリアル出力させることができる。
ータを保持させるものである。データの取り込みは、メ
モリ動作制御部ＭＯＣにより形成された信号Ｓ２により
行われる。０リードバッファ０ＲＢからリードレジスタ
ＲＲへのデータ転送は、リードリセットモードデコーダ
ＲＭＤにより形成されるリードロード信号Ｓ６により行
われる。これにより、先頭アドレス（０，０）にリセッ
トされたとき、待ち時間無しに先頭アドレスのデータを
シリアル出力させることができる。
【００９０】ＬリードバッファＬＲＢは、ラインリセッ
トのときリードレジスタＲＲから出力すべきデータを保
持させるものである。データの取り込みは、メモリ動作
制御部ＭＯＣにより形成された信号Ｓ４により行われ
る。信号Ｓ４は、０リセット、ラインリセット及びジ
ャンプによりリード中のラインアドレスが変わったとき
（変わった後の次のライン先頭アドレスのデータを取り
込む）、あるライン内のアドレスのデータをリードレ
ジスタＲＲから出力中に次ラインのアドレスデータがラ
イトによって書き換えられたときにメモリ動作制御部Ｍ
ＯＣにより発生される。ＬリードバッファＬＲＢからリ
ードレジスタＲＲへのデータ転送は、リードリセットモ
ードデコーダＲＭＤにより形成されるリードロード信号
Ｓ８により行われる。これにより、ラインリセットが行
われたときには、待ち時間無しに次のラインの先頭アド
レスのデータをシリアルに出力させることができる。
トのときリードレジスタＲＲから出力すべきデータを保
持させるものである。データの取り込みは、メモリ動作
制御部ＭＯＣにより形成された信号Ｓ４により行われ
る。信号Ｓ４は、０リセット、ラインリセット及びジ
ャンプによりリード中のラインアドレスが変わったとき
（変わった後の次のライン先頭アドレスのデータを取り
込む）、あるライン内のアドレスのデータをリードレ
ジスタＲＲから出力中に次ラインのアドレスデータがラ
イトによって書き換えられたときにメモリ動作制御部Ｍ
ＯＣにより発生される。ＬリードバッファＬＲＢからリ
ードレジスタＲＲへのデータ転送は、リードリセットモ
ードデコーダＲＭＤにより形成されるリードロード信号
Ｓ８により行われる。これにより、ラインリセットが行
われたときには、待ち時間無しに次のラインの先頭アド
レスのデータをシリアルに出力させることができる。
【００９１】リードレジスタＲＲは、上記各リードバッ
ファから３２ビットのデータをパラレルに受け取りシリ
アルに変換する。リードレジスタＲＲのパラレルデータ
の取り込みタイミングは、信号Ｓ５〜Ｓ８に従って行わ
れる。シリアル出力バッファＳＯＢは、リードクロック
バッファＲＣＫＢを通して入力された内部クロック
（ｎ）に基づいて同期動作を行う出力バッファである。
ファから３２ビットのデータをパラレルに受け取りシリ
アルに変換する。リードレジスタＲＲのパラレルデータ
の取り込みタイミングは、信号Ｓ５〜Ｓ８に従って行わ
れる。シリアル出力バッファＳＯＢは、リードクロック
バッファＲＣＫＢを通して入力された内部クロック
（ｎ）に基づいて同期動作を行う出力バッファである。
【００９２】ライトリセットモードデコーダＷＭＤは、
外部端子から供給される制御信号を受けて、それを解読
してリセットモードを選択し、そのモードに従ってメモ
リ動作の要求信号をリード／ライト／リフレッシュアー
ビットレーション論理回路ＡＢＬＧに送出するととも
に、ライトレジスタＷＲからライトバッファＷＢへのデ
ータをロードするタイミング信号を発生させる。
外部端子から供給される制御信号を受けて、それを解読
してリセットモードを選択し、そのモードに従ってメモ
リ動作の要求信号をリード／ライト／リフレッシュアー
ビットレーション論理回路ＡＢＬＧに送出するととも
に、ライトレジスタＷＲからライトバッファＷＢへのデ
ータをロードするタイミング信号を発生させる。
【００９３】リードリセットモードデコーダＲＭＤは、
外部端子から供給される制御信号を受けて、それを解読
してリセットモードを選択し、そのモードに従って信号
Ｓ６〜Ｓ８のリードロード信号のいずれかを選択してイ
ネーブルとするとともに、メモリブロックＭＢからリー
ドバッファＲＢ、ＡリードバッファＡＲＢ、Ｌリードバ
ッファＬＡＢにデータを読み出すリード動作の要求信号
をリード／ライト／リフレッシュアービットレーション
論理回路ＡＢＬＧに送出する。
外部端子から供給される制御信号を受けて、それを解読
してリセットモードを選択し、そのモードに従って信号
Ｓ６〜Ｓ８のリードロード信号のいずれかを選択してイ
ネーブルとするとともに、メモリブロックＭＢからリー
ドバッファＲＢ、ＡリードバッファＡＲＢ、Ｌリードバ
ッファＬＡＢにデータを読み出すリード動作の要求信号
をリード／ライト／リフレッシュアービットレーション
論理回路ＡＢＬＧに送出する。
【００９４】ライトカウンタＷＣは、外部より入力され
るライトクロック信号ＷＣＫを受けるライトクロックバ
ッファＷＣＫＢにより形成された内部ライトクロック信
号に従って、３２ビットをカウントし、３２ビット毎に
上記３２ビットからなるデータが格納されたライトレジ
スタＷＲのデータをパラレルにライトバッファＷＢへ転
送させるロード信号を発生させる。また、ライトカンウ
タＷＣは、ライトバッファＷＢに転送されたデータを、
メモリブロックＭＢのメモリアレイへライトする動作の
要求信号（ｃ）をリード／ライト／リフレッシュアービ
ットレーション論理回路ＡＢＬＧに送る。ライトカンウ
タＷＣのカウンタリセットは、上記のような動作モード
の指定により、ライトリセットモードデコーダＲＭＤに
より発生されたリセット信号（ｊ）により行われる。
るライトクロック信号ＷＣＫを受けるライトクロックバ
ッファＷＣＫＢにより形成された内部ライトクロック信
号に従って、３２ビットをカウントし、３２ビット毎に
上記３２ビットからなるデータが格納されたライトレジ
スタＷＲのデータをパラレルにライトバッファＷＢへ転
送させるロード信号を発生させる。また、ライトカンウ
タＷＣは、ライトバッファＷＢに転送されたデータを、
メモリブロックＭＢのメモリアレイへライトする動作の
要求信号（ｃ）をリード／ライト／リフレッシュアービ
ットレーション論理回路ＡＢＬＧに送る。ライトカンウ
タＷＣのカウンタリセットは、上記のような動作モード
の指定により、ライトリセットモードデコーダＲＭＤに
より発生されたリセット信号（ｊ）により行われる。
【００９５】リードカウンタＲＣは、外部より入力され
るリードクロック信号ＲＣＫを受けるリードクロックバ
ッファＲＣＫＢにより形成された内部リードクロック信
号に従って、３２ビットをカウントし、３２ビット毎に
上記３２ビットからなるデータのシリアル出力が完了し
たことをモニターし、リードロード信号Ｓ５をイネーブ
ルにする。また、リードカンウタＲＣは、信号Ｓ５によ
りロードされたデータに対して次のアドレスのデータを
メモリブロックＭＢのメモリアレイからリードバッファ
ＲＢへ読み出す動作の要求信号（ｄ）をリード／ライト
／リフレッシュアービットレーション論理回路ＡＢＬＧ
に送る。リードカンウタＲＣのカウンタリセットは、上
記のような動作モードの指定により、リードリセットモ
ードデコーダＲＭＤにより発生されたリセット信号
（ｋ）により行われる。
るリードクロック信号ＲＣＫを受けるリードクロックバ
ッファＲＣＫＢにより形成された内部リードクロック信
号に従って、３２ビットをカウントし、３２ビット毎に
上記３２ビットからなるデータのシリアル出力が完了し
たことをモニターし、リードロード信号Ｓ５をイネーブ
ルにする。また、リードカンウタＲＣは、信号Ｓ５によ
りロードされたデータに対して次のアドレスのデータを
メモリブロックＭＢのメモリアレイからリードバッファ
ＲＢへ読み出す動作の要求信号（ｄ）をリード／ライト
／リフレッシュアービットレーション論理回路ＡＢＬＧ
に送る。リードカンウタＲＣのカウンタリセットは、上
記のような動作モードの指定により、リードリセットモ
ードデコーダＲＭＤにより発生されたリセット信号
（ｋ）により行われる。
【００９６】リフレッシュカウンタＲＦＣは、内部クロ
ック発生回路ＣＫＧにより形成されたクロックを計数
し、必要に応じた周期でリフレッシュ動作の要求信号
（ｌ）をリード／ライト／リフレッシュアービットレー
ション論理回路ＡＢＬＧに送る。内部クロック発生回路
ＣＫＧは、電源投入中に常時動作する発振回路からな
り、メモリリフレッシュ用クロックを形成するためのも
のである。
ック発生回路ＣＫＧにより形成されたクロックを計数
し、必要に応じた周期でリフレッシュ動作の要求信号
（ｌ）をリード／ライト／リフレッシュアービットレー
ション論理回路ＡＢＬＧに送る。内部クロック発生回路
ＣＫＧは、電源投入中に常時動作する発振回路からな
り、メモリリフレッシュ用クロックを形成するためのも
のである。
【００９７】リード／ライト／リフレッシュアービット
レーション論理回路ＡＢＬＧは、ライトリセットモード
デコーダＷＭＤ、リードリセットモードデコーダＲＭ
Ｄ、ライトカウンタＷＣ、リードカウンタＲＣ及びリフ
レッシュカウンタＲＦＣからのメモリ動作要求信号
（ａ）、（ｂ）、（ｃ）、（ｄ）及び（ｌ）並びに次に
説明するアドレス制御部ＡＤＣからのメモリ動作要求信
号（ｅ）に優先順位をつけてメモリ動作を決定し、メモ
リ動作指定信号（ｆ）をメモリ動作制御部ＭＯＣとアド
レス制御部ＡＤＣに送る。
レーション論理回路ＡＢＬＧは、ライトリセットモード
デコーダＷＭＤ、リードリセットモードデコーダＲＭ
Ｄ、ライトカウンタＷＣ、リードカウンタＲＣ及びリフ
レッシュカウンタＲＦＣからのメモリ動作要求信号
（ａ）、（ｂ）、（ｃ）、（ｄ）及び（ｌ）並びに次に
説明するアドレス制御部ＡＤＣからのメモリ動作要求信
号（ｅ）に優先順位をつけてメモリ動作を決定し、メモ
リ動作指定信号（ｆ）をメモリ動作制御部ＭＯＣとアド
レス制御部ＡＤＣに送る。
【００９８】アドレス制御部ＡＤＣは、リード／ライト
／リフレッシュアービットレーション論理回路ＡＢＬＧ
から送られたメモリ動作指定信号（ｆ）によって、必要
なアドレスを発生し、アドレス信号（ｇ）をメモリ動作
制御部ＭＯＣに送る。アドレス制御部ＡＤＣは、ライト
アドレスと設定されているリードジャンプアドレス、シ
リアルリード中のラインの次ラインの先頭アドレスとを
比較し、同一であれば、リード／ライト／リフレッシュ
アービットレーション論理回路ＡＢＬＧに対して、
（Ｅ）リードジャンプアドレスのデータをメモリブロッ
クＭＢのメモリアレイからＡリードバッファへ再読み出
しを行う、（Ｆ）シリアルリード中のラインの次ライン
先頭アドレスのデータをＬリードバッファＬＲＢへ再読
み出しを行うというメモリ動作要求信号（ｅ）をそれぞ
れ送出する。
／リフレッシュアービットレーション論理回路ＡＢＬＧ
から送られたメモリ動作指定信号（ｆ）によって、必要
なアドレスを発生し、アドレス信号（ｇ）をメモリ動作
制御部ＭＯＣに送る。アドレス制御部ＡＤＣは、ライト
アドレスと設定されているリードジャンプアドレス、シ
リアルリード中のラインの次ラインの先頭アドレスとを
比較し、同一であれば、リード／ライト／リフレッシュ
アービットレーション論理回路ＡＢＬＧに対して、
（Ｅ）リードジャンプアドレスのデータをメモリブロッ
クＭＢのメモリアレイからＡリードバッファへ再読み出
しを行う、（Ｆ）シリアルリード中のラインの次ライン
先頭アドレスのデータをＬリードバッファＬＲＢへ再読
み出しを行うというメモリ動作要求信号（ｅ）をそれぞ
れ送出する。
【００９９】アドレス制御部ＡＤＣは、リードアドレス
及びライトアドレスが、ライン最終アドレス、画面最終
アドレスかどうかをモニタしている。上記ライン最終ア
ドレスに該当する場合には、内部自動リセットに必要な
リード／ライト動作の要求信号を発生し、上記画面最終
アドレスに該当する場合には内部自動ラインリセットに
必要なリード／ライト動作の要求信号（ｅ）を発生し、
それぞれリード／ライト／リフレッシュアービットレー
ション論理回路ＡＢＬＧに送る。
及びライトアドレスが、ライン最終アドレス、画面最終
アドレスかどうかをモニタしている。上記ライン最終ア
ドレスに該当する場合には、内部自動リセットに必要な
リード／ライト動作の要求信号を発生し、上記画面最終
アドレスに該当する場合には内部自動ラインリセットに
必要なリード／ライト動作の要求信号（ｅ）を発生し、
それぞれリード／ライト／リフレッシュアービットレー
ション論理回路ＡＢＬＧに送る。
【０１００】メモリ動作制御部ＭＯＣは、リード／ライ
ト／リフレッシュアービットレーション論理回路ＡＢＬ
Ｇからのメモリ動作指定信号（ｆ）、アドレス制御部Ａ
ＤＣからのアドレス信号（ｇ）により、以下のないし
のメモリ動作の制御を行う。ＸデコーダＸＤＥＣの
動作、ワード線活性化、センスアンプＳＡの動作、
ＹデコーダＹＤＥＣ動作、カラムスイッチＣＷの活
性化、サブセンスアンプＳＢＡの動作、データ転送
信号（Ｓ１〜Ｓ３）を信号（ｆ）により選択して必要な
タイミングでの活性化（リフレッシュ動作ときには活性
化せず）、プリチャージ動作。
ト／リフレッシュアービットレーション論理回路ＡＢＬ
Ｇからのメモリ動作指定信号（ｆ）、アドレス制御部Ａ
ＤＣからのアドレス信号（ｇ）により、以下のないし
のメモリ動作の制御を行う。ＸデコーダＸＤＥＣの
動作、ワード線活性化、センスアンプＳＡの動作、
ＹデコーダＹＤＥＣ動作、カラムスイッチＣＷの活
性化、サブセンスアンプＳＢＡの動作、データ転送
信号（Ｓ１〜Ｓ３）を信号（ｆ）により選択して必要な
タイミングでの活性化（リフレッシュ動作ときには活性
化せず）、プリチャージ動作。
【０１０１】以上のようなシリアルメモリにおいて、出
力回路として前記図１ないし図５に示したような出力回
路が用いられる。このようなシリアル出力回路では、出
力回路が動作するときにノイズが発生すると、外部から
供給されるシリアルリード用のクロックパルスＲＣＫや
シリアルライト用のクロックパルスＷＣＫを受ける入力
バッファにおいて、そのノイズを誤ってクロックパルス
とし判定してしまう。このようにノイズによりアドレス
カウンタがインクリメント動作を行ってしまうため、全
体の画像の配列がずれてしまう結果、実質的に表示され
る図形が破壊されてしまう。そこで、前記実施例のよう
な出力回路を用いることにより、出力ノイズや電源線ノ
イズが最小に抑えられるから、例え９個の出力回路が同
時に動作されても安定した図形処理動作を行うことがで
きる。
力回路として前記図１ないし図５に示したような出力回
路が用いられる。このようなシリアル出力回路では、出
力回路が動作するときにノイズが発生すると、外部から
供給されるシリアルリード用のクロックパルスＲＣＫや
シリアルライト用のクロックパルスＷＣＫを受ける入力
バッファにおいて、そのノイズを誤ってクロックパルス
とし判定してしまう。このようにノイズによりアドレス
カウンタがインクリメント動作を行ってしまうため、全
体の画像の配列がずれてしまう結果、実質的に表示され
る図形が破壊されてしまう。そこで、前記実施例のよう
な出力回路を用いることにより、出力ノイズや電源線ノ
イズが最小に抑えられるから、例え９個の出力回路が同
時に動作されても安定した図形処理動作を行うことがで
きる。
【０１０２】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 出力段回路を構成するハイレベルの出力信号を
形成する第１の出力素子とロウレベルの出力信号を形成
する第２の出力素子とを相補的にスイッチ制御する駆動
信号を形成する駆動段回路において、そのコンダクタン
スが時間的に徐々に増加するよう変化させるように制御
することにより、駆動信号の変化率を緩やかに安定的に
制御できるから、これに応じて緩やかな出力電流の変化
が可能となり、ノイズの低減を図りつつ、出力信号動作
の高速化が可能になるという効果が得られる。
記の通りである。すなわち、 （１） 出力段回路を構成するハイレベルの出力信号を
形成する第１の出力素子とロウレベルの出力信号を形成
する第２の出力素子とを相補的にスイッチ制御する駆動
信号を形成する駆動段回路において、そのコンダクタン
スが時間的に徐々に増加するよう変化させるように制御
することにより、駆動信号の変化率を緩やかに安定的に
制御できるから、これに応じて緩やかな出力電流の変化
が可能となり、ノイズの低減を図りつつ、出力信号動作
の高速化が可能になるという効果が得られる。
【０１０３】（２） 駆動段において形成される駆動信
号の変化率を緩やかにするものであるので、出力端子に
接続される負荷の軽減に影響されないで、出力ＭＯＳＦ
ＥＴのゲート容量やゲート抵抗及び駆動段のコンダクタ
ンスにより安定した信号出力動作が可能になるという効
果が得られる。（３） 駆動段側を分割して駆動信号の
変化率を緩やかにするものであるので、小さなサイズの
ＭＯＳＦＥＴを用いて回路が構成できるから出力ＭＯＳ
ＦＥＴを分割する方法に比べて高集積化を図ることがで
きるという効果返られる。
号の変化率を緩やかにするものであるので、出力端子に
接続される負荷の軽減に影響されないで、出力ＭＯＳＦ
ＥＴのゲート容量やゲート抵抗及び駆動段のコンダクタ
ンスにより安定した信号出力動作が可能になるという効
果が得られる。（３） 駆動段側を分割して駆動信号の
変化率を緩やかにするものであるので、小さなサイズの
ＭＯＳＦＥＴを用いて回路が構成できるから出力ＭＯＳ
ＦＥＴを分割する方法に比べて高集積化を図ることがで
きるという効果返られる。
【０１０４】（４） 出力すべきデータを遅延させて信
号により駆動段のコンダクタンスを徐々に増加させて駆
動信号の立ち上がりを緩やかにするとともに、出力すべ
きデータにより直ちに駆動段のコンダクタンスを大きく
して駆動信号を立ち下げることにより、ノイズを低減し
つつ出力段での直流電流を低減させることができるとい
う効果が得られる。
号により駆動段のコンダクタンスを徐々に増加させて駆
動信号の立ち上がりを緩やかにするとともに、出力すべ
きデータにより直ちに駆動段のコンダクタンスを大きく
して駆動信号を立ち下げることにより、ノイズを低減し
つつ出力段での直流電流を低減させることができるとい
う効果が得られる。
【０１０５】（５） クロックパルスによりシリアルリ
ード又はシリアルライトが行われるシリアルメモリの出
力回路として用いることにより、出力信号の変化タイミ
ングでのノイズが大幅に低減できるから、誤ったアドレ
スインクリメント動作を防止でき安定した画像データの
記憶が可能になるという効果が得られる。
ード又はシリアルライトが行われるシリアルメモリの出
力回路として用いることにより、出力信号の変化タイミ
ングでのノイズが大幅に低減できるから、誤ったアドレ
スインクリメント動作を防止でき安定した画像データの
記憶が可能になるという効果が得られる。
【０１０６】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図１
において、Ｐチャンネル型ＭＯＳＦＥＴＱ２，Ｑ３及び
Ｑ５とＱ６を入れ換えて構成するものであってもよい。
出力ＭＯＳＦＥＴのゲートに設けられる抵抗は省略して
もよい。あるいはこれに代えてＣＭＯＳインバータ回路
のＰチャンネル型ＭＯＳＦＥＴに直列に固定抵抗を挿入
する構成としてもよい。駆動段を構成する回路は、前記
実施例のように２つに分割して構成するもの他、図１の
実施例では定常的に動作するＣＭＯＳインバータ回路Ｎ
５とＮ８で第１段階のコンダクタンスを決定し、Ｐチャ
ンネル型ＭＯＳＦＥＴＱ３，Ｑ５とＱ５，Ｑ６により第
２段階のコンダクタンスを決定し、同様なＰチャンネル
型ＭＯＳＦＥＴを更に並列に追加して第３段階のコンダ
クタンスを決定するようより細く駆動段でのコンダクタ
ンスを制御するものであってもよい。このことは、図２
ないし図５の実施例においても同様である。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図１
において、Ｐチャンネル型ＭＯＳＦＥＴＱ２，Ｑ３及び
Ｑ５とＱ６を入れ換えて構成するものであってもよい。
出力ＭＯＳＦＥＴのゲートに設けられる抵抗は省略して
もよい。あるいはこれに代えてＣＭＯＳインバータ回路
のＰチャンネル型ＭＯＳＦＥＴに直列に固定抵抗を挿入
する構成としてもよい。駆動段を構成する回路は、前記
実施例のように２つに分割して構成するもの他、図１の
実施例では定常的に動作するＣＭＯＳインバータ回路Ｎ
５とＮ８で第１段階のコンダクタンスを決定し、Ｐチャ
ンネル型ＭＯＳＦＥＴＱ３，Ｑ５とＱ５，Ｑ６により第
２段階のコンダクタンスを決定し、同様なＰチャンネル
型ＭＯＳＦＥＴを更に並列に追加して第３段階のコンダ
クタンスを決定するようより細く駆動段でのコンダクタ
ンスを制御するものであってもよい。このことは、図２
ないし図５の実施例においても同様である。
【０１０７】出力素子は、ＭＯＳＦＥＴの他、バイポー
ラ型トランジスタを用いるものであってもよいし、ＭＯ
ＳＦＥＴとバイポーラ型トランジスタとを組み合わせる
構成としてもよい。出力段において３状態出力機能が不
用ならば、出力イネーブル信号ＤＯＣやそれにより制御
されるナンドゲート回路やノアゲート回路も省略でき
る。遅延回路ＤＬＹ、ＤＬＹ１やＤＬＹ２の具体的構成
は、図１の実施例に示されたと同様なものを利用するこ
とができることの他、抵抗素子とキャパシタからなる遅
延回路とインバータ回路とを組み合わせたもの等種々の
実施形態を採ることができるものである。
ラ型トランジスタを用いるものであってもよいし、ＭＯ
ＳＦＥＴとバイポーラ型トランジスタとを組み合わせる
構成としてもよい。出力段において３状態出力機能が不
用ならば、出力イネーブル信号ＤＯＣやそれにより制御
されるナンドゲート回路やノアゲート回路も省略でき
る。遅延回路ＤＬＹ、ＤＬＹ１やＤＬＹ２の具体的構成
は、図１の実施例に示されたと同様なものを利用するこ
とができることの他、抵抗素子とキャパシタからなる遅
延回路とインバータ回路とを組み合わせたもの等種々の
実施形態を採ることができるものである。
【０１０８】この発明に係る出力回路は、前記のような
シリアルメモリの他、ダイナミック型ＲＡＭやスタティ
ック型ＲＡＭやリード・オンリー・メモリ（ＲＯＭ）の
ような半導体メモリの他、マイクロプロセッサ等のよう
なディジタルデータ処理装置、あるいはゲートアレイ等
のような各種半導体集積回路装置に広く利用できるもの
である。
シリアルメモリの他、ダイナミック型ＲＡＭやスタティ
ック型ＲＡＭやリード・オンリー・メモリ（ＲＯＭ）の
ような半導体メモリの他、マイクロプロセッサ等のよう
なディジタルデータ処理装置、あるいはゲートアレイ等
のような各種半導体集積回路装置に広く利用できるもの
である。
【０１０９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、出力段回路を構成するハイ
レベルの出力信号を形成する第１の出力素子とロウレベ
ルの出力信号を形成する第２の出力素子とを相補的にス
イッチ制御する駆動信号を形成する駆動段回路におい
て、そのコンダクタンスが時間的に徐々に増加するよう
変化させるように制御することにより、駆動信号の変化
率を緩やかに安定的に制御できるから、これに応じて緩
やかな出力電流の変化が可能となり、ノイズの低減を図
りつつ、出力信号動作の高速化が可能になる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、出力段回路を構成するハイ
レベルの出力信号を形成する第１の出力素子とロウレベ
ルの出力信号を形成する第２の出力素子とを相補的にス
イッチ制御する駆動信号を形成する駆動段回路におい
て、そのコンダクタンスが時間的に徐々に増加するよう
変化させるように制御することにより、駆動信号の変化
率を緩やかに安定的に制御できるから、これに応じて緩
やかな出力電流の変化が可能となり、ノイズの低減を図
りつつ、出力信号動作の高速化が可能になる。
【図１】この発明に係る出力回路の一実施例を示す回路
図である。
図である。
【図２】この発明に係る出力回路の他の一実施例を示す
回路図である。
回路図である。
【図３】この発明に係る出力回路の他の一実施例を示す
回路図である。
回路図である。
【図４】この発明に係る出力回路の他の一実施例を示す
回路図である。
回路図である。
【図５】この発明に係る出力回路の更に他の一実施例を
示す回路図である。
示す回路図である。
【図６】従来の出力回路の一例を示す回路図である。
【図７】この発明に係る出力回路における動作の一例を
説明するための動作波形図である。
説明するための動作波形図である。
【図８】この発明に係る出力回路における動作の他の一
例を説明するための動作波形図である。
例を説明するための動作波形図である。
【図９】この発明に係る出力回路における動作の更に他
の一例を説明するための動作波形図である。
の一例を説明するための動作波形図である。
【図１０】この発明が適用された半導体記憶装置の一例
を示すブロック図である。
を示すブロック図である。
【図１１】この発明が適用されたウィンドウスキャン機
能付のシリアルメモリの一実施例を示す全体ブロック図
である。
能付のシリアルメモリの一実施例を示す全体ブロック図
である。
【図１２】図１１のシリアルメモリにおけるメモリブロ
ックの一実施例を示す具体的内部構成図である。
ックの一実施例を示す具体的内部構成図である。
【図１３】この発明に係る出力回路の他の一実施例を示
す回路図である。
す回路図である。
Ｑ１〜Ｑ１１…ＭＯＳＦＥＴ、Ｇ１〜６…ゲート回路、
Ｎ１〜Ｎ１０…ＣＭＯＳインバータ回路、ＤＬＹ，ＤＬ
Ｙ１，ＤＬＹ２…遅延回路、ＷＲ…ライトレジスタ、Ｗ
Ｂ…ライトバッファ、ＲＢ…リードバッファ、ＲＲ…リ
ードレジスタ、ＡＲＢ…Ａリードバッファ、ＬＲＢ…Ｌ
リードバッファ、ＭＡＲＹ…メモリアレイ、ＭＢ…メモ
リブロック、０ＲＢ…０リードバッファ、ＳＯＢ…シリ
アル出力バッファ、ＳＩＢ…シリアル入力バッファ、Ｍ
ＯＣ…メモリ動作制御部、ＡＤＣ…アドレス制御部、Ａ
ＢＬＧ…リード／ライト／リフレッシュアービットレー
ション論理回路、ＲＣ…リードカウンタ、ＷＣ…ライト
カンウタ、ＲＦＣ…リフレッシュカンウタ、ＷＭＤ…ラ
イトリセットモードデコーダ、ＲＭＤ…リードリセット
モードデコーダ、ＲＣＫＢ…ライトクロックバッファ、
ＷＣＫＢ…ライトクロックバッファ、ＣＫＧ…クロック
発振回路、ＳＡ…センスアンプ、ＣＷ…カラムスイッ
チ、ＳＢＡ…サブセンスアンプ、ＸＤＥＣ…Ｘデコー
ダ、ＹＤＥＣ…Ｙデコーダ。
Ｎ１〜Ｎ１０…ＣＭＯＳインバータ回路、ＤＬＹ，ＤＬ
Ｙ１，ＤＬＹ２…遅延回路、ＷＲ…ライトレジスタ、Ｗ
Ｂ…ライトバッファ、ＲＢ…リードバッファ、ＲＲ…リ
ードレジスタ、ＡＲＢ…Ａリードバッファ、ＬＲＢ…Ｌ
リードバッファ、ＭＡＲＹ…メモリアレイ、ＭＢ…メモ
リブロック、０ＲＢ…０リードバッファ、ＳＯＢ…シリ
アル出力バッファ、ＳＩＢ…シリアル入力バッファ、Ｍ
ＯＣ…メモリ動作制御部、ＡＤＣ…アドレス制御部、Ａ
ＢＬＧ…リード／ライト／リフレッシュアービットレー
ション論理回路、ＲＣ…リードカウンタ、ＷＣ…ライト
カンウタ、ＲＦＣ…リフレッシュカンウタ、ＷＭＤ…ラ
イトリセットモードデコーダ、ＲＭＤ…リードリセット
モードデコーダ、ＲＣＫＢ…ライトクロックバッファ、
ＷＣＫＢ…ライトクロックバッファ、ＣＫＧ…クロック
発振回路、ＳＡ…センスアンプ、ＣＷ…カラムスイッ
チ、ＳＢＡ…サブセンスアンプ、ＸＤＥＣ…Ｘデコー
ダ、ＹＤＥＣ…Ｙデコーダ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ４８１ 8728−4Ｍ Ｈ０３Ｋ 17/16 Ｈ 9184−5Ｊ 19/003 Ｚ 8941−5Ｊ 19/0944 8941−5Ｊ Ｈ０３Ｋ 19/094 Ａ
Claims (12)
- 【請求項１】 ハイレベルの出力信号を形成する第１の
出力素子とロウレベルの出力信号を形成する第２の出力
素子とが直列形態に接続されてなる出力段回路と、これ
らの出力素子を相補的にスイッチ制御する駆動信号を形
成し、そのコンダクタンスが時間的に徐々に増加するよ
う変化させられた駆動段回路とを備えた出力回路を含む
ことを特徴とする半導体集積回路装置。 - 【請求項２】 上記出力素子はＭＯＳＦＥＴにより構成
されるものであることを特徴とする請求項１の半導体集
積回路装置。 - 【請求項３】 上記出力素子としてＭＯＳＦＥＴのゲー
トには抵抗素子が設けられ、上記駆動信号が伝えられる
ものであることを特徴とする請求項２の半導体集積回路
装置。 - 【請求項４】 上記第１の出力素子としてのＭＯＳＦＥ
Ｔのゲートとソースとの間には、ロウレベル側の電位が
ゲートに供給されてＭＯＳＦＥＴが設けられるものであ
ることを特徴とする請求項２又は請求項３の半導体集積
回路装置。 - 【請求項５】 上記駆動段回路は、出力が共通化された
複数回路に分けられ、その動作開始タイミングがシーケ
ンシャルに制御されるものであることを特徴とする請求
項１の半導体集積回路装置。 - 【請求項６】 上記駆動段回路は、定常的に動作状態に
されるものと一定の期間のみ実質的に動作状態にされる
ものとが並列形態に接続されてなるものであることを特
徴とする請求項５の半導体集積回路装置。 - 【請求項７】 上記一定の期間のみ実質的に動作状態に
されるものは、駆動信号をロウレベルに引き抜くための
動作は定常的に動作状態にされるものとほぼ同じタイミ
ングで行われるものであることを特徴とする請求項６の
半導体集積回路装置。 - 【請求項８】 上記動作開始タイミングをシーケンシャ
ル制御する手段は、遅延回路を用いて駆動段回路を構成
する複数の回路に時間差を以て入力信号が供給されるこ
とにより行われるものであることを特徴とする請求項
５、請求項６又は請求項７の半導体集積回路装置。 - 【請求項９】 上記第１と第２の出力素子に対応した駆
動段回路の入力には、出力制御信号と出力すべきデータ
信号を受ける論理ゲートがそれぞれ設けられ、出力制御
信号により上記第１と第２の出力素子を共にオフ状態に
させる機能が付加されるものであることを特徴とする請
求項１の半導体集積回路装置。 - 【請求項１０】 上記出力回路は、複数個からなりそれ
ぞれが共通の出力制御信号により同時に活性化されて複
数ビットからなる出力信号をパラレルに出力させるため
に用いられるものであることを特徴とする請求項１の半
導体集積回路装置。 - 【請求項１１】 上記出力回路は、外部から入力される
クロックパルスにより形成される内部アドレス信号に基
づいて連続してデータを出力させるシリアル出力機能を
持つ半導体記憶回路に用いられるものであることを特徴
とする請求項１又は請求項１０の半導体集積回路装置。 - 【請求項１２】 外部から入力されるクロックパルスに
同期して連続して入力データを取り込むシリアル入力回
路も合わせ持つものであることを特徴とする請求項１１
の半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4078419A JPH05242674A (ja) | 1992-02-28 | 1992-02-28 | 半導体集積回路装置 |
| KR1019930002133A KR100276484B1 (ko) | 1992-02-28 | 1993-02-16 | 반도체 집적회로 장치 |
| US08/430,292 US5623221A (en) | 1992-02-28 | 1995-04-28 | Low noise MOSFET employing selective drive signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4078419A JPH05242674A (ja) | 1992-02-28 | 1992-02-28 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05242674A true JPH05242674A (ja) | 1993-09-21 |
Family
ID=13661530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4078419A Pending JPH05242674A (ja) | 1992-02-28 | 1992-02-28 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5623221A (ja) |
| JP (1) | JPH05242674A (ja) |
| KR (1) | KR100276484B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06318395A (ja) * | 1992-12-30 | 1994-11-15 | Hyundai Electron Ind Co Ltd | 集積回路用出力バッファー回路 |
| JP2006157100A (ja) * | 2004-11-25 | 2006-06-15 | Matsushita Electric Ind Co Ltd | 出力バッファ回路 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5903043A (en) * | 1994-10-28 | 1999-05-11 | Canon Kabushiki Kaisha | Semiconductor device and an arithmetic and logic unit, a signal converter and a signal processing system using the same |
| JP3309630B2 (ja) * | 1995-03-20 | 2002-07-29 | ソニー株式会社 | スイッチング回路およびこれを用いた電荷転送装置 |
| US5898315A (en) * | 1996-05-17 | 1999-04-27 | Cypress Semiconductor Corp. | Output buffer circuit and method having improved access |
| JP3544819B2 (ja) * | 1997-03-31 | 2004-07-21 | 株式会社 沖マイクロデザイン | 入力回路および出力回路ならびに入出力回路 |
| TW402841B (en) * | 1997-04-24 | 2000-08-21 | Hitachi Ltd | Complementary MOS semiconductor circuit |
| JP4160127B2 (ja) * | 1997-07-08 | 2008-10-01 | エヌエックスピー ビー ヴィ | スルーイング制御手段を有する出力段 |
| US5939926A (en) * | 1998-02-13 | 1999-08-17 | Quantum Corporation | Integrated circuit output driver for differential transmission lines |
| DE19855604C5 (de) * | 1998-12-02 | 2004-04-15 | Siemens Ag | Verfahren und Vorrichtung zum Ansteuern einer Leistungsendstufe |
| JP2000187981A (ja) * | 1998-12-22 | 2000-07-04 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| US6535035B2 (en) * | 2000-11-17 | 2003-03-18 | Texas Instruments Incorporated | Driver and method for switching applications |
| JP2003032098A (ja) * | 2001-07-16 | 2003-01-31 | Oki Electric Ind Co Ltd | 出力バッファ回路 |
| US7539050B2 (en) * | 2006-11-22 | 2009-05-26 | Qimonda North America Corp. | Resistive memory including refresh operation |
| US20090027081A1 (en) * | 2007-07-25 | 2009-01-29 | International Business Machines Corporation | Eight Transistor Tri-State Driver Implementing Cascade Structures To Reduce Peak Current Consumption, Layout Area and Slew Rate |
| CN106603056B (zh) * | 2011-12-31 | 2020-02-28 | 意法半导体研发(深圳)有限公司 | 具有精确电流导引发生器的模拟信号软开关控制电路 |
| KR20150005299A (ko) * | 2013-07-05 | 2015-01-14 | 에스케이하이닉스 주식회사 | 출력 장치 및 출력 장치를 포함하는 출력 시스템 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4612466A (en) * | 1984-08-31 | 1986-09-16 | Rca Corporation | High-speed output driver |
| JPH01128291A (ja) * | 1987-11-13 | 1989-05-19 | Hitachi Ltd | 半導体集積回路装置 |
| US4857770A (en) * | 1988-02-29 | 1989-08-15 | Advanced Micro Devices, Inc. | Output buffer arrangement for reducing chip noise without speed penalty |
| US5144163A (en) * | 1988-03-14 | 1992-09-01 | Matsushita Electric Industrial Co., Ltd. | Dynamic BiCMOS logic gates |
| KR910002748B1 (ko) * | 1988-04-12 | 1991-05-04 | 삼성 반도체통신 주식회사 | 반도체장치에 있어서 데이타 출력 버퍼회로 |
| US4961010A (en) * | 1989-05-19 | 1990-10-02 | National Semiconductor Corporation | Output buffer for reducing switching induced noise |
| JPH03195120A (ja) * | 1989-12-22 | 1991-08-26 | Sharp Corp | 半導体出力回路 |
| US5121011A (en) * | 1990-05-31 | 1992-06-09 | Fujitsu Limited | Driver circuit for driving an analog device |
-
1992
- 1992-02-28 JP JP4078419A patent/JPH05242674A/ja active Pending
-
1993
- 1993-02-16 KR KR1019930002133A patent/KR100276484B1/ko not_active IP Right Cessation
-
1995
- 1995-04-28 US US08/430,292 patent/US5623221A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06318395A (ja) * | 1992-12-30 | 1994-11-15 | Hyundai Electron Ind Co Ltd | 集積回路用出力バッファー回路 |
| JP2006157100A (ja) * | 2004-11-25 | 2006-06-15 | Matsushita Electric Ind Co Ltd | 出力バッファ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5623221A (en) | 1997-04-22 |
| KR930018726A (ko) | 1993-09-22 |
| KR100276484B1 (ko) | 2001-01-15 |
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