JP2003032098A

JP2003032098A - 出力バッファ回路

Info

Publication number: JP2003032098A
Application number: JP2001215376A
Authority: JP
Inventors: Toshimichi Seike; 利通清家
Original assignee: Oki Electric Industry Co Ltd; Oki Micro Design Co Ltd
Current assignee: Oki Electric Industry Co Ltd; Oki Micro Design Co Ltd
Priority date: 2001-07-16
Filing date: 2001-07-16
Publication date: 2003-01-31
Also published as: US20030011402A1; US6720794B2; US20040135597A1; US7068063B2

Abstract

(57)【要約】【課題】ＤＣ特性を満足したまま、入力信号ＩＮに対
する出力信号ＯＵＴの立ち上がり及び立ち下がりの変化
を低速に抑え、低消費電力及び低ノイズを実現する。【解決手段】例えば、ＩＮが“Ｌ”から“Ｈ”へ立ち
上がると、ノードＮ１２，Ｎ１３が“Ｌ”に立ち下が
り、ＰＭＯＳ１８がオン状態、ＮＭＯＳ１９がオフ状態
になる。この時、ＯＵＴが“Ｌ”であるため、ＮＡＮＤ
１４の出力が“Ｈ”となっており、ＮＭＯＳ１６がオン
状態となり、ノードＮ１２がプルアップされる。このた
め、ＰＭＯＳ１８のドライブ能力が小さくなり、ＯＵＴ
は緩やかに“Ｈ”へ上昇していく。ＯＵＴがＮＡＮＤ１
４の閾値電圧より高くなると、ＮＡＮＤ１４の出力が
“Ｌ”になり、ＮＭＯＳ１６がオフ状態になる。これに
より、ノードＮ１２の電圧が完全に“Ｌ”となり、ＰＭ
ＯＳ１８のドライブ能力も大きくなり、ＯＵＴが急激に
“Ｈ”へ上昇する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路
（以下「ＩＣ」という。）等に設けられる出力バッファ
回路に関するものである。

【０００２】

【従来の技術】図２は、従来の出力バッファ回路の一構
成例を示す回路図である。この出力バッファ回路は、例
えば、相補型ＭＯＳトランジスタ（以下「ＣＭＯＳ」と
いう。）ＩＣで構成されており、入力信号ＩＮを入力す
る入力端子１を有し、この入力端子１にインバータ２が
接続されている。インバータ２は、Ｐチャネル型ＭＯＳ
トランジスタ（以下「ＰＭＯＳ」という。）２ａ及びＮ
チャネル型ＭＯＳトランジスタ（以下「ＮＭＯＳ」とい
う。）２ｂを有し、これらが電源電位ＶＤＤノードと接
地電位ＶＳＳノード（即ち、グランド）との間に直列に
接続されている。ＰＭＯＳ２ａのゲートとＮＭＯＳ２ｂ
のゲートは入力端子１に接続され、このＰＭＯＳ２ａの
ドレインとＮＭＯＳ２ｂのドレインがノードＮ２に接続
されている。

【０００３】ノードＮ２には、インバータ３を介して、
出力信号ＯＵＴ出力用の出力端子４が接続されている。
インバータ３は、ＰＭＯＳ３ａ及びＮＭＯＳ３ｂを有
し、これらが電源電位ＶＤＤノードと接地電位ＶＳＳノ
ードとの間に直列に接続されている。ＰＭＯＳ３ａのゲ
ートとＮＭＯＳ３ｂのゲートは、ノードＮ２に接続さ
れ、これらのＰＭＯＳ３ａのドレインとＮＭＯＳ３ｂの
ドレインが、出力端子４に接続されている。ＰＭＯＳ３
ａ及びＮＭＯＳ３ｂのドライブ能力は、出力信号ＯＵＴ
の出力電流や出力電圧といったＣＭＯＳＩＣの直流（以
下「ＤＣ」という。）特性を満足するように設計されて
いる。

【０００４】図３は、図２の動作を説明するための電圧
波形図である。以下、図３を参照しつつ、図２の出力バ
ッファ回路の動作を説明する。例えば、入力信号ＩＮの
電圧が時刻ｔ１において、“Ｈ”レベル（＝ＶＤＤ）か
ら“Ｌ”レベル（＝ＶＳＳ）へ立ち下がっていくと、時
刻ｔ２においてＰＭＯＳ２ａがオン状態、ＮＭＯＳ２ｂ
がオフ状態となる。ＰＭＯＳ２ａがオン状態になると、
電源電位ＶＤＤからＰＭＯＳ２ａを介してノードＮ２へ
電源電流が流れ、このノードＮ２の電圧が上昇してい
く。ノードＮ２の電圧が上昇していき、時刻ｔ３になる
と、ＰＭＯＳ３ａがオフ状態、ＮＭＯＳ３ｂがオン状態
になる。

【０００５】ＮＭＯＳ３ｂがオン状態になると、出力信
号ＯＵＴの電圧が“Ｈ”レベル（＝ＶＤＤ）から“Ｌ”
レベル（＝ＶＳＳ）へ立ち下がっていく。時刻ｔ４にお
いて、入力信号ＩＮの電圧が“Ｌ”レベルになり、これ
に追従して時刻ｔ５で、ノードＮ２の電圧が“Ｈ”レベ
ルになり、さらに時刻ｔ６で出力信号ＯＵＴの電圧が
“Ｌ”レベルになる。また、入力信号ＩＮの電圧が
“Ｌ”レベルから“Ｈ”レベルに立ち上がると、これに
応答して時刻ｔ１〜ｔ３，ｔ４〜ｔ６の時間だけ遅れ
て、出力信号ＯＵＴの電圧が“Ｌ”レベルから“Ｈ”レ
ベルに立ち上がる。

【０００６】

【発明が解決しようとする課題】しかしながら、従来の
出力バッファ回路では、次のような課題があった。出力
バッファ回路の設計では、出力信号ＯＵＴの出力電圧や
出力電流といったＤＣ特性を考慮して設計する必要があ
り、これらの出力電圧及び出力電流の特性を満たすため
に、ＰＭＯＳ３ａやＮＭＯＳ３ｂの素子を大きく設計す
るのが一般的である。しかし、ＰＭＯＳ３ａやＮＭＯＳ
３ｂの素子サイズを大きくすると、入力信号ＩＮの立ち
上がりや立ち下がりに追従して、出力信号ＯＵＴの立ち
上がりや立ち下がりの変化が高速になってしまい、出力
波形のオーバシュートやアンダシュートが発生する。ま
た、短時間ではあるが、ＰＭＯＳ３ａ及びＮＭＯＳ３ｂ
が同時にオン状態になり、電源電位ＶＤＤから接地電位
ＶＳＳへの貫通電流が増加し、消費電力が大きくなった
り、電源ノイズも大きくなってしまう等の問題がある。

【０００７】このように、従来の出力バッファ回路で
は、ＤＣ特性を満足したまま、出力信号ＯＵＴの変化を
低速に抑えることが困難であった。本発明は、前記従来
技術が持っていた課題を解決し、ＤＣ特性を満足したま
ま、出力信号の変化を低速に抑えることができる出力バ
ッファ回路を提供することを目的とする。

【０００８】

【課題を解決するための手段】以上詳細に説明したよう
に、第１の発明によれば、出力バッファ回路において、
論理レベルの入力信号を入力する入力端子に接続され、
前記入力信号を反転して立ち上がり及び立ち下がり特性
が緩慢な電圧をそれぞれ出力する第１及び第２のインバ
ータと、前記入力端子と論理レベルの出力信号を出力す
る出力端子とに接続され、前記出力信号のレベルが第１
の閾値電圧よりも低いときには、前記第１のインバータ
の出力電圧をプルアップし、前記出力信号のレベルが第
１の閾値電圧を越えると、前記入力信号に基づき前記第
１のインバータの出力電圧のプルアップを停止するプル
アップ制御手段と、前記入力端子と前記出力端子とに接
続され、前記出力信号のレベルが第２の閾値電圧よりも
高いときには、前記第２のインバータの出力電圧をプル
ダウンし、前記出力信号のレベルが第２の閾値電圧以下
になると、前記入力信号に基づき前記第２のインバータ
の出力電圧のプルダウンを停止するプルダウン制御手段
と、第１の電源電位ノードと前記出力端子との間に接続
され、前記第１のインバータの出力電圧により導通状態
が制御される第１の出力トランジスタと、第２の電源電
位ノードと前記出力端子との間に接続され、前記第２の
インバータの出力電圧により導通状態が制御される第２
の出力トランジスタとを備えている。

【０００９】このような構成を採用したことにより、例
えば、入力信号が“Ｌ”レベルから“Ｈ”レベルへ立ち
上がると、第１及び第２のインバータの出力電圧が緩や
かに立ち下がっていく。この時、出力信号の電圧が第１
の閾値電圧よりも低いので、プルアップ制御手段によっ
て第１のインバータの出力電圧がプルアップされる。こ
のため、第１のインバータとプルアップ制御手段のプル
アップで分圧された電圧が、第１の出力トランジスタに
与えられ、この第１の出力トランジスタのドライブ能力
が小さいので、出力信号は緩やかに“Ｈ”レベルへ上昇
していく。出力信号が第１の閾値電圧よりも高くなる
と、プルアップ制御手段のプルアップ動作が停止し、第
１のインバータの出力電圧が完全に“Ｌ”レベルとな
る。これにより、第１の出力トランジスタのドライブ能
力も大きくなり、出力信号が急激に上昇して完全に
“Ｈ”レベルになる。

【００１０】第２の発明は、出力バッファ回路におい
て、論理レベルの入力信号を入力する入力端子に接続さ
れ、前記入力信号を反転して立ち上がり及び立ち下がり
特性が緩慢な電圧をそれぞれ出力する第１及び第２のイ
ンバータと、前記入力端子に接続され、前記入力信号を
所定の遅延時間だけ遅延させ、前記遅延時間内では、前
記第１のインバータの出力電圧をプルアップし、前記遅
延時間が経過すると、前記遅延された入力信号に基づき
前記第１のインバータの出力電圧のプルアップを停止す
るプルアップ制御手段と、前記入力端子に接続され、前
記入力信号を所定の遅延時間だけ遅延させ、前記遅延時
間内では、前記第２のインバータの出力電圧をプルダウ
ンし、前記遅延時間が経過すると、前記遅延された入力
信号に基づき前記第２のインバータの出力電圧のプルダ
ウンを停止するプルダウン制御手段と、第１の電源電位
ノードと前記出力端子との間に接続され、前記第１のイ
ンバータの出力電圧により導通状態が制御される第１の
出力トランジスタと、第２の電源電位ノードと前記出力
端子との間に接続され、前記第２のインバータの出力電
圧により導通状態が制御される第２の出力トランジスタ
とを備えている。

【００１１】このような構成を採用したことにより、例
えば、入力信号が“Ｌ”レベルから“Ｈ”レベルに立ち
上がると、第１及び第２のインバータの出力電圧が
“Ｈ”レベルから“Ｌ”レベルへ緩やかに立ち下がって
いく。入力信号はプルアップ制御手段で所定の遅延時間
だけ遅延される。この遅延時間内では、プルアップ制御
手段によって第１のインバータの出力電圧がプルアップ
され、第１のインバータとプルアップ制御手段のプルア
ップで分圧された電圧が、第１の出力トランジスタに与
えられる。このため、第１の出力トランジスタのドライ
ブ能力は小さくなり、出力信号が緩やかに“Ｈ”レベル
へ上昇していく。プルアップ制御手段の遅延時間が経過
すると、プルアップ制御手段によるプルアップ動作が停
止され、第１のインバータの出力電圧が完全に“Ｌ”レ
ベルになる。これにより、第１の出力トランジスタのド
ライブ能力も大きくなり、出力信号が急激に上昇して完
全に“Ｈ”レベルになる。

【００１２】第３の発明によれば、第１又は第２の発明
の出力バッファ回路において、第１、第２のインバー
タ、プルアップ制御手段、及びプルダウン制御手段の入
力をイネーブル信号により制御して、出力端子をハイ・
インピーダンス（以下「Ｈｉｚ」という。）状態にする
ゲート回路を設けている。これにより、イネーブル信号
の制御によって出力端子をＨｉｚ状態にでき、３ステー
ト型出力バッファ回路を実現できる。

【００１３】第４の発明によれば、第１〜第３のいずれ
か１つの発明の出力バッファ回路において、第１及び第
２のインバータは、入力ノードから入力される入力電圧
によりゲートが制御される第１導電型の第１のＭＯＳト
ランジスタと、出力ノードを介して前記第１のＭＯＳト
ランジスタに直列に接続され、前記入力電圧によりゲー
トが制御される第２導電型の第２のＭＯＳトランジスタ
と、第１の電源電位ノードと前記第１のＭＯＳトランジ
スタとの間に順方向に接続され、電圧を降下する第１の
ダイオード又はダイオード接続された第１のトランジス
タと、前記第２のＭＯＳトランジスタと第２の電源電位
ノードとの間に順方向に接続され、電圧を降下する第２
のダイオード又はダイオード接続された第２のトランジ
スタと、でそれぞれ構成している。これにより、第１、
第２のダイオード、又はダイオード接続された第１、第
２のトランジスタの働きにより、出力ノードの電圧の立
ち上がり及び立ち下がりの速度が低速になる。

【００１４】

【発明の実施の形態】（第１の実施形態）（１）構成図１は、本発明の第１の実施形態を示す出力バッファ回
路の回路図である。この出力バッファ回路は、例えば、
ＣＭＯＳＩＣで構成されており、入力信号ＩＮを入力す
る入力端子１１を有し、この入力端子１１に、第１及び
第２のインバータ１２，１３の入力端子が接続されてい
る。入力端子１１と出力信号ＯＵＴ出力用の出力端子２
０とには、２入力ＮＡＮＤゲート１４の入力端子が接続
されている。ＮＡＮＤゲート１４の出力端子には、プル
アップ用のＮＭＯＳ１６のゲートが接続されている。Ｎ
ＭＯＳ１６は、ドレインが第１の電源電位ノード（例え
ば、電源電位ＶＤＤノード）に接続され、ソースがイン
バータ１２の出力側ノードＮ１２に接続され、さらにバ
ックゲートが第２の電源電位ノード（例えば、接地電位
ＶＳＳノード）に接続されている。

【００１５】ＮＡＮＤゲート１４及びＮＭＯＳ１６によ
り、プルアップ制御手段が構成されている。このプルア
ップ制御手段は、出力信号ＯＵＴの電圧がＮＡＮＤゲー
ト１４の第１の閾値電圧ＶＴ１４よりも低いときに、イ
ンバータ１２の出力側ノードＮ１２の電圧をプルアップ
し、出力信号ＯＵＴの電圧が第１の閾値電圧ＶＴ１４を
越えると、入力信号ＩＮに基づきノードＮ１２の電圧の
プルアップを停止する機能を有している。

【００１６】入力端子１１と出力端子２０には、２入力
ＮＯＲゲート１５の入力端子が接続され、このＮＯＲゲ
ート１５の出力端子が、プルダウン用のＰＭＯＳ１７の
ゲートに接続されている。ＰＭＯＳ１７は、ソースがイ
ンバータ１３の出力側ノードＮ１３に接続され、ドレイ
ンが接地電位ＶＳＳのノードに接続され、バックゲート
が電源電位ＶＤＤのノードに接続されている。

【００１７】ＮＯＲゲート１５及びＰＭＯＳ１７によ
り、プルダウン制御手段が構成されている。このプルダ
ウン制御手段は、出力信号ＯＵＴの電圧がＮＯＲゲート
１５の第２の閾値電圧ＶＴ１５よりも高いときに、イン
バータ１３の出力側ノードＮ１３の電圧をプルダウン
し、出力信号ＯＵＴの電圧が閾値電圧ＶＴ１５以下にな
ると、入力信号ＩＮに基づきノードＮ１３の電圧のプル
ダウンを停止する機能を有している。

【００１８】プルアップ用のＮＭＯＳ１６とプルダウン
用のＰＭＯＳ１７は、オン状態のときのオン抵抗が大き
く設計されている。ノードＮ１２には、第１の出力トラ
ンジスタ（例えば、出力用ＰＭＯＳ）１８のゲートが接
続されている。ＰＭＯＳ１８は、ソース及びバックゲー
トが電源電位ＶＤＤのノードに接続され、ドレインが出
力端子２０に接続されている。ノードＮ１３には、第２
の出力トランジスタ（例えば、出力用ＮＭＯＳ）１９の
ゲートが接続されている。ＮＭＯＳ１９は、ドレインが
出力端子２０に接続され、ソース及びバックゲートが接
地電位ＶＳＳのノードに接続されている。

【００１９】図４は、図１中のインバータ１２（又は１
３）の構成例を示す回路図である。インバータ１２は、
図１の入力端子１１に接続された入力ノードＮａを有
し、この入力ノードＮａに、第１導電型の第１のＭＯＳ
トランジスタ（例えば、ＰＭＯＳ）１２ａのゲート、及
び第２導電型の第２のＭＯＳトランジスタ（例えば、Ｎ
ＭＯＳ）１２ｂのゲートが接続されている。ＰＭＯＳ１
２ａは、ドレインが出力ノードＮｂに接続され、ソース
が第１のトランジスタ（例えば、ＮＭＯＳ）１２ｃのソ
ースに接続され、バックゲートが電源電位ＶＤＤノード
に接続されている。ＮＭＯＳ１２ｃは、ゲート及びドレ
インが電源電位ＶＤＤノードに接続され、バックゲート
が接地電位ＶＳＳノードに接続されている。このＮＭＯ
Ｓ１２ｃは、ダイオード接続され、電圧降下分（即ち、
閾値電圧）がＶＴｎである。

【００２０】ＮＭＯＳ１２ｂは、ドレインが出力ノード
Ｎｂに接続され、ソースが第２のトランジスタ（例え
ば、ＰＭＯＳ）１２ｄのソースに接続され、バックゲー
トが接地電位ＶＳＳノードに接続されている。ＰＭＯＳ
１２ｄは、ドレイン及びゲートが接地電位ＶＳＳノード
に接続され、バックゲートが電源電位ＶＤＤノードに接
続されている。このＰＭＯＳ１２ｄは、ダイオード接続
され、電圧降下分（即ち、閾値電圧）がＶＴｐである。
図１のインバータ１３は、図４のインバータ１２と同一
の回路構成である。

【００２１】（２）動作図５は、図４のインバータ１２の動作を示す電圧波形図
である。さらに、図６は、図１の出力バッファ回路の動
作を示す電圧波形図である。例えば、図１の入力端子１
１に入力される入力信号ＩＮの電圧が、“Ｈ”レベル
（＝ＶＤＤ）から“Ｌ”レベル（＝ＶＳＳ）に立ち下が
ると、インバータ１２，１３の出力側ノードＮ１２，Ｎ
１３の電圧が立ち上がっていく。

【００２２】即ち、図４のインバータ１２，１３では、
図５に示すように、時刻ｔ１１において、入力信号ＩＮ
の電圧（入力ノードＮａの電圧）が時刻ｔ１４まで
“Ｈ”レベルから“Ｌ”レベルへと立ち下がっていく
と、ＰＭＯＳ１２ａがオン状態、ＮＭＯＳ１２ｂがオフ
状態となる。この時、ＰＭＯＳ１２ａのソースと電源電
位ＶＤＤとの間の電位差が、ＮＭＯＳ１２ｃの閾値電圧
ＶＴｎ以上になっているので、時刻ｔ１２において、ダ
イオード接続されたＮＭＯＳ１２ｃには大きな電流が流
れ、ＰＭＯＳ１２ａを通して出力ノードＮｂの電圧が高
速に立ち上がっていく。

【００２３】時刻ｔ１３において、出力ノードＮｂの電
圧が（ＶＤＤ−ＶＴｎ）になると、ＰＭＯＳ１２ａのソ
ース電圧が電圧（ＶＤＤ−ＶＴｎ）と等しくなるため、
ＮＭＯＳ１２ｃには電流がほとんど流れなくなり、出力
ノードＮｂの電圧が電源電位ＶＤＤへと緩やかに上昇し
ていく。つまり、時刻ｔ１３の経過後は、ＮＭＯＳ１２
ｃにかかる電位差は閾値電圧ＶＴｎ以下になっている
が、実際はこのＮＭＯＳ１２ｃに漏れ電流が流れるた
め、この漏れ電流によって出力ノードＮｂの電圧が緩や
かに上昇していき、時刻ｔ１５において電源電位ＶＤＤ
に達する。

【００２４】このように、入力ノードＮａの電圧が
“Ｈ”レベルから“Ｌ”レベルに立ち下がると、出力ノ
ードＮｂの電圧が（ＶＤＤ−ＶＴｎ）まで高速に上昇
し、この電圧（ＶＤＤ−ＶＴｎ）から電源電位ＶＤＤま
で低速に上昇していく。このインバータ１２と同様に、
図１のインバータ１３も動作する。

【００２５】また、図１の入力信号ＩＮが“Ｌ”レベル
から“Ｈ”レベルに立ち上がると、図４のインバータ１
２では、ＰＭＯＳ１２ａがオフ状態、ＮＭＯＳ１２ｂが
オン状態になる。この時、ＮＭＯＳ１２ｂのソースと接
地電位ＶＳＳとの間の電位差が、ＰＭＯＳ１２ｄの閾値
電圧ＶＴｐ以上になっているので、ダイオード接続され
たＰＭＯＳ１２ｄには大きな電流が流れ、出力ノードＮ
ｂの電圧がＶＴｐまで高速に立ち下がっていく。出力ノ
ードＮｂの電圧がＶＴｐになると、ＰＭＯＳ１２ｄには
電流がほとんど流れなくなり、このＰＭＯＳ１２ｄに流
れる漏れ電流により、出力ノードＮｂの電圧が緩やかに
下降していき、接地電位ＶＳＳになる。このように、出
力ノードＮｂの電圧は、電源電位ＶＤＤから電圧ＶＴｐ
まで高速に立ち下がっていき、電圧ＶＴｐから接地電位
ＶＳＳまで低速に立ち下がっていく。このインバータ１
２と同様に、図１のインバータ１３も動作する。

【００２６】次に、図１の出力バッファ回路の全体の動
作を、図６を参照しつつ説明する。例えば、図６の時刻
ｔ２１において、入力信号ＩＮの電圧が“Ｌ”レベル
（＝ＶＳＳ）から“Ｈ”レベル（＝ＶＤＤ）へ立ち上が
ると、インバータ１２，１３の出力側ノードＮ１２，Ｎ
１３が“Ｌ”レベルに立ち下がっていき、ＰＭＯＳ１８
がオン状態、ＮＭＯＳ１９がオフ状態になる。インバー
タ１２の出力側ノードＮ１２が“Ｌ”レベルに立ち下が
る際に、出力信号ＯＵＴの電圧が“Ｌ”レベルであるた
め、ＮＡＮＤゲート１４の出力電圧は“Ｈ”レベルとな
っており、オン状態のＮＭＯＳ１６によってノードＮ１
２がプルアップされた状態になる。このため、インバー
タ１２とＮＭＯＳ１６のプルアップで分圧された電圧
が、ＰＭＯＳ１８のゲートに入力される。分圧されたゲ
ート電圧が入力されたＰＭＯＳ１８は、ドライブ能力が
小さいので、このＰＭＯＳ１８を通して出力信号ＯＵＴ
の電圧が緩やかに“Ｈ”レベルへ上昇していく。

【００２７】図６の時刻ｔ２２において、出力信号ＯＵ
Ｔの電圧がＮＡＮＤゲート１４の閾値電圧ＶＴ１４まで
上昇すると、このＮＡＮＤゲート１４の出力電圧が
“Ｌ”レベルとなり、ＮＭＯＳ１６がオフ状態になる。
これにより、ＮＭＯＳ１６のプルアップ動作が停止さ
れ、インバータ１２の出力側ノードＮ１２は完全に
“Ｌ”レベルとなる。従って、ＰＭＯＳ１８のドライブ
能力も大きくなり、このＰＭＯＳ１８を通して出力信号
ＯＵＴの電圧が急激に上昇し、完全に“Ｈ”レベル（＝
ＶＤＤ）になる。

【００２８】また、入力信号ＩＮの電圧が“Ｈ”レベル
から“Ｌ”レベルに立ち下がると、インバータ１２，１
３の出力側ノードＮ１２，Ｎ１３が“Ｈ”レベルへ立ち
上がっていき、ＰＭＯＳ１８がオフ状態、ＮＭＯＳ１９
がオン状態になる。この時、出力信号ＯＵＴの電圧は
“Ｈ”レベルであるため、ＮＯＲゲート１５の出力電圧
が“Ｌ”レベルとなり、ＰＭＯＳ１７がオン状態にな
る。ＰＭＯＳ１７がオン状態になると、インバータ１３
の出力側ノードＮ１３がプルダウンされた状態になり、
インバータ１３とＰＭＯＳ１７のプルダウンで分圧され
た電圧が、ＮＭＯＳ１９のゲートに入力される。

【００２９】分圧されたゲート電圧が入力されたＮＭＯ
Ｓ１９は、ドライブ能力が小さいため、出力信号ＯＵＴ
の電圧が緩やかに“Ｌ”レベルに下降していく。出力信
号ＯＵＴの電圧がＮＯＲゲート１５の閾値電圧ＶＴ１５
より低くなると、このＮＯＲゲート１５の出力電圧が
“Ｈ”レベルとなり、ＰＭＯＳ１７がオフ状態となって
プルダウン動作が停止される。これにより、インバータ
１３の出力側ノードＮ１３が完全に“Ｈ”レベルとな
り、ＮＭＯＳ１９のドライブ能力も大きくなり、出力信
号ＯＵＴの電圧は急激に下降して完全に“Ｌ”レベル
（＝ＶＳＳ）になる。本実施形態の出力バッファ回路に
おいて、プルアップ用ＮＭＯＳ１６とプルダウン用ＰＭ
ＯＳ１７は、オン抵抗が大きく設計されているが、この
理由を説明する。

【００３０】インバータ１２，１３とプルアップ用ＮＭ
ＯＳ１６及びプルダウン用ＰＭＯＳ１７とで分圧すると
きに流れる電流値を小さくするために、ＮＭＯＳ１６及
びＰＭＯＳ１７のオン抵抗を大きく設定している。ま
た、電流だけでなく、ＮＭＯＳ１６及びＰＭＯＳ１７の
オン抵抗をあまり小さくし過ぎると、インバータ１２，
１３の出力電圧が後段のＰＭＯＳ１８及びＮＭＯＳ１９
の閾値電圧以下になってしまい、回路が動作しなくなる
こともあるので、ＮＭＯＳ１６及びＰＭＯＳ１７のオン
抵抗を大きく設定している。

【００３１】（３）効果本実施形態では、次の（ａ）、（ｂ）のような効果があ
る。（ａ）図４のインバータ１２，１３において、ダイオ
ード接続されたＮＭＯＳ１２ｃ及びＰＭＯＳ１２ｄを設
けたので、このインバータ１２，１３の出力ノードＮｂ
の電圧は、電源電位ＶＤＤと電圧（ＶＤＤ−ＶＴｎ）と
の間、及び接地電位ＶＳＳと電圧ＶＴｐとの間の電圧範
囲で、低速に変化するようになる。このため、出力信号
ＯＵＴの電圧も低速に変化するようになる。よって、出
力信号ＯＵＴのオーバシュートやアンダシュートの発生
を防止できる。

【００３２】（ｂ）図１において、ＮＭＯＳ１６によ
るプルアップ動作、及びＰＭＯＳ１７によるプルダウン
動作により、最初はＰＭＯＳ１６及びＮＭＯＳ１７のド
ライブ能力を小さくしているので、出力信号ＯＵＴの電
圧が緩やかに変化する。その後、プルアップ動作あるい
はプルダウン動作を停止させて、ＰＭＯＳ１８及びＮＭ
ＯＳ１９のドライブ能力を大きくし、出力信号ＯＵＴの
電圧を急激に変化させるようにしている。このため、電
源電位ＶＤＤからＰＭＯＳ１８及びＮＭＯＳ１９を通し
て接地電位ＶＳＳへ流れる貫通電流を防止することがで
きる。これにより、消費電力が減少すると共に、電源ノ
イズも防止できる。

【００３３】（第２の実施形態）（１）構成図７は、本発明の第２の実施形態を示す出力バッファ回
路の回路図であり、第１の実施形態を示す図１中の要素
と共通の要素には共通の符号が付されている。この出力
バッファ回路は、例えば、ＣＭＯＳＩＣで構成されてお
り、図１のＮＡＮＤゲート１４及びＮＯＲゲート１５に
代えて、所定の遅延時間ＤＴをそれぞれ有する遅延回路
２４，２５が設けられている点のみが、図１の出力バッ
ファ回路と異なっている。

【００３４】各遅延回路２４，２５は、例えば、３段の
インバータが縦続接続された構成である。一方の遅延回
路２４は、入力端子が入力端子１１に接続され、出力端
子がプルアップ用ＮＭＯＳ１６のゲートに接続されてい
る。他方の遅延回路２５は、入力端子が入力端子１１に
接続され、出力端子がプルダウン用ＰＭＯＳ１７のゲー
トに接続されている。遅延回路２４及びＮＭＯＳ１６に
より、プルアップ制御手段が構成されている。遅延回路
２５及びＰＭＯＳ１７により、プルダウン制御手段が構
成されている。

【００３５】図１に示す第１の実施形態では、ＮＡＮＤ
ゲート１４、ＮＯＲゲート１５、ＮＭＯＳ１６及びＰＭ
ＯＳ１７により、出力信号ＯＵＴからのフィードバック
でノードＮ１２，Ｎ１３のプルアップ及びプルダウンを
制御している。これに対し、本実施形態では、遅延回路
２４，２５、ＮＭＯＳ１６及びＰＭＯＳ１７により、遅
延時間ＤＴでノードＮ１２，Ｎ１３のプルアップ及びプ
ルダウンを制御している点が、第１の実施形態と異なっ
ている。その他の構成は、第１の実施形態と同様であ
る。

【００３６】（２）動作図８は、図７の動作を示す電圧波形図である。例えば、
図８の時刻ｔ２１において、入力信号ＩＮが“Ｌ”レベ
ル（＝ＶＳＳ）から“Ｈ”レベル（＝ＶＤＤ）へ立ち上
がると、インバータ１２，１３の出力側ノードＮ１２，
Ｎ１３は“Ｌ”レベルに立ち下がっていき、ＰＭＯＳ１
８がオン状態、ＮＭＯＳ１９がオフ状態になる。インバ
ータ１２の出力側ノードＮ１２が“Ｌ”レベルに立ち下
がる際に、遅延回路２４の遅延時間ＤＴがあるため、こ
の遅延回路２４の出力電圧がまだ“Ｈ”レベルになって
おり、プルアップ用ＮＭＯＳ１６がオン状態である。こ
のため、インバータ１２とＮＭＯＳ１６で分圧された電
圧が、インバータ１２の出力側ノードＮ１２の電圧にな
る。この分圧された電圧が入力されているＰＭＯＳ１８
のドライブ能力は、小さくなり、このＰＭＯＳ１８を通
して出力信号ＯＵＴの電圧が緩やかに“Ｈ”レベルへ上
昇していく。

【００３７】時刻ｔ２１から遅延時間ＤＴが経過した時
刻ｔ２２になると、遅延回路２４の出力電圧が“Ｌ”レ
ベルに立ち下がる。このため、ＮＭＯＳ１６がオフ状態
になり、インバータ１２の出力側ノードＮ１２の電圧も
完全に“Ｌ”レベルになる。これにより、ＰＭＯＳ１８
のドライブ能力も大きくなり、このＰＭＯＳ１８を通し
て出力信号ＯＵＴの電圧が急激に上昇し、完全に“Ｈ”
レベル（＝ＶＤＤ）になる。

【００３８】また、出力信号ＩＮが“Ｈ”レベルから
“Ｌ”レベルに立ち下がると、インバータ１２，１３の
出力側ノードＮ１２，Ｎ１３が“Ｈ”レベルへ立ち上が
っていき、ＰＭＯＳ１８がオフ状態、ＮＭＯＳ１９がオ
ン状態になる。インバータ１３の出力側ノードＮ１３が
“Ｈ”レベルへ立ち上がる際に、遅延回路２５の遅延時
間ＤＴによってこの遅延回路２５の出力電圧はまだ
“Ｌ”レベルになっており、プルダウン用ＰＭＯＳ１７
がオン状態である。このため、インバータ１３とＰＭＯ
Ｓ１７で分圧された電圧が、インバータ１３の出力側ノ
ードＮ１３の電圧になる。この分圧された電圧が入力さ
れているＮＭＯＳ１９のドライブ能力は小さくなり、こ
のＮＭＯＳ１９を通して出力信号ＯＵＴの電圧は緩やか
に“Ｌ”レベルへ下降していく。

【００３９】次に、遅延回路２５の遅延時間ＤＴ分だけ
遅れてこの遅延回路２５の出力電圧が“Ｈ”レベルにな
ると、ＰＭＯＳ１７がオフ状態になり、インバータ１３
の出力側ノードＮ１３の電圧も完全に“Ｈ”レベルにな
る。これにより、ＮＭＯＳ１９のドライブ能力も大きく
なり、このＮＭＯＳ１９を通して出力信号ＯＵＴの電圧
が急激に下降して完全に“Ｌ”レベル（＝ＶＳＳ）にな
る。

【００４０】（３）効果本実施形態では、第１の実施形態と同様に、出力信号Ｏ
ＵＴの変化を低速にでき、さらにＰＭＯＳ１８及びＮＭ
ＯＳ１９を流れる貫通電流を防止でき、従来の出力バッ
ファ回路と同じＤＣ特性を維持しながら、低消費電力化
及び低ノイズを実現できるという効果がある。しかも、
本実施形態では、遅延回路２４，２５の遅延時間ＤＴに
より、インバータ１２，１３の出力側ノードＮ１２，Ｎ
１３のプルアップ及びプルダウンを制御しているので、
出力信号ＯＵＴの電圧に影響されずに、ＰＭＯＳ１８及
びＮＭＯＳ１９のドライブ能力を制御でき、回路の設計
が容易になるという効果もある。

【００４１】（第３の実施形態）（１）構成図９は、本発明の第３の実施形態を示す３ステート型出
力バッファ回路の回路図であり、第１の実施形態を示す
図１中の要素と共通の要素には共通の符号が付されてい
る。この３ステート型出力バッファ回路は、例えば、Ｃ
ＭＯＳＩＣで構成され、図１の出力バッファ回路の入力
側にゲート回路を設け、イネーブル信号ＥＮが例えば
“Ｌ”レベルのときに出力端子２０がＨｉｚ状態になる
ようにしたものである。

【００４２】ゲート回路は、イネーブル信号ＥＮを入力
する入力端子３１，３２、インバータ３３、２入力ＡＮ
Ｄゲート３４、及び２入力ＯＲゲート３５で構成されて
いる。そして、図１の２入力ＮＡＮＤゲート１４に代え
て、３入力ＮＡＮＤゲート１４Ａが設けられると共に、
図１の２入力ＮＯＲゲート１５に代えて、３入力ＮＯＲ
ゲート１５Ａが設けられている。

【００４３】入力端子３１と入力端子１１は、ＡＮＤゲ
ート３４の入力端子に接続され、このＡＮＤゲート３４
の出力端子が、インバータ１２の入力端子に接続されて
いる。入力端子３２は、インバータ３３の入力端子に接
続され、このインバータ３３の出力端子と入力端子１１
とが、ＯＲゲート３５の入力端子に接続され、このＯＲ
ゲート３５の出力端子が、インバータ１３の入力端子に
接続されている。入力端子３１、ＡＮＤゲート３４の出
力端子、及び出力端子２０は、ＮＡＮＤゲート１４Ａの
入力端子に接続され、このＮＡＮＤゲート１４Ａの出力
端子が、プルアップ用ＮＭＯＳ１６のゲートに接続され
ている。インバータ３３の出力端子、ＯＲゲート３５の
出力端子、及び出力端子２０は、ＮＯＲゲート１５Ａの
入力端子に接続され、このＮＯＲゲート１５Ａの出力端
子が、プルダウン用ＰＭＯＳ１７のゲートに接続されて
いる。その他の構成は、図１の出力バッファ回路と同一
である。

【００４４】（２）動作例えば、入力端子３１，３２に入力されるイネーブル信
号ＥＮを“Ｈ”レベルにすると、ＡＮＤゲート３４、Ｏ
Ｒゲート３５、ＮＡＮＤゲート１４Ａ、及びＮＯＲゲー
ト１５Ａが開く。すると、入力端子１１に入力された入
力信号ＩＮは、ＡＮＤゲート３４を介してインバータ１
２及びＮＡＮＤゲート１４Ａへ送られると共に、ＯＲゲ
ート３５を介してインバータ１３及びＮＯＲゲート１５
Ａへ送られる。このため、図１の出力バッファ回路と同
様に、入力信号ＩＮの電圧が“Ｈ”レベルから“Ｌ”レ
ベルに立ち下がると、出力信号ＯＵＴの電圧も“Ｈ”レ
ベルから“Ｌ”レベルに立ち下がり、入力信号ＩＮの電
圧が“Ｌ”レベルから“Ｈ”レベルへ立ち上がると、出
力信号ＯＵＴの電圧も“Ｌ”レベルから“Ｈ”レベルへ
立ち上がる。つまり、イネーブル信号ＥＮが“Ｈ”レベ
ルのときには、図１の出力バッファ回路と同一の動作を
行う。

【００４５】また、イネーブル信号ＥＮが“Ｌ”レベル
のときには、ＡＮＤゲート３４、ＯＲゲート３５、ＮＡ
ＮＤゲート１４Ａ、及びＮＯＲゲート１５Ａが閉じ、Ａ
ＮＤゲート３４の出力電圧が“Ｌ”レベル、ＯＲゲート
３５の出力電圧が“Ｈ”レベル、ＮＡＮＤゲート１４Ａ
の出力電圧が“Ｈ”レベル、及びＮＯＲゲート１５Ａの
出力電圧が“Ｌ”レベルに固定される。このため、イン
バータ１２の出力側ノードＮ１２が“Ｈ”レベル、イン
バータ１３の出力側ノードＮ１３が“Ｌ”レベルに固定
され、ＮＡＮＤゲート１４Ａの“Ｈ”レベルの出力電圧
によってＮＭＯＳ１６がオン状態、ＮＯＲゲート１５Ａ
の“Ｌ”レベルの出力電圧によってＰＭＯＳ１７がオン
状態になる。よって、ノードＮ１２が“Ｈ”レベルにプ
ルアップされると共に、ノードＮ１３が“Ｌ”レベルに
プルダウンされ、ＰＭＯＳ１８及びＮＭＯＳ１９がオフ
状態となり、出力端子２０がＨｉｚ状態になる。

【００４６】（３）効果本実施形態では、イネーブル信号ＥＮによって出力端子
２０をＨｉｚ状態にできるので、第１の実施形態と同様
の効果が得られる上に、３ステート型になっているので
第１の実施形態よりも使い勝手を向上できる。

【００４７】（第４の実施形態）（１）構成図１０は、本発明の第４の実施形態を示す３ステート型
出力バッファ回路の回路図であり、第２の実施形態を示
す図７、及び第３の実施形態を示す図９中の要素と共通
の要素には共通の符号が付されている。この３ステート
型出力バッファ回路は、例えば、ＣＭＯＳＩＣで構成さ
れ、図７の出力バッファ回路の入力側に、図９の入力端
子３１，３２、ＡＮＤゲート３４、及びＯＲゲート３５
からなるゲート回路が設けられ、イネーブル信号ＥＮが
例えば“Ｌ”レベルのときに出力端子２０がＨｉｚ状態
になるようになっている。

【００４８】イネーブル信号ＥＮを入力する入力端子３
１と、入力信号ＩＮを入力する入力端子１１とは、ＡＮ
Ｄゲート３４の入力端子に接続され、このＡＮＤゲート
３４の出力端子が、インバータ１２の入力端子及び遅延
回路２４の入力端子に接続されている。イネーブル信号
ＥＮを入力する入力端子３２は、インバータ３３の入力
端子に接続されている。インバータ３３の出力端子と入
力端子１１は、ＯＲゲート３５の入力端子に接続され、
このＯＲゲート３５の出力端子が、インバータ１３の入
力端子及び遅延回路２５の入力端子に接続されている。
その他の構成は、図７の出力バッファ回路と同一であ
る。

【００４９】（２）動作例えば、入力端子３１，３２に入力されるイネーブル信
号ＥＮが“Ｈ”レベルのとき、ＡＮＤゲート３４及びＯ
Ｒゲート３５が開き、入力端子１１から入力された入力
信号ＩＮが、ＡＮＤゲート３４を介してインバータ１２
及び遅延回路２４へ送られると共に、ＯＲゲート３５を
介してインバータ１３及び遅延回路２５へ送られる。こ
れにより、図７の出力バッファ回路と同一の動作を行
う。

【００５０】また、イネーブル信号ＥＮが“Ｌ”レベル
のとき、ＡＮＤゲート３４及びＯＲゲート３５が閉じ、
このＡＮＤゲート３４の出力端子が“Ｌ”レベルに固定
されると共に、ＯＲゲート３５の出力端子が“Ｈ”レベ
ルに固定される。このため、インバータ１２の出力側ノ
ードＮ１２が“Ｈ”レベルに固定されると共に、インバ
ータ１３の出力側ノードＮ１３が“Ｌ”レベルに固定さ
れ、ＰＭＯＳ１８及びＮＭＯＳ１９がオフ状態になり、
出力端子２０がＨｉｚ状態になる。

【００５１】（３）効果本実施形態では、イネーブル信号ＥＮを制御することに
より、出力端子２０をＨｉｚ状態にすることができるの
で、第２の実施形態と同様の効果が得られる上に、３ス
テート型になっているので第２の実施形態よりも使い勝
手を向上できる。

【００５２】（第５の実施形態）（１）構成図１１は、本発明の第５の実施形態を示すものであっ
て、図１中のインバータ１２（又は１３）の他の構成例
の回路図であり、第１の実施形態を示す図４中の要素と
共通の要素には共通の符号が付されている。

【００５３】このインバータ１２（又は１３）は、図４
のダイオード接続されたＮＭＯＳ１２ｃに代えて、第１
のダイオード４２ｃが設けられると共に、図４のダイオ
ード接続されたＰＭＯＳ１２ｄに代えて、第２のダイオ
ード４２ｄが設けられている。ダイオード４２ｃは、電
源電位ＶＤＤノードとＰＭＯＳ１２ａのソースとの間に
順方向に接続されている。ダイオード４２ｄは、ＮＭＯ
Ｓ１２ｂのソースと接地電位ＶＳＳノードとの間に順方
向に接続されている。その他の構成は、図４の回路と同
一である。

【００５４】（２）動作例えば、ダイオード４２ｃ，４２ｄの電圧降下分をＶＴ
ｄｉｏとする。本実施形態のインバータ１２（又は１
３）では、ダイオード４２ｃ，４２ｄが図４のＮＭＯＳ
１２ｃ及びＰＭＯＳ１２ｄとほぼ同様の動作を行う。こ
のため、入力電圧が入力ノードＮａに入力されると、出
力ノードＮｂの出力電圧が、接地電位ＶＳＳと電圧｜Ｖ
Ｔｄｉｏ｜との間、及び電源電位ＶＤＤと電圧（ＶＤＤ
−｜ＶＴｄｉｏ｜）との間の電圧範囲で、低速に変化す
るようになる。従って、図１の出力信号ＯＵＴの電圧も
低速に変化するようになる。

【００５５】（３）効果本実施形態では、第１の実施形態の図４のインバータ１
２（又は１３）と同様に、出力信号ＯＵＴの電圧の変化
を低速にすることができる。このため、図４のインバー
タ１２（又は１３）と同様に、出力波形のオーバシュー
トやアンダシュートの発生を防止でき、さらに出力電流
による電源ノイズ等を防止することができる。

【００５６】（変形例）本発明は、上記実施形態に限定
されず、種々の変形が可能である。この変形例として
は、例えば、次の（ｉ）〜（iv）のようなものがある。（ｉ）図４及び図１１のインバータ１２（又は１３）
は、ＰＭＯＳをＮＭＯＳに変更し、ＮＭＯＳをＰＭＯＳ
に変更し、これに応じて電源電位ＶＤＤと接地電位ＶＳ
Ｓとを逆極性にしてもよい。あるいは、これらのＰＭＯ
Ｓ及びＮＭＯＳをバイポーラトランジスタ等のトランジ
スタで構成してもよい。

【００５７】（ii）図１及び図９のプルアップ制御手
段とプルダウン制御手段は、他のゲート回路やトランジ
スタで構成してもよい。 (iii）図７及び図１０のプルアップ制御手段とプルダ
ウン制御手段は、他の構成の遅延回路やトランジスタで
構成してもよい。（iv）実施形態の出力用のＰＭＯＳ１８及びＮＭＯＳ
１９は、電源電位の極性を変えることによってＰＭＯＳ
をＮＭＯＳに、ＮＭＯＳをＰＭＯＳに置き換えてもよ
い。また、これらをバイポーラトランジスタ等の他の出
力トランジスタで構成してもよい。

【００５８】

【発明の効果】以上詳細に説明したように、第１及び第
２の発明によれば、第１のインバータの出力電圧をプル
アップ制御手段で制御し、第２のインバータの出力電圧
をプルダウン制御手段で制御するようにしたので、出力
信号の立ち上がり及び立ち下がりの変化を低速にするこ
とができ、出力波形のオーバシュートやアンダシュート
の発生を防止できると共に、出力電流による電源ノイズ
等を防止することができる。しかも、第１と第２の出力
トランジスタが同時にオン状態になることを防止でき、
これによって消費電力を減少できると共に、電源ノイズ
を防止できる。

【００５９】第３の発明によれば、ゲート回路を設けた
ので、イネーブル信号の制御によって出力端子をＨｉｚ
状態にすることができる。これにより、出力バッファ回
路の使い勝手を向上できる。

【００６０】第４の発明によれば、第１の電源電位ノー
ドと第１のＭＯＳトランジスタとの間に、第１のダイオ
ード又はダイオード接続された第１のトランジスタを設
けると共に、第２のＭＯＳトランジスタと第２の電源電
位ノードとの間に、第２のダイオード又はダイオード接
続された第２のトランジスタを設けるようにしたので、
出力ノードの電圧の立ち上がり及び立ち下がりの変化を
低速にすることができる。これにより、出力波形のオー
バシュートやアンダシュートの発生を防止できると共
に、出力電流による電源ノイズ等を防止することができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示す出力バッファ回
路の回路図である。

【図２】従来の出力バッファ回路の構成例を示す回路図
である。

【図３】図２の動作を示す電圧波形図である。

【図４】図１中のインバータ１２（又は１３）の構成例
を示す回路図である。

【図５】図４の動作を示す電圧波形図である。

【図６】図１の動作を示す電圧波形図である。

【図７】本発明の第２の実施形態を示す出力バッファ回
路の回路図である。

【図８】図７の動作を示す電圧波形図である。

【図９】本発明の第３の実施形態を示す３ステート型出
力バッファ回路の回路図である。

【図１０】本発明の第４の実施形態を示す３ステート型
出力バッファ回路の回路図である。

【図１１】本発明の第５の実施形態を示すものであっ
て、図１中のインバータ１２（又は１３）の他の構成例
を示す回路図である。

【符号の説明】

１１入力端子１２，１３，３３インバータ１２ａＰＭＯＳ１２ｂＮＭＯＳ１２ｃダイオード接続されたＮＭＯＳ１２ｄダイオード接続されたＰＭＯＳ１４，１４ＡＮＡＮＤゲート１５，１５ＡＮＯＲゲート１６プルアップ用ＮＭＯＳ１７プルダウン用ＰＭＯＳ１８出力用ＰＭＯＳ１９出力用ＮＭＯＳ２０出力端子２４，２５遅延回路３４ＡＮＤゲート３５ＯＲゲートＥＮイネーブル信号ＩＮ入力信号ＯＵＴ出力信号ＶＤＤ電源電位ＶＳＳ接地電位

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5J055 AX25 BX16 CX27 DX17 DX22 DX56 EX07 EY23 EZ07 EZ22 EZ50 FX05 FX12 FX20 GX01 GX04 5J056 AA04 BB09 BB17 BB25 CC05 DD29 EE04 EE07 FF08 GG09 KK01

Claims

【特許請求の範囲】

【請求項１】論理レベルの入力信号を入力する入力端
子に接続され、前記入力信号を反転して立ち上がり及び
立ち下がり特性が緩慢な電圧をそれぞれ出力する第１及
び第２のインバータと、前記入力端子と論理レベルの出力信号を出力する出力端
子とに接続され、前記出力信号のレベルが第１の閾値電
圧よりも低いときには、前記第１のインバータの出力電
圧をプルアップし、前記出力信号のレベルが第１の閾値
電圧を越えると、前記入力信号に基づき前記第１のイン
バータの出力電圧のプルアップを停止するプルアップ制
御手段と、前記入力端子と前記出力端子とに接続され、前記出力信
号のレベルが第２の閾値電圧よりも高いときには、前記
第２のインバータの出力電圧をプルダウンし、前記出力
信号のレベルが第２の閾値電圧以下になると、前記入力
信号に基づき前記第２のインバータの出力電圧のプルダ
ウンを停止するプルダウン制御手段と、第１の電源電位ノードと前記出力端子との間に接続さ
れ、前記第１のインバータの出力電圧により導通状態が
制御される第１の出力トランジスタと、第２の電源電位ノードと前記出力端子との間に接続さ
れ、前記第２のインバータの出力電圧により導通状態が
制御される第２の出力トランジスタと、を備えたことを特徴とする出力バッファ回路。
【請求項２】論理レベルの入力信号を入力する入力端
子に接続され、前記入力信号を反転して立ち上がり及び
立ち下がり特性が緩慢な電圧をそれぞれ出力する第１及
び第２のインバータと、前記入力端子に接続され、前記入力信号を所定の遅延時
間だけ遅延させ、前記遅延時間内では、前記第１のイン
バータの出力電圧をプルアップし、前記遅延時間が経過
すると、前記遅延された入力信号に基づき前記第１のイ
ンバータの出力電圧のプルアップを停止するプルアップ
制御手段と、前記入力端子に接続され、前記入力信号を所定の遅延時
間だけ遅延させ、前記遅延時間内では、前記第２のイン
バータの出力電圧をプルダウンし、前記遅延時間が経過
すると、前記遅延された入力信号に基づき前記第２のイ
ンバータの出力電圧のプルダウンを停止するプルダウン
制御手段と、第１の電源電位ノードと前記出力端子との間に接続さ
れ、前記第１のインバータの出力電圧により導通状態が
制御される第１の出力トランジスタと、第２の電源電位ノードと前記出力端子との間に接続さ
れ、前記第２のインバータの出力電圧により導通状態が
制御される第２の出力トランジスタと、を備えたことを特徴とする出力バッファ回路。
【請求項３】第１、第２のインバータ、プルアップ制
御手段、及びプルダウン制御手段の入力をイネーブル信
号により制御して、出力端子をハイ・インピーダンス状
態にするゲート回路を設けたことを特徴とする請求項１
又は２記載の出力バッファ回路。
【請求項４】第１及び第２のインバータは、入力ノードから入力される入力電圧によりゲートが制御
される第１導電型の第１のＭＯＳトランジスタと、出力ノードを介して前記第１のＭＯＳトランジスタに直
列に接続され、前記入力電圧によりゲートが制御される
第２導電型の第２のＭＯＳトランジスタと、第１の電源電位ノードと前記第１のＭＯＳトランジスタ
との間に順方向に接続され、電圧を降下する第１のダイ
オード又はダイオード接続された第１のトランジスタ
と、前記第２のＭＯＳトランジスタと第２の電源電位ノード
との間に順方向に接続され、電圧を降下する第２のダイ
オード又はダイオード接続された第２のトランジスタ
と、でそれぞれ構成したことを特徴とする請求項１〜３のい
ずれか１項に記載の出力バッファ回路。