JPS62159910A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS62159910A JPS62159910A JP61002578A JP257886A JPS62159910A JP S62159910 A JPS62159910 A JP S62159910A JP 61002578 A JP61002578 A JP 61002578A JP 257886 A JP257886 A JP 257886A JP S62159910 A JPS62159910 A JP S62159910A
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- output
- data
- switch means
- gate
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
この発明は、半導体集積回路に関し、特にそのデータ出
力バッファに関するものである。
力バッファに関するものである。
第４図はよく知られた従来のデータ出カバγファの回路
図である。図において、１は内部データ、２は出力イネ
ーブル（ＯＥ）信号、３はデータ出万端子、４はＯＥ信
号２を入力とするインバータ、５． ６． ９． １０
． １３はＰチャネルＭＯ３ＦＥＴ、 ？、 ８．
１１． １’２． １４はｎチャネルＭＯ３ＦＥＴであ
る。そして上記トランジスタ５，６゜７．８により内部
データ１とＯＥ信号２とを入力とするＮＡＮＤ回路が構
成され、また上記トランジスタ９．１０，１１．１２に
より内部データ１とインバータ４の出力であるＯＥの反
転信号とを入力とするＮＯＲ回路が構成さ、れている。
図である。図において、１は内部データ、２は出力イネ
ーブル（ＯＥ）信号、３はデータ出万端子、４はＯＥ信
号２を入力とするインバータ、５． ６． ９． １０
． １３はＰチャネルＭＯ３ＦＥＴ、 ？、 ８．
１１． １’２． １４はｎチャネルＭＯ３ＦＥＴであ
る。そして上記トランジスタ５，６゜７．８により内部
データ１とＯＥ信号２とを入力とするＮＡＮＤ回路が構
成され、また上記トランジスタ９．１０，１１．１２に
より内部データ１とインバータ４の出力であるＯＥの反
転信号とを入力とするＮＯＲ回路が構成さ、れている。
出力トランジスタ１３はソースが電源電位に、ドレイン
がデータ出力端子３に、ゲート１５が上記ＮＡＮＤ回路
出力に接続されており、出力トランジスタ１４はソース
が基準電位に、ドレインが出力端子３に、ゲート１６が
上記ＮＯＲ回路出力に接続されている。ここで上記出力
トランジスタ１３，１４は、データ出力端子に本半導体
集積回路外から付加される１００ＦＦ程度の大きな容量
性負荷を駆動しなければならないので、そのゲート幅は
大きく設計されている。
がデータ出力端子３に、ゲート１５が上記ＮＡＮＤ回路
出力に接続されており、出力トランジスタ１４はソース
が基準電位に、ドレインが出力端子３に、ゲート１６が
上記ＮＯＲ回路出力に接続されている。ここで上記出力
トランジスタ１３，１４は、データ出力端子に本半導体
集積回路外から付加される１００ＦＦ程度の大きな容量
性負荷を駆動しなければならないので、そのゲート幅は
大きく設計されている。
次に動作について説明する。
０Ｈ信号２が“Ｌ”の場合、ＯＥ倍信号入力とするＮＡ
ＮＤ回路出力は内部データに関係なく“Ｈ”となり、ｏ
Ｅの反転信号を入力とするＮＯＲ回路出力は内部データ
に関係なくＬ″となる。
ＮＤ回路出力は内部データに関係なく“Ｈ”となり、ｏ
Ｅの反転信号を入力とするＮＯＲ回路出力は内部データ
に関係なくＬ″となる。
従って、出力トランジスタ１３．１４のゲート１５．１
６は、それぞれ“Ｈ”、”！、”となり、該出力トラン
ジスタ１３．１４ともに非導通状態で、内部データを出
力しない。 １ 一方ＯＥ信号２が“Ｈ”の場合、ＮＡＮＤ回路とＮＯＲ
回路はどをらも内部データ１の反転データを出力する。
６は、それぞれ“Ｈ”、”！、”となり、該出力トラン
ジスタ１３．１４ともに非導通状態で、内部データを出
力しない。 １ 一方ＯＥ信号２が“Ｈ”の場合、ＮＡＮＤ回路とＮＯＲ
回路はどをらも内部データ１の反転データを出力する。
従って、内部データ１が１Ｈ”ならば、ゲート１５．１
６がＬ″となって出力トランジスタ１３のみ導通状態と
なり、データ出力端子３に“Ｈ”を出力する。内部デー
タ１が“Ｌ。
６がＬ″となって出力トランジスタ１３のみ導通状態と
なり、データ出力端子３に“Ｈ”を出力する。内部デー
タ１が“Ｌ。
ならば、ゲート１５．１６がＨ”となりで出力トランジ
スタ１４のみが導通状態となり、データ出力端子３に“
Ｌ”を出力する。
スタ１４のみが導通状態となり、データ出力端子３に“
Ｌ”を出力する。
このような出力バッファ回路の動作のタイミングチャー
トを第５図に示す。時刻ｔ１の前後は、ＯＥ信号２がＨ
”の状態でデータが１Ｈ″から“Ｌ”に遷移する場合を
示し、時刻ｔ２の前後はＯＥ倍信号一度″Ｌ″にした後
にデータがＬ”から＠Ｈ″に遷移する場合を示す。どち
らの場合にも、データ出力端子３に赤かる容量負荷の充
放電のために出力トランジスタ１ａ、ｉ４に大きなドレ
イン電流が流れる。特に、内部データのｉ化又はＯＥ倍
信号変化を受けて急速に非導通状態から導通状態に変化
するので、ｔｌ、ｔ２におけるドレイン電流の変化量 は大きい。
トを第５図に示す。時刻ｔ１の前後は、ＯＥ信号２がＨ
”の状態でデータが１Ｈ″から“Ｌ”に遷移する場合を
示し、時刻ｔ２の前後はＯＥ倍信号一度″Ｌ″にした後
にデータがＬ”から＠Ｈ″に遷移する場合を示す。どち
らの場合にも、データ出力端子３に赤かる容量負荷の充
放電のために出力トランジスタ１ａ、ｉ４に大きなドレ
イン電流が流れる。特に、内部データのｉ化又はＯＥ倍
信号変化を受けて急速に非導通状態から導通状態に変化
するので、ｔｌ、ｔ２におけるドレイン電流の変化量 は大きい。
集積回路チップ内、パッケージ、゛及び集積回路チップ
とパッケージを接続するワイヤでの一源配線と基準電位
配線のインダクタンスをそれぞれＬ２゜Ｌｌとすると、
出力トランジスタ１３．１４のドレイン電流ｉ２．ｔ１
は、それぞれ電源電流、基従って、時刻ｔ１では基準電
位に、時刻ｔ２では電源に逆起電力が発生し雑音となる
。またｔｌでは短期間ではあるがゲー）１５．１６が中
間電位となり、出力トランジスタ１３．１４がともに導
通して電源電位から基準電位に貫通電流が流れる。
とパッケージを接続するワイヤでの一源配線と基準電位
配線のインダクタンスをそれぞれＬ２゜Ｌｌとすると、
出力トランジスタ１３．１４のドレイン電流ｉ２．ｔ１
は、それぞれ電源電流、基従って、時刻ｔ１では基準電
位に、時刻ｔ２では電源に逆起電力が発生し雑音となる
。またｔｌでは短期間ではあるがゲー）１５．１６が中
間電位となり、出力トランジスタ１３．１４がともに導
通して電源電位から基準電位に貫通電流が流れる。
これはデータ出力端子の充放電に寄与しない無駄な電流
である。ｔ２ではＯＥ倍信号より貫通電流は回避されて
いる。 ′ （発明が解決しようとする問題点〕 従来の出カバソファは以上のように構成されているので
、出力データの変化時に基準電位と電源に雑音が発生す
るという問題があった。そこで出力トランジスタのゲー
ト幅を小さく設計すれば、上記雑音は小さくできるが、
このゲート幅を小さくするとデータ出力が遅くなるとい
う得失関係がある。また、新データを出力する直前まで
前データの値をデータ出力端子が保持しているため、デ
ータ出力の遷移に時間がかかるという欠点もあった。
である。ｔ２ではＯＥ倍信号より貫通電流は回避されて
いる。 ′ （発明が解決しようとする問題点〕 従来の出カバソファは以上のように構成されているので
、出力データの変化時に基準電位と電源に雑音が発生す
るという問題があった。そこで出力トランジスタのゲー
ト幅を小さく設計すれば、上記雑音は小さくできるが、
このゲート幅を小さくするとデータ出力が遅くなるとい
う得失関係がある。また、新データを出力する直前まで
前データの値をデータ出力端子が保持しているため、デ
ータ出力の遷移に時間がかかるという欠点もあった。
この発明は上記のような問題点を解消するため逆起電力
による雑音を小さくできるとともに、高速にデータ出力
の遷移ができる半導体集積回路を得ることを目的とする
。
による雑音を小さくできるとともに、高速にデータ出力
の遷移ができる半導体集積回路を得ることを目的とする
。
この発明に係る半導体集積回路は、出力バッファの出力
トランジスタのゲートにバイアス印加手段を設け、デー
タ出力直前の一定期間にのみ該バイアス印加手段を動作
させるようにしたものである。
トランジスタのゲートにバイアス印加手段を設け、デー
タ出力直前の一定期間にのみ該バイアス印加手段を動作
させるようにしたものである。
この発明においては、前データ出力時には非導通状態で
あった方の出力トランジスタがバイアス印加手段により
あらかじめ軽い導通状態にされ、これにより、次データ
が前データと逆の場合に発生する急峻なドレイン電流の
立ち上りが緩和されるとともに、データ出力端子があら
かじめ中間電圧にされるから出力データの遷移に要する
時間が短縮される。
あった方の出力トランジスタがバイアス印加手段により
あらかじめ軽い導通状態にされ、これにより、次データ
が前データと逆の場合に発生する急峻なドレイン電流の
立ち上りが緩和されるとともに、データ出力端子があら
かじめ中間電圧にされるから出力データの遷移に要する
時間が短縮される。
以下、この発明の一実施例を図について説明する。
第１図において、１７はデータ出力３と出力トランジス
タ１３のゲート１５間に設けられたｎチャネルＭＯ３Ｆ
Ｆ、Ｔ、１８はデータ出力３と出力トランジスタ１４の
ゲート１６間に設けられたｎチャネルＭＯ３ＦＥＴであ
り、これらのトランジスタ１７，１８によりバイアス印
加手段が構成されている。１９は上記トランジスタ１７
．１８のゲートに接続され、上記バイアス印加手段の動
作を制御する制御信号である。
タ１３のゲート１５間に設けられたｎチャネルＭＯ３Ｆ
Ｆ、Ｔ、１８はデータ出力３と出力トランジスタ１４の
ゲート１６間に設けられたｎチャネルＭＯ３ＦＥＴであ
り、これらのトランジスタ１７，１８によりバイアス印
加手段が構成されている。１９は上記トランジスタ１７
．１８のゲートに接続され、上記バイアス印加手段の動
作を制御する制御信号である。
制御信号の発生方法は半導体集積回路の種類により様々
な方法がある。例えばスタティックＲＡＭでは、アドレ
ス変化を検知して発生するＡＴＤ （Ａｄｄ −ｒｅｓ
ｓ Ｔｒａｎｓｉｔｉｏｎ Ｄｅｔｅｃｔ）信号に遅延
時間を加えて発生させることができるし、ダイナミック
ＲＡＭでは、ττＴ入力信号に遅延時間を加えて発生さ
せることができる。
な方法がある。例えばスタティックＲＡＭでは、アドレ
ス変化を検知して発生するＡＴＤ （Ａｄｄ −ｒｅｓ
ｓ Ｔｒａｎｓｉｔｉｏｎ Ｄｅｔｅｃｔ）信号に遅延
時間を加えて発生させることができるし、ダイナミック
ＲＡＭでは、ττＴ入力信号に遅延時間を加えて発生さ
せることができる。
次に作用効果について説明する。本実施例の出カバソフ
ァ回路の動作のタイミングチャートを第２図に示す。
ァ回路の動作のタイミングチャートを第２図に示す。
まず前データとして“Ｈ”が出力されている。ここでＯ
Ｅ信号２が“Ｌ”になって出力トランジスタ１３が非導
通状態になると、その後に制御信号１９が”Ｈ″になっ
てバイアス印加手段が動作する。この時、データ出力３
は”Ｈ″なので、出力トランジスタ１３のゲート１５は
Ｈ”のままで、該出力トランジスタ１３は非導通状態に
とどまる。一方、“Ｌ”であった出力トランジスタ１４
のゲート１６はトランジスタ１８を通して“Ｈ″側に充
電される。
Ｅ信号２が“Ｌ”になって出力トランジスタ１３が非導
通状態になると、その後に制御信号１９が”Ｈ″になっ
てバイアス印加手段が動作する。この時、データ出力３
は”Ｈ″なので、出力トランジスタ１３のゲート１５は
Ｈ”のままで、該出力トランジスタ１３は非導通状態に
とどまる。一方、“Ｌ”であった出力トランジスタ１４
のゲート１６はトランジスタ１８を通して“Ｈ″側に充
電される。
ゲート１６の電圧はトランジスタ１８のインピーダンス
とトランジスタ１１と１２の並列インピーダンスの比及
びデータ出力３の電圧で決まる中間電圧になる。従って
、前データの“Ｈ”出力時には非導通であった出力トラ
ンジスタ１４のみが選択的に軽い導通状態となる。この
時がｔ１’である。
とトランジスタ１１と１２の並列インピーダンスの比及
びデータ出力３の電圧で決まる中間電圧になる。従って
、前データの“Ｈ”出力時には非導通であった出力トラ
ンジスタ１４のみが選択的に軽い導通状態となる。この
時がｔ１’である。
次に、新しい内部データ１が現れるころにＯＥ信号２が
”Ｈ”に、制御信号１９が“Ｈ″になる。中間電圧にあ
ったゲート１６は“Ｌ”の内部データ１に従ってＨ”に
なり、出力トランジスタ１４は本格的な導通状態になる
。この時がｔｌである。このときの出力トランジスタ１
４のドレイン電流１１の立ち上りは時刻ｔ１’とｔｌに
分散するので、急峻が小さくなり、基準電位に加わる逆
起電力は緩和される。また、データ出力３は、軽い導通
状態になった出力トランジスタ１４によりあらかじめ中
間電圧に移行しているので、新データが内部データに現
れた後の遷移が速かに行なわれる。
”Ｈ”に、制御信号１９が“Ｈ″になる。中間電圧にあ
ったゲート１６は“Ｌ”の内部データ１に従ってＨ”に
なり、出力トランジスタ１４は本格的な導通状態になる
。この時がｔｌである。このときの出力トランジスタ１
４のドレイン電流１１の立ち上りは時刻ｔ１’とｔｌに
分散するので、急峻が小さくなり、基準電位に加わる逆
起電力は緩和される。また、データ出力３は、軽い導通
状態になった出力トランジスタ１４によりあらかじめ中
間電圧に移行しているので、新データが内部データに現
れた後の遷移が速かに行なわれる。
第２図では、この後にデータがＬ″から“Ｈ”に変化し
た場合も示しているが、データが“Ｈ”から“Ｌ”に変
化した場合と同様の動作をする。この場合、時刻ｔ２’
に出力トランジスタ１３のみが選択的に軽い導通状態と
なるため、トランジスタ１３のドレイン電流１２の立上
りが時刻ｔ２Ｌとｔ２にくなり、電源に加わる逆起電力
が緩和される。
た場合も示しているが、データが“Ｈ”から“Ｌ”に変
化した場合と同様の動作をする。この場合、時刻ｔ２’
に出力トランジスタ１３のみが選択的に軽い導通状態と
なるため、トランジスタ１３のドレイン電流１２の立上
りが時刻ｔ２Ｌとｔ２にくなり、電源に加わる逆起電力
が緩和される。
以上の説明では出力データが変化する場合を示したが、
出力データが変化しない場合もある。この場合、出力ト
ランジスタは導通状態→非導通状態→導通状態と、軽い
導通状態を経由せずに導通状態となるが、データ出力３
の電圧は前データ、従って新データに近い中間電圧にあ
るので、出力トランジスタに大電流が流れることがなく
、問題ない。
出力データが変化しない場合もある。この場合、出力ト
ランジスタは導通状態→非導通状態→導通状態と、軽い
導通状態を経由せずに導通状態となるが、データ出力３
の電圧は前データ、従って新データに近い中間電圧にあ
るので、出力トランジスタに大電流が流れることがなく
、問題ない。
このような本発明は、特に出力端子を多数有する半導体
集積回路、例えば多ビツト構成の半導体メモリでその効
果が著しいものであ杭 上記実施例では出カドランジスｚｔａ、１４の両方のゲ
ート１５．１６にバイアス印加手段を設けたものを示し
た。しかし、入出力レベルがＴＴＬコン′″ｅｆ７′ｎ
ｔｔｘＭＯ８集積回路０場合＝、出加給理Ｌ［い値は基
準電圧と電源電圧の中点よりも基準電圧側にあるため、
データ出力が“Ｈ″り１ら”Ｌ”に変化する場合のデー
タ出力端子の放電電流を大きくする必要があり、この場
合の雑音の方がデータ出力が“Ｌ”から“Ｈ″に変化す
る場合より大きい。従って出力トランジスタ１４のゲー
ト１！にのみバイアス印加手段を設けても効果がある。
集積回路、例えば多ビツト構成の半導体メモリでその効
果が著しいものであ杭 上記実施例では出カドランジスｚｔａ、１４の両方のゲ
ート１５．１６にバイアス印加手段を設けたものを示し
た。しかし、入出力レベルがＴＴＬコン′″ｅｆ７′ｎ
ｔｔｘＭＯ８集積回路０場合＝、出加給理Ｌ［い値は基
準電圧と電源電圧の中点よりも基準電圧側にあるため、
データ出力が“Ｈ″り１ら”Ｌ”に変化する場合のデー
タ出力端子の放電電流を大きくする必要があり、この場
合の雑音の方がデータ出力が“Ｌ”から“Ｈ″に変化す
る場合より大きい。従って出力トランジスタ１４のゲー
ト１！にのみバイアス印加手段を設けても効果がある。
また、第３図に示すように、トランジスタ２０〜２３を
用いてＮＡＮＤ出力及びＮＯＲ出力と出カドランジスタ
のゲー）１５．１６とを制御信号１９が１Ｈ”の時に分
離するようにすれば、データ変化時にＯＥ倍信号“Ｌ”
にしなくても上記実施例と同様の効果が得られる。
用いてＮＡＮＤ出力及びＮＯＲ出力と出カドランジスタ
のゲー）１５．１６とを制御信号１９が１Ｈ”の時に分
離するようにすれば、データ変化時にＯＥ倍信号“Ｌ”
にしなくても上記実施例と同様の効果が得られる。
また上記実施例では、各トランジスタにＭＯＳＦＥＴを
用いたものを示したが、ＭＥＳＦＥＴ又はバイパーラト
ランジスタを用いても同様の回路を構成することができ
る。
用いたものを示したが、ＭＥＳＦＥＴ又はバイパーラト
ランジスタを用いても同様の回路を構成することができ
る。
以上のように、この発明によれば、出力トランジスタの
ゲートにバイアス印加手段を設け、データが出力される
前に該出力トランジスタをあらかじめ軽い導通状態にす
るため、雑音が小さく、また、応答速度の速いものが得
られる効果がある。
ゲートにバイアス印加手段を設け、データが出力される
前に該出力トランジスタをあらかじめ軽い導通状態にす
るため、雑音が小さく、また、応答速度の速いものが得
られる効果がある。
４、図面の簡単な説明 ゛第１図はこの発
明の一実施例による半導体集積回路の出カバソファを示
す回路図、第２図はこの発明の一実施例による出カバソ
ファの動作を説明するためのタイミングチャート図、第
３図はこの発明の他の実施例を示す出カバソファの回路
図、第４−は従来の半導体集積回路の出力バッファを示
す回路図、第５図は従来の出カバソファの動作を説明す
るためのタイミングチャート図である。
明の一実施例による半導体集積回路の出カバソファを示
す回路図、第２図はこの発明の一実施例による出カバソ
ファの動作を説明するためのタイミングチャート図、第
３図はこの発明の他の実施例を示す出カバソファの回路
図、第４−は従来の半導体集積回路の出力バッファを示
す回路図、第５図は従来の出カバソファの動作を説明す
るためのタイミングチャート図である。
１・・・内部データ、３・・・データ出力端子、１３・
・・出力トランジスタ（第１のスイッチ手段）、１４・
・・出力トランジスタ（第２のスイッチ手段）、１５．
１６・・・ゲート、１７．１８・＝ｎチャネルＭＯ３Ｆ
ＥＴ（バイアス印加手段）、１９・・・制御信号。
・・出力トランジスタ（第１のスイッチ手段）、１４・
・・出力トランジスタ（第２のスイッチ手段）、１５．
１６・・・ゲート、１７．１８・＝ｎチャネルＭＯ３Ｆ
ＥＴ（バイアス印加手段）、１９・・・制御信号。
なお図中同一・符号は同−又は相当部分を示す。
Claims (3)
- （１）電源端子とデータ出力端子間に設けられた第１の
スイッチ手段と、 基準電位端子と上記データ出力端子間に設けられた第２
のスイッチ手段とを備え、 内部データにより上記第１、第２のスイッチ手段の導通
又は非導通を制御して該内部データに応じたデータを出
力する半導体集積回路において、上記第１のスイッチ手
段の制御端子と上記第２のスイッチ手段の制御端子の少
くとも一方に接続され、データが出力される直前の一定
期間にのみ動作して上記データ出力端子に残っている前
回の出力データに応じて上記第１、第２のスイッチ手段
の一方を軽い導通状態とするバイアス印加手段を備えた
ことを特徴とする半導体集積回路。 - （２）上記バイアス印加手段は、上記第１のスイッチ手
段と上記データ出力端子間に設けられた第３のスイッチ
手段と、上記第２のスイッチ手段と上記データ出力端子
間に設けられた第４のスイッチ手段の一方又は両方から
なり、上記第３と第４のスイッチ手段の導通制御端子が
該バイアス印加手段の動作期間を制限する端子であるこ
とを特徴とする特許請求の範囲第１項記載の半導体集積
回路。 - （３）上記第１、第２、第３、第４のスイッチ手段は半
導体基板表面にモノリシックに形成された電界効果型ト
ランジスタ又はバイポーラ型トランジスタであることを
特徴とする特許請求の範囲第２項記載の半導体集積回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61002578A JP2548700B2 (ja) | 1986-01-08 | 1986-01-08 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61002578A JP2548700B2 (ja) | 1986-01-08 | 1986-01-08 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62159910A true JPS62159910A (ja) | 1987-07-15 |
| JP2548700B2 JP2548700B2 (ja) | 1996-10-30 |
Family
ID=11533251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61002578A Expired - Lifetime JP2548700B2 (ja) | 1986-01-08 | 1986-01-08 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2548700B2 (ja) |
Cited By (6)
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|---|---|---|---|---|
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| JPH02141023A (ja) * | 1988-11-21 | 1990-05-30 | Toshiba Corp | 半導体集積回路の出力回路 |
| EP0455002A2 (en) * | 1990-04-27 | 1991-11-06 | STMicroelectronics S.r.l. | A data output stage of the buffer type, having reduced noise to ground, for logic circuits of the CMOS type |
| JPH0690163A (ja) * | 1992-07-02 | 1994-03-29 | Internatl Business Mach Corp <Ibm> | Ｃｍｏｓオフチップ・ドライバ回路 |
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| JP2003032098A (ja) * | 2001-07-16 | 2003-01-31 | Oki Electric Ind Co Ltd | 出力バッファ回路 |
-
1986
- 1986-01-08 JP JP61002578A patent/JP2548700B2/ja not_active Expired - Lifetime
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| JP2548700B2 (ja) | 1996-10-30 |
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